JP6328203B2 - Mems及び/またはmemsネットワークを含む分析デバイス - Google Patents
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Description
―基板上に相互接続とともにCMOS、MOS,biCMOS回路などを形成する段階。
―薄いSOI基板にドーピングを行う段階であって、好ましくは、P型であり、ドーパントを例えば900℃から1050℃の間で熱的に活性化するドーピングを行う段階。SOI基板もまたエピタキシー成長されたSi/SiGe/Si基板に置き換えられてもよい。このとき、SiGeは犠牲層としてSiO2絶縁体を置き換える。
―SiOなどの接着接合を促進させる層で覆われた、例えばSiN、Si3N4またはHfO2などのような、フッ酸に対して停止する層をSOI基板上に成膜する段階。
―両基板を対面して、例えば非特許文献3に記載されたような冷間接着接合法によって接着接合する段階。実施される接着接合は、例えば酸化物/酸化物親水性接合である。例えば高密度プラズマ(HDP)型の酸化シリコンが、支持ウェハ上及び移送されたウェハ上に成膜される。2つの平坦な表面を対面して位置できるように、支持ウェハ上の誘電体の表面形状が抑制される。接着接合は、室温で実施される。界面を固体化するためのアニーリング(例えば、200℃1時間)により、両酸化膜間に共有結合が生成される。SOI基板の薄化は、機械的アブレーション及びそれに続けて停止層における選択的エッチングによって得られる。例えば、これは、埋め込み酸化膜で停止する化学エッチング(TMAH:テトラメチルアンモニウムヒドロキシド)であってもよい。この酸化物は、Siと比較して選択的に除去され、より低いトランジスタの上部に接着接合された薄いシリコン層を残す。
この場合、SOI基板の絶縁体は、SiO2の代わりにSiGeであり、TMAHによる化学的エッチングの段階は、SiGe層で停止するプラズマエッチングに置き換えられてもよい。次いで、SiGe層がSi層と比べて選択的に、例えば装置外で、SF4に基づく等方性プラズマによって除去される。
―当業者によって知られた方法で、リソグラフィ及びエッチングによってNEMSセンサを形成する段階、
―NEMSセンサ層と下の回路のパッドとの間に相互接続を形成する段階。NEMSにおいて知られた方法で用いられるように、突出したAlSiパッドが形成されてもよい。
―SOI基板上に成膜された停止層で停止する、蒸気としてのフッ酸でのNEMSまたはMEMSセンサのリリース段階。
―ガスクロマトグラフィカラムの場合には微小流路をエッチングすることによって予め形成された分配層を接着接合する段階。
II 第2の層
III 第3の層
IV 第4の層
2 センサ
4 制御及び処理手段
6 相互接続
8 可動部
10 ゲージ
12 位置指定配線
14 溝
14.1 外部境界
14.2 内部境界
18、20 端部
24 インジェクタ
26 対向電極
28 分散円錐
30 ガスの流入
100 SOI基板
100.1 SiO2層
100.2 半導体材料層
101 シリコン基板
102 パターン
104 絶縁材料層
106 停止層
108 絶縁層
110 ビア
112 相互接続階層
114 相互接続柱
116 パッド
118 キャビティ
119 可動部
121 相互接続
Claims (16)
- 流体の1つまたは複数の特徴的な刺激に対して反応することが可能な少なくとも1つの可動部をそれぞれ含むMEMS及び/またはNEMS型の複数のセンサ(2)が設けられた層(I)であって、前記可動部が、固定部に対して懸架され、前記可動部がそれぞれ、他の前記可動部から独立して動作することが可能である層(I)、
前記センサを制御し、前記センサ(2)によって伝達された情報を処理する手段(4)を含む層(II)であって、前記制御及び処理手段(4)が電気的に前記センサ(2)に接続された層(II)、及び
前記層(I)上であって前記センサ(2)を含む面上に位置し、前記センサ(2)へ1つまたは複数の刺激を空間的に分配し、分離するための手段を含む分配分離層(IV)であって、前記手段が、それぞれの前記センサまたは前記センサのグループ上に1つもしくは複数の刺激を独立に、同時にもしくは準同時に送る分配分離層(IV)を含む、質量分析器を形成する分析デバイス。 - 前記センサ(2)が共振器を形成し、前記分配し、分離する手段が、それぞれの前記センサ(2)上または前記センサ(2)のグループ上に前記流体を注入する注入手段及び/またはイオン化する注入手段を含み、複数の流路が、前記注入手段及び/または前記イオン化手段に接続された第2の端部を含む、請求項1に記載の分析デバイス。
- 前記注入手段が、電子スプレーイオン化型である少なくとも1つのインジェクタによって形成される、請求項2に記載の分析デバイス。
- 分子または細胞によって加えられる力に反応することが可能な少なくとも1つの可動部をそれぞれ含むMEMS及び/またはNEMS型の複数のセンサ(2)が設けられた層(I)であって、前記可動部が、固定部に対して懸架され、前記可動部がそれぞれ、他の前記可動部から独立して動作することが可能である層(I)、
前記センサを制御し、前記センサ(2)によって伝達された情報を処理する手段(4)を含む層(II)であって、前記制御及び処理手段(4)が電気的に前記センサ(2)に接続された層(II)、及び
前記層(I)上であって前記センサ(2)を含む面上に位置し、前記センサ(2)へ分子または細胞を空間的に分配し、分離するための手段を含む分配分離層(IV)であって、前記手段が、それぞれの前記センサまたは前記センサのグループ上に1つもしくは複数の刺激を独立に、同時にもしくは準同時に送る分配分離層(IV)を含む、流体に含まれる分子または細胞を分析するための分析デバイス。 - 前記分配し、分離する手段が、前記センサ(2)のそれぞれに、細胞を含む流体を運ぶようになされた複数の流路によって形成され、前記流路のそれぞれの第2の流出端が、センサ(2)またはセンサのグループの上に開口し、前記センサ(2)が、前記センサ(2)の可動部上の細胞によって印加される力のセンサを形成する、請求項4に記載の分析デバイス。
- 前記分配分離層(IV)が、前記流体に含まれる特定の組成物をフィルタリングする手段を含む、請求項1から5のいずれか一項に記載の分析デバイス。
- 前記センサ(2)の前記層(I)と前記制御及び処理手段を含む前記層(II)との間に、相互接続層(III)を含み、前記相互接続層が、前記センサ(2)を前記制御及び処理手段(4)に電気的に接続する、請求項1から6のいずれか一項に記載の分析デバイス。
- 前記制御及び処理手段(4)が設けられた前記層(II)が、相互接続された第1及び第2の副層に分割され、前記第1の副層が、各センサのアナログ事前処理のための電子部品を含み、前記第2の副層が、前記情報のデジタル処理を実施することができる電子部品を含む、請求項1から7のいずれか一項に記載の分析デバイス。
- 前記センサ(2)が設けられた前記層(I)を形成する段階、
前記制御及び処理手段(4)が設けられた前記層(II)を形成する段階、
前記層(I、II)を重ね、前記制御及び処理手段(4)と前記センサ(2)とを相互接続する段階、
前記分配分離層(IV)を形成する段階、及び
前記分配分離層(IV)を前記センサ(2)が設けられた前記層(II)の前面に移設する段階、を含む、請求項1から8のいずれか一項に記載のデバイスを3次元集積によって製造する方法。 - 前記制御及び処理手段と前記センサとの相互接続が、ワイヤーボンディング(30)によって実施される、請求項9に記載の製造方法。
- 前記制御及び処理手段(4)と前記センサ(2)との相互接続が、前記制御及び処理手段(4)が設けられた前記層(I)と前記センサ(2)が設けられた前記層(II)との間に介在された相互接続層(III)によって実施される、請求項9に記載の製造方法。
- 基板上にMOS型の少なくとも1つの電子回路及び/または電気的相互接続の少なくとも1つの階層を形成する段階、
SOI基板の層の少なくとも一部分にドーパントを均一にインプラントする段階、
前記SOI基板の前記層の前記部分にインプラントされた前記ドーパントを熱的に活性化させる段階、
前記SOI基板層を、前記電子回路が設けられた前記基板上に移設する段階、
前記SOI基板を、前記基板の前記ドープされた部分まで薄化する段階、
前記センサを前記SOI基板の残りの部分に形成する段階、
前記センサと前記電子回路との間の前記相互接続を形成する段階、
及びそれぞれの前記センサの前記可動部をリリースする段階、を含む、請求項9から11のいずれか一項に記載の製造方法。 - 前記SOI基板及び前記電子回路が設けられた前記基板の前記移設が、冷間接着接合法によって実施される、請求項12に記載の製造方法。
- 前記センサが設けられた前記層(I)を形成する段階において、相互接続柱が、前記層(I)の表面の1つに形成され、前記柱が、ビアによって前記層の前記相互接続に接続され、前記制御及び処理層(II)を形成する段階において、ビアによって前記層(II)の相互接続に接続された相互接続パッドが、前記層の前記面の1つに形成される、請求項9に記載の製造方法。
- 前記相互接続柱が、前記センサ層(I)の前記前面に形成され、前記相互接続パッドが、前記制御及び処理層(II)の前記前面に形成され、前記センサ層(I)を前記制御及び処理層(II)上に組み立てる段階において、前記センサ層(I)が、対面技術によって前記制御及び処理層(II)上に移設される、請求項14に記載の製造方法。
- 前記センサ層(I)が、SOI基板上に形成され、前記SOI基板がその上に成膜されるシリコン基板が抑制され、フッ酸に対して耐性のある材料からなる層が、前記シリコン基板に代わって前記SOI基板の絶縁材料上に成膜される、請求項14または15に記載の製造方法。
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