JP6321918B2 - 発電検出装置および回転カウンタ - Google Patents
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Description
実施の形態に係る発電検出装置1の模式的ブロック構成は、図1に示すように表され、模式的回路ブロック構成は、図2に示すように表される。
実施の形態に係る発電検出装置1の動作タイミングチャートであって、蓄電素子に蓄電された電圧VE波形は、図3(a)に示すように表され、電圧検出回路16の検出電圧VDT波形は、図3(b)に示すように表され、電源回路14の出力電圧VP波形は、図3(c)に示すように表され、パワーオンリセット回路18の出力電圧VR波形は、図3(d)に示すように表され、シーケンサ22から放電手段13に供給される放電信号DSC波形は、図3(e)に示すように表される。
実施の形態に係る発電検出装置1において、電源回路14の回路構成は、図4に示すように表される。
実施の形態に係る発電検出装置1において、論理回路20の拡大されたブロック回路構成は、図5(a)に示すように表される。論理回路20は、図5(a)に示すように、パワーオンリセット回路に接続されるシーケンサ22と、シーケンサ22および電源回路14に接続される不揮発性ロジック回路24とを備える。
実施の形態に係る発電検出装置1において、パワーオンリセット回路18の回路構成は、図6に示すように表される。パワーオンリセット回路18は、電源回路14の出力に接続されたヒステリシスコンパレータ17を備える。ヒステリシスコンパレータ17の正(+)入力には、閾値電圧Vthが供給され、ヒステリシスコンパレータ17の負(−)入力には、電源回路14の出力電圧VPを抵抗R01と抵抗R02若しくは抵抗R01と抵抗(R02+R03)で分圧された入力電圧Vinが供給される。ヒステリシスコンパレータ17の出力電圧Vout(=VR)は、nチャネルMOSFETQn3のゲートに入力される。nチャネルMOSFETQn3は、図6に示すように、抵抗R03に並列接続される。
実施の形態に係る発電検出装置1において、電圧検出回路16の回路構成は、図8に示すように表される。電圧検出回路16は、図8に示すように、発電素子10により発電されたエネルギーを蓄電するキャパシタCに接続され、キャパシタCに充電された充電電圧VEに基づいて、キャパシタCから不揮発性ロジック回路24へ、電圧検出結果(検出電圧VDT)に基づいて、発電が行われたか否か(ハイレベル若しくはローレベル)の発電検出信号を供給すると共に電源回路14へのエネルギー供給を切り替えるためのスイッチSWとして機能する。
例えば、モータなどの特定の回転動作を検出する際には、S極からN極への回転時には、プラス方向のパルスが検出され、N極からS極への回転時には、マイナス方向のパルスが検出される。このため、整流回路12にはそれぞれS極からN極への回転・N極からS極への回転時のエネルギーを有効に取り出すために、充電方向に応じた複数の半波整流回路を適用しても良い。また、発電素子は、複数配置されていてもよい。
、t4+Δt4に応じて、検出角度…0°〜90°、90°〜180°、180°〜270°、270°〜360°(0°)…を検出することによって、カウント値…N、(N+1)、(N+2)…をカウント可能である。
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
2…回転カウンタ
8…発電検出回路
10、101、102…発電素子
11…蓄電素子
12…整流回路
121P、121N、122P、122N…半波整流回路
13…放電手段(キャパシタC)
14…電源回路
15…コンパレータ
16、161P、161N、162P、162N…電圧検出回路
17…ヒステリシスコンパレータ
18…パワーオンリセット回路
20…論理回路
22…シーケンサ
24…不揮発性ロジック回路
SW1P、SW1N、SW2P、SW2N…スイッチ
Vth、Vth1、Vth2…閾値電圧
VE…充電電圧
VE1、VE2…発電素子の出力電圧
VDT、VDT1P、VDT1N、VDT2P、VDT2N…検出電圧
DSC…放電信号
VP…電源回路の出力電圧
VR…パワーオンリセット回路の出力電圧
C…キャパシタ
Cs…安定化キャパシタ
Qn1、Qn2、Qn3、Q2…nチャネルMOSFET
Qp、Q1、Q3…pチャネルMOSFET
WE…書き込みイネーブル期間
DSE…放電イネーブル期間
DSD…放電ディセーブル期間
BD、BD1、BD3…ボディーダイオード
R1、R2、R01、R02、R03、R11、R12、R13…抵抗
Claims (10)
- 外部エネルギーを電気に変換する発電素子と、
前記発電素子により発電された電気エネルギーを蓄積する蓄電素子と、
前記蓄電素子に蓄積された電気エネルギーを放電する放電手段と、
前記蓄電素子に充電された充電電圧を検出する電圧検出回路と、
前記充電電圧を一定値で出力する電源回路と、
前記電源回路の出力に接続されるパワーオンリセット回路と、
前記パワーオンリセット回路に接続される論理回路と
を備え、
前記論理回路は、
前記パワーオンリセット回路に接続されるシーケンサと、
前記シーケンサに接続され、前記電圧検出回路の検出電圧を記録可能な不揮発性ロジック回路と
を備え、
前記パワーオンリセット回路の出力電圧が閾値電圧を超えると、前記シーケンサを起動して前記電圧検出回路の検出結果を前記不揮発性ロジック回路に記録させる
ことを特徴とする発電検出装置。 - 前記電源回路の入力側の放電時間は、出力側の放電時間よりも短いことを特徴とする請求項1に記載の発電検出装置。
- 前記蓄電素子に蓄積された電荷を前記放電手段を介して放電後、前記電源回路の出力電圧を放電可能であることを特徴とする請求項1または2に記載の発電検出装置。
- 前記発電素子に接続された整流回路を備え、
前記発電素子により発電された電気エネルギーは、前記整流回路を介して前記蓄電素子に蓄電されることを特徴とする請求項1〜3のいずれか1項に記載の発電検出装置。 - 前記蓄電素子は、キャパシタで構成されることを特徴とする請求項1〜4のいずれか1項に記載の発電検出装置。
- 前記放電手段は、前記シーケンサから供給される放電信号によって、オン・オフ制御可能なMOSトランジスタによって構成されることを特徴とする請求項1〜5のいずれか1項に記載の発電検出装置。
- 前記パワーオンリセット回路は、ヒステリシスコンパレータを備えることを特徴とする請求項1〜6のいずれか1項に記載の発電検出装置。
- 前記電圧検出回路は、
第1ソースが前記キャパシタに接続可能にされ、第1ドレインが前記電源回路に接続されるpチャネルの第1MOSFETと、
前記キャパシタに並列接続され、前記キャパシタ電圧を分圧する第1抵抗および第2抵抗と、
前記第1MOSFETの第1ゲートに、第2ドレインが接続され、第2ゲートが前記キャパシタ電圧の分圧に接続され、第2ソースが接地電位になされたnチャネルの第2MOSFETと、
前記第1MOSFETの第1ゲートと第1ソース間に接続された第3抵抗と、
前記第1ソースと前記キャパシタ間に配置され、第3ドレインが前記キャパシタに接続され、第3ソースが前記第1ソースに接続され、第3ゲートが前記第1ゲートに接続されるpチャネルの第3MOSFETと
を備え、
前記第1ゲート、前記第3ゲートおよび前記第2ドレインの接続点より前記論理回路に電圧検出結果を供給することを特徴とする請求項1〜7のいずれか1項に記載の発電検出装置。 - 前記不揮発性ロジック回路は、強誘電体メモリを備えることを特徴とする請求項1〜8のいずれか1項に記載の発電検出装置。
- 請求項1〜9のいずれか1項に記載の発電検出装置を備え、特定の動作の回転数をカウントし記録可能なことを特徴とする回転カウンタ。
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