JP6321918B2 - 発電検出装置および回転カウンタ - Google Patents

Description

本発明は、発電検出装置および回転カウンタに関し、特に、電源が不要な発電検出装置、およびこの発電検出装置を適用し回転数をカウントし記録可能な回転カウンタに関する。

従来の多回転エンコーダにおいては、回転運動をする入力軸に減速歯車を設けて、磁石を有するコード記録媒体を減速して駆動し、固定された基板上の磁気センサを用いて、コード記録媒体の角度の検出を行っている。これにより、入力軸の多回転量を一回転内の角度位置に変換して検出する（例えば、特許文献１参照。）。

上記のように従来の多回転エンコーダでは、減速歯車を用いているため、歯車の機械的な接触面を有することから磨耗による装置の寿命低下あるいは接触面への異物混入等によって、誤検出が発生する。

また、光学式あるいは磁気式の回転角センサを用いて非接触で多回転量を検出する方式がある。しかしながら、この方式では、多回転量の検出に電源を必要とするため、モータ等の本体の電源オフ時においても検出できるようにするためには、バッテリを搭載する必要がある。

一方、歯車等を用いることがなく、機械的な接触部がないため、磨耗による寿命低下あるいは異物等の混入による誤検出の発生がなく、バッテリ等の外部電源を不要とするか、あるいは消費電力を抑えて保守によるコストが小さい多回転検出装置についても開示されている（例えば、特許文献２参照。）。

特表２００２−５１３９２３号公報 特開２０１１−１８５７１１号公報

本発明の目的は、電源・電池を必要としない発電検出装置およびこの発電検出装置を適用し回転数をカウントし記録可能な回転カウンタを提供することにある。

本発明の一態様によれば、外部エネルギーを電気に変換する発電素子と、前記発電素子により発電された電気エネルギーを蓄積する蓄電素子と、前記蓄電素子に蓄積された電気エネルギーを放電する放電手段と、前記蓄電素子に充電された充電電圧を検出する電圧検出回路と、前記充電電圧を一定値で出力する電源回路と、前記電源回路の出力に接続されるパワーオンリセット回路と、前記パワーオンリセット回路に接続される論理回路とを備え、前記論理回路は、前記パワーオンリセット回路に接続されるシーケンサと、前記シーケンサに接続され、前記電圧検出回路の検出電圧を記録可能な不揮発性ロジック回路とを備え、前記パワーオンリセット回路の出力電圧が閾値電圧を超えると、前記シーケンサを起動して前記電圧検出回路の検出結果を前記不揮発性ロジック回路に記録させる発電検出装置が提供される。

本発明の他の態様によれば、上記の発電検出装置を備え、特定の動作の回転数をカウントし記録可能な回転カウンタが提供される。

本発明によれば、電源・電池を必要としない発電検出装置およびこの発電検出装置を適用し回転数をカウントし記録可能な回転カウンタを提供することができる。

実施の形態に係る発電検出装置の模式的ブロック構成図。 実施の形態に係る発電検出装置の模式的回路ブロック構成図。 実施の形態に係る発電検出装置の動作タイミングチャートであって、（ａ）蓄電素子に蓄電された電圧ＶＥ波形、（ｂ）電圧検出回路の検出電圧ＶＤＴ波形、（ｃ）電源回路の出力電圧ＶＰ波形、（ｄ）パワーオンリセット回路の出力電圧ＶＲ波形、（ｅ）シーケンサから放電手段に供給される放電信号ＤＳＣ波形。 実施の形態に係る発電検出装置において、電源回路の回路構成図。 実施の形態に係る発電検出装置において、（ａ）論理回路の模式的ブロック構成図、（ｂ）不揮発性ロジック回路の強誘電体メモリセルの回路構成図。 実施の形態に係る発電検出装置において、パワーオンリセット回路の回路構成図。 実施の形態に係る発電検出装置において、パワーオンリセット回路内のヒステリシスコンパレータの入出力電圧のヒステリシス動作の説明図。 実施の形態に係る発電検出装置において、電圧検出回路の回路構成図。 実施の形態に係る発電検出装置を適用した回転カウンタの回路ブロック構成図。 実施の形態に係る発電検出装置を適用した回転カウンタの動作タイミングチャートであって、（ａ）発電素子１０₁の出力電圧ＶＥ１波形、（ｂ）発電素子１０₂の出力電圧ＶＥ２波形、（ｃ）Ｐ極側電圧検出回路の検出電圧ＶＤＴ１Ｐ波形、（ｄ）Ｎ極側電圧検出回路の検出電圧ＶＤＴ１Ｎ波形、（ｅ）Ｐ極側電圧検出回路の検出電圧ＶＤＴ２Ｐ波形、（ｆ）Ｎ極側電圧検出回路の検出電圧ＶＤＴ２Ｎ波形。 実施の形態に係る発電検出装置を適用した回転カウンタの動作タイミングチャートであって、（ａ）検出角度、（ｂ）カウント値。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

［第１の実施の形態］
実施の形態に係る発電検出装置１の模式的ブロック構成は、図１に示すように表され、模式的回路ブロック構成は、図２に示すように表される。

実施の形態に係る発電検出装置１は、図１および図２に示すように、外部エネルギーを電気に変換する発電素子１０と、発電素子１０により発電された電気エネルギーを蓄積する蓄電素子１１と、蓄電素子１１に蓄積された電気エネルギーを放電する放電手段１３と、蓄電素子１１に充電された充電電圧ＶＥを検出する電圧検出回路１６と、充電電圧ＶＥを一定値で出力する電源回路１４と、電源回路１４の出力に接続されるパワーオンリセット回路１８と、パワーオンリセット回路１８に接続される論理回路２０とを備える。

図２において、破線で囲まれた部分が発電検出回路８に対応する。

ここで、発電素子１０により発電された電気エネルギーが交流成分若しくは周期的に振動する成分を含む場合には、図１および図２に示すように、発電素子１０により発電された電気エネルギーは、整流回路１２を介して整流された後、蓄電素子１１に直流的な成分として蓄電されていても良い。

例えば、モータなどの特定の回転動作を検出する際には、Ｓ極からＮ極への回転時には、プラス方向のパルスが検出され、Ｎ極からＳ極への回転時には、マイナス方向のパルスが検出される。このため、それぞれＳ極からＮ極への回転・Ｎ極からＳ極への回転時のエネルギーを有効に取り出すために、充電方向に応じた複数の半波整流回路を備えていても良い。

また、論理回路２０は、パワーオンリセット回路１８に接続されるシーケンサ２２と、シーケンサ２２に接続される不揮発性ロジック回路２４とを備えていても良い。

蓄電素子１１は、図２に示すように、キャパシタＣで構成可能である。

放電手段１３は、図２に示すように、例えば、ｎチャネル絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide Semiconductor Field Effect Transistor）Ｑ_n1を用いて構成されていても良い。ｎチャネルＭＯＳＦＥＴＱ_n1は、シーケンサ２２から供給される放電信号ＤＳＣによって、オン・オフ制御可能である。

（動作タイミングチャート）
実施の形態に係る発電検出装置１の動作タイミングチャートであって、蓄電素子に蓄電された電圧ＶＥ波形は、図３（ａ）に示すように表され、電圧検出回路１６の検出電圧ＶＤＴ波形は、図３（ｂ）に示すように表され、電源回路１４の出力電圧ＶＰ波形は、図３（ｃ）に示すように表され、パワーオンリセット回路１８の出力電圧ＶＲ波形は、図３（ｄ）に示すように表され、シーケンサ２２から放電手段１３に供給される放電信号ＤＳＣ波形は、図３（ｅ）に示すように表される。

発電素子１０により発電された電気エネルギーは、整流回路１２を介して蓄電素子１１に蓄積され、蓄電素子１１は、図３（ａ）に示すように、ＶＥ＝Ｖ₀に充電される。

蓄電素子１１に充電された充電電圧ＶＥは、電圧検出回路１６を介して、図３（ｂ）に示すように、電圧検出回路１６の検出電圧ＶＤＴ＝Ｖ₁に等しい一定値で出力される。

電源回路１４より、電源回路１４の出力電圧ＶＰは、図３（ｃ）に示すように、ＶＰ＝Ｖ₂に等しい一定値で出力される。

パワーオンリセット回路１８において、時刻ｔ＝ｔ２において、パワーオンリセット回路１８の出力電圧ＶＲが電圧検出の閾値電圧Ｖthを超えると、図３（ｄ）に示すように、パワーオンリセット回路１８は、リセットが解除され、パワーオンリセット回路１８の出力電圧ＶＲは、ＶＲ＝Ｖ₃に等しい一定値で出力される。ここで、ＶＨをヒステリシスとすると、Ｖ₃−Ｖth＝ＶＨで表される。

以下、時間ｔの経過とともに動作タイミングを説明する。

まず、時刻ｔ＝ｔ１において、発電素子１０により発電が開始され、発電素子１０により発電された電気エネルギーは、整流回路１２を介して蓄電素子１１に蓄積され、蓄電素子１１は、図３（ａ）に示すように、ＶＥ＝Ｖ₀に充電される。

次に、時刻ｔ＝ｔ２において、電圧検出回路１６の検出電圧ＶＤＴは、急峻に立ち上がり、ＶＤＴ＝Ｖ₁に等しい一定値で出力される。同様に、パワーオンリセット回路１８の出力電圧ＶＲは、急峻に立ち上がり、パワーオンリセット回路１８の出力電圧ＶＲが電圧検出の閾値電圧Ｖthを超えると、パワーオンリセット回路１８は、リセットが解除され、パワーオンリセット回路１８の出力電圧ＶＲは、ＶＲ＝Ｖ₃に等しい一定値で出力される。その結果、シーケンサ２２が起動し、電圧検出回路１６により検出された電圧検出結果（検出電圧ＶＤＴ＝Ｖ₁）が不揮発性ロジック回路２４に記録される。図３（ｅ）に示すように、時刻ｔ＝ｔ２〜ｔ３の期間は、ライトイネーブル（書き込み動作）期間ＷＥに対応する。

次に、時刻ｔ＝ｔ３において、放電手段１３によって、ｎチャネルＭＯＳＦＥＴＱ_n1がオンになると、図３（ａ）に示すように、充電電圧ＶＥ＝Ｖ₀は、瞬時に放電される。同様に、図３（ｂ）に示すように、電圧検出回路１６の検出電圧ＶＤＴ＝Ｖ₁は、瞬時に放電される。図３（ｅ）に示すように、時刻ｔ＝ｔ３で書き込み終了後、放電イネーブルとなる。シーケンサ２２から放電手段１３に供給される放電信号ＤＳＣはイネーブル（ＤＳＥ）となる。

次に、時刻ｔ＝ｔ４において、パワーオンリセット回路１８の出力電圧ＶＲ＝Ｖ₃が閾値電圧Ｖthまで低下すると、パワーオンリセット回路１８は、図３（ｄ）に示すように、リセット点Ｒにおいて、リセットされる。この結果、リセットにより、放電ディセーブルとなる。

時刻ｔ＝ｔ４以降、電源回路１４の出力電圧ＶＰ波形は、図３（ｃ）に示すように、時定数τで自然放電される。

図３（ｅ）に示すように、時刻ｔ＝ｔ３〜ｔ４の期間は、書き込み動作終了後の放電イネーブル期間ＤＳＥに対応し、時刻ｔ＝ｔ４以降の期間は、リセット後の放電ディセーブル期間ＤＳＤに対応する。

実施の形態に係る発電検出装置１によれば、蓄電素子１１に蓄積された電荷を放電手段１３を介して放電後、電源回路１４の出力電圧ＶＰを放電することができる。この結果、不揮発性ロジック回路２４に記録した電圧検出結果（検出電圧ＶＤＴ＝Ｖ₁）以外は、発電検出装置１を初期化することができ、次の発電のカウントに備えることができる。

実施の形態に係る発電検出装置１によれば、自己で状態を一定期間内に初期化することができ、発電周期が短い場合でも発電回数をカウントすることができる。

（電源回路）
実施の形態に係る発電検出装置１において、電源回路１４の回路構成は、図４に示すように表される。

実施の形態に係る発電検出装置１において、電源回路１４は、コンパレータ１５と、コンパレータ１５の出力に接続されたｐチャネルＭＯＳＦＥＴＱ_pとを備える。ｐチャネルＭＯＳＦＥＴＱ_pのソースは、蓄電素子１１に接続され、蓄電素子１１に蓄電された充電電圧ＶＥが供給される。ｐチャネルＭＯＳＦＥＴＱ_pのドレインには、直列接続された抵抗Ｒ１・Ｒ２が接続され、かつｐチャネルＭＯＳＦＥＴＱ_pのドレインからは、電源回路１４の出力電圧ＶＰが出力される。

コンパレータ１５の正（＋）入力には、蓄電素子１１に蓄電された充電電圧ＶＥが供給され、コンパレータ１５の負（−）入力には、直列接続された抵抗Ｒ１・Ｒ２で分圧された電圧ＶＰ・Ｒ２／（Ｒ１＋Ｒ２）が入力される。

実施の形態に係る発電検出装置１において、電源回路１４の出力側の放電時間＞＞電源回路１４の入力側の放電時間なる大小関係を満足するように設定されている。

電源回路１４の出力電圧は、ｐチャネルＭＯＳＦＥＴＱ_pのボディーダイオードＢＤを介して放電される。電源回路１４の出力電圧は、電源回路１４の入力側の電圧に対しボディーダイオードＢＤの順方向電圧降下Ｖｆ分高い電圧となるため、電源回路１４の出力側の放電時間は、電源回路１４の入力側の放電時間よりも十分に長く設定可能である。電源回路１４の入力側の放電時間は、蓄電素子１１を構成するキャパシタＣの容量値とｎチャネルＭＯＳＦＥＴＱ_n1のオン抵抗で決まる。例えば、蓄電素子１１に蓄電された充電電圧ＶＥが約４Ｖとした場合、電源回路１４の出力電圧ＶＰが１．５Ｖから放電動作を行うと、充電電圧ＶＥが０．８Ｖ程度まで放電されてから、電源回路１４の出力電圧ＶＰは放電することになる。キャパシタＣの蓄積電荷は、ｎチャネルＭＯＳＦＥＴＱ_n1を介して、容易に放電可能である。

（論理回路）
実施の形態に係る発電検出装置１において、論理回路２０の拡大されたブロック回路構成は、図５（ａ）に示すように表される。論理回路２０は、図５（ａ）に示すように、パワーオンリセット回路に接続されるシーケンサ２２と、シーケンサ２２および電源回路１４に接続される不揮発性ロジック回路２４とを備える。

パワーオンリセット回路のリセットが解除され、シーケンサ２２が起動すると、電圧検出回路１６により検出された電圧検出結果（検出電圧ＶＤＴ）に基づいて、発電が行われたか否か（ハイレベル若しくはローレベル）の発電検出信号が不揮発性ロジック回路２４に記録される（ＷＥ）。書き込み終了後、シーケンサ２２から放電手段に放電信号ＤＳＣを供給する。パワーオンリセット回路がリセットされると、放電ディセーブル期間ＤＳＤに移行する。

実施の形態に係る発電検出装置１において、不揮発性ロジック回路２４の強誘電体メモリセル６０の回路構成は、図５（ｂ）に示すように表される。不揮発性ロジック回路２４の強誘電体メモリセル６０は、図５（ｂ）に示すように、ビット線ＢＬとワード線ＷＬ・プレート線ＰＬとの交差点に配置され、ＭＯＳＦＥＴＱ_Mと、ＭＯＳＦＥＴＱ_Mのソースに接続された強誘電体キャパシタＣ_Fとを備える。ビット線ＢＬは、ＭＯＳＦＥＴＱ_Mのドレインに接続され、ワード線ＷＬは、ＭＯＳＦＥＴＱ_Mのゲートに接続され、プレート線ＰＬは、ＭＯＳＦＥＴＱ_Mのソースに接続された強誘電体キャパシタＣ_Fのプレート電極（キャパシタを構成する２つの電極の一方の電極）に接続される。

実施の形態に係る発電検出装置１において、不揮発性ロジック回路２４は、複数のビット線ＢＬと複数のワード線ＷＬ・複数のプレート線ＰＬを備え、図５（ｂ）に示すように、これらの交差点に強誘電体メモリセル６０が、複数個マトリックス状に配置される。

また、実施の形態に係る発電検出装置１において、不揮発性ロジック回路２４には、通常のロジック回路に強誘電体素子を付加させる技術（ロジック組み込みタイプ）でも適用可能である。ロジック回路に強誘電体素子を組み合わせて不揮発化させたロジックＩＣは、電源を切った後も情報を保持できるため、待機時の消費電力を低減化可能である。

（パワーオンリセット回路）
実施の形態に係る発電検出装置１において、パワーオンリセット回路１８の回路構成は、図６に示すように表される。パワーオンリセット回路１８は、電源回路１４の出力に接続されたヒステリシスコンパレータ１７を備える。ヒステリシスコンパレータ１７の正（＋）入力には、閾値電圧Ｖthが供給され、ヒステリシスコンパレータ１７の負（−）入力には、電源回路１４の出力電圧ＶＰを抵抗Ｒ₀₁と抵抗Ｒ₀₂若しくは抵抗Ｒ₀₁と抵抗（Ｒ₀₂＋Ｒ₀₃）で分圧された入力電圧Ｖ_inが供給される。ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）は、ｎチャネルＭＯＳＦＥＴＱ_n3のゲートに入力される。ｎチャネルＭＯＳＦＥＴＱ_n3は、図６に示すように、抵抗Ｒ₀₃に並列接続される。

ここで、ヒステリシスコンパレータ１７の正（＋）入力に供給される閾値電圧Ｖthが、パワーオンリセット回路１８のリセット・リセット解除のレベルを決めており、図４（ｄ）の閾値電圧Ｖthに対応している。

ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）がｎチャネルＭＯＳＦＥＴＱ_n3の閾値電圧よりも高い場合には、ｎチャネルＭＯＳＦＥＴＱ_n3はオンになり、ヒステリシスコンパレータ１７の入力電圧Ｖ_inは、ＶＰ・Ｒ₀₂／(Ｒ₀₁＋Ｒ₀₂)で表される。一方、ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）がｎチャネルＭＯＳＦＥＴＱ_n3の閾値電圧よりも低い場合には、ｎチャネルＭＯＳＦＥＴＱ_n3はオフになり、ヒステリシスコンパレータ１７の入力電圧Ｖ_inは、ＶＰ・(Ｒ₀₂＋Ｒ₀₃)／(Ｒ₀₁＋Ｒ₀₂＋Ｒ₀₃)で表される。

実施の形態に係る発電検出装置において、パワーオンリセット回路１８内のヒステリシスコンパレータ１７の入出力電圧のヒステリシス動作は、図７に示すように表される。すなわち、ヒステリシスコンパレータ１７の入力電圧Ｖ_inが増加して、閾値電圧Ｖ_th2を超えると、矢印ａおよびｂに沿って、ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）は上昇する。ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）がｎチャネルＭＯＳＦＥＴＱ_n3の閾値電圧を超えると、ヒステリシスコンパレータ１７の入力電圧Ｖ_inは、ＶＰ・Ｒ₀₂／(Ｒ₀₁＋Ｒ₀₂)で表され、減少する。ヒステリシスコンパレータ１７の入力電圧Ｖ_inが減少して、閾値電圧Ｖ_th2以下に低下すると、矢印ｄに沿って、ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）は低下する。さらに、ヒステリシスコンパレータ１７の入力電圧Ｖ_inが減少して、閾値電圧Ｖ_th1になると、矢印ｅに沿って、ヒステリシスコンパレータ１７の出力電圧Ｖ_out（＝ＶＲ）は低下する。

（電圧検出回路）
実施の形態に係る発電検出装置１において、電圧検出回路１６の回路構成は、図８に示すように表される。電圧検出回路１６は、図８に示すように、発電素子１０により発電されたエネルギーを蓄電するキャパシタＣに接続され、キャパシタＣに充電された充電電圧ＶＥに基づいて、キャパシタＣから不揮発性ロジック回路２４へ、電圧検出結果（検出電圧ＶＤＴ）に基づいて、発電が行われたか否か（ハイレベル若しくはローレベル）の発電検出信号を供給すると共に電源回路１４へのエネルギー供給を切り替えるためのスイッチＳＷとして機能する。

スイッチＳＷは、キャパシタＣと電源回路１４との間に接続され、キャパシタＣの充電電圧ＶＥに基づいて、キャパシタＣから電源回路１４への電力供給を切り替える。

ここで、スイッチＳＷは、図８に示すように、キャパシタＣに並列接続される抵抗Ｒ₁₁・Ｒ₁₂を備える。

スイッチＳＷは、図８に示すように、第１ソースがキャパシタＣに接続可能にされ、第１ドレインが電源回路１４に接続されるｐチャネルの第１ＭＯＳＦＥＴＱ₁と、キャパシタＣに並列接続され、キャパシタＣの充電電圧ＶＥを分圧する第１抵抗Ｒ₁₁および第２抵抗Ｒ₁₂と、第１ＭＯＳＦＥＴＱ₁の第１ゲートに、第２ドレインが接続され、第２ゲートがキャパシタＣの充電電圧ＶＥの分圧(ゲート電圧ＶＧ)に接続され、第２ソースが接地電位になされたｎチャネルの第２ＭＯＳＦＥＴＱ₂と、第１ＭＯＳＦＥＴＱ₁の第１ゲートと第１ソース間に接続された第３抵抗Ｒ₁₃と、第１ソースとキャパシタＣ間に配置され、第３ドレインがキャパシタＣに接続され、第３ソースが第１ソースに接続され、第３ゲートが第１ゲートに接続されるｐチャネルの第３ＭＯＳＦＥＴＱ₃とを備える。ここで、第１ゲート・第３ゲート・第２ドレインの接続点より不揮発性ロジック回路２４に、電圧検出結果（検出電圧ＶＤＴ）に基づいて、発電が行われたか否か（ハイレベル若しくはローレベル）の発電検出信号を供給可能である。

第１抵抗Ｒ₁₁および第２抵抗Ｒ₁₂によって分圧されたゲート電圧ＶＧは、Ｒ₁₂・ＶＥ／（Ｒ₁₁＋Ｒ₁₂）で表される。図８において、ＢＤ₁・ＢＤ₃は、第１ＭＯＳＦＥＴＱ₁・第３ＭＯＳＦＥＴＱ₃のバックゲートボディーダイオードを表す。キャパシタＣに所定のキャパシタＣの充電電圧ＶＥが充電された状態で、第１ＭＯＳＦＥＴＱ₁がオフ状態では、第１ＭＯＳＦＥＴＱ₁のゲート・ソース間には逆バイアスが印加され、第１ＭＯＳＦＥＴＱ₁のドレイン・ソース間およびバックゲートボディーダイオードＢＤ₁にも逆バイアスが印加される。

また、抵抗Ｒ₁₁・Ｒ₁₂は、所定のインピーダンス以上の抵抗値を有する。

スイッチＳＷにおいては、分圧されたゲート電圧ＶＧ＝Ｒ₁₂・ＶＥ／（Ｒ₁₁＋Ｒ₁₂）とｎチャネルの第２ＭＯＳＦＥＴＱ₂の閾値電圧Ｖ_th2との大小関係によって、第２ＭＯＳＦＥＴＱ₂のオン・オフ状態を調整することができる。

もしもｐチャネルの第３ＭＯＳＦＥＴＱ₃が存在しない場合には、ｐチャネルの第１ＭＯＳＦＥＴＱ₁の第１ゲート・第１ソース間の電圧がショートされた状態となると、ｐチャネルの第１ＭＯＳＦＥＴＱ₁が、オン状態となるので、電流が逆流する可能性があるが、図８に示されたスイッチＳＷの構成では、ｐチャネルの第３ＭＯＳＦＥＴＱ₃を備えるため、電流の逆流を防止することができる。

図８に示されたスイッチＳＷの構成では、スイッチＳＷがオンしている場合、検出電圧ＶＤＴはゼロ電位にあるが、ｐチャネルの第３ＭＯＳＦＥＴＱ₃のバックゲートボディーダイオードＢＤ₃の効果によって、電流の逆流を防止することができる。

尚、図８に示されたスイッチＳＷの構成では、スイッチＳＷがオフしている場合、検出電圧ＶＤＴは、充電電圧ＶＥと同電位となる。

（回転カウンタ）
例えば、モータなどの特定の回転動作を検出する際には、Ｓ極からＮ極への回転時には、プラス方向のパルスが検出され、Ｎ極からＳ極への回転時には、マイナス方向のパルスが検出される。このため、整流回路１２にはそれぞれＳ極からＮ極への回転・Ｎ極からＳ極への回転時のエネルギーを有効に取り出すために、充電方向に応じた複数の半波整流回路を適用しても良い。また、発電素子は、複数配置されていてもよい。

実施の形態に係る発電検出装置１を適用した回転カウンタ２の模式的回路ブロック構成は、図９に示すように表される。図９の例では、発電素子が２個の場合である。回転カウンタ２は、図９に示すように、外部エネルギーを電気に変換する第１の発電素子１０₁と、第１の発電素子１０₁により発電された電気エネルギーを半波整流する半波整流回路１２_1P・１２_1Nと、半波整流された電気エネルギーを蓄積するキャパシタＣ_1P・Ｃ_1Nと、キャパシタＣ_1P・Ｃ_1Nに蓄積された電気エネルギーを放電するｎチャネルのＭＯＳＦＥＴＱ_n1P・Ｑ_n1Nと、キャパシタＣ_1P・Ｃ_1Nに充電された充電電圧を検出する電圧検出回路１６_1P・１６_1Nと、充電電圧を一定値で出力する電源回路１４と、キャパシタＣ_1P・Ｃ_1Nと電源回路１４との間に接続され、キャパシタＣ_1P・Ｃ_1Nの充電電圧に基づいて、キャパシタＣ_1P・Ｃ_1Nから電源回路１４への電力供給を切り替えるスイッチＳＷ_1P・ＳＷ_1Nと、電源回路１４の出力に接続されるパワーオンリセット回路１８と、パワーオンリセット回路１８に接続される論理回路２０とを備える。

ここで、スイッチＳＷ_1P・ＳＷ_1Nは、キャパシタＣ_1P・Ｃ_1Nに充電された充電電圧に基づいて、キャパシタＣ_1P・Ｃ_1Nから不揮発性ロジック回路２４へ、電圧検出結果（検出電圧ＶＤＴ１Ｐ・ＶＤＴ１Ｎ）に基づいて、発電が行われたか否か（ハイレベル若しくはローレベル）の発電検出信号を供給すると共に電源回路１４へのエネルギー供給を切り替える。

また、回転カウンタ２は、図９に示すように、外部エネルギーを電気に変換する第２の発電素子１０₂と、第２の発電素子１０₂により発電された電気エネルギーを半波整流する半波整流回路１２_2P・１２_2Nと、半波整流された電気エネルギーを蓄積するキャパシタＣ_2P・Ｃ_2Nと、キャパシタＣ_2P・Ｃ_2Nに蓄積された電気エネルギーを放電するｎチャネルのＭＯＳＦＥＴＱ_n2P・Ｑ_n2Nと、キャパシタＣ_2P・Ｃ_2Nに充電された充電電圧を検出する電圧検出回路１６_2P・１６_2Nと、キャパシタＣ_2P・Ｃ_2Nと電源回路１４との間に接続され、キャパシタＣ_2P・Ｃ_2Nの充電電圧に基づいて、キャパシタＣ_2P・Ｃ_2Nから電源回路１４への電力供給を切り替えるスイッチＳＷ_2P・ＳＷ_2Nとを備える。

電源回路１４の構成は、図４と同様に表され、パワーオンリセット回路１８の構成は、図６と同様に表される。また、論理回路２０は、図２と同様に、シーケンサ２２と不揮発性ロジック回路２４とを備える。

また、電圧検出回路１６_1P・ＳＷ_1Pの組み合わされた回路構成が、図８に示された電圧検出回路１６に対応している。電圧検出回路１６_1N・ＳＷ_1N、電圧検出回路１６_2P・ＳＷ_2P、電圧検出回路１６_2P・ＳＷ_2Nの組み合わされた回路構成についても同様である。

また、実施の形態に係る発電検出装置１を適用した回転カウンタ２の動作タイミングチャートであって、発電素子１０₁の出力電圧ＶＥ１波形は、図１０（ａ）に示すように表され、発電素子１０₂の出力電圧ＶＥ２波形は、図１０（ｂ）に示すように表される。

発電素子１０₁は、図１０（ａ）に示すように、時刻ｔ＝ｔ１において正方向のスパイク状の電圧、時刻ｔ＝ｔ３において負方向のスパイク状の電圧を発生し、発電素子１０₂は、図１０（ｂ）に示すように、時刻ｔ＝ｔ２において正方向のスパイク状の電圧、時刻ｔ＝ｔ４において負方向のスパイク状の電圧を発生する。そこで、半波整流回路１２_1P・１２_1Nおよび半波整流回路１２_2P・１２_2Nを用いることによって、時刻ｔ＝ｔ１における正方向・時刻ｔ＝ｔ３における負方向のスパイク状の電圧およひ時刻ｔ＝ｔ２における正方向・時刻ｔ＝ｔ４における負方向のスパイク状の電圧のいずれも有効に取り出す工夫がなされている。この結果、Ｐ極側電圧検出回路１６_1Pの検出電圧ＶＤＴ１Ｐ波形は、図１０（c）に示すように表され、Ｎ極側電圧検出回路１６_1Nの検出電圧ＶＤＴ１Ｎ波形は、図１０（ｄ）に示すように表される。Ｐ極側電圧検出回路１６_2Pの検出電圧ＶＤＴ２Ｐ波形は、図１０（ｅ）に示すように表され、Ｎ極側電圧検出回路１６_2Nの検出電圧ＶＤＴ２Ｎ波形は、図１０（ｆ）に示すように表される。検出電圧ＶＤＴ１Ｐ・ＶＤＴ１Ｎ・ＶＤＴ２Ｐ・ＶＤＴ２Ｎは、いずれも充放電特性に対応したパルス幅Δｔ１・Δｔ２・Δｔ３・Δｔ４を有する。

実施の形態に係る発電検出装置１を適用した回転カウンタ２の動作タイミングチャートであって、検出角度は、図１１（ａ）に示すように表され、カウント値は、図１１（ｂ）に示すように表される。それぞれの時刻ｔ＝ｔ１＋Δｔ１、ｔ２＋Δｔ２、ｔ３＋Δｔ３
、ｔ４＋Δｔ４に応じて、検出角度…０°〜９０°、９０°〜１８０°、１８０°〜２７０°、２７０°〜３６０°（０°）…を検出することによって、カウント値…Ｎ、（Ｎ＋１）、（Ｎ＋２）…をカウント可能である。

実施の形態に係る発電検出装置を適用した回転カウンタ置よれば、蓄電素子に蓄積された電荷を放電手段を介して放電後、電源回路の出力電圧を放電することができ、この結果、不揮発性ロジック回路に記録した発電検出信号以外は、発電検出装置を初期化することができ、次の発電のカウントに備えることができる。

実施の形態に係る発電検出装置を適用した回転カウンタによれば、自己で状態を一定期間内に初期化することができ、発電周期が短い場合でも発電回数をカウントすることができる。

以上説明したように、本実施の形態によれば、電源・電池を必要としない発電検出装置およびこの発電検出装置を適用し回転数をカウントし記録可能な回転カウンタを提供することができる。

（その他の実施の形態）
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の発電検出装置および回転カウンタは、電源・電池を必要としないカウント回路に適用され、モバイル機器、車載機器、産業機器、医療機器などの幅広い分野に適用可能である。

１…発電検出装置
２…回転カウンタ
８…発電検出回路
１０、１０₁、１０₂…発電素子
１１…蓄電素子
１２…整流回路
１２_1P、１２_1N、１２_2P、１２_2N…半波整流回路
１３…放電手段（キャパシタＣ）
１４…電源回路
１５…コンパレータ
１６、１６_1P、１６_1N、１６_2P、１６_2N…電圧検出回路
１７…ヒステリシスコンパレータ
１８…パワーオンリセット回路
２０…論理回路
２２…シーケンサ
２４…不揮発性ロジック回路
ＳＷ_1P、ＳＷ_1N、ＳＷ_2P、ＳＷ_2N…スイッチ
Ｖth、Ｖ_th1、Ｖ_th2…閾値電圧
ＶＥ…充電電圧
ＶＥ１、ＶＥ２…発電素子の出力電圧
ＶＤＴ、ＶＤＴ１Ｐ、ＶＤＴ１Ｎ、ＶＤＴ２Ｐ、ＶＤＴ２Ｎ…検出電圧
ＤＳＣ…放電信号
ＶＰ…電源回路の出力電圧
ＶＲ…パワーオンリセット回路の出力電圧
Ｃ…キャパシタ
Ｃ_s…安定化キャパシタ
Ｑ_n1、Ｑ_n2、Ｑ_n3、Ｑ₂…ｎチャネルＭＯＳＦＥＴ
Ｑ_ｐ、Ｑ₁、Ｑ₃…ｐチャネルＭＯＳＦＥＴ
ＷＥ…書き込みイネーブル期間
ＤＳＥ…放電イネーブル期間
ＤＳＤ…放電ディセーブル期間
ＢＤ、ＢＤ₁、ＢＤ₃…ボディーダイオード
Ｒ１、Ｒ２、Ｒ₀₁、Ｒ₀₂、Ｒ₀₃、Ｒ₁₁、Ｒ₁₂、Ｒ₁₃…抵抗

Claims (10)

1. 外部エネルギーを電気に変換する発電素子と、
   前記発電素子により発電された電気エネルギーを蓄積する蓄電素子と、
   前記蓄電素子に蓄積された電気エネルギーを放電する放電手段と、
   前記蓄電素子に充電された充電電圧を検出する電圧検出回路と、
   前記充電電圧を一定値で出力する電源回路と、
   前記電源回路の出力に接続されるパワーオンリセット回路と、
   前記パワーオンリセット回路に接続される論理回路と
   を備え、
   前記論理回路は、
   前記パワーオンリセット回路に接続されるシーケンサと、
   前記シーケンサに接続され、前記電圧検出回路の検出電圧を記録可能な不揮発性ロジック回路と
   を備え、
   前記パワーオンリセット回路の出力電圧が閾値電圧を超えると、前記シーケンサを起動して前記電圧検出回路の検出結果を前記不揮発性ロジック回路に記録させる
   ことを特徴とする発電検出装置。
2. 前記電源回路の入力側の放電時間は、出力側の放電時間よりも短いことを特徴とする請求項１に記載の発電検出装置。
3. 前記蓄電素子に蓄積された電荷を前記放電手段を介して放電後、前記電源回路の出力電圧を放電可能であることを特徴とする請求項１または２に記載の発電検出装置。
4. 前記発電素子に接続された整流回路を備え、
   前記発電素子により発電された電気エネルギーは、前記整流回路を介して前記蓄電素子に蓄電されることを特徴とする請求項１〜３のいずれか１項に記載の発電検出装置。
5. 前記蓄電素子は、キャパシタで構成されることを特徴とする請求項１〜４のいずれか１項に記載の発電検出装置。
6. 前記放電手段は、前記シーケンサから供給される放電信号によって、オン・オフ制御可能なＭＯＳトランジスタによって構成されることを特徴とする請求項１〜５のいずれか１項に記載の発電検出装置。
7. 前記パワーオンリセット回路は、ヒステリシスコンパレータを備えることを特徴とする請求項１〜６のいずれか１項に記載の発電検出装置。
8. 前記電圧検出回路は、
   第１ソースが前記キャパシタに接続可能にされ、第１ドレインが前記電源回路に接続されるｐチャネルの第１ＭＯＳＦＥＴと、
   前記キャパシタに並列接続され、前記キャパシタ電圧を分圧する第１抵抗および第２抵抗と、
   前記第１ＭＯＳＦＥＴの第１ゲートに、第２ドレインが接続され、第２ゲートが前記キャパシタ電圧の分圧に接続され、第２ソースが接地電位になされたｎチャネルの第２ＭＯＳＦＥＴと、
   前記第１ＭＯＳＦＥＴの第１ゲートと第１ソース間に接続された第３抵抗と、
   前記第１ソースと前記キャパシタ間に配置され、第３ドレインが前記キャパシタに接続され、第３ソースが前記第１ソースに接続され、第３ゲートが前記第１ゲートに接続されるｐチャネルの第３ＭＯＳＦＥＴと
   を備え、
   前記第１ゲート、前記第３ゲートおよび前記第２ドレインの接続点より前記論理回路に電圧検出結果を供給することを特徴とする請求項１〜７のいずれか１項に記載の発電検出装置。
9. 前記不揮発性ロジック回路は、強誘電体メモリを備えることを特徴とする請求項１〜８のいずれか１項に記載の発電検出装置。
10. 請求項１〜９のいずれか１項に記載の発電検出装置を備え、特定の動作の回転数をカウントし記録可能なことを特徴とする回転カウンタ。

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