JP7459413B1

JP7459413B1 - エンコーダ及びモータ

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Publication number: JP7459413B1
Application number: JP2024504546A
Authority: JP
Inventors: 啓史永田; 将大中嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2023-08-23
Filing date: 2023-08-23
Publication date: 2024-04-01
Anticipated expiration: 2043-08-23

Abstract

エンコーダは、回転軸（１ａ）に取り付けられた磁石（１）の回転にともなって、ワイヤ（２１ａ，２１ｂ）で第１のパルスを発生させ、コイル（２２ａ，２２ｂ）で第２のパルスを発生させる発電素子（２ａ，２ｂ）と、第１のパルス及び第２のパルスの電荷を蓄積するキャパシタ（３ａ，３ｂ，３ｃ，３ｄ）と、キャパシタ（３ａ，３ｂ，３ｃ，３ｄ）の電圧がパルス検出閾値を超えると、パルス検出信号を出力するパルス検出部（６）と、パルス検出信号を基に多回転データをカウントするカウント処理と、カウント処理後にウェイト時間の間待機するウェイト処理と、ウェイト処理の後にキャパシタ（３ａ，３ｂ，３ｃ，３ｄ）を放電するディスチャージ処理とを行う制御部（５）とを備え、ウェイト時間は、少なくとも第１のパルスの電荷を蓄積することが終了し、キャパシタ（３ａ，３ｂ，３ｃ，３ｄ）の電圧上昇がない時間である。

Description

本開示は、発電素子による発電パルスの電荷を利用して発電パルスをカウントするカウント処理を行うエンコーダ及びこれを備えたモータに関する。

発電素子による発電パルスの電荷を利用して発電パルスをカウントするカウント処理を行うエンコーダに適用される発電素子としては、軸回転時に大バルクハウゼン効果で発電パルスを発生させるウィーガンドワイヤが知られている。特許文献１に開示されるように、ウィーガンドワイヤを発電素子に用いたエンコーダでは、発電パルスの電荷をキャパシタに蓄電し、カウント処理回路の電源として利用して、発電素子で発生したパルスをカウントするカウント処理を行う。

ウィーガンドワイヤを発電素子に用いたエンコーダは、カウント処理の終了後にキャパシタを放電するディスチャージ処理を行うことにより、次の発電パルスを検出可能な状態となる。

特開２０２１－１９０８号公報

発電素子の電荷供給は、軸の回転速度、温度及び反転開始位置などの条件によって大きくばらつく特徴があり、カウント処理が終了した時点において発電素子から電荷の供給が終了しているとは限らない。このため、ウィーガンドワイヤを発電素子に用いたエンコーダにおいて、カウント処理が終了した時点でキャパシタを放電するディスチャージ処理を行う場合、カウント処理が終了した時点で発電素子からキャパシタへの電荷の供給が継続していると、キャパシタに再度電荷が蓄積されてしまい、発電パルスを重複してカウントしてしまうことがあった。

本開示は、上記に鑑みてなされたものであって、発電パルスを重複してカウントすることを抑制したエンコーダを得ることを目的とする。

上述した課題を解決し、目的を達成するために、本開示に係るエンコーダは、回転軸に取り付けられた磁石と、ウィーガンドワイヤ及びウィーガンドワイヤに巻き付けられたコイルを有し、磁石に対向して設置され、大バルクハウゼン効果により磁石の回転にともなってウィーガンドワイヤで第１のパルスを発生させ、誘導起電力により磁石の回転にともなってコイルで第２のパルスを発生させる発電素子と、第１のパルス及び第２のパルスの電荷を蓄積するキャパシタと、キャパシタの電圧がパルス検出閾値を超えると、パルス検出信号を出力するパルス検出部とを備える。エンコーダは、キャパシタから供給される電力によって動作可能であり、パルス検出信号を基に多回転データをカウントするカウント処理と、カウント処理の後に予め設定されたウェイト時間の間待機するウェイト処理と、ウェイト処理の後にキャパシタを放電するディスチャージ処理とを行う制御部とを備える。ウェイト時間は、少なくとも第１のパルスの電荷を蓄積することが終了し、キャパシタの電圧上昇がない時間である。

本開示に係るエンコーダは、発電パルスを重複してカウントすることを抑制できるという効果を奏する。

実施の形態１に係るモータの構成を示す図実施の形態１に係るバッテリレスエンコーダの発電素子の発電パルス波形の一例を示す図実施の形態１に係るバッテリレスエンコーダのキャパシタの発電パルス波形の一例を示す図実施の形態１の第１の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図実施の形態１の第２の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図実施の形態１の第３の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図実施の形態１に係るバッテリレスエンコーダの電源オフの場合の発電パルス波形の一例を示す図実施の形態１に係るバッテリレスエンコーダの電源オンの場合の発電パルス波形の一例を示す図実施の形態１の変形例に係るバッテリレスエンコーダの発電素子の発電パルス波形の一例を示す図実施の形態１の変形例に係るバッテリレスエンコーダのキャパシタの発電パルス波形の一例を示す図実施の形態１及び変形例に係るバッテリレスエンコーダの制御部及び記憶部のハードウェア構成を示す図

以下に、実施の形態に係るエンコーダ及びモータを図面に基づいて詳細に説明する。

実施の形態１．
図１は、実施の形態１に係るモータの構成を示す図である。実施の形態１に係るモータ２００は、回転軸１ａを備えた電動機７０と、回転軸１ａの回転角度を検出するバッテリレスエンコーダ１００とを備える。バッテリレスエンコーダ１００は、回転軸１ａに固定される磁石１と、磁石１に対向して設置された二つの発電素子２ａ，２ｂと、多回転データカウント回路５０とを有する。多回転データカウント回路５０は、発電素子２ａに生じる交流電流を整流する半波整流回路２３ａと、発電素子２ｂに生じる交流電流を整流する半波整流回路２３ｂと、半波整流回路２３ａが出力する直流電流の電荷を蓄積するキャパシタ３ａ，３ｂと、半波整流回路２３ｂが出力する直流電流の電荷を蓄積するキャパシタ３ｃ，３ｄと、予め設定された電圧以下に制限した直流電流を出力する定電圧回路４と、キャパシタ３ａ，３ｂ，３ｃ，３ｄをディスチャージさせるディスチャージ回路８とを備える。なお、バッテリレスエンコーダ１００は、キャパシタ３ａ，３ｂ，３ｃ，３ｄの他にエンコーダに内蔵されたバッテリを有していないエンコーダである。しかしながら、本開示は、キャパシタ３ａ，３ｂ，３ｃ，３ｄの他にエンコーダに内蔵されたバッテリを有するエンコーダにも適用することができる。

発電素子２ａ，２ｂの各々は、ウィーガンドワイヤであるワイヤ２１ａ，２１ｂと、ワイヤ２１ａ，２１ｂに巻き付けられたコイル２２ａ，２２ｂとを備えている。

また、多回転データカウント回路５０は、キャパシタ３ａ，３ｂ，３ｃ，３ｄに蓄積された電荷に基づいて変動するキャパシタ３ａ，３ｂ，３ｃ，３ｄのいずれかのキャパシタの電圧がパルス検出閾値を超えると、パルスを検出したことを示すパルス検出信号を出力するパルス検出部６と、多回転カウントデータを不揮発性メモリに記憶する記憶部７と、記憶部７から読み出した多回転カウントデータとパルス検出部６から入力されるパルス検出信号とに基づいて多回転カウントデータを生成するとともに、記憶部７の多回転カウントデータを更新する制御部５とを備える。パルス検出信号は、キャパシタ３ａ，３ｂ，３ｃ，３ｄごとに異なる信号となっており、制御部５は、キャパシタ３ａ，３ｂ，３ｃ，３ｄのいずれに対応するパルス検出信号であるかに基づいて、パルスの発生箇所を識別可能である。

制御部５は、キャパシタ３ａ，３ｂ，３ｃ，３ｄから供給される電力によって動作可能であり、又は、多回転データカウント回路５０の外部から供給される電力によって動作する。制御部５は、パルス検出信号を基に多回転データをカウントするカウント処理と、カウント処理の後に予め設定されたウェイト時間待機するウェイト処理と、ウェイト処理の後にキャパシタ３ａ，３ｂ，３ｃ，３ｄを放電するディスチャージ処理とを行う。制御部５がカウント処理を行うことにより、回転軸１ａの回転角度が検出される。

制御部５は、外部回路インタフェース１１を通じて記憶部７への情報の書き込み及び記憶部７からの情報の読み出しを行う。また、制御部５は、外部回路インタフェース１１を通じて、カウントデータを多回転データカウント回路５０の外部の装置に出力することができる。

制御部５は、カウント処理の後、ウェイト処理を行ってからディスチャージ回路８に指令を送り、キャパシタ３ａ，３ｂ，３ｃ，３ｄをディスチャージする。ウェイト時間は、多回転データカウント回路５０の外部から電力供給を受けていない電源オフ時と、多回転データカウント回路５０の外部から電力が供給されている電源オン時とで、別々に設定可能である。

イネーブル回路９は、定電圧回路４が出力する直流電流が規定の電圧に達すると、パルス検出信号に基づくカウント処理を行わないリセット状態を解除して制御部５をカウント処理が実行可能な状態に遷移させる。

電源切替回路１０は、多回転データカウント回路５０の外部から電力の供給を受けていない電源オフ時には、キャパシタ３ａ，３ｂ，３ｃ，３ｄから供給される電力を定電圧回路４に出力する。一方、電源切替回路１０は、多回転データカウント回路５０の外部から電力の供給を受けている電源オン時には、外部から供給される電力を定電圧回路４に出力する。なお、多回転データカウント回路５０の外部から供給される電力としては、不図示のアンプから供給される電力を基にバッテリレスエンコーダ１００内で生成した電力を例に挙げることができるが、これに限定されない。例えば、エンコーダに内蔵されたバッテリを有する場合、多回転データカウント回路５０の外部から供給される電力としては、バッテリから供給される電力とすることができる。

図２は、実施の形態１に係るバッテリレスエンコーダの発電素子の発電パルス波形の一例を示す図である。発電パルスは、ワイヤ２１ａ，２１ｂの大バルクハウゼン効果によって磁石１の回転にともなって発生する第１のパルス１２ａ，１２ｂと、コイル２２ａ，２２ｂの誘導起電力によって磁石１の回転にともなって発生する第２のパルス１３ａ，１３ｂとを含んでいる。なお、図２においては、発電素子２ａにおいて発生する第１のパルス１２ａ及び第２のパルス１３ａの波形を実線で示し、発電素子２ｂにおいて発生する第１のパルス１２ｂ及び第２のパルス１３ｂの波形を破線で示している。第２のパルス１３ａ，１３ｂは、磁石１の回転速度が速くなると振幅が大きくなる。発電素子２ａと発電素子２ｂとは設置位置が異なるため、第１のパルス１２ａが発生するタイミングと第１のパルス１２ｂが発生するタイミングとは異なっており、第２のパルス１３ａが発生するタイミングと第２のパルス１３ｂが発生するタイミングとは異なっている。

第１のパルス１２ａと第２のパルス１３ａとは、電圧ピークのタイミングが異なるものの、磁石１の特定の回転角度に対応する同じタイミングで発生するものであるため、第１のパルス１２ａと第２のパルス１３ａとを重複してカウントすると、磁石１の回転回数が正確にカウントされない。第１のパルス１２ｂ及び第２のパルス１３ｂについても同様であり、第１のパルス１２ｂと第２のパルス１３ｂとを重複してカウントすると、磁石１の回転回数が正確にカウントされない。このため、実施の形態１に係るバッテリレスエンコーダ１００においては、ウェイト時間は、少なくとも第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間に設定される。

図１で示したバッテリレスエンコーダ１００についてより詳細に説明すると、バッテリレスエンコーダ１００は四つのキャパシタ３ａ，３ｂ，３ｃ，３ｄを備えているが、ウェイト時間は、いずれか一つのキャパシタ３ａ，３ｂ，３ｃ，３ｄにおいて、第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間を設定するウェイト時間とすればよい。具体的には、キャパシタ３ａにおいて、第１のパルス１２ａ及び第２のパルス１３ａの電荷蓄積が終了し、キャパシタ３ａの電圧上昇がない時間をウェイト時間とすることができる。なお、各キャパシタ３ａ，３ｂ，３ｃ，３ｄにおいて、第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間は同じであるため、キャパシタ３ｂにおいて、第１のパルス１２ａ及び第２のパルス１３ａの電荷蓄積が終了し、キャパシタ３ｂの電圧上昇がない時間にウェイト時間を設定してもよいし、キャパシタ３ｃにおいて、第１のパルス１２ｂ及び第２のパルス１３ｂの電荷蓄積が終了し、キャパシタ３ｃの電圧上昇がない時間にウェイト時間を設定してもよいし、キャパシタ３ｄにおいて、第１のパルス１２ｂ及び第２のパルス１３ｂの電荷蓄積が終了し、キャパシタ３ｄの電圧上昇がない時間にウェイト時間を設定してもよい。

制御部５は、先行する第１のパルス１２ａ，１２ｂのカウント処理を行った後に予め設定された時間待機するウェイト処理を行うことにより、ウェイト処理中に、例えば第１のパルス１２ａ，１２ｂ又は第２のパルス１３ａ，１３ｂがパルス検出閾値を上回ってもカウント処理を行わないことで、すでにカウントした第１のパルス１２ａ，１２ｂを重複してカウントすることを抑制し、第１のパルス１２ａ，１２ｂと第２のパルス１３ａ，１３ｂとを重複してカウントすることを抑制することができる。

ただし、第１のパルス１２ａのカウント処理を行った後、第１のパルス１２ｂが発生するまでにウェイト処理を終了してキャパシタ３ａ，３ｂ，３ｃ，３ｄのディスチャージが行われないと、第１のパルス１２ｂがカウントされないことになってしまう。このため、第１のパルス１２ａのカウント処理の終了後、できるだけ早く第１のパルス１２ｂをカウント可能な状態に移行する必要がある。したがって、ウェイト時間は、第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない状態となる時間と概ね同じ時間に設定することが好ましい。

第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂのパルスの時間幅は、磁石１の回転速度が高速になるほど短くなるため、ウェイト処理におけるウェイト時間は、磁石１の回転速度が高速になるほど短い時間となるように段階的に設定してもよい。

第１のパルス１２ａのカウント処理を行う場合を例に挙げて、実施の形態１に係るバッテリレスエンコーダ１００の動作について説明する。図３は、実施の形態１に係るバッテリレスエンコーダのキャパシタの発電パルス波形の一例を示す図である。時刻ｔ１において、キャパシタ３ａの電圧がパルス検出閾値Ｖｓを超えることにより、制御部５はカウント処理を開始する。時刻ｔ２において、カウント処理が終了すると、制御部５は、ウェイト処理を行う。予め設定されたウェイト時間ｗｔ１待機した後の時刻ｔ３において、制御部５は、ディスチャージ処理を行い、ディスチャージ回路８を駆動してキャパシタ３ａをディスチャージする。ウェイト時間ｗｔ１は、少なくとも第１のパルス１２ａ及び第２のパルス１３ａの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂの電圧上昇がない時間である。ディスチャージ処理が終了する時刻ｔ４において、キャパシタ３ａの電圧は、パルス検出閾値Ｖｓ未満となるため、第１のパルス１２ａ，１２ｂを検出可能な状態となる。

実施の形態１に係るバッテリレスエンコーダ１００において、制御部５は、第１のパルス１２ａのカウント処理の終了後、第１のパルス１２ａ及び第２のパルス１３ａの両方からの電荷供給が収まったタイミングでキャパシタ３ａをディスチャージしている。このため、ディスチャージを実行後にキャパシタ３ａの電荷が増大してキャパシタ３ａの電圧が再上昇することはなく、すでにカウントした第１のパルス１２ａを重複してカウントすることを抑制し、第１のパルス１２ａと第２のパルス１３ａとを重複してカウントすることを抑制することができる。また、ディスチャージ処理の実行後すぐに第１のパルス１２ａ，１２ｂを検出可能である。

図４は、実施の形態１の第１の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図である。時刻ｔ１において、キャパシタの電圧がパルス検出閾値Ｖｓを超えることにより、制御部はカウント処理を開始する。時刻ｔ２において、カウント処理が終了するが、第１の比較例に係るバッテリレスエンコーダは、第１のパルスのカウント処理終了後にディスチャージ処理を行わない。このため、時刻ｔ４において、キャパシタの電圧は、パルス検出閾値Ｖｓ以上である。このように、カウント処理終了後にウェイト処理及びディスチャージ処理を行わない場合、キャパシタの電荷が自然放電により減少するまで第１のパルスを検出することができないため、回転軸の回転数が高くなりある一定の回転数以上の高速回転となった場合、次の第１のパルスを検出することが困難である。

図５は、実施の形態１の第２の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図である。時刻ｔ１において、キャパシタの電圧がパルス検出閾値Ｖｓを超えることにより、制御部はカウント処理を開始する。時刻ｔ２において、カウント処理が終了すると、制御部は、ウェイト処理を行う。実施の形態１の第２の比較例に係るバッテリレスエンコーダでは、ウェイト時間ｗｔ２は、第１のパルスの電荷をキャパシタへ蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間よりも短い時間で設定されている。予め設定されたウェイト時間ｗｔ２待機した後の時刻ｔ５において、制御部は、ディスチャージ処理を行い、ディスチャージ回路を駆動してキャパシタをディスチャージする。ディスチャージ処理が終了する時刻ｔ６において、キャパシタの電圧は、パルス検出閾値Ｖｓ未満となるが、第１のパルスによる電荷供給中であるため、キャパシタの電荷が再増大し、キャパシタの電圧が再上昇する。このため、時刻ｔ４において、キャパシタの電圧は、パルス検出閾値Ｖｓ以上である。

第２の比較例に係るバッテリレスエンコーダは、第１のパルスのカウント処理終了後、第１のパルスによる電荷供給中にディスチャージ処理を行うため、ディスチャージ処理によってキャパシタの電荷が減少するものの、ディスチャージ処理終了後に第１のパルスによってキャパシタに電荷が供給されるため、キャパシタの電荷が再増大してキャパシタの電圧が再上昇してしまう。キャパシタの電荷が再増大することで、キャパシタの電圧がパルス検出閾値Ｖｓを再度超えることにより、制御部は再度カウント処理を開始する。これにより、第２の比較例に係るバッテリレスエンコーダは、すでにカウントした発電パルスを重複してカウントしてしまい回転軸の回転角度に誤りが生じる。また、キャパシタの電荷が再増大した後は、キャパシタの電荷が時刻ｔ９において再度ディスチャージされることにより減少するまで第１のパルスを検出することができないため、回転軸の回転数が高くなりある一定の回転数以上の高速回転となった場合、次の第１のパルスを検出することが困難である。

図６は、実施の形態１の第３の比較例に係るバッテリレスエンコーダのキャパシタの発電パルス波形を示す図である。時刻ｔ１において、キャパシタの電圧がパルス検出閾値Ｖｓを超えることにより、制御部はカウント処理を開始する。時刻ｔ２において、カウント処理が終了すると、制御部は、ウェイト処理を行う。実施の形態１の第３の比較例に係るバッテリレスエンコーダでは、ウェイト時間ｗｔ３は、第１のパルスの電荷をキャパシタへ蓄積することが終了し、次いで第２のパルスの電荷をキャパシタへ蓄積中であり、第２のパルスの電荷を蓄積することによるキャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間よりも短い時間で設定されている。予め設定されたウェイト時間ｗｔ３待機した後の時刻ｔ７において、制御部は、ディスチャージ処理を行い、ディスチャージ回路を駆動してキャパシタをディスチャージする。ディスチャージ処理が終了する時刻ｔ８において、キャパシタの電圧は、パルス検出閾値Ｖｓ未満となるが、第２のパルスによる電荷供給中であるため、キャパシタの電荷が再増大し、キャパシタの電圧が再上昇する。このため、時刻ｔ４において、キャパシタの電圧は、パルス検出閾値Ｖｓ以上である。

第３の比較例に係るバッテリレスエンコーダは、第１のパルスのカウント処理終了後、第２のパルスによる電荷供給中にディスチャージ処理を行うため、ディスチャージ処理によってキャパシタの電荷が減少するものの、ディスチャージ処理終了後に第２のパルスによって電荷が供給されるため、キャパシタの電荷が再増大してキャパシタの電圧が再上昇してしまう。キャパシタの電荷が再増大することで、キャパシタの電圧がパルス検出閾値Ｖｓを再度超えることにより、制御部は再度カウント処理を開始する。これにより、第３の比較例に係るバッテリレスエンコーダは、回転軸における同一の回転数の中で第１のパルスと第２のパルスとを重複してカウントしてしまい回転軸の回転角度に誤りが生じる。また、キャパシタの電荷が再増大した後は、キャパシタの電荷が時刻ｔ９において再度ディスチャージされることにより減少するまで第１のパルスを検出することができないため、回転軸の回転数がある一定の回転数以上の高速回転となった場合、次の第１のパルスを検出することが困難である。

このように、ディスチャージ処理を行わなかったり、第１のパルス又は第２のパルスによる電荷供給中にディスチャージ処理を行うと、すでにカウントした第１のパルスを重複してカウントしたり、第１のパルスと第２のパルスとを重複してカウントしたりする場合があり、回転軸の回転角度に誤りが生じる。また、キャパシタの電圧が後続の第１のパルスを検出可能なレベルに低下するまでに要する時間が長くなって回転軸の回転数が高くなりある一定の回転数以上の高速回転となった場合、次の発電パルスを検出することが困難である。これに対し、実施の形態１に係るバッテリレスエンコーダ１００は、第１のパルス１２ａ及び第２のパルス１３ａの両方からの電荷供給が収まったタイミングでディスチャージ処理を行うため、すでにカウントした第１のパルス１２ａ，１２ｂを重複してカウントすることを抑制し、第１のパルス１２ａ，１２ｂと第２のパルス１３ａ，１３ｂとを重複してカウントすることを抑制することができる。また、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧が第１のパルス１２ａ，１２ｂを検出可能なレベルに低下するまでの時間が短くなり、高速回転の検出が可能である。

ここで、電源オフの場合の動作と電源オンの場合の動作との違いについて説明する。まず、電源オフの場合の動作について説明する。回転軸１ａに取り付けられた磁石１の回転にともない、発電素子２ａ，２ｂで大バルクハウゼン効果により発電パルスが発生する。発電素子２ａが出力する電圧パルスのうち、順方向の電圧パルスは、半波整流回路２３ａによって半波整流され、キャパシタ３ａに送られる。発電素子２ａが出力する電圧パルスのうち、逆方向の電圧パルスは、半波整流回路２３ａによって半波整流され、キャパシタ３ｂに送られる。発電素子２ｂが出力する電圧パルスのうち、順方向の電圧パルスは、半波整流回路２３ｂによって半波整流され、キャパシタ３ｃに送られる。発電素子２ｂが出力する電圧パルスのうち、逆方向の電圧パルスは、半波整流回路２３ｂによって半波整流され、キャパシタ３ｄに送られる。磁石１の回転にともない、キャパシタ３ａ，３ｂ，３ｃ，３ｄには、キャパシタ３ａ、キャパシタ３ｃ、キャパシタ３ｂ、キャパシタ３ｄの順に電圧パルスが入力される。

電圧パルスによってキャパシタ３ａ，３ｂ，３ｃ，３ｄに蓄電された電荷は、定電圧回路４により予め設定された電圧以下の直流電流とされ、制御部５及び記憶部７の電源として使用される。パルス検出部６は、キャパシタ３ａ，３ｂ，３ｃ，３ｄから出力される電圧を検出することにより、発電パルスの発生箇所、すなわち発電素子２ａ，２ｂのどちらで順方向電圧又は逆方向電圧のパルスが発生したかを検出する。

パルス検出部６でパルスが検出されると、制御部５は、カウント処理を行う。カウント処理では、制御部５は、記憶部７から前回パルス時の多回転カウントデータを読み出し、パルス検出部６から取得したパルスの発生箇所の情報を基に新たな多回転カウントデータを生成する。さらに、制御部５は、新たに生成した多回転カウントデータを記憶部７へ書き込む。

制御部５は、カウント処理を行った後、予め設定された時間待機するウェイト処理を行ってから、ディスチャージ回路８を駆動してキャパシタ３ａ，３ｂ，３ｃ，３ｄをディスチャージする。

続いて電源オンの場合の動作について説明する。外部から電力が供給される際には、例えばアンプからの電源が定電圧回路４に供給され、制御部５及び記憶部７の電源として使用される。制御部５は記憶部７から前回パルス時の多回転カウントデータを読み出す。

回転軸１ａに取り付けられた磁石１の回転にともない、発電素子２ａ，２ｂで大バルクハウゼン効果により発電パルスが発生する。発電素子２ａが出力する電圧パルスのうち、順方向の電圧パルスは、半波整流回路２３ａによって半波整流され、キャパシタ３ａに送られる。発電素子２ａが出力する電圧パルスのうち、逆方向の電圧パルスは、半波整流回路２３ａによって半波整流され、キャパシタ３ｂに送られる。発電素子２ｂが出力する電圧パルスのうち、順方向の電圧パルスは、半波整流回路２３ｂによって半波整流され、キャパシタ３ｃに送られる。発電素子２ｂが出力する電圧パルスのうち、逆方向の電圧パルスは、半波整流回路２３ｂによって半波整流され、キャパシタ３ｄに送られる。磁石１の回転にともない、キャパシタ３ａ，３ｂ，３ｃ，３ｄには、キャパシタ３ａ、キャパシタ３ｃ、キャパシタ３ｂ、キャパシタ３ｄの順に電圧パルスが入力される。

発電パルスの電荷はキャパシタ３ａ，３ｂ，３ｃ，３ｄに蓄電されると、発電パルスの発生箇所、すなわち発電素子２ａ，２ｂのどちらで順方向電圧又は逆方向電圧のパルスが発生したかが、パルス検出部６で検出される。

制御部５は、パルス検出部６から取得したパルスの発生箇所の情報を基に新たな多回転カウントデータを生成する。制御部５は、カウント処理を行った後、予め設定された時間のウェイトを行ってから、ディスチャージ回路８を駆動してキャパシタ３ａ，３ｂ，３ｃ，３ｄをディスチャージする。電源が切断されると、制御部５は、多回転カウントデータを記憶部７へ書き込む。

図７は、実施の形態１に係るバッテリレスエンコーダの電源オフの場合の発電パルス波形の一例を示す図である。図８は、実施の形態１に係るバッテリレスエンコーダの電源オンの場合の発電パルス波形の一例を示す図である。電源オフの場合には、カウント処理中に、制御部５は、記憶部７から前回パルス時の多回転カウントデータを読み出し、パルス検出部６から取得したパルスの発生箇所の情報を基にした新たな多回転カウントデータの生成、及び多回転カウントデータの記憶部７への書き込みを行う。一方、電源オンの場合には、カウント処理中に、制御部５は、パルス検出部６から取得したパルスの発生箇所の情報を基に新たな多回転カウントデータの生成のみを行う。

このように、電源オフの場合には、キャパシタ３ａ，３ｂ，３ｃ，３ｄに蓄えられた電荷が制御部５の電源として使用されるため、電源オフの場合のカウント処理中のキャパシタの電圧のピークＶｐ１は、電源オンの場合のカウント処理中のキャパシタの電圧のピークＶｐ２よりも小さくなる。一方で、電源オフの場合のカウント処理は、電源オンの場合のカウント処理よりも工数が多いため、電源オフの場合にカウント処理を完了するまでに要する時間ｔｃ１は、電源オンの場合にカウント処理を完了するまでに要する時間ｔｃ２よりも長くなる。このため、電源オフの場合のウェイト時間ｗｔ１１と電源オンの場合のウェイト時間ｗｔ１２とが同じであると、電源オフの場合にディスチャージ処理を開始する時刻ｔ３１は、電源オンの場合にディスチャージ処理を開始する時刻ｔ３２よりも遅くなり、高速回転を検出しにくくなる。

実施の形態１に係るバッテリレスエンコーダ１００は、電源オフの場合のウェイト時間ｗｔ１１と、電源オンの場合のウェイト時間ｗｔ１２とをそれぞれ独立して設定できるため、電源オフの場合と電源オンの場合とでディスチャージ処理を開始するタイミングを同じタイミングとすることができる。なお、電源オフ時のウェイト時間ｗｔ１１と電源オン時のウェイト時間ｗｔ１２とを同じ時間として、ディスチャージのタイミングを異なるタイミングとすることも可能である。

以上のように、実施の形態１に係るバッテリレスエンコーダ１００において、制御部５は、第１のパルス１２ａのカウント処理の終了後、第１のパルス１２ａ及び第２のパルス１３ａの両方からの電荷供給が収まったタイミングでキャパシタ３ａをディスチャージするため、ディスチャージを実行後にキャパシタ３ａ，３ｂ，３ｃ，３ｄの電荷が増大してキャパシタの電圧が再上昇することはなく、発電パルスを重複してカウントすることを抑制できる。

なお、上記の説明においては、二つの発電素子２ａ，２ｂを備える構成のバッテリレスエンコーダ１００を例に挙げたが、発電素子は一つであってもよいし、三つ以上であってもよい。発電素子の数を増やすことで、磁石１の回転角度の検出の分解能を高めることができる。

上述の実施の形態１に係るバッテリレスエンコーダ１００は、制御部５によるウェイト処理で待機するウェイト時間が少なくとも第１のパルス１２ａ，１２ｂ及び第２のパルス１３ａ，１３ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間に設定されていた。しかしながら、制御部５によるウェイト処理で待機するウェイト時間は、上記の例とは異なる時間に設定されてもよい。例えば、ウェイト時間は、少なくとも第１のパルスの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間で設定されていてもよい。ここで、バッテリレスエンコーダは、回転軸の回転により、発電パルスとして、発電素子のウィーガンドワイヤの大バルクハウゼン効果によって磁石の回転にともなって第１のパルスを発生させ、発電素子のコイルの誘導起電力によって磁石１の回転にともなって第２のパルスを発生させる。

図９は、実施の形態１の変形例に係るバッテリレスエンコーダの発電素子の発電パルス波形の一例を示す図である。実施の形態１の変形例に係るバッテリレスエンコーダ１００において、ウェイト時間は、少なくとも第１のパルスの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間で設定されている。図９に示すように、第２のパルス１３１ａ，１３１ｂは、回転軸１ａの回転数が低い場合、又はコイル２２ａ，２２ｂの性能により第２のパルス１３１ａ，１３１ｂ電圧のピークが小さく、第２のパルス１３１ａ，１３１ｂの電荷がキャパシタ３ａ，３ｂ，３ｃ，３ｄに蓄積されてもキャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧がパルス検出閾値を超えない場合がある。つまり、実施の形態１の変形例に係るバッテリレスエンコーダは、少なくとも図９に示した第１のパルス１２ａ，１２ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間で予め設定されたウェイト時間でウェイト処理を実施した後、ディスチャージ処理を実施する。このような場合であっても、ウェイト時間は、いずれか一つのキャパシタ３ａ，３ｂ，３ｃ，３ｄにおいて、第１のパルス１２ａ，１２ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間を設定するウェイト時間とすればよい。具体的には、キャパシタ３ａにおいて、第１のパルス１２ａの電荷蓄積が終了し、キャパシタ３ａの電圧上昇がない時間をウェイト時間とすることができる。

なお、各キャパシタ３ａ，３ｂ，３ｃ，３ｄにおいて、第１のパルス１２ａ，１２ｂの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間は同じであるため、キャパシタ３ｂにおいて、第１のパルス１２ａの電荷蓄積が終了し、キャパシタ３ｂの電圧上昇がない時間にウェイト時間を設定してもよいし、キャパシタ３ｃにおいて、第１のパルス１２ｂの電荷蓄積が終了し、キャパシタ３ｃの電圧上昇がない時間にウェイト時間を設定してもよいし、キャパシタ３ｄにおいて、第１のパルス１２ｂの電荷蓄積が終了し、キャパシタ３ｄの電圧上昇がない時間にウェイト時間を設定してもよい。

図９に示した変形例について、第１のパルス１２ａのカウント処理を行う場合を例に挙げて、バッテリレスエンコーダ１００の動作について説明する。図１０は、実施の形態１の変形例に係るバッテリレスエンコーダのキャパシタの発電パルス波形の一例を示す図である。時刻ｔ１において、キャパシタ３ａの電圧がパルス検出閾値Ｖｓを超えることにより、制御部５はカウント処理を開始する。時刻ｔ２において、カウント処理が終了すると、制御部５は、ウェイト処理を行う。予め設定されたウェイト時間ｗｔ１３待機した後の時刻ｔ３において、制御部５は、ディスチャージ処理を行い、ディスチャージ回路８を駆動してキャパシタ３ａをディスチャージする。ウェイト時間ｗｔ１３は、少なくとも第１のパルス１２ａの電荷を蓄積することが終了し、キャパシタ３ａの電圧上昇がない時間である。図１０に示すようにディスチャージ処理が終了する時刻ｔ４において、キャパシタ３ａのキャパシタの電圧は、パルス検出閾値Ｖｓ未満となるため、第１のパルス１２ａ，１２ｂを検出可能な状態となる。

このような変形例でも、すでにカウントした第１のパルス１２ａ，１２ｂを重複してカウントすることを抑制し、第１のパルス１２ａ，１２ｂと第２のパルス１３１ａ，１３１ｂとを重複してカウントすることを抑制することができる。また、ウェイト時間は、発電パルスの電荷を蓄積することが終了し、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧上昇がない時間とすることで、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧が、自然放電によってパルス検出閾値以下に低下するまでの自然放電の時間を待つ必要がなく、キャパシタ３ａ，３ｂ，３ｃ，３ｄの電圧が第１のパルス１２ａ，１２ｂを検出可能なレベルに低下するまでの時間がより短くなり、高速回転の検出をより有利に実施することが可能である。

図１１は、実施の形態１及び変形例に係るバッテリレスエンコーダの制御部及び記憶部のハードウェア構成を示す図である。制御部５は、各種処理を実行するように設計された制御回路９１によって実現される。

制御回路９１は、通電されることで各種処理を実行するように設計されたＬＳＩ（Large Scale Integration）を採用することができ、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）などの集積回路であってもよい。制御回路９１は、少なくともカウント処理、ウェイト処理及びディスチャージ処理を実行するための回路が集積されている。記憶部７は、電源供給がなくても記憶を保持する不揮発性メモリ９２によって実現される。不揮発性メモリ９２は、消費電力が小さく、処理速度の速いメモリを採用することができ、例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などを適用することができる。

また、制御回路９１は、制御部５の他に定電圧回路４、パルス検出部６、ディスチャージ回路８、イネーブル回路９、電源切替回路１０、及び外部回路インタフェース１１を含んで設計された半導体集積回路でもよい。例えば、制御回路９１は、これらの各回路を含むＡＳＩＣ又はＬＳＩとして集積して構成されていてもよい。さらに、制御回路９１は、定電圧回路４、制御部５、パルス検出部６、ディスチャージ回路８、イネーブル回路９、電源切替回路１０、外部回路インタフェース１１、キャパシタ３ａ，３ｂ，３ｃ，３ｄ、記憶部７、半波整流回路２３ａ，２３ｂを含んで設計された半導体集積回路でもよい。

以上の実施の形態に示した構成は、内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。

１磁石、１ａ回転軸、２ａ，２ｂ発電素子、３ａ，３ｂ，３ｃ，３ｄキャパシタ、４定電圧回路、５制御部、６パルス検出部、７記憶部、８ディスチャージ回路、９イネーブル回路、１０電源切替回路、１１外部回路インタフェース、１２ａ，１２ｂ第１のパルス、１３ａ，１３ｂ，１３１ａ，１３１ｂ第２のパルス、２１ａ，２１ｂワイヤ、２２ａ，２２ｂコイル、２３ａ，２３ｂ半波整流回路、５０多回転データカウント回路、７０電動機、９１制御回路、９２不揮発性メモリ、１００バッテリレスエンコーダ、２００モータ。

Claims

回転軸に取り付けられた磁石と、
ウィーガンドワイヤ及び前記ウィーガンドワイヤに巻き付けられたコイルを有し、前記磁石に対向して設置され、大バルクハウゼン効果により前記磁石の回転にともなって前記ウィーガンドワイヤで第１のパルスを発生させ、誘導起電力により前記磁石の回転にともなって前記コイルで第２のパルスを発生させる発電素子と、
前記第１のパルス及び前記第２のパルスの電荷を蓄積するキャパシタと、
前記キャパシタの電圧がパルス検出閾値を超えると、パルス検出信号を出力するパルス検出部と、
前記キャパシタから供給される電力によって動作可能であり、前記パルス検出信号を基に多回転データをカウントするカウント処理と、前記カウント処理の後に予め設定されたウェイト時間の間待機するウェイト処理と、前記ウェイト処理の後に前記キャパシタを放電するディスチャージ処理とを行う制御部とを備え、
前記ウェイト時間は、少なくとも前記第１のパルスの電荷を蓄積することが終了し、前記キャパシタの電圧上昇がない時間であることを特徴とするエンコーダ。
前記ウェイト時間は、少なくとも前記第１のパルス及び前記第２のパルスの電荷を蓄積することが終了し、前記キャパシタの電圧上昇がない時間であることを特徴とする請求項１に記載のエンコーダ。
前記発電素子を複数備えることを特徴とする請求項２に記載のエンコーダ。
外部から供給される電力を前記制御部及び前記多回転データを記憶する記憶部に出力するか、前記キャパシタから供給される電力を前記制御部及び前記記憶部に出力するかを切り替える電源切替回路を備え、
前記外部から供給される電力を前記制御部に出力する電源オンの場合と、前記キャパシタから供給される電力を前記制御部に出力する電源オフの場合とで、前記ウェイト時間を異なる時間に設定可能であることを特徴とする請求項１に記載のエンコーダ。
外部から供給される電力を前記制御部及び前記多回転データを記憶する記憶部に出力するか、前記キャパシタから供給される電力を前記制御部及び前記記憶部に出力するかを切り替える電源切替回路を備え、
前記外部から供給される電力を前記制御部に出力する電源オンの場合と、前記キャパシタから供給される電力を前記制御部に出力する電源オフの場合とで、前記ウェイト時間を異なる時間に設定可能であることを特徴とする請求項２に記載のエンコーダ。
外部から供給される電力を前記制御部及び前記多回転データを記憶する記憶部に出力するか、前記キャパシタから供給される電力を前記制御部及び前記記憶部に出力するかを切り替える電源切替回路を備え、
前記外部から供給される電力を前記制御部に出力する電源オンの場合と、前記キャパシタから供給される電力を前記制御部に出力する電源オフの場合とで、前記ウェイト時間を異なる時間に設定可能であることを特徴とする請求項３に記載のエンコーダ。
前記回転軸を備えた電動機と、請求項１から６のいずれか１項に記載のエンコーダとを備えることを特徴とするモータ。