CN202422763U - 铁电存储器 - Google Patents

Abstract

本实用新型提供一种铁电存储器，包括：第一字线；第一和第二位线；第一铁电晶体管，具有铁电材料层以及第一导电端子、第二导电端子和控制端子；第一读取电学量的第一生成器；第一感测电学量的第二生成器；第一读取电路，配置用于生成第一输出电学量；第二读取电学量的第三生成器；第二感测电学量的第四生成器；第二读取电路，配置用于生成第二输出电学量；比较电路，配置用于相互比较第一与第二输出电学量并且生成比较结果；以及控制逻辑，配置用于基于比较结果来确定信息数据的逻辑值。根据本实用新型的技术方案，读取操作是非破坏性的，并且在面积占用和操作方面也实现最优。

Description

铁电存储器

技术领域

本实用新型涉及一种具有铁电材料元件的存储器。

背景技术

正如所知，在存储系统的背景中感觉需要达到具有高数据传送速率(比特速率)的高存储容量、同时减少制造成本和面积占用。当前最广泛使用的存储系统(即，硬盘驱动(具有小型化尺度)和快闪RAM)在数据存储容量和读取/写入速度的增加及其尺度的减少方面带来固有技术限制。

在提出的创新解决方案之中，使用铁电材料存储介质的存储系统颇有前景，其中通过与铁电材料的铁电畴相互作用来进行各个比特的读取/写入。

正如所知，铁电材料拥有可以通过施加的电场来反向的自发极化。如图1中所示，所述材料另外带来在根据施加的电压V的极化电荷Q(或者等效为极化P)的图中的磁滞循环，利用这一点有可能以比特的形式存储信息。具体而言，在没有向介质赋予的偏置电压(V＝0)时，存在该图的在稳定状态下的如下两点(由“b”和“e”表示)，这两点具有具体为相等和相反的不同极化。所述点可以甚至经年保持于稳定状态、因此维持存储的二进制数据(例如具有正电荷+QH的点“b”对应于“0”，而具有负电荷-QH的点“e”对应于“1”)。

写入操作设想向铁电介质施加比铁电材料特有的矫顽电压Vcoe更高的(正或者负)电压。在这一情况下，正电压+QH或者负电压-QH存储于材料中(这基本上对应于沿着图从点“e”经过点“a”到点“b”或者另外从点“b”经过点“d”到点“e”的移位)。相反，绝对值比矫顽电压Vcoe更低的电压不引起存储的电荷的稳定变化。

常用的数据读取技术是基于如下破坏性操作，该破坏性操作设想擦除读取的数据。概括而言，向铁电材料施加幅度比矫顽电压Vcoe的幅度更大的(正或者负)电压、因此在实践中执行写入操作，并且检测出现或者未出现所述铁电材料的极性反向。出于这一目的，检测存在或者未存在铁电材料中流动的明显电流。显然，施加正(或者负)电压仅引起负电荷-QH(或者正电荷+QH)先前已经存储于其中的铁电畴反向。

所述读取技术的主要问题与如下事实关联：读取操作有破坏性；即它们意味着去除先前存储的信息、因此意味着它们本身不可能在先前尚未执行重写读取的数据时执行数据的后续读取。事实上，读取存储器的部分对应于在所述存储器部分中写入全为正(或者在使用负读取电压的情况下全为负)的电荷的序列。因而在读取期间必须在存储器缓冲器中存储读取的数据流、然后需要写入操作用于恢复原信息。

所述读取技术需要大量消耗时间和功率并且基本上构成当前铁电存储系统具体在比特速率方面的瓶颈。

为了克服所述问题，已经提出一些非破坏性读取存储的数据的技术。

例如在Cho等人的“Terabit inch-2ferroelectric data storage usingscanning nonlinear dielectric microscopy nanodomain engineeringsystem”(Nanotechnology No.14，2003，637-642，Institute of PhysicsPublishing)中，向环形电极施加正弦信号，这在如下谐振电路中引起振荡，该谐振电路包括信息比特存储于其中的铁电介质。鉴于铁电材料在极化图的稳定点处的高阶非线性介电常数的不同行为，解调器检测引起的振荡的如下谐波，这些谐波的相位与存储的信息比特相关。

在Kato等人的“0.18-μm nondestructive readout FeRAM usingcharge compensation technique”(IEEE Transactions on electron devices，Vol.52No.12，December 2005)中描述了如下读取电路，该读取电路设想铁电电容器(由存储介质构成)串联连接到读取MOS晶体管的栅极端子。通过施加读取脉冲，存储于电容器中的电荷根据先前存储的极化状态以不同方式偏置MOS晶体管的栅极端子、因此变化其导电沟道的导电率。接着通过借助读出放大器以静态方式检测在晶体管本身的电流导电端子之间流动的电流来读取存储的数据。

前述读取技术虽然带来非破坏性且因此无需重写读取的数据这样的优点，但是在构造复杂性及其操作方面未完全令人满意。

其它描述包括铁电元件的存储器和对应读取/写入方法的文献是专利US 5,086,412、US 6,819,583和US 4,888,733。然而，根据所述文献的每个存储器单元包括用于存储器单元的直接寻址的一个或者多个晶体管和用于存储如下电荷的至少一个附加铁电电容器，该电荷代表待存储的逻辑信息(比特“1”或者比特“0”)。

这些解决方案在面积占用和操作方面也并非最优。例如这些存储器中的一些存储器带来在写入操作期间在相邻单元之间的耦合问题。

实用新型内容

本实用新型的目的在于提供一种将实现克服前述问题和弊端的具有由铁电材料制成的元件的存储器。

根据本实用新型，因而提供一种铁电存储器，包括：第一字线(18a)；第一位线(16a)和第二位线(17a)；第一铁电晶体管(14)，具有在可以与信息数据的高逻辑值或者低逻辑值关联的稳定极化状态下的铁电材料层(26)并且具有耦合到所述第一位线的第一导电端子(20a)、可以与所述第二位线(20b)关联的第二导电端子和耦合到所述第一字线的控制端子(20c)；第一读取电学量(Vread)的第一生成器，耦合到所述第一字线(18a)，配置用于经由所述第一字线(18a)将所述第一铁电晶体管(14)的所述控制端子(20c)偏置于第一偏置值而未引起所述第一铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化；第一感测电学量(Vsense)的第二生成器(40)，连接于所述第一位线与所述第二位线(16a，17a)之间并且配置用于生成在所述第一位线与所述第二位线之间的第一电势差；第一读取电路，耦合到所述第一位线和/或所述第二位线并且配置用于生成第一输出电学量(iTOT；Va)，所述第一输出电学量(iTOT；Va)表明在施加所述第一读取电学量和所述第一感测电学量(Vsense)期间在所述第一位线与所述第二位线(16a，17a)之间流动的电流；第二读取电学量(Vref)的第三生成器，耦合到所述第一字线(18a)，配置用于经由所述第一字线(18a)将所述第一铁电晶体管(14)的所述控制端子偏置于与所述第一偏置值(Vread)不同的第二偏置值(Vref)而未引起所述第一铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化；第二感测电学量(Vsense)的第四生成器(40)，连接于所述第一位线与所述第二位线(16a，17a)之间并且配置用于生成在所述第一位线与所述第二位线之间的第二电势差；第二读取电路，耦合到所述第一位线和/或所述第二位线并且配置用于生成第二输出电学量(iTOT；Vb)，所述第二输出电学量(iTOT；Vb)表明在施加所述第二读取电学量和所述第二感测电学量(Vsense)期间在所述第一位线与所述第二位线(16a，17a)之间流动的电流；比较电路，耦合到所述第一读取电路和所述第二读取电路，用于接收所述第一输出电学量和所述第二输出电学量(Va，Vb)，并且配置用于相互比较所述第一输出电学量与所述第二输出电学量并且生成所述比较的结果；以及控制逻辑，耦合到所述比较电路并且配置用于基于所述比较的结果来确定所述信息数据的逻辑值。

根据本实用新型的一个实施例，所述铁电晶体管(14)具有输出电流曲线的磁滞行为，施加所述第一读取电学量(Vread)确定输出电流值沿着所述曲线的移位，所述比较电路和所述控制逻辑另外被配置用于：评估所述输出电流值沿着所述曲线的所述移位的程度；并且将所述程度与高逻辑值或者低逻辑值关联。

根据本实用新型的一个实施例，所述第二电势差(Vsense)具有与所述第一电势差的值成比例的值、具体为相同值。

根据本实用新型的一个实施例，所述铁电存储器还包括：第二字线(18b)和第二铁电晶体管(14)，所述第二铁电晶体管(14)具有耦合到所述第一位线的第一导电端子(20a)、耦合到所述第二位线的第二导电端子(20b)和耦合到所述第二字线的控制端子(20c)，并且包括在可以与高逻辑值或者低逻辑值关联的相应稳定极化状态下的铁电材料层(26)；以及第五生成器，耦合到所述第二字线(18b)，配置用于经由所述第二字线(18b)将所述第二铁电晶体管的所述控制端子(20c)偏置于所述第一偏置值(Vread)，所述第一偏置值(Vread)未引起所述第二铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化。

根据本实用新型的技术方案实现的读取操作是非破坏性的，因为它是基于施加幅度比铁电材料的矫顽电压更低的读取脉冲，从而一旦读取数据的操作已经终止，材料的极化就恢复成起始稳定状态。假如读取操作未引起擦除存储的数据，则数据存储缓冲器的存在和重写读取的数据是不必要的，因而本实用新型的技术方案在面积占用和操作方面也实现最优。

附图说明

为了更好地理解本实用新型，现在仅通过非限制例子并且参照所附附图描述本实用新型的优选实施例：

-图1是代表存储介质的铁电材料的磁滞循环的绘图；

-图2示出了存储器的部分，其中每个存储器单元由单个FeFET形成；

-图3a-图3c示出了可以在图2的储存器部分中使用的FeFET的相互替代的实施例；

-图4示出了用于通用FeFET的传输特性(transcharacteristic)曲线的例子；

-图5示出了根据本实用新型的用于非破坏性读取图2的存储器部分的存储器单元的方法的步骤；

-图6示出了在根据图5的方法的读取步骤期间的图2的存储器部分；

-图7a和图7b示出了用于根据图5的方法的读取存储器单元的步骤的电压信号的绘图；

-图8代表图2的FeFET的传输特性曲线，该曲线示出了FeFET的输出电流根据用于根据图5的方法的读取步骤的电压信号的变化；

-图9a-图9d示出了用于根据图5的方法的读取“n个”存储器单元的步骤的电压信号的绘图；

-图10a-图10f示出了根据本实用新型一个实施例的比较器电路；

-图11a-图11d示出了根据本实用新型另一实施例的比较器电路；

-图12a-图12d示出了根据本实用新型又一实施例的比较器电路；

-图13a-图13d示出了用于根据一种图5的方法的替代读取方法的读取“n个”存储器单元的步骤的电压信号的绘图；

-图14a和图14b示出了可以用于实施图13a-图13d的方法的比较器电路；

-图15示出了根据本实用新型的存储器块；以及

-图16示出了可以用于实施图15的存储器块的列或者行选择器的连接拓扑。

具体实施方式

图2中的参考数字10表示存储器(未整体示出)的如下部分，该部分包括多个存储器单元12，这些存储器单元被布置成形成如下阵列，该阵列具有多个行13a、13b、…、13n(由多个相应字线限定)和多个列15a、15b、…、15m(由多个相应成对位线限定)。清楚的是存储器部分10可以包括任何数目的行和列。一般而言，存储器部分10限定维度(行×列)等于n×m的存储器单元12的阵列，其中n和m是随需选择的整数。

每个存储器单元12包括如下电子器件，该电子器件具有协作选择相应存储器单元12(用于读取/写入相应存储器单元的步骤)和用于存储数据(具体为逻辑数据“1”或者“0”)的元件的功能。在下文描述中，逻辑值“1”标识高逻辑值，而逻辑值“0”标识低逻辑值。与逻辑值“1”和“0”关联的电压电平依赖于所用部件的物理结构，而它们的确切值对于本实用新型的目的而言无关紧要。

根据本实用新型的一个实施例，电子器件是具体为FeFET(铁电场效应晶体管)类型的晶体管14。这样形成的、包括单个FeFET的存储器单元12也称为“1T”存储器单元。

每个晶体管14(也见图3a-3c)具有第一导电端子(源极端子)20a、第二导电端子(漏极端子)20b和控制端子(栅极端子)20c。属于同一列15a-15m的晶体管14具有连接到同一第一位线16a、16b、…、16m的相应第一导电端子20a和连接到同一第二位线17a、17b、…、17c的相应第二导电端子20b。以这一方式，对于每列15a-15m，晶体管14相互并联连接。

对于每行13a-13n，每个晶体管14的控制端子20c连接到同一字线18a、18b、…、18n。

图3a-图3c示出了可以作为图2的存储器部分10的存储器单元12(具体为单晶体管(1T)存储器单元)来使用的FeFET的相互替代的实施例。例如从US 6,091,621和US 6,335,550已知设计成形成1T存储器单元的FeFET晶体管。

具体而言，图3a在横截面图中示出了具有顶部栅极型结构的FeFET型晶体管14a。晶体管14a包括：半导体层22，例如由有机材料(比如并五苯、蒽、红烯或者有机聚合物)或者代之以由无机半导体材料制成；第一导电端子23，由导电材料制成，设计成形成晶体管14a的源极端子，从而部分在半导体层22中延伸；第二导电端子24，由导电材料制成，设计成形成晶体管14a的漏极端子，从而部分地在半导体层中22中在与第一导电端子23有一段距离处延伸并且借助半导体层22的部分来横向与第一导电端子23接触；铁电层26，优选由有机聚合铁电材料(例如聚偏氟乙烯-P(PVDF-TrFE))制成，形成为与半导体层22接触并且借助半导体层22来与第一和第二导电端子23、24分离；以及控制端子27(栅极端子)，由导电材料制成，在铁电层26上并且与铁电层26接触地延伸。以这一方式，铁电层26在控制端子27与第一和第二导电端子23、24形成于其中的半导体层22之间延伸。铁电层26在使用时具有设计成存储待存储的逻辑数据的存储器元件的功能。晶体管14a可以在图2的存储器部分10中用来形成存储器单元12。在这一情况下，第一导电端子23对应于图2的晶体管14的端子20a，第二导电端子24对应于端子20b，而控制端子27对应于端子20c。

为了操作作为存储器元件的晶体管14a(具体用于在存储器元件中写入逻辑数据)，在控制端子27与两个导电端子23、24之间施加电压以便修改铁电层26的极化状态。通过设置铁电层26的预设和已知极化状态来执行写入逻辑数据的操作。具体而言，第一极化状态与第一逻辑值关联，而第二极化状态与第二逻辑值关联。正如所知，设置的极化状态即使在去除施加的电压之后仍然保持于铁电层26中。

为了读取在晶体管14a形成的存储器元件中存储的逻辑数据，在第一和第二导电端子23、24两端施加电压，并且检测在端子23、24之间流动的电流。在第一与第二导电端子23、24之间流动的电流受铁电层26的极化状态影响，并且检测到的电流值因此可以与存储的逻辑值关联。参照图3a，半导体层22的在第一与第二导电端子23、24之间包括的部分在读取操作期间使用时具有晶体管14的沟道区域的功能，电荷载流子在其中流动。

图3b在横截面图中示出了具有底部栅极/顶部接触型结构的FeFET型晶体管14b。图3b的晶体管14b以与图3a的晶体管14a相似的方式(共同的元件由相同参考数字表示)包括：控制端子27，由导电材料制成，具有晶体管14b的栅极端子的功能；半导体层22；铁电材料层26，优选由无机聚合铁电材料制成，在半导体层22与控制端子27之间延伸；第一导电端子23，在半导体层22上面并且与半导体层22电接触地延伸；以及第二导电端子24，在与第一导电端子23有一段距离处，在半导体层22上面并且与半导体层22电接触地延伸。图3b的实施例与图3a的实施例不同在于第一和第二导电端子23、24未在半导体层22内而是在它上面延伸。晶体管14b的用于逻辑数据写入和读取操作的操作与已经参照图3a的晶体管14a描述的操作相似，并且晶体管14b因此可以用作图2的存储器部分10中的存储器单元12。

图3c在横截面图中示出了根据图3a、3b中所示实施例的又一替代实施例的、具有底部栅极型结构的FeFET型晶体管14c。图3c的晶体管14c具有与图3b的晶体管14b的结构相似的结构，但是与后者不同在于存在在第一和第二接触端子23、24下面、之间和上面延伸的半导体层22。为了访问第一和第二导电端子23、24，必须形成经过半导体层的在第一和第二导电端子23、24上面形成的部分延伸的适当接触(未示出)。晶体管14c的用于逻辑数据写入和读取操作的操作与已经参照图3a的晶体管14a描述的操作相似，并且晶体管14c因此可以用作图2的存储器部分10中的存储器单元12。

图4示出了FeFET的典型传输特性曲线。横坐标轴代表向FeFET的栅极端子施加的电压VG，而纵坐标轴(对数标度)代表当在源极端子和漏极端子两端施加电势差时随着电压VG变化而在源极端子与漏极端子之间流动的电流ID。电压值VG≈Vcc＞Vcoe对应于设置FeFET的铁电材料的第一稳定极化状态所需的电压，该第一稳定极化状态对应于(绝对值)最小并且可以与低逻辑值(“0”)关联的电流值ID；电压值VG≈(-Vcc)＜(-Vcoe)对应于设置FeFET的铁电材料的如下第二稳定极化状态(与第一稳定极化状态不同)所需的电压，该第二稳定极化状态对应于(绝对值)最大并且可以与高逻辑值(“1”)关联的电流值ID。清楚的是在最小和最大电流值ID分别与低逻辑值“0”和高逻辑值“1”之间的关联完全是常规的。反向关联是可能的，从而(绝对值)最小的电流值ID可以与高逻辑值“1”关联而(绝对值)最大的电流值ID可以与低逻辑值“0”关联。

如已经参照图1讨论并且也在图4中示出的那样，在两个极化状态之间的转变遵循磁滞曲线。

图5借助流程图示出了用于非破坏性读取图2的存储器部分10的方法的步骤。图6图示了在读取存储器单元12期间的存储器部分10，该图代表向位线和字线施加的用于读取所选存储器单元12的电压信号。

参照图6假设待读取的存储器单元12是在行13a与列15a之间的交点设置的存储器单元12。

在图5的步骤30中，所有字线18a-18n偏置于读取电压Vread，从而0＜|Vread|＜|Vcoe|。换而言之，晶体管14的连接到字线18a-18n的所有栅极端子20c偏置于比0V更高的电压并且比如未高于矫顽电压Vcoe(如已经说明的那样，该矫顽电压根据存储器单元12中写入的逻辑数据而为正或者负)。事实上，如果将超过矫顽电压Vcoe(|Vread|＞|Vcoe|)，则将重写存储器单元12。

然后(步骤34)，通过在位线16a、17a之间施加适当的电压Vsense，有可能执行检测在属于列15a的晶体管14的源极端子20a(连接到位线16a)与漏极端子20b(连接到位线17a)之间流动的电流的操作。电压Vsense具有使得Vsense＜＜Vcoe或者实际上|Vsense|+|Vread|＜|Vcoe|的值。更具体而言，应当具有：

$\left\{\begin{array}{c}|\mathrm{Vread}-\mathrm{Vdrain}|<\left|\mathrm{Vcoe}\right|\\ |\mathrm{Vread}-\mathrm{Vsource}|<\left|\mathrm{Vcoe}\right|\\ \mathrm{Vdrain}-\mathrm{Vsource}=\mathrm{Vsense}\end{array}\right.$

其中Vdrain和Vsource是经过相应位线分别向待读取的晶体管14的漏极端子20b和源极端子20a施加的电压。其余的位线16b-16m、17b-17m偏置于接地电压(例如0V)。

属于寻址的列15a的每个晶体管14根据铁电层的、与存储的逻辑值“0”或者“1”对应的极化状态来示出高或者低值的沟道电阻(见图4)。在每个晶体管14的源极端子20a与漏极端子20b之间流动的电流因此取决于向相应栅极端子20c施加的电压和铁电层的极化状态。在位线16a与17a之间流动的电流iTOT因此是流过属于列15a的所有晶体管14(相互并联连接)的总电流并且就本身而言并不表明待读取的存储器单元12中存储的逻辑值。在步骤36期间读取所述总电流iTOT。如下文更完全描述的那样，根据本实用新型的一个实施例，例如通过对电容器充电将在步骤36期间读取的总电流iTOT的值转换成存储的对应电压值Va(步骤37)。

借助如图6中示意地示出并且由参考数字40表示的用于偏置和读取电流的适当电路来实现将位线偏置于电压Vsense并且读取总电流iTOT。

然后(步骤38)，将字线18a(或者一般而言为连接到待读取的晶体管14的栅极端子的字线)的偏置电压从Vread变化成0V。

图7a和7b示意地示出了用于偏置位线16a、17a和偏置字线18a以便读取如下晶体管14的信号(信号Vsense和信号Vread)的时间绘图，该晶体管的栅极端子连接到字线18a而源极端子和漏极端子连接到字线16a和17a。向字线18a施加的电压Vread(图7a)具有上升沿在时间t1＝0而下降沿在时间t3的矩形波形(boxcarwaveform)。矩形波形的持续时间(在横坐标轴上的t1-t3)例如为若干微秒，而电压幅度(纵坐标轴)为若干伏特(例如在3V与10V之间)。然而将注意这些值完全是说明性的并且可以根据所用晶体管14的物理特征而变化。

向位线16a、17a施加的电压Vsense(见图7b)在值在t1与t3之间的时间t2处具有上升沿。时间区间t1-t2被选择成长于为了获得待读取的存储器单元的晶体管14的栅极端子20的正确偏置而需要的瞬时。基于属于读取的列(这里为列15a)的待读取的存储器单元12的数目来限定向位线16a、17a施加电压Vsense的持续时间。一般而言，向列15a-15m施加电压Vsense直至已经读取属于该特定列15a-15m的待读取的所有存储器单元12。取而代之，为了读取每个存储器单元12，施加电压Vsense持续如下时间区间，该时间区间限于读取本身所必需的时间。

(将不读取的)其余的位线16b-16m、17b-17m偏置于接地电压(例如0V)。

如可以从图4的曲线注意到的那样，对于等于0V的向晶体管14的栅极端子20c施加的电压，在相应源极端子20a与漏极端子20b之间有非零电流穿过。对于零栅极电压而言流动的电流值依赖于每个相应晶体管14的铁电层的极化状态(即依赖于存储的逻辑数据)。例如，如果在存储器单元12中存储逻辑值“0”，则在源极端子20a与漏极端子20b之间流动的电流ID具有低值(说明性地为小数毫微安培(例如0.7nA))；否则，在存储逻辑值“1”的情况下，电流ID具有高值(说明性地为数十毫微安培(例如80nA))。清楚的是电流ID的确切值依赖于所用FeFET的结构和类型并且可以基于操作条件(例如使用温度)和/或由于与用于制造FeFET的步骤关联的原因(例如层厚度、掺杂值、工艺扩展等)而变化。

另外清楚的是所述值随着偏离栅极上的电压VG的零值而变化。就这一点而言，当在存储器单元12中存储逻辑值“1”(具有低电阻的沟道条件)并且在栅极上施加与VG＝Vread(例如Vread＝5V)相等的电压时，有可能注意到在用于该存储器单元12的晶体管14的源极端子与漏极端子之间流动的电流的变化(例如电流从近似80nA降至40nA)。

例如可以参照图8。从FeFET的输出电流的传输特性曲线可以注意到电流值(ID)通过增加栅极上的电压超出值VG＝0V而明显降低(按照项Δi)(如果认为横坐标轴为对数标度，则所述变化比可以从图8注意到的那样甚至更明显)。另外应当注意，相反，假如电压Vread相同，在存储器单元12中存储逻辑值“0”(具有高电阻的沟道条件)时电流ID的变化明显。

回到图5的步骤38。读取的晶体管的栅极端子的偏置从VG＝Vread变化成VG＝0V根据存储于晶体管14中的逻辑值是“1”还是“0”而对总电流iTOT具有不同影响。如果逻辑值为“0”，则栅极上的电压从Vread变化成0V不引起总电流iTOT的明显变化；相反，如果逻辑值为“1”，则栅极上的电压从Vread变化成0V引起总电流iTOT的明显变化(例如50％；然而这一百分比值可以根据为Vread选择的值以及晶体管14的输出传输特性曲线而不同)。

接着(步骤40)执行由于字线偏置值变化而生成的电流值iTOT的新读取。

根据步骤40检测到的新电流值iTOT转换成对应电压值Vb并且在输入处供应给比较器的第一输入。比较器的第二输入接收与先前获取(步骤36)并且在步骤37期间存储的总电流iTOT的值相关的电压值Va。比较器在它在输入处接收的两个电压Va和Vb的值之间执行比较(步骤41)并且在输出处供应所述比较的结果。

基于比较的结果进行检查以确定(步骤42)在步骤36中获取的总电流iTOT的值是否已经保持相对于在步骤40中获取的总电流iTOT的值而言基本上不变或者另外确定两个值是否相互明显不同。

比较器被配置用于比较两个电压(Va和Vb)，这两个电压之差ΔV＝Va-Vb与Δi成比例。继而可以设置比较器的比较阈值为与ΔV/2(与Δi/2成比例)相等的值。在这一情况下，对于比ΔV/2更低的值而言互不相同的两个电压Va和Vb视为彼此相同。取而代之，为了保证更大的抗噪性，有可能限定在值ΔV/2附近的非判决范围(ΔV/2±Δind)。因而彼此之间相差比ΔV/2-Δind更低的值的互不相同的两个电压Va和Vb视为彼此相同；取而代之，彼此之间相差比ΔV/2+Δind更高的值的互不相同的两个电压Va和Vb视为彼此不同。在范围ΔV/2±Δind中包括的值视为不确定(在这一情况下可以再次执行读取或者另外可以生成读取错误消息等)。

按照晶体管14的技术设置Δi的值。基于所用晶体管14，必须以如下方式选择电流到电压转换电路和比较器，该方式使得同时保证充分抗噪性和对读取的晶体管14的栅极端子20c的偏置电压值的变化所引起的总电流iTOT变化的充分敏感性。

因此可以推断，如果在步骤36中获取的总电流iTOT的值已经保持相对于在步骤40中获取的总电流iTOT的值而言基本上不变，则在读取的晶体管14中存储的逻辑值为“0”(步骤43，从步骤42的输出“是”)；否则存储的逻辑值为“1”(步骤44，从步骤42的输出“否”)。

然后执行下一存储器单元12的读取。具体而言，为了加速读取操作，优选依次读取属于同一列的存储器单元12、然后一旦已经读取整列就继续下一列。另外，在读取属于同一列15a-15m的存储器单元12期间，先前已经读取的晶体管14的栅极端子保持偏置于VG＝0V。

在步骤43或者步骤44之后，控制因此经过用于对新行寻址的步骤46返回到步骤36。

图5示出了用于读取列15a-15m的步骤。在读取存储器阵列期间，在任何情况下检查是否已经到达列的结束(在图5中未示出这一步骤)都是有利的。如果已经到达(已经读取给定列的所有感兴趣的存储器单元)，则该列的两个位线偏置于接地参考电压并且对新列寻址(或者如果无更多列待读取则读取终止)。

图9a-图9d以图形形式示出了用于在时间“τ”偏置“n个”字线以便读取列15a-15m的方法。如可以注意到的那样，在第一时间区间τ0，所有字线18a-18n偏置于电压Vread(预读取状态)。然后字线18a的偏置电压从值Vread变化成值0v而其余字线15b-15n保持于值Vread(区间τ1)。通过比较在区间τ0期间获取的总电流iTOT的值与在区间τ1期间获取的总电流iTOT的值而出现第一存储器单元12的读取。因此结束该第一存储器单元12的读取，并且可以读取下一存储器单元12。同样在区间τ2期间，向第二字线18b施加的电压从值Vread变化成值0V，而其余字线(除了与已经读取的存储器单元对应的在VG＝0V维持偏置的字线18a之外)偏置于值Vread。通过比较在区间τ1期间获取的总电流iTOT的值与在区间τ2期间获取的总电流iTOT的值而出现第二存储器单元12的读取。以这一方式针对与待读取的存储器单元12关联的所有字线重复该过程。一般而言，对于第n个存储器单元12，比较在时间区间τn-1期间(当读取的存储器单元12的晶体管14的栅极端子偏置于VG＝Vread时)获取的总电流iTOT的值与在时间区间τn期间(当读取的存储器单元12的晶体管14的栅极端子偏置于VG＝0V时)获取的值。如已经说明的那样，如果在时间区间τn-1期间获取的总电流iTOT的值也在时间区间τn期间保持基本上不变，则在读取的存储器单元12中存储的逻辑值等于“0”；否则，它等于“1”。

如图9d中所示，针对读取操作的整个持续时间，向读取的列15a-15m的位线施加电压Vsense。

根据本实用新型的又一实施例，可以同时执行读取属于不同列15a-15m的存储器单元12。事实上，使字线18a-18n偏置的电压VG＝0V(或者类似地偏置于VG＝Vread)偏置属于同一行13a-13n的所有晶体管14的所有栅极端子。

通过将用于偏置和读取电流40的电路耦合到每列15a-15m的每个位线16a-16m、17a-17m，有可能将所有位线同时偏置于电压Vsense，并因此针对每列15a-15m同时读取电流iTOT的值。在这一情况下的优点在于能够在与采用单个读取电路的解决方案相比更短的时间内执行整个存储器单元10的读取。

图10a-图10f是图5的读取方法的一些步骤(存储和比较与在相继实例中获取的总电流iTOT的值关联的电压值Va和Vb)的图形表示以提供根据本实用新型的存储器的电路操作的更佳图示。

使用示意电路表示以图形示出描述的步骤，其中比较电路49包括：位线17a-17m，属于读取的列15a-15m(在本例中具体为位线17a)；比较器50，具有第一输入50a和第二输入50b；接地参考端子GND；电容器52；电阻器54，具有电阻R(该电阻的值根据考虑的电流和应用来适当选择)，连接于位线17a与接地参考GND之间；第一开关56(例如按照双极或者CMOS技术来提供，但是可以采用其它技术(比如有机技术))；以及第二开关58(例如也按照双极或者CMOS技术来提供，但是可以采用其它技术(比如有机技术))。

可以操作第一开关56用于将位线17a交替耦合到比较器50的第一输入50a和电容器52的第一端子。电容器52的第二相反端子连接到接地GND。可以操作第二开关58用于将电容器52的第一端子交替耦合到接地参考端子GND和比较器50的第二输入50b。

按照时钟信号CLK限定的时间节奏执行切换第一和第二开关56、58的操作。

现在假设处于图5的步骤34结束时。在这一情况下，电流iTOT_1在位线17a中流动。借助电阻器54(以本身已知的方式)将电流iTOT_1转换成电压值Va_1。

参照图10a，操作第一开关56以便将位线17a电耦合到电容器52的第一端子；操作第二开关58以便将电容器52的第一端子电耦合到比较器50的第二输入50b。在这一步骤期间，在与位线17a中流动的电流iTOT_1成比例的电压Va_1对电容器52充电(Va_1＝R×在时钟信号CLK＝1限定的时间的iTOT_1)。以这一方式完成图5的步骤37。

然后执行图5的步骤38并且控制转向步骤40。在这一步骤期间，生成与位线17a中流动的电流iTOT_2成比例的电压值Vb_1(Vb_1＝R×在时钟信号CLK＝2限定的时间的iTOT_2)。

接着，执行图5的步骤41-44描述的比较。

参照图10b，操作第一开关56以便将位线17a电耦合到比较器50的第一输入50a，而操作第二开关58以便将电容器52的第一端子电耦合到比较器50的第二输入50b。比较与在时间CLK＝1的总电流iTOT_1成比例的电压值Va_1和与在时间CLK＝2的总电流iTOT_2成比例的电压值Vb_1。在来自比较器50的输出处的信号Vout如先前描述的那样用于评估在读取的存储器单元12中存储的数据的逻辑值。

为了执行新存储器单元12的读取，对电容器52放电是有利的。出于这一目的(图10c)，操作第二开关58以将电容器52的第一端子连接到接地参考端子GND(时钟信号CLK＝3限定的瞬时)。然后在对待读取的新存储器单元12寻址之后可以执行图5的步骤36和后继步骤。

具体而言，在图10d中(瞬时CLK＝4)，操作第一开关56用于将位线17a电连接到电容器52的第一端子。以这一方式，与在时间CLK＝4在位线17a中流动的总电流iTOT_2成比例的新电压值Va_2对电容器52充电。应当注意所述值Va_2等于在瞬时CLK＝2向比较器50供应、但是尚未存储的电压值Vb_1。

然后参照图10e(瞬时CLK＝5)，以与已经参照图10b描述的方式相似的方式操作第一开关56以便将位线17a电耦合到比较器50的第一输入50a而操作第二开关58以便将电容器52的第一端子电耦合到比较器50的第二输入50b。比较与在时间CLK＝4的总电流iTOT_2成比例的电压值Va_2和与在时间CLK＝5的总电流iTOT_3成比例的电压值Vb_2。在来自比较器50的输出处的信号Vout如先前描述的那样用于评估在读取的存储器单元12中存储的数据的逻辑值。

最后(图10f)，电容器52通过连接到接地端子GND来再次放电，并且执行新逻辑数据的获取。

图11a-图11d是根据图10a-图10f中所示电路实施例的替代电路实施例的图5的读取方法的一些步骤(存储和比较与在相继瞬时获取的总电流iTOT的值关联的电压值Va和Vb)的图形图示。

根据图11a-图11d的实施例包括可以耦合到单个如下位线(这里也举例示出了位线17a)的、均为图10a-图10f中所示类型的两个比较电路58和59，该位线经由电阻器54连接到接地端子GND。

比较电路58因此包括：比较器60，具有第一输入60a和第二输入60b；接地参考端子GND；电容器62；以及开关66(例如按照MOS技术来提供)。比较电路59包括：比较器70，具有第一输入70a和第二输入70b；接地参考端子GND；电容器72；以及开关76(例如按照MOS技术来提供)。可以操作也例如按照MOS技术来提供的又一开关80，用于将位线17a交替电连接到比较器60的第一输入60a、比较器60的第二输入60b、比较器70的第一输入70a和比较器70的第二输入70b。

参照图11a，假设处于图5的步骤34结束时。在这一情况下，电流iTOT_1在位线17a中流动。借助电阻器54(以本身已知的方式)将电流iTOT_1转换成电压值Va_1。

参照图9a，在时钟CLK(CLK＝1)限定的第一瞬时期间，操作开关80以便将位线17a电耦合到电容器62；操作开关66以便将电容器62电耦合到比较器60的第二输入60b。在这一步骤期间，在与位线17a中流动的电流iTOT_1成比例的电压Va_1(Va_1＝R×iTOT_1)对电容器62充电。以这一方式完成图5的步骤37。

然后执行图5的步骤38并且控制转向步骤40。在这一步骤期间，生成与在位线17a中流动的电流iTOT_2成比例的电压值Vb_1(Vb_1＝R×在时钟信号CLK＝2限定的时间的iTOT_2)。

接着，执行图5的步骤41-44描述的比较。参照图11b，操作开关80以便将位线17a电耦合到比较器60的第一输入60a，而操作开关66以便将电容器62电耦合到比较器60的第二输入60b。比较与(在瞬时CLK＝1获取的)总电流iTOT_1成比例的电压值Va_1和与在瞬时CLK＝2的总电流iTOT_2成比例的电压值Vb_1。来自比较器60的输出处的信号Vout如先前描述的那样用于评估在读取的存储器单元12中存储的数据的逻辑值。

如先前已经所见那样，为了执行新存储器单元12的读取，对电容器62放电是有利的。出于这一目的(图11c)，操作开关76用于将电容器72连接到接地参考端子GND(时钟信号CLK＝3限定的瞬时)。同时可以通过再次执行图5的步骤36和后继步骤来执行新存储器单元12的读取。

如图11c和图11d中所示，所述获取在两个相继瞬时CLK＝3(电压值在电容器72中的存储)和CLK＝4(借助比较器70的比较)由比较电路59执行。

使用图11a-图11d的电路与使用根据图10a-图10f的电路相比在时间方面实现明显优点而代价为更大的面积占用。

图12a-图12d示出了根据图10a-图10f和图11a-图11d中所示实施例的替代实施例的比较器电路82。

根据图12a-图12d的实施例，比较器电路82包括：单个比较器83，具有第一输入83a和第二输入83b；接地参考端子GND；第一电容器84和第二电容器85；电阻器54，具有电阻R(该电阻的值根据考虑的电流和应用来适当选择)，连接于位线(根据前例为位线17a)与接地参考GND之间；第一开关87，可以被操作用于将位线17a交替耦合到第一电容器84的第一端子、第二电容器85的第一端子或者比较器83的第一输入83a；第二开关88，可以被操作用于将第一电容器84的第一端子交替连接到接地参考端子GND或者第一中间电路部分91；第三开关89，可以被操作用于将电容器85的第一端子交替连接到接地参考端子GND和第二中间电路部分92；以及第四开关90，耦合到比较器83的第二输入83b并且可以被操作用于将比较器83的第二输入83b交替耦合到第一中间电路部分91和第二中间电路部分92。按照时钟信号CLK限定的速率执行切换第一、第二、第三和第四开关87、88、89、90的操作。例如按照双极或者CMOS技术来形成开关87、88、89、90，但是同样可以采用其它技术。

比较器电路82的操作与先前已经参照图10a-图10f和图11a-图11d描述的操作相似，并且下文简要加以说明。假设处于图5的步骤34结束时。在这一情况下，电流iTOT_1在位线17a中流动。借助电阻器54(以本身已知的方式)将电流iTOT_1转换成电压值Va_1。操作第一开关87以便将位线17a电耦合到电容器84的第一端子；操作第二开关88以便将电容器84的第一端子电耦合到第一中间电路部分91；并且操作第四开关90以便将第一中间电路部分91电耦合到比较器83的第二输入83b。以这一方式，在时间CLK＝1期间，在经过第二输入83b至比较器83的输入处供应电压Va_1，并且将电容器84充电至与在位线17a中流动的电流iTOT_1成比例的电压值Va_1(Va_1＝R×iTOT_1)。因此完成图5的步骤37。

然后，执行图5的步骤38并且控制转向步骤40。在这一步骤期间(图12b)，生成与在位线17a中流动的电流iTOT_2成比例的电压值Vb_1(Vb_1＝R×在时钟信号CLK＝2限定的时间的iTOT_2)。以如下方式操作第一开关87，该方式使得将位线17a电耦合到比较器83的第一输入83a，从而向比较器83的输入83a供应电压Vb_1以与比较器83的第二输入83b上存在的电压Va_1比较。

接着，执行图5的步骤41-44描述的比较。来自比较器83的输出处的信号Vout如先前描述的那样用来评估在读取的存储器单元12中存储的数据的逻辑值。如先前已经所见的那样，为了继续新存储器单元12的读取，对电容器84放电是有利的。出于这一目的(图12C，时间CLK＝3)，操作开关88用于将电容器84连接到接地参考端子GND。同时可以执行电压值Va_2＝Vb_1的存储。操作第一开关87用于将位线17a电耦合到电容器85的第一端子。操作第三和第四开关89、90用于将电容器85的第一端子连接到比较器83的第二输入83b。以这一方式，将电容器85充电至与向比较器83的第二输入83b供应的电压值Va_2＝Vb_1。

然后，再次执行图5的步骤38并且控制转向步骤40。在这一步骤期间(图12c)，生成与在位线17a中流动的电流iTOT_3成比例的电压值Vb_2(Vb_2＝R×在时钟信号CLK＝4限定的时间的iTOT_3)。以如下方式这样的方式操作第一开关87，该方式使得将位线17a电耦合到比较器83的第一输入83a，从而向比较器83的输入83a供应电压Vb_2以与比较器83的第二输入83b上存在的电压Va_2比较。

接着，执行图5的步骤41-44描述的比较。来自比较器83的输出信号Vout用于评估在读取的存储器单元12中存储的数据的逻辑值。

比较器电路82在速度方面与图10a-图10d的实施例相比并非有利，但是假如使用单个比较器83则提供面积节省。

图13a-图13d示出了图9a-图9d中所示实施例的本实用新型的一个替代实施例。

具体而言，根据图13a-图13d的实施例，在读取每个存储器单元12的步骤结束时，向相应字线施加的电压VG未保持于参考值(根据所示例子为0V)而是恢复成值VG＝Vread。因此(图13a，时间区间i1)，所有字线18a-18n偏置于电压Vread。获取总电流iTOT。在时间区间i2期间，字线18a偏置于电压VG＝0V而其余字线偏置于电压Vread，并且获取新电流iTOT。如在已经描述的方法的情况下那样，通过比较在时间区间i1和i2期间获取的总电流iTOT的值来读取在与字线18a对应的存储器单元中存储的逻辑数据。然后在区间i2结束时，针对时间区间i3的持续时间，字线18a再次偏置成电压Vread而字线18b偏置成电压0V。通过比较在区间i3期间获取的总电流iTOT的值与在区间i2期间获取的总电流iTOT的值来实现读取在与字线18b对应的存储器单元12中存储的逻辑数据。然后使字线18b的偏置电压恢复成Vread。以这一方式重复该过程直至完成该列的读取。施加在考虑的列的位线之间施加的电压Vsense针对列的读取操作的全部持续时间而施加。区间i2和i3的持续时间根据用于读取总电流iTOT的硬件的速度而变化。本实用新型的这一实施例呈现明显简化用于比较获取的总电流iTOT的值这些步骤的电路这样的优点。

在图14a和图14b中示出了可以根据图13a-图13d的方法来使用的比较器电路93。举例而言，比较器电路93连接到位线17a。

比较器电路93包括：比较器94，具有第一输入94a和第二输入94b；电容器95，具有第一端子和第二端子，其中第二端子连接到接地参考GND；电阻器54，具有电阻R(该电阻R的值根据考虑的电流和应用来适当选择)，连接于位线17a与接地参考GND之间；以及开关96，可以被操作用于将位线17a交替耦合到电容器95的第一端子和比较器94的第一输入94a。

根据这一实施例，总电流iTOT(除了容错误差之外)可以针对每列15a-15m仅取两个可能值。第一个值是与预充电状态(参照图13a-图13d为区间i1)关联的(在预先转换成电压值之后)存储于电容器95中、然后向比较器94的第二输入94b供应(图14a，CLK＝1)的值。在预充电步骤之后，开关96切换到比较器94的第一输入94a上(图14b)直至完成属于考虑的列15a-15m的所有存储器单元12的读取。

用于总电流iTOT的第二容许值与读取偏置于VG＝0V并且包含逻辑值“1”的存储器单元12关联。对于先前已经阐述的内容而言，两个可能的电流水平之差等于Δi。当对于在电压VG＝0V寻址和偏置的存储器单元12而言比较器94将不在输出处供应可以与前述电流变化Δi成比例的电压变化关联的信号时，那么在所述存储器单元12中包含的信息将等于逻辑值“0”。否则，逻辑值将等于“1”。在列15a-15n的读取循环结束时，电容器95将放电至接地GND(在图中未示出)。

图15示出了存储器块100，该存储器块100包括图2的存储器部分10和根据图10a-图10f或者图11a-图11d或者图12a-图12d的比较电路。

存储器块100还包括行选择器106，该行选择器连接到每行13a-13n的字线18a-18n，该行选择器被设计成将字线适当连接到电压生成器块103或者接地参考电压GND以便根据图5的方法的步骤将字线18a-18n偏置于操作电压。

对于待读取的列15a-15m，在向相应检测和比较电路105的输入处供应电流iTOT。具体而言，每个检测和比较电路105包括设计成如参照图10a-图10f或者图11a-图11d或者图12a-图12d所述或者根据图13a-图13d和图14a、图14b所示以及参照所述图描述的替代读取方法来操作的一个或者多个读出放大器。在向控制逻辑124的输入处供应在来自读出放大器的输出处的电压信号Vout以便进行处理。

使用(例如为图15中所示并且参照所述图描述的类型的)列选择器108来执行位线16a-16m、17a-17m的偏置。

如已经说明的那样，控制逻辑124被配置用于接收读出放大器的输出电压信号Vout并且基于所述信号来标识在读取的存储器单元12中存储的逻辑数据的值。

控制逻辑124另外操作地连接到行和列选择器106、108，用于控制它们的操作以便实施根据本实用新型的读取方法。

清楚的是图中所示解决方案的替代解决方案是可能的。例如有可能使用单个检测和比较电路105，该电路可以被控制成交替耦合到存储器部分10的列15a-15m中的仅一列。在这一情况下，在存储器部分10与单个检测和比较电路105之间设置(以未示出的方式)多路复用器。

图16是可以用于实施列选择器108(并且以简单方式为行选择器106)(具体用于将位线连接到操作电压Vsense和接地参考电压GND)的连接拓扑的示意图示。

图16具体示出了列选择器108的如下部分，该部分例如包括模拟开关(更具体为(已知类型的)单刀双掷(SPDT)开关)。后者根据设计方便可以成对(已知类型的DPDT-双刀双掷)、三个一组或者四个一组集成于同一设备中。

举例而言，列选择器108包括耦合到每对位线16a-16m、17a-17m的DPDT开关块120。每个DPDT开关块120包括两个SPDT开关子块121和122，每个子块耦合到位线16a-16m、17a-17m之一并且配置用于将相应位线16a-16m、17a-17m交替耦合到设计成生成电压Vsense的电压生成器123以及接地参考GND。接地参考一般可以替换为如下生成器，该生成器被设计成生成与接地电压不同的参考电压Vref。在一个简单实施例中，每个SPDT开关块121、122包括配置用于借助由控制逻辑124生成的相应外部信号Sctr_1、Sctr_2、…、Sctr_2m在切换时进行控制的开关。

考察根据本公开内容提供的本实用新型的特征，它赋予的优点是明显的。

具体而言，描述的读取操作是非破坏性的，因为它是基于施加幅度比铁电材料的矫顽电压更低的读取脉冲，从而一旦读取数据的操作已经终止，材料的极化就恢复成起始稳定状态。假如读取操作未引起擦除存储的数据，则数据存储缓冲器的存在和重写读取的数据是不必要的。

最后，清楚的是可以对这里已经描述和图示的内容做出修改和变化而不由此脱离如在所附权利要求中限定的本实用新型保护范围。

例如可以用与已经使用负电压Vread并且因此在磁滞曲线的上升部分上操作来描述的内容相似的方式执行读取步骤。

此外有可能通过将电压VG＝Vread替换为VG＝0V来实施根据本实用新型的读取方案并且反之亦然。该方法事实上一般在以互补方式向字线18a-18n施加电压VG＝Vread和VG＝0V时保持有效。电压VG＝0V可以替换为与0V不同的参考电压(例如包含于0V附近或者认为有利的某一其它值)。

Claims (4)

1.一种铁电存储器，其特征在于，包括：

-第一字线(18a)；

-第一位线(16a)和第二位线(17a)；

-第一铁电晶体管(14)，具有在可以与信息数据的高逻辑值或者低逻辑值关联的稳定极化状态下的铁电材料层(26)并且具有耦合到所述第一位线的第一导电端子(20a)、可以与所述第二位线(20b)关联的第二导电端子和耦合到所述第一字线的控制端子(20c)；

-第一读取电学量(Vread)的第一生成器，耦合到所述第一字线(18a)，配置用于经由所述第一字线(18a)将所述第一铁电晶体管(14)的所述控制端子(20c)偏置于第一偏置值而未引起所述第一铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化；

-第一感测电学量(Vsense)的第二生成器(40)，连接于所述第一位线与所述第二位线(16a，17a)之间并且配置用于生成在所述第一位线与所述第二位线之间的第一电势差；

-第一读取电路，耦合到所述第一位线和/或所述第二位线并且配置用于生成第一输出电学量(i_TOT；V_a)，所述第一输出电学量(i_TOT；V_a)表明在施加所述第一读取电学量和所述第一感测电学量(Vsense)期间在所述第一位线与所述第二位线(16a，17a)之间流动的电流；

-第二读取电学量(V_ref)的第三生成器，耦合到所述第一字线(18a)，配置用于经由所述第一字线(18a)将所述第一铁电晶体管(14)的所述控制端子偏置于与所述第一偏置值(Vread)不同的第二偏置值(V_ref)而未引起所述第一铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化；

-第二感测电学量(Vsense)的第四生成器(40)，连接于所述第一位线与所述第二位线(16a，17a)之间并且配置用于生成在所述第一位线与所述第二位线之间的第二电势差；

-第二读取电路，耦合到所述第一位线和/或所述第二位线并且配置用于生成第二输出电学量(i_TOT；V_b)，所述第二输出电学量(i_TOT；V_b)表明在施加所述第二读取电学量和所述第二感测电学量(Vsense)期间在所述第一位线与所述第二位线(16a，17a)之间流动的电流；

-比较电路，耦合到所述第一读取电路和所述第二读取电路，用于接收所述第一输出电学量和所述第二输出电学量(V_a，V_b)，并且配置用于相互比较所述第一输出电学量与所述第二输出电学量并且生成所述比较的结果；以及

-控制逻辑，耦合到所述比较电路并且配置用于基于所述比较的结果来确定所述信息数据的逻辑值。

2.根据权利要求1所述的铁电存储器，其特征在于，所述铁电晶体管(14)具有输出电流曲线的磁滞行为，施加所述第一读取电学量(Vread)确定输出电流值沿着所述曲线的移位，所述比较电路和所述控制逻辑另外被配置用于：

-评估所述输出电流值沿着所述曲线的所述移位的程度；并且

-将所述程度与高逻辑值或者低逻辑值关联。

3.根据权利要求1或者权利要求2所述的铁电存储器，其特征在于，所述第二电势差(Vsense)具有与所述第一电势差的值成比例的值、具体为相同值。

4.根据任一前述权利要求所述的铁电存储器，其特征在于，还包括：

-第二字线(18b)和第二铁电晶体管(14)，所述第二铁电晶体管(14)具有耦合到所述第一位线的第一导电端子(20a)、耦合到所述第二位线的第二导电端子(20b)和耦合到所述第二字线的控制端子(20c)，并且包括在可以与高逻辑值或者低逻辑值关联的相应稳定极化状态下的铁电材料层(26)；以及

-第五生成器，耦合到所述第二字线(18b)，配置用于经由所述第二字线(18b)将所述第二铁电晶体管的所述控制端子(20c)偏置于所述第一偏置值(Vread)，所述第一偏置值(Vread)未引起所述第二铁电晶体管的所述铁电材料层(26)的所述稳定极化状态的变化。

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