JP6318016B2 - Manufacturing method of laminated device - Google Patents
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Description
本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。 The present invention relates to a method for manufacturing a stacked device in which a plurality of semiconductor devices are stacked.
近年、新たな三次元実装技術として、ワイヤの代わりにSi貫通電極(Through−Silicon Via:TSV)を用いた実装技術が注目されている。TSV技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。一方、半導体デバイスチップの積層方法として、複数の半導体ウェーハ同士を積層し、積層したウェーハを貫く貫通電極を形成してウェーハ同士を接続する積層方法が開発されつつある(Wafer on wafer:WOW、例えば特許文献1)。 In recent years, as a new three-dimensional mounting technique, a mounting technique using a through-silicon via (TSV) instead of a wire has attracted attention. When the TSV technology is used, since the wiring length is shorter than that of the wire, the wiring resistance and inductance can be greatly reduced, and the power consumption can be greatly reduced. On the other hand, as a method for laminating semiconductor device chips, a laminating method for laminating a plurality of semiconductor wafers and forming through electrodes penetrating the laminated wafers to connect the wafers is being developed (Wafer on wafer: WOW, for example, Patent Document 1).
このような貫通電極を形成する場合、先ず、複数の半導体ウェーハを重ねて接着し、積層した状態とする。この積層した状態で、デバイスチップ上にレジストを塗布後、貫通電極形成用マスクを介してドライエッチングを施すことで、所定箇所に貫通孔を形成する。そして、各貫通孔内に銅を充填することで、積層したウェーハにおける各デバイスを接続する貫通電極が形成される。 When forming such a through electrode, first, a plurality of semiconductor wafers are stacked and bonded to form a stacked state. In this laminated state, a resist is applied onto the device chip, and then dry etching is performed through a through electrode forming mask to form through holes at predetermined locations. And by penetrating copper in each through-hole, the through-electrode which connects each device in the laminated | stacked wafer is formed.
しかし、特許文献1では、貫通電極がデバイスチップの面内に形成されるので、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトをそのまま使用することができなくなる。このため、TSV積層を行う場合には、TSV積層用に新たな配線レイアウトを作成する必要が生じてしまうという問題がある。
However, in
本発明は、上記問題に鑑みてなされたものであり、その目的は、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる積層デバイスの製造方法を提供することである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an existing wiring layout that does not use a through electrode and a laminated device that can be used when a wafer is stacked and the through electrode is used. It is to provide a manufacturing method.
本発明の積層デバイスの製造方法は、表面に設定された交差する複数の分割予定ラインで区画される各領域に第1半導体デバイスが形成された第1半導体ウェーハから分割された第1デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第2半導体デバイスが形成された第2半導体ウェーハから分割された第2デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、第1半導体ウェーハを分割予定ラインに沿って複数の第1デバイスチップに分割する第1半導体ウェーハ分割ステップと、第1半導体ウェーハ分割ステップを実施した後に、第2半導体デバイスに対応させて複数の第1デバイスチップを位置付けつつ隣接する第1デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを第2半導体ウェーハの表面に積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、積層ウェーハ準備ステップを実施した後に、第1デバイスチップ間の樹脂に貫通電極を形成して、各第1デバイスチップの第1半導体デバイスと第2半導体ウェーハの各第2半導体デバイスとを接続する貫通電極形成ステップと、貫通電極形成ステップを実施した後、積層ウェーハを個々の積層デバイスへと分割する分割ステップと、を備えたことを特徴とする。 A method for manufacturing a laminated device according to the present invention includes: a first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of intersecting scheduled lines set on a surface; A stack formed by stacking a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a plurality of intersecting scheduled lines set on the surface a method of manufacturing a device, the first semiconductor wafer dividing step of dividing the plurality of first device chip along a first semiconductor wafer dividing lines, after performing the first semiconductor wafer dividing step, the second semiconductor A thin flat formed by filling a space between adjacent first device chips while positioning a plurality of first device chips corresponding to a device. The temporary wafer shape and laminated wafer preparation step of preparing a laminated wafer was laminated on the surface of the second semiconductor wafer, after implementing the laminated wafer preparation step, by forming a through electrode in the resin between the first device chip, A through electrode forming step for connecting the first semiconductor device of each first device chip and each second semiconductor device of the second semiconductor wafer, and after performing the through electrode forming step, the laminated wafer is divided into individual laminated devices. And a dividing step.
この方法では、第1デバイスチップ間に充填された樹脂に貫通電極を形成するので、第1半導体デバイスの配線のレイアウト変更を行う必要なく、樹脂に貫通電極を形成した積層デバイスを製造することができる。これにより、TSV積層を採用した際、貫通電極を形成しないデバイスと配線レイアウトを共通化でき、新たな第1半導体ウェーハを製作することを省略することができる。その結果、第1半導体デバイスの配線の設計変更や、エッチングのためのマスク製作を不要とすることができる。 In this method, since the through electrode is formed in the resin filled between the first device chips, it is possible to manufacture a laminated device in which the through electrode is formed in the resin without changing the wiring layout of the first semiconductor device. it can. As a result, when the TSV stack is adopted, the wiring layout can be shared with the device not forming the through electrode, and the production of a new first semiconductor wafer can be omitted. As a result, the design change of the wiring of the first semiconductor device and the production of a mask for etching can be eliminated.
また、本発明の積層デバイスの製造方法において、積層ウェーハ準備ステップは、第1半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、第1デバイスチップを第2半導体ウェーハの各第2半導体デバイスに対応させた位置に位置付けて、複数の第1デバイスチップを配設するとともに、隣接する第1デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、仮ウェーハ形成ステップを実施した後に、仮ウェーハの第1デバイスチップの裏面側を第2半導体ウェーハの表面に対面させるとともに、仮ウェーハの第1デバイスチップと第2半導体ウェーハの第2半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、貼り合わせウェーハ形成ステップを実施した後に、貼り合わせウェーハからサポート基板を剥離するサポート基板剥離ステップと、を備えることが好ましい。この方法では、第1デバイスチップ間の樹脂に貫通電極を形成できるよう、第1デバイスチップと第2半導体デバイスとを対応させた位置関係にすることができる。 In the method for manufacturing a laminated device of the present invention, the laminated wafer preparation step performs the first semiconductor wafer dividing step, and then places the first device chip on each flat semiconductor substrate on the second semiconductor wafer. A temporary wafer forming step of disposing a plurality of first device chips at positions corresponding to the semiconductor devices and filling a resin between adjacent first device chips to form a thin flat plate-shaped temporary wafer; After performing the temporary wafer forming step, the back surface side of the first device chip of the temporary wafer faces the surface of the second semiconductor wafer, and the first device chip of the temporary wafer and the second semiconductor device of the second semiconductor wafer And a bonded wafer forming step for forming a bonded wafer Bonding after performing the wafer forming step preferably includes a support substrate peeling step of peeling the support substrate from the bonded wafer, the. In this method, the first device chip and the second semiconductor device can be in a positional relationship so that the through electrode can be formed in the resin between the first device chips.
なお、特許請求の範囲において、分割された第2デバイスチップ、と記載しているが、同記載における分割のタイミングは、第1及び第2デバイスチップを積層する前及び後の両方を含む意味である。 In the claims, the divided second device chip is described, but the division timing in the description includes both before and after stacking the first and second device chips. is there.
本発明によれば、第1デバイスチップ間に充填された樹脂に貫通電極を形成するので、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる。 According to the present invention, since the through electrode is formed in the resin filled between the first device chips, the existing wiring layout that does not use the through electrode is used when the through electrode is used by stacking the wafers. Can do.
以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法ついて説明する。先ず、図1を参照して、第1半導体ウェーハ及び第2半導体ウェーハについて説明する。図1は、第1半導体ウェーハ及び第2半導体ウェーハの概略斜視図である。 Hereinafter, a method for manufacturing a laminated device according to the present embodiment will be described with reference to the accompanying drawings. First, the first semiconductor wafer and the second semiconductor wafer will be described with reference to FIG. FIG. 1 is a schematic perspective view of a first semiconductor wafer and a second semiconductor wafer.
図1に示すように、第1半導体ウェーハ10は、円板状の第1基台11を備え、第1基台11の表面11aには格子状に交差する複数の第1分割予定ライン(ストリート)12が設定されている。第1半導体ウェーハ10は、LSI等からなる複数の第1半導体デバイス13を更に備え、第1半導体デバイス13は、第1分割予定ライン12によって区画された各領域に配設されている。第1半導体デバイス13の表面(図1中上面)には、第1電極(不図示)が形成されている。図1の符号11bは、第1基台11の裏面11bである。
As shown in FIG. 1, the
第1半導体ウェーハ10に対し、第2半導体ウェーハ20は、デバイス等の大きさや、材質、内部構造等が異なるものの、外観上は類似した構成となる。従って、第2半導体ウェーハ20の構成については、第1半導体ウェーハ10の各構成の名称の「第1」を「第2」に変更し、符号の下二桁目の「1」を「2」に変更して図1中括弧内に併記することで、説明を省略する。なお、図5乃至図11において、第2半導体ウェーハ20における第2電極は、図示省略せずに符号24を付す。第2電極24は、第2半導体デバイス23に形成されている。
Compared to the
続いて、本実施の形態に係る積層デバイスの製造方法について、図2乃至図11を参照して説明する。図2は、第1半導体ウェーハ分割ステップの説明図、図3乃至図7は、積層ウェーハ準備ステップにおける各ステップの説明図、図8及び図9は、貫通電極形成ステップの説明図、図10は、第2半導体ウェーハ薄化ステップの説明図、図11は、分割ステップの説明図である。なお、図2乃至図11に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。 Subsequently, a manufacturing method of the laminated device according to the present embodiment will be described with reference to FIGS. 2 is an explanatory diagram of the first semiconductor wafer dividing step, FIGS. 3 to 7 are explanatory diagrams of each step in the laminated wafer preparation step, FIGS. 8 and 9 are explanatory diagrams of the through electrode forming step, and FIG. FIG. 11 is an explanatory diagram of the second semiconductor wafer thinning step, and FIG. 11 is an explanatory diagram of the dividing step. Note that the steps shown in FIGS. 2 to 11 are merely examples, and the present invention is not limited to this configuration.
まず、図2に示すように、第1半導体ウェーハ10に対して第1半導体ウェーハ分割ステップを実施する。このステップでは、最初に、第1半導体ウェーハ10における第1基板11の裏面11bと環状フレーム30とにダイシングテープ31を貼着し、第1半導体ウェーハ10を環状フレーム30で支持する。そして、ダイシングテープ31が貼着された状態の第1半導体ウェーハ10を切削装置(不図示)のテーブル33上に載置してから、切削すべき第1分割予定ライン12を検出する。この検出結果に基づき、切削装置(不図示)の切削ブレード34を第1分割予定ライン12に沿って位置付ける。そして、切削ブレード34の下端がダイシングテープ31の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード34と、第1半導体ウェーハ10とを第1分割予定ライン12の延在方向に相対移動する。これにより、第1半導体ウェーハ10がフルカットで切削加工され、第1半導体ウェーハ10が全ての第1分割予定ライン12に沿って個々の第1デバイスチップ15に分割される。各第1デバイスチップ15は、第1半導体デバイス13を1体ずつ含んで形成される。
First, as shown in FIG. 2, a first semiconductor wafer dividing step is performed on the
第1半導体ウェーハ分割ステップを実施した後、図3乃至図7に示すように、積層ウェーハ準備ステップを実施する。積層ウェーハ準備ステップは、仮ウェーハ形成ステップ、貼り合わせウェーハ形成ステップ、サポート基板剥離ステップの順に行う。 After performing the first semiconductor wafer dividing step, a laminated wafer preparing step is performed as shown in FIGS. The laminated wafer preparation step is performed in the order of a temporary wafer forming step, a bonded wafer forming step, and a support substrate peeling step.
図3乃至図5は、仮ウェーハ形成ステップの説明図である。このステップでは、先ず、図3に示すように、平板形状をなすガラス板等のサポート基板40の支持面40a(図3中上面)に仮接着剤シート41を貼付する。仮接着剤シート41の両面には、UV照射や薬品処理等を行うことによって、接着力を失う性質を有する仮接着剤がそれぞれ積層されている。仮接着剤シート41の貼付後、ダイシングテープ31(図2参照)から個々の第1デバイスチップ15を剥離する。そして、サポート基板40上の仮接着剤シート41に対し、剥離した第1デバイスチップ15の表面15a側(第1半導体デバイス13側)を押圧して接着する。この接着において、サポート基板40上における各第1デバイスチップ15は、第2半導体ウェーハ20における各第2半導体デバイス23(図6A参照)に対応するように位置付けられる。
3 to 5 are explanatory diagrams of the temporary wafer forming step. In this step, first, as shown in FIG. 3, a temporary
次いで、図4に示すように、サポート基板40上の隣接する第1デバイスチップ15間をエポキシ樹脂等の樹脂42で充填する。これにより、サポート基板40に複数の第1デバイスチップ15が配設され、第1デバイスチップ15間に樹脂42が充填された薄平板形状となる仮ウェーハ44が形成される。なお、図4において、樹脂42は、第1デバイスチップ15の裏面15bと同じ高さまで充填したが、後述する図5の研削後の第1デバイスチップ15の裏面15bの高さと少なくとも同じ高さまで充填すればよい。また、図4では、第1デバイスチップ15の裏面15bが露出しているが、かかる裏面15bを樹脂42で被覆するように第1デバイスチップ15間に樹脂を充填してもよい。
Next, as shown in FIG. 4, the space between the adjacent first device chips 15 on the
仮ウェーハ44の形成後、図5に示すように、二点鎖線で示す第1デバイスチップ15の裏面15bと、樹脂42の上面とを研削装置(不図示)で研削し、第1デバイスチップ15を所定の仕上げ厚みに薄化する。
After the formation of the
仮ウェーハ形成ステップを実施した後、貼り合わせウェーハ形成ステップを実施する。図6A及び図6Bは、貼り合わせウェーハ形成ステップの説明図である。このステップでは、先ず、図6Aに示すように、第2半導体ウェーハ20における第2基台21の表面21a側に永久接着剤46を塗布する。永久接着剤46は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。次に、真空中において、仮ウェーハ44における第1デバイスチップ15の裏面15b側を、第2半導体ウェーハ20における第2基台21の表面21a側(永久接着剤46側)に対面させる。次いで、仮ウェーハ44と第2半導体ウェーハ20とのアライメントを行い、第1デバイスチップ15と第2半導体デバイス23とが上下方向に整列して対応した状態に位置付ける。この状態から、図6Bに示すように、仮ウェーハ44及び第2半導体ウェーハ20を永久接着剤46で貼り合わせて積層させることで貼り合わせウェーハ50を形成する。貼り合わせウェーハ50では、第2分割予定ライン22及び第2電極24の上方に仮ウェーハ44の樹脂42が配設される。
After performing the temporary wafer forming step, the bonded wafer forming step is performed. 6A and 6B are explanatory diagrams of a bonded wafer forming step. In this step, first, a
なお、永久接着剤46による接着に代えて、仮ウェーハ44及び第2半導体ウェーハ20の何れか一方にSiN膜を形成する一方、何れか他方にSi膜を形成し、これらを化学結合により接合するSiN−Si結合により貼り合わせを行ってもよい。また、永久接着剤46を使用せずに常温接合によって貼り合わせを行ってもよい。
Instead of bonding with the
貼り合わせウェーハ形成ステップを実施した後、サポート基板剥離ステップを実施する。図7は、サポート基板剥離ステップの説明図である。このステップでは、仮接着剤シート41に所定処理を施して接着力を失わせた後、貼り合わせウェーハ50からサポート基板40を剥離する。これにより、貼り合わせウェーハ50からサポート基板40と共に仮接着剤シート41が除去された積層ウェーハ52が形成される。積層ウェーハ52では、第1デバイスチップ15の表面15aと、この表面15aと同一面上に位置する樹脂42とが露出した状態となる。
After performing the bonded wafer forming step, a support substrate peeling step is performed. FIG. 7 is an explanatory diagram of the support substrate peeling step. In this step, the
サポート基板剥離ステップを実施した後、貫通電極形成ステップを実施する。このステップでは、先ず、図8Aに示すように、積層ウェーハ52において、第1デバイスチップ15の表面15aと、樹脂42の図8A中上面とにレジスト54を塗布する。レジスト54の塗布後、レジスト54をパターンに従って露光してマスクを形成する。このマスクを介してドライエッチングを施すと、図8Bに示すように、樹脂42と、永久接着剤46とを貫通する複数の貫通孔56が形成される。貫通孔56は、第2電極24の上面に達するように形成される。貫通孔56の形成後、図8Cに示すように、薬液等によってレジスト54が剥離される。
After performing the support substrate peeling step, a through electrode forming step is performed. In this step, first, as shown in FIG. 8A, a resist 54 is applied to the
レジスト54の剥離後、図9に示すように、積層ウェーハ52の上面側から、各貫通孔56内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、各貫通孔56内の内部において、上端側が露出する貫通電極58が形成される。貫通電極58の上端側は、表面15a上を延びて平坦化され、第1デバイスチップ15の表面15aに配設される第1電極(不図示)に接続される。また、貫通電極58の下端は第2電極24に接続される。従って、貫通電極58によって、各第1デバイスチップ15の第1半導体デバイス13と、第2半導体ウェーハ20の各第2半導体デバイス23とが電気的に接続される。
After the resist 54 is peeled off, as shown in FIG. 9, the through
貫通電極形成ステップを実施した後、図10に示すように、第2半導体ウェーハ薄化ステップを実施する。このステップでは、第2半導体ウェーハ20における第2基台21の裏面21b側を研削装置(不図示)によって研削し、第2基台21を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置(不図示)によって裏面21bを研磨し、裏面21bを平坦化する。
After performing the through electrode forming step, a second semiconductor wafer thinning step is performed as shown in FIG. In this step, the
第2半導体ウェーハ薄化ステップを実施した後、図11に示すように、分割ステップを実施する。このステップでは、積層ウェーハ52における第2基板21の裏面21bと環状フレーム60とにダイシングテープ61を貼着し、積層ウェーハ52を環状フレーム60で支持する。そして、ダイシングテープ61が貼着された状態の積層ウェーハ52を切削装置(不図示)のテーブル63上に載置してから、切削すべき第2分割予定ライン22を検出する。この検出結果に基づき、切削装置(不図示)の切削ブレード64を第2分割予定ライン22に沿って位置付ける。そして、切削ブレード64の下端がダイシングテープ61の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード64と、積層ウェーハ52とを第2分割予定ライン22の延在方向に相対移動する。これにより、積層ウェーハ52がフルカットで切削加工され、積層ウェーハ52が全ての第2分割予定ライン22に沿って個々の積層デバイスDに分割される。なお、積層デバイスDにおいて、第2半導体デバイス23が形成されて第2半導体ウェーハ20から分割された構成部分が第2デバイスチップ25となる。
After performing the second semiconductor wafer thinning step, the dividing step is performed as shown in FIG. In this step, the dicing
以上のように、本実施の形態に係る積層デバイスの製造方法では、図9に示すように、第1デバイスチップ15間の樹脂42に貫通電極58を形成したので、第1デバイスチップ15を貫通する貫通電極を形成しなくてよくなる。これにより、第1半導体デバイス13を含む第1半導体ウェーハ10(図1参照)において、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトを変更せずに利用することが可能となる。この結果、配線レイアウトの設計変更や、エッチング用のマスク製作等の負担を軽減でき、第1半導体ウェーハ10の作り直しもなくすことができる。
As described above, in the method for manufacturing a laminated device according to the present embodiment, as shown in FIG. 9, since the through
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。 In addition, this invention is not limited to the said embodiment, It can change and implement variously. In the above-described embodiment, the size, shape, and the like illustrated in the accompanying drawings are not limited to this, and can be appropriately changed within a range in which the effect of the present invention is exhibited. In addition, various modifications can be made without departing from the scope of the object of the present invention.
例えば、分割ステップは、上記のように、切削ブレード64によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、積層ウェーハ52内に改質層を形成した後、ブレーキング装置を使用する割断等で積層ウェーハ52を個々の積層デバイスDに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。
For example, the dividing step is not limited to the cutting with a full cut by the
また、上記積層ウェーハ52では、第1半導体ウェーハ10と第2半導体ウェーハ20との2枚のウェーハを貼り合わせたが、ウェーハの枚数を増加し、積層デバイスDにおける半導体デバイスの積層数を増やしてもよい。
In the
また、貫通電極形成ステップにあっては、レジスト54(図8C参照)の除去後において、図12に示すように、第1デバイスチップ15の表面15aに樹脂42を積層させた状態としてもよい。この場合、上記した貫通孔56を形成するエッチングによって、第1デバイスチップ15の表面15a上に位置する樹脂42にも貫通孔70を形成する。そして、積層ウェーハ52の上面側から、各貫通孔56、70内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、貫通孔56、70内の内部と、隣接する貫通孔56、70の上部を連結する位置に貫通電極58が形成される。貫通電極58において、貫通孔70内を延在する部分の下端は、第1デバイスチップ15の第1電極(不図示)に接続される。また、貫通電極58における貫通孔56内を延在する部分の下端は、第2電極24に接続される。従って、貫通電極58によって、各第1デバイスチップ15の第1半導体デバイス13と、第2半導体ウェーハ20の各第2半導体デバイス23とが電気的に接続される。
Further, in the through electrode forming step, after the resist 54 (see FIG. 8C) is removed, the
また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。 Moreover, in said embodiment, said each step may be implemented with a separate apparatus, and may be implemented with the same apparatus.
以上説明したように、本発明は、複数の半導体デバイスが積層された積層デバイスに貫通電極を形成する際に有用であり、貫通電極を使用しない既存の配線レイアウトを、貫通電極を使用する際にも使用することができるという効果を有する。 As described above, the present invention is useful when forming a through electrode in a stacked device in which a plurality of semiconductor devices are stacked, and an existing wiring layout that does not use a through electrode is used when a through electrode is used. Can also be used.
10 第1半導体ウェーハ
12 第1分割予定ライン
13 第1半導体デバイス
15 第1デバイスチップ
20 第2半導体ウェーハ
22 第2分割予定ライン
23 第2半導体デバイス
25 第2デバイスチップ
40 サポート基板
42 樹脂
44 仮ウェーハ
50 貼り合わせウェーハ
52 積層ウェーハ
58 貫通電極
D 積層デバイス
DESCRIPTION OF
Claims (2)
該第1半導体ウェーハを該分割予定ラインに沿って複数の第1デバイスチップに分割する第1半導体ウェーハ分割ステップと、
該第1半導体ウェーハ分割ステップを実施した後に、該第2半導体デバイスに対応させて複数の該第1デバイスチップを位置付けつつ隣接する該第1デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを該第2半導体ウェーハの該表面に積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、
該積層ウェーハ準備ステップを実施した後に、該第1デバイスチップ間の該樹脂に貫通電極を形成して、各該第1デバイスチップの該第1半導体デバイスと該第2半導体ウェーハの各該第2半導体デバイスとを接続する貫通電極形成ステップと、
該貫通電極形成ステップを実施した後、該積層ウェーハを個々の積層デバイスへと分割する分割ステップと、
を備えたことを特徴とする積層デバイスの製造方法。 A first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of crossing scheduled lines set on the surface, and a plurality of crossing set on the surface A manufacturing method of a laminated device formed by laminating a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a division line,
A first semiconductor wafer dividing step of dividing the first semiconductor wafer into a plurality of first device chips along the planned dividing line;
After performing the first semiconductor wafer dividing step, a thin flat plate between said first device chip in correspondence to the second semiconductor device adjacent while positioning a plurality of first device chip formed by filling with a resin A laminated wafer preparation step of preparing a laminated wafer in which a temporary wafer having a shape is laminated on the surface of the second semiconductor wafer ;
After performing the laminated wafer preparation step, a through electrode is formed in the resin between the first device chips, and the second semiconductor wafer of each first device chip and each second of the second semiconductor wafer are formed. A through electrode forming step for connecting the semiconductor device;
After performing the through electrode forming step, a dividing step of dividing the laminated wafer into individual laminated devices;
A method for manufacturing a laminated device, comprising:
該第1半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、該第1デバイスチップを該第2半導体ウェーハの各該第2半導体デバイスに対応させた位置に位置付けて、複数の該第1デバイスチップを配設するとともに、隣接する該第1デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、
該仮ウェーハ形成ステップを実施した後に、該仮ウェーハの該第1デバイスチップの裏面側を該第2半導体ウェーハの該表面に対面させるとともに、該仮ウェーハの該第1デバイスチップと該第2半導体ウェーハの該第2半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後に、該貼り合わせウェーハから該サポート基板を剥離するサポート基板剥離ステップと、
を備えたことを特徴とする請求項1記載の積層デバイスの製造方法。 The laminated wafer preparation step includes:
After performing the first semiconductor wafer dividing step, the first device chip is positioned on a flat support substrate in a position corresponding to each second semiconductor device of the second semiconductor wafer, and a plurality of the plurality of A temporary wafer forming step of disposing a first device chip and filling a resin between adjacent first device chips to form a thin flat plate-shaped temporary wafer;
After performing the temporary wafer forming step, the back surface side of the first device chip of the temporary wafer faces the surface of the second semiconductor wafer, and the first device chip and the second semiconductor of the temporary wafer A bonded wafer forming step of forming a bonded wafer by bonding the wafer in correspondence with the second semiconductor device; and
After performing the bonded wafer forming step, a support substrate peeling step for peeling the support substrate from the bonded wafer;
The method for manufacturing a laminated device according to claim 1, comprising:
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