JP6298720B2 - Manufacturing method of laminated device - Google Patents

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Description

本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。   The present invention relates to a method for manufacturing a stacked device in which a plurality of semiconductor devices are stacked.

近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。デバイスチップの積層方法としては以下の述べる積層技術（Ｃｈｉｐ ｏｎ ｗａｆｅｒ：ＣＯＷ、例えば特許文献１）が開発されつつある。   In recent years, as a new three-dimensional mounting technique, a mounting technique using a through-silicon via (TSV) instead of a wire has attracted attention. When the TSV technology is used, since the wiring length is shorter than that of the wire, the wiring resistance and inductance can be greatly reduced, and the power consumption can be greatly reduced. As a method for stacking device chips, the following stacking technique (Chip on wafer: COW, for example, Patent Document 1) is being developed.

この積層方法では、積層するウェーハの少なくとも一方を仮ウェーハとして作成する場合がある。仮ウェーハの作成は、先ず、複数の半導体デバイスチップから良品のみを選別する。そして、シート状に形成された仮接着剤シートによって、サポート基板上の所定領域に選別された半導体デバイスチップを接着する。次いで、半導体デバイスチップを樹脂で封止し、半導体デバイスチップ間に樹脂が充填した状態することで、仮ウェーハの作成を完了する。仮ウェーハの作成後、仮ウェーハと他方の半導体ウェーハ又は、もう１枚作成した仮ウェーハとを貼り合わせて貼り合わせウェーハを作成し、この貼り合わせたウェーハから仮接着剤シート及びサポート基板を剥離する。この剥離後、貼り合わせたウェーハを貫く貫通電極を形成してウェーハ上の半導体デバイス同士を接続する。   In this lamination method, at least one of the wafers to be laminated may be prepared as a temporary wafer. In preparing a temporary wafer, first, only non-defective products are selected from a plurality of semiconductor device chips. Then, the semiconductor device chips selected in a predetermined region on the support substrate are bonded by a temporary adhesive sheet formed in a sheet shape. Next, the semiconductor device chip is sealed with resin, and the resin is filled between the semiconductor device chips, thereby completing the creation of the temporary wafer. After the temporary wafer is created, the temporary wafer and the other semiconductor wafer or another temporary wafer are bonded to create a bonded wafer, and the temporary adhesive sheet and the support substrate are peeled from the bonded wafer. . After the peeling, a through electrode that penetrates the bonded wafer is formed to connect the semiconductor devices on the wafer.

特開２０１２−１３４２３１号公報JP 2012-134231 A

しかし、上記積層方法においては、サポート基板に半導体デバイスチップを接着する際、チップ側面に仮接着剤シートの粘着層が数十μｍ程度盛り上がって隆起してしまう。この隆起した状態で樹脂の充填を行うと、仮接着剤シートを剥離して除去したときに、仮接着剤シートの隆起した部分が凹んで空洞になる。このため、後工程となる貫通電極の形成において、空洞箇所に不要な電極を形成したり、積層したウェーハ間に空洞が形成され、積層デバイスの信頼性が低下したりする、という問題がある。   However, in the above laminating method, when the semiconductor device chip is bonded to the support substrate, the pressure-sensitive adhesive layer of the temporary adhesive sheet rises and protrudes by about several tens of μm on the side surface of the chip. If the resin is filled in the raised state, when the temporary adhesive sheet is peeled and removed, the raised part of the temporary adhesive sheet is recessed and becomes a cavity. For this reason, in the formation of the through electrode as a subsequent process, there is a problem that an unnecessary electrode is formed in the cavity, or a cavity is formed between the laminated wafers, and the reliability of the laminated device is lowered.

本発明は、上記問題に鑑みてなされたものであり、その目的は、不要な電極形成を回避でき、積層デバイスの信頼性を向上することができる積層デバイスの製造方法を提供することである。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a laminated device that can avoid unnecessary electrode formation and improve the reliability of the laminated device.

本発明の積層デバイスの製造方法は、表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、第１半導体ウェーハを分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、第１デバイスチップを第２半導体ウェーハの各第２半導体デバイスに対応させた位置に位置付けて、第１デバイスチップの表面側を仮接着剤を介して接着する第１デバイスチップ接着ステップと、第１デバイスチップ接着ステップを実施した後に、露呈する第１デバイスチップの裏面を薄化する第１デバイスチップ薄化ステップと、第１デバイスチップ薄化ステップを実施した後に第１デバイスチップの裏面側を第２半導体ウェーハの表面に対面させるとともに、第１デバイスチップの第１半導体デバイスと第２半導体ウェーハの第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、貼り合わせウェーハ形成ステップを実施した後に、貼り合わせウェーハの第１デバイスチップの表面からサポート基板及び仮接着剤を剥離するサポート基板剥離ステップと、サポート基板剥離ステップを実施した後に、貼り合わせウェーハの隣接する第１デバイスチップ間及び複数の第１デバイスチップを全て覆うように樹脂を被覆し、次いで樹脂表面を平坦化して、貼り合わせウェーハを樹脂で被覆する樹脂被覆ステップと、樹脂被覆ステップを実施した後に、第１半導体ウェーハの第１デバイスチップに形成された電極と第２半導体ウェーハの各第２半導体デバイスに形成された電極とを接続する電極接続ステップと、電極接続ステップを実施した後、貼り合わせウェーハを個々の積層デバイスへと分割する分割ステップと、を備えた、ことを特徴とする。   A method for manufacturing a laminated device according to the present invention includes: a first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of intersecting scheduled lines set on a surface; A stack formed by stacking a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a plurality of intersecting scheduled lines set on the surface A device manufacturing method, comprising: a first semiconductor wafer dividing step of dividing a first semiconductor wafer into a plurality of first device chips along a predetermined division line; and a first semiconductor wafer dividing step. On the support substrate, the first device chip is positioned at a position corresponding to each second semiconductor device of the second semiconductor wafer, and the first device A first device chip bonding step for bonding the front surface side of the sp chip via a temporary adhesive, and a first device chip thinning for thinning the exposed back surface of the first device chip after performing the first device chip bonding step And after the first device chip thinning step, the back side of the first device chip faces the surface of the second semiconductor wafer, and the first semiconductor device of the first device chip and the second of the second semiconductor wafer A bonded wafer forming step for forming a bonded wafer by bonding the semiconductor devices in correspondence with each other, and a bonded wafer forming step, and then the support substrate and temporary bonding from the surface of the first device chip of the bonded wafer Support substrate peeling step to remove the agent and support substrate peeling step After execution, the resin is coated so as to cover all of the first device chips adjacent to each other on the bonded wafer and the plurality of first device chips, and then the resin surface is flattened to cover the bonded wafer with the resin. An electrode connecting step for connecting the electrode formed on the first device chip of the first semiconductor wafer and the electrode formed on each second semiconductor device of the second semiconductor wafer after performing the step and the resin coating step; And a splitting step of splitting the bonded wafer into individual laminated devices after performing the electrode connecting step.

この方法では、第１デバイスチップと第２半導体ウェーハとを貼り合わせてから仮接着剤を剥離した後、第１のデバイスチップ間に仮接着剤が存在しない状態で第１のデバイスチップ間を樹脂で被覆している。これにより、貼り合わせウェーハにおいて、仮接着剤の隆起に起因する空洞箇所が形成されることを防止することができる。この結果、電極接続ステップにおいて、空洞箇所に不要な電極が形成されることを回避でき、且つ、積層デバイスの空洞形成を回避して信頼性を向上することができる。   In this method, after the first device chip and the second semiconductor wafer are bonded together, the temporary adhesive is peeled off, and then the resin between the first device chips in a state where there is no temporary adhesive between the first device chips. It is covered with. Thereby, in a bonded wafer, it can prevent that the cavity location resulting from the protrusion of a temporary adhesive agent is formed. As a result, in the electrode connection step, it is possible to avoid unnecessary electrodes from being formed in the cavity portion, and to improve the reliability by avoiding the cavity formation of the laminated device.

なお、特許請求の範囲において、分割された第２デバイスチップ、と記載しているが、同記載における分割のタイミングは、第１及び第２デバイスチップを積層する前及び後の両方を含む意味である。   In the claims, the divided second device chip is described, but the division timing in the description includes both before and after stacking the first and second device chips. is there.

本発明によれば、第１デバイスチップと第２半導体ウェーハとを貼り合わせ、仮接着剤を剥離した後、第１のデバイスチップ間を樹脂で被覆するので、不要な電極形成を回避でき、積層デバイスの信頼性を向上することができる。   According to the present invention, the first device chip and the second semiconductor wafer are bonded together, the temporary adhesive is peeled off, and then the first device chip is covered with the resin. The reliability of the device can be improved.

実施の形態に係る積層デバイスの製造方法に用いる第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。It is a schematic perspective view of the 1st semiconductor wafer used for the manufacturing method of the laminated device which concerns on embodiment, and a 2nd semiconductor wafer. 第１半導体ウェーハ分割ステップの説明図である。It is explanatory drawing of the 1st semiconductor wafer division | segmentation step. 第１デバイスチップ接着ステップの説明図である。It is explanatory drawing of a 1st device chip adhesion | attachment step. 第１デバイスチップ薄化ステップの説明図である。It is explanatory drawing of a 1st device chip thinning step. 貼り合わせウェーハ形成ステップの説明図である。It is explanatory drawing of a bonded wafer formation step. サポート基板剥離ステップの説明図である。It is explanatory drawing of a support substrate peeling step. 樹脂被覆ステップの説明図である。It is explanatory drawing of a resin coating step. 電極接続ステップの説明図である。It is explanatory drawing of an electrode connection step. 電極接続ステップの説明図である。It is explanatory drawing of an electrode connection step. 第２半導体ウェーハ薄化ステップの説明図である。It is explanatory drawing of the 2nd semiconductor wafer thinning step. 分割ステップの説明図である。It is explanatory drawing of a division | segmentation step.

以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法ついて説明する。先ず、図１を参照して、第１半導体ウェーハ及び第２半導体ウェーハについて説明する。図１は、第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。   Hereinafter, a method for manufacturing a laminated device according to the present embodiment will be described with reference to the accompanying drawings. First, the first semiconductor wafer and the second semiconductor wafer will be described with reference to FIG. FIG. 1 is a schematic perspective view of a first semiconductor wafer and a second semiconductor wafer.

図１に示すように、第１半導体ウェーハ１０は、円板状の第１基台１１を備え、第１基台１１の表面１１ａには格子状に交差する複数の第１分割予定ライン（ストリート）１２が設定されている。第１半導体ウェーハ１０は、ＬＳＩ等からなる複数の第１半導体デバイス１３を更に備え、第１半導体デバイス１３は、第１分割予定ライン１２によって区画された各領域に配設されている。第１半導体デバイス１３の表面（図１中上面）には、第１電極（不図示）が形成されている。図１の符号１１ｂは、第１基台１１の裏面１１ｂである。   As shown in FIG. 1, the first semiconductor wafer 10 includes a disk-shaped first base 11, and a plurality of first division planned lines (streets) intersecting the surface 11 a of the first base 11 in a lattice shape. ) 12 is set. The first semiconductor wafer 10 further includes a plurality of first semiconductor devices 13 made of LSI or the like, and the first semiconductor devices 13 are disposed in the respective regions partitioned by the first scheduled division lines 12. A first electrode (not shown) is formed on the surface of the first semiconductor device 13 (upper surface in FIG. 1). Reference numeral 11 b in FIG. 1 is the back surface 11 b of the first base 11.

第１半導体ウェーハ１０に対し、第２半導体ウェーハ２０は、デバイス等の大きさや、材質、内部構造等が異なるものの、外観上は類似した構成となる。従って、第２半導体ウェーハ２０の構成については、第１半導体ウェーハ１０の各構成の名称の「第１」を「第２」に変更し、符号の下二桁目の「１」を「２」に変更して図１中括弧内に併記することで、説明を省略する。なお、図５乃至図１１において、第２半導体ウェーハ２０における第２電極は、図示省略せずに符号２４を付す。第２電極２４は、第２半導体デバイス２３に形成されている。   Compared to the first semiconductor wafer 10, the second semiconductor wafer 20 has a similar configuration in terms of appearance, although the size, material, internal structure and the like of the device and the like are different. Therefore, regarding the configuration of the second semiconductor wafer 20, the “first” of the name of each configuration of the first semiconductor wafer 10 is changed to “second”, and “1” in the last two digits of the code is changed to “2”. The description will be omitted by changing it to the parentheses in FIG. 5 to 11, the second electrode in the second semiconductor wafer 20 is denoted by reference numeral 24 without being shown. The second electrode 24 is formed on the second semiconductor device 23.

続いて、本実施の形態に係る積層デバイスの製造方法について、図２乃至図１１を参照して説明する。図２は、第１半導体ウェーハ分割ステップの説明図、図３は、第１デバイスチップ接着ステップの説明図、図４は、第１デバイスチップ薄化ステップの説明図、図５は、貼り合わせウェーハ形成ステップの説明図、図６は、サポート基板剥離ステップの説明図、図７は、樹脂被覆ステップの説明図、図８及び図９は、電極接続ステップの説明図、図１０は、第２半導体ウェーハ薄化ステップの説明図、図１１は、分割ステップの説明図である。なお、図２乃至図１１に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。   Subsequently, a manufacturing method of the laminated device according to the present embodiment will be described with reference to FIGS. 2 is an explanatory diagram of the first semiconductor wafer dividing step, FIG. 3 is an explanatory diagram of the first device chip bonding step, FIG. 4 is an explanatory diagram of the first device chip thinning step, and FIG. 5 is a bonded wafer. FIG. 6 is an explanatory diagram of a support substrate peeling step, FIG. 7 is an explanatory diagram of a resin coating step, FIGS. 8 and 9 are explanatory diagrams of an electrode connection step, and FIG. 10 is a second semiconductor. An explanatory view of the wafer thinning step, FIG. 11 is an explanatory view of the dividing step. Note that the steps shown in FIGS. 2 to 11 are merely examples, and the present invention is not limited to this configuration.

まず、図２に示すように、第１半導体ウェーハ１０に対して第１半導体ウェーハ分割ステップを実施する。このステップでは、最初に、第１半導体ウェーハ１０における第１基板１１の裏面１１ｂと環状フレーム３０とにダイシングテープ３１を貼着し、第１半導体ウェーハ１０を環状フレーム３０で支持する。そして、ダイシングテープ３１が貼着された状態の第１半導体ウェーハ１０を切削装置（不図示）のテーブル３３上に載置してから、切削すべき第１分割予定ライン１２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード３４を第１分割予定ライン１２に沿って位置付ける。そして、切削ブレード３４の下端がダイシングテープ３１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード３４と、第１半導体ウェーハ１０とを第１分割予定ライン１２の延在方向に相対移動する。これにより、第１半導体ウェーハ１０がフルカットで切削加工され、第１半導体ウェーハ１０が全ての第１分割予定ライン１２に沿って個々の第１デバイスチップ１５に分割される。各第１デバイスチップ１５は、第１半導体デバイス１３を１体ずつ含んで形成される。   First, as shown in FIG. 2, a first semiconductor wafer dividing step is performed on the first semiconductor wafer 10. In this step, first, the dicing tape 31 is attached to the back surface 11 b of the first substrate 11 and the annular frame 30 in the first semiconductor wafer 10, and the first semiconductor wafer 10 is supported by the annular frame 30. And after mounting the 1st semiconductor wafer 10 in the state where dicing tape 31 was stuck on table 33 of a cutting device (not shown), the 1st division planned line 12 which should be cut is detected. Based on this detection result, the cutting blade 34 of the cutting device (not shown) is positioned along the first division planned line 12. Then, after positioning the lower end of the cutting blade 34 so as to reach the middle in the thickness direction of the dicing tape 31, the cutting blade 34 that rotates at a high speed and the first semiconductor wafer 10 are relative to each other in the extending direction of the first division planned line 12. Moving. As a result, the first semiconductor wafer 10 is cut in a full cut, and the first semiconductor wafer 10 is divided into individual first device chips 15 along all the first division planned lines 12. Each first device chip 15 is formed to include one first semiconductor device 13.

第１半導体ウェーハ分割ステップを実施した後、図３に示すように、第１デバイスチップ接着ステップを実施する。このステップでは、先ず、平板形状をなすガラス板等のサポート基板４０の支持面４０ａ（図３中上面）に仮接着剤シート４１を貼付する。仮接着剤シート４１の両面には、ＵＶ照射や薬品処理等を行うことによって、接着力を失う性質を有する仮接着剤がそれぞれ積層されている。仮接着剤シート４１の貼付後、ダイシングテープ３１（図２参照）から個々の第１デバイスチップ１５を剥離する。そして、サポート基板４０上の仮接着剤シート４１に対し、剥離した第１デバイスチップ１５の表面１５ａ側（第１半導体デバイス１３側）を押圧して接着する。この接着において、サポート基板４０上における各第１デバイスチップ１５は、第２半導体ウェーハ２０における各第２半導体デバイス２３（図５Ａ参照）に対応するように位置付けられる。なお、第１デバイスチップ１５の接着によって、図３中符号Ｒで示すように、第１デバイスチップ１５の側面に仮接着剤シート４１の粘着層が隆起する場合がある。   After performing the first semiconductor wafer dividing step, as shown in FIG. 3, the first device chip bonding step is performed. In this step, first, the temporary adhesive sheet 41 is attached to the support surface 40a (upper surface in FIG. 3) of the support substrate 40 such as a flat glass plate. On both surfaces of the temporary adhesive sheet 41, temporary adhesives having a property of losing adhesive force by performing UV irradiation, chemical treatment, or the like are laminated. After sticking the temporary adhesive sheet 41, the individual first device chips 15 are peeled from the dicing tape 31 (see FIG. 2). Then, the surface 15 a side (first semiconductor device 13 side) of the peeled first device chip 15 is pressed and bonded to the temporary adhesive sheet 41 on the support substrate 40. In this bonding, each first device chip 15 on the support substrate 40 is positioned so as to correspond to each second semiconductor device 23 (see FIG. 5A) on the second semiconductor wafer 20. Note that the adhesive layer of the temporary adhesive sheet 41 may be raised on the side surface of the first device chip 15 due to the adhesion of the first device chip 15 as indicated by the symbol R in FIG.

第１デバイスチップ接着ステップを実施した後、図４に示すように、第１デバイスチップ薄化ステップを実施する。このステップでは、二点鎖線で示す第１デバイスチップ１５の裏面１５ｂを研削装置（不図示）で研削し、第１デバイスチップ１５を所定の仕上げ厚みに薄化することで仮ウェーハ４４を形成する。   After performing the first device chip bonding step, the first device chip thinning step is performed as shown in FIG. In this step, the back surface 15b of the first device chip 15 indicated by the alternate long and two short dashes line is ground by a grinding device (not shown), and the first device chip 15 is thinned to a predetermined finish thickness to form the temporary wafer 44. .

第１デバイスチップ薄化ステップを実施した後、貼り合わせウェーハ形成ステップを実施する。このステップでは、先ず、図５Ａに示すように、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側に永久接着剤４６を塗布する。永久接着剤４６は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。次に、真空中において、仮ウェーハ４４における第１デバイスチップ１５の裏面１５ｂ側を、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側（永久接着剤４６側）に対面させる。次いで、仮ウェーハ４４と第２半導体ウェーハ２０とのアライメントを行い、第１デバイスチップ１５と第２半導体デバイス２３とが上下方向に整列して対応した状態に位置付ける。   After performing the first device chip thinning step, a bonded wafer forming step is performed. In this step, first, as shown in FIG. 5A, a permanent adhesive 46 is applied to the surface 21 a side of the second base 21 in the second semiconductor wafer 20. The permanent adhesive 46 has an adhesive property that can ensure an adhesive state even when used as a post-process or product. Next, in vacuum, the back surface 15 b side of the first device chip 15 in the temporary wafer 44 is made to face the front surface 21 a side (permanent adhesive 46 side) of the second base 21 in the second semiconductor wafer 20. Next, the temporary wafer 44 and the second semiconductor wafer 20 are aligned, and the first device chip 15 and the second semiconductor device 23 are aligned in the vertical direction and positioned in a corresponding state.

この状態から、図５Ｂに示すように、仮ウェーハ４４及び第２半導体ウェーハ２０を永久接着剤４６で貼り合わせて積層させることで貼り合わせウェーハ５０を形成する。貼り合わせウェーハ５０では、隣接する第１デバイスチップ１５間のスペースの下方に、第２分割予定ライン２２及び第２電極２４が配設される。なお、永久接着剤４６による接着に代えて、仮ウェーハ４４及び第２半導体ウェーハ２０の何れか一方にＳｉＮ膜を形成する一方、何れか他方にＳｉ膜を形成し、これらを化学結合により接合するＳｉＮ−Ｓｉ結合により貼り合わせを行ってもよい。また、永久接着剤４６を使用せずに常温接合によって貼り合わせを行ってもよい。   From this state, as shown in FIG. 5B, the temporary wafer 44 and the second semiconductor wafer 20 are bonded and laminated with a permanent adhesive 46 to form a bonded wafer 50. In the bonded wafer 50, the second scheduled division line 22 and the second electrode 24 are disposed below the space between the adjacent first device chips 15. Instead of bonding with the permanent adhesive 46, an SiN film is formed on one of the temporary wafer 44 and the second semiconductor wafer 20, while an Si film is formed on either of them, and these are bonded by chemical bonding. Bonding may be performed by SiN-Si bonding. Further, bonding may be performed by room temperature bonding without using the permanent adhesive 46.

貼り合わせウェーハ形成ステップを実施した後、図６に示すように、サポート基板剥離ステップを実施する。このステップでは、仮接着剤シート４１に所定処理を施して接着力を失わせた後、貼り合わせウェーハ５０からサポート基板４０を剥離する。これにより、貼り合わせウェーハ５０からサポート基板４０と共に仮接着剤シート４１が除去される。この除去によって、第２半導体ウェーハ２０における表面２１ａ側において、第１デバイスチップ１５の表面１５ａが露出した状態となる。   After performing the bonded wafer formation step, a support substrate peeling step is performed as shown in FIG. In this step, the temporary adhesive sheet 41 is subjected to a predetermined process to lose the adhesive force, and then the support substrate 40 is peeled from the bonded wafer 50. As a result, the temporary adhesive sheet 41 is removed together with the support substrate 40 from the bonded wafer 50. By this removal, the surface 15a of the first device chip 15 is exposed on the surface 21a side of the second semiconductor wafer 20.

サポート基板剥離ステップを実施した後、樹脂被覆ステップを実施する。このステップでは、図７Ａに示すように、貼り合わせウェーハ５０において、隣接する第１デバイスチップ１５間及び複数の第１デバイスチップ１５の表面１５ａ側を全てエポキシ樹脂等の樹脂５１で覆うように被覆する。その後、樹脂５１の表面（図７Ａ中上面）を研削装置（不図示）で研削する。これにより、図７Ｂに示すように、第１デバイスチップ１５の表面１５ａに所定厚みの樹脂５１が残るように樹脂５１が薄化され、樹脂５１の図７Ｂ中上面が平坦化した状態で、全ての第１デバイスチップ１５を被覆する。   After performing the support substrate peeling step, a resin coating step is performed. In this step, as shown in FIG. 7A, the bonded wafer 50 is covered so as to cover all the adjacent first device chips 15 and the surface 15a side of the plurality of first device chips 15 with a resin 51 such as an epoxy resin. To do. Thereafter, the surface of the resin 51 (upper surface in FIG. 7A) is ground by a grinding device (not shown). As a result, as shown in FIG. 7B, the resin 51 is thinned so that the resin 51 having a predetermined thickness remains on the surface 15a of the first device chip 15, and the top surface of the resin 51 in FIG. The first device chip 15 is covered.

サポート基板剥離ステップを実施した後、電極接続ステップを実施する。このステップでは、先ず、図８Ａに示すように、貼り合わせウェーハ５０において、樹脂５１の図８Ａ中上面にレジスト５４を塗布する。レジスト５４の塗布後、レジスト５４をパターンに従って露光してマスクを形成する。このマスクを介してドライエッチングを施すと、図８Ｂに示すように、第１デバイスチップ１５の表面１５ａ上の樹脂５１を貫通する複数の貫通孔５５と、樹脂５１及び永久接着剤４６を貫通する複数の貫通孔５６とが形成される。貫通孔５５は、第１デバイスチップ１５の表面１５ａに配設される第１電極（不図示）の上面に達するように形成される。貫通孔５６は、第２電極２４の上面に達するように形成される。貫通孔５５、５６の形成後、図８Ｃに示すように、薬液等によってレジスト５４が剥離される。   After performing the support substrate peeling step, the electrode connecting step is performed. In this step, first, as shown in FIG. 8A, a resist 54 is applied to the upper surface of the resin 51 in FIG. After applying the resist 54, the resist 54 is exposed according to a pattern to form a mask. When dry etching is performed through this mask, as shown in FIG. 8B, a plurality of through holes 55 penetrating the resin 51 on the surface 15a of the first device chip 15, and the resin 51 and the permanent adhesive 46 are penetrated. A plurality of through holes 56 are formed. The through hole 55 is formed so as to reach the upper surface of a first electrode (not shown) disposed on the surface 15 a of the first device chip 15. The through hole 56 is formed so as to reach the upper surface of the second electrode 24. After forming the through holes 55 and 56, as shown in FIG. 8C, the resist 54 is peeled off by a chemical solution or the like.

レジスト５４の剥離後、図９に示すように、貼り合わせウェーハ５０の上面側から、各貫通孔５５、５６内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、貫通孔５５、５６内の内部と、隣接する貫通孔５５、５６の上部を連結する位置に貫通電極５８が形成される。貫通電極５８において、貫通孔５５内を延在する部分の下端は、第１デバイスチップ１５の第１電極（不図示）に接続される。また、貫通電極５８における貫通孔５６内を延在する部分の下端は、第２電極２４に接続される。従って、貫通電極５８によって、各第１デバイスチップ１５の第１半導体デバイス１３と、第２半導体ウェーハ２０の各第２半導体デバイス２３とが電気的に接続される。   After the resist 54 is peeled off, as shown in FIG. 9, the through holes 55 and 56 are filled with copper from the upper surface side of the bonded wafer 50, and the upper end side is formed flat. As a result, the through electrode 58 is formed at a position connecting the inside of the through holes 55 and 56 and the upper part of the adjacent through holes 55 and 56. In the through electrode 58, the lower end of the portion extending through the through hole 55 is connected to the first electrode (not shown) of the first device chip 15. Further, the lower end of the portion of the through electrode 58 that extends through the through hole 56 is connected to the second electrode 24. Accordingly, the first semiconductor device 13 of each first device chip 15 and each second semiconductor device 23 of the second semiconductor wafer 20 are electrically connected by the through electrode 58.

電極接続ステップを実施した後、図１０に示すように、第２半導体ウェーハ薄化ステップを実施する。このステップでは、第２半導体ウェーハ２０における第２基台２１の裏面２１ｂ側を研削装置（不図示）によって研削し、第２基台２１を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置（不図示）によって裏面２１ｂを研磨し、裏面２１ｂを平坦化する。   After performing the electrode connecting step, a second semiconductor wafer thinning step is performed as shown in FIG. In this step, the back surface 21b side of the second base 21 in the second semiconductor wafer 20 is ground by a grinding device (not shown) to form the second base 21 with a predetermined finish thickness. And after grinding, the back surface 21b is grind | polished with a polisher (not shown), and the back surface 21b is planarized.

第２半導体ウェーハ薄化ステップを実施した後、図１１に示すように、分割ステップを実施する。このステップでは、貼り合わせウェーハ５０における第２基板２１の裏面２１ｂと環状フレーム６０とにダイシングテープ６１を貼着し、貼り合わせウェーハ５０を環状フレーム６０で支持する。そして、ダイシングテープ６１が貼着された状態の貼り合わせウェーハ５０を切削装置（不図示）のテーブル６３上に載置してから、切削すべき第２分割予定ライン２２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード６４を第２分割予定ライン２２に沿って位置付ける。そして、切削ブレード６４の下端がダイシングテープ６１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード６４と、貼り合わせウェーハ５０とを第２分割予定ライン２２の延在方向に相対移動する。これにより、貼り合わせウェーハ５０がフルカットで切削加工され、貼り合わせウェーハ５０が全ての第２分割予定ライン２２に沿って個々の積層デバイスＤに分割される。なお、積層デバイスＤにおいて、第２半導体デバイス２３が形成されて第２半導体ウェーハ２０から分割された構成部分が第２デバイスチップ２５となる。   After performing the second semiconductor wafer thinning step, the dividing step is performed as shown in FIG. In this step, the dicing tape 61 is attached to the back surface 21 b of the second substrate 21 and the annular frame 60 in the bonded wafer 50, and the bonded wafer 50 is supported by the annular frame 60. Then, after the bonded wafer 50 with the dicing tape 61 attached is placed on the table 63 of the cutting device (not shown), the second scheduled division line 22 to be cut is detected. Based on the detection result, the cutting blade 64 of the cutting device (not shown) is positioned along the second division planned line 22. Then, after positioning the lower end of the cutting blade 64 so as to reach the middle of the dicing tape 61 in the thickness direction, the cutting blade 64 rotating at high speed and the bonded wafer 50 are relatively moved in the extending direction of the second divisional line 22. To do. As a result, the bonded wafer 50 is cut in a full cut, and the bonded wafer 50 is divided into individual stacked devices D along all the second scheduled division lines 22. In the laminated device D, the component part formed by dividing the second semiconductor device 20 from the second semiconductor wafer 20 becomes the second device chip 25.

以上のように、本実施の形態に係る積層デバイスの製造方法では、第１デバイスチップ接着ステップにおいて、図３の符号Ｒで示すように、第１デバイスチップ１５の側面に仮接着剤シート４１の粘着層が隆起しても、樹脂５２の被覆に影響を及ぼすことを回避することができる。これを詳述すると、本実施の形態では、樹脂被覆ステップを実施する前に、貼り合わせウェーハ５０からサポート基板４０と共に仮接着剤シート４１を除去している。従って、樹脂５２を被覆する際には、貼り合わせウェーハ５０に仮接着剤シート４１が存在しないので、仮接着剤シート４１の隆起によって被覆した樹脂５２の形態が変化することを防止することができる。これにより、仮接着剤シート４１の隆起によって、樹脂５２が部分的に凹んで空洞が形成されることを回避可能となる。この結果、電極接続ステップにおいて、かかる空洞に銅等の金属が充填されて不要な電極が形成されることを防止でき、且つ、積層デバイスＤの内部に空洞が形成されることを回避して信頼性を向上することができる。   As described above, in the manufacturing method of the laminated device according to the present embodiment, in the first device chip bonding step, the temporary adhesive sheet 41 is attached to the side surface of the first device chip 15 as indicated by the symbol R in FIG. Even if the adhesive layer is raised, it is possible to avoid affecting the coating of the resin 52. More specifically, in this embodiment, the temporary adhesive sheet 41 is removed together with the support substrate 40 from the bonded wafer 50 before the resin coating step. Therefore, since the temporary adhesive sheet 41 does not exist on the bonded wafer 50 when the resin 52 is coated, it is possible to prevent the shape of the coated resin 52 from changing due to the protrusion of the temporary adhesive sheet 41. . Accordingly, it is possible to avoid the resin 52 from being partially recessed and forming a cavity due to the protrusion of the temporary adhesive sheet 41. As a result, in the electrode connection step, it is possible to prevent the formation of unnecessary electrodes by filling the cavity with a metal such as copper, and to avoid the formation of a cavity inside the stacked device D and to reliably Can be improved.

なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。   In addition, this invention is not limited to the said embodiment, It can change and implement variously. In the above-described embodiment, the size, shape, and the like illustrated in the accompanying drawings are not limited to this, and can be appropriately changed within a range in which the effect of the present invention is exhibited. In addition, various modifications can be made without departing from the scope of the object of the present invention.

例えば、分割ステップは、上記のように、切削ブレード６４によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、貼り合わせウェーハ５０内に改質層を形成した後、ブレーキング装置を使用する割断等で貼り合わせウェーハ５０を個々の積層デバイスＤに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。   For example, the dividing step is not limited to the cutting with a full cut by the cutting blade 64 as described above. For example, full cutting by ablation processing with laser beam irradiation, cleaving using a braking device after half-cutting by cutting processing or ablation processing, after forming a modified layer in the bonded wafer 50, the braking device Alternatively, the bonded wafer 50 may be divided into individual laminated devices D by cleaving or the like. Here, ablation means that when the irradiation intensity of the laser beam exceeds a predetermined processing threshold, it is converted into electronic, thermal, photochemical and mechanical energy on the solid surface, resulting in neutral atoms, molecules, positive and negative Ions, radicals, clusters, electrons, and light are explosively emitted and the solid surface is etched.

また、上記貼り合わせウェーハ５０では、第１半導体ウェーハ１０と第２半導体ウェーハ２０との２枚のウェーハを貼り合わせたが、ウェーハの枚数を増加し、積層デバイスＤにおける半導体デバイスの積層数を増やしてもよい。   Further, in the bonded wafer 50, two wafers of the first semiconductor wafer 10 and the second semiconductor wafer 20 are bonded together, but the number of wafers is increased and the number of stacked semiconductor devices in the stacked device D is increased. May be.

また、貫通電極５８の形状や形成位置は、第１半導体デバイス１３の第１電極（不図示）と第２半導体デバイス２３の第２電極２４とが接続できる限りにおいて、種々の変更が可能である。例えば、図７Ｂの樹脂５１を、第１デバイスチップ１５の表面１５ａが露出するように形成し、図９の貫通電極５８における貫通孔５５内に延びる部分を省略した形状にしてもよい。更には、第１デバイスチップ１５を貫通するように貫通電極５８を形成してもよい。   In addition, the shape and position of the through electrode 58 can be variously changed as long as the first electrode (not shown) of the first semiconductor device 13 and the second electrode 24 of the second semiconductor device 23 can be connected. . For example, the resin 51 of FIG. 7B may be formed so that the surface 15a of the first device chip 15 is exposed, and a portion extending into the through hole 55 in the through electrode 58 of FIG. 9 may be omitted. Further, the through electrode 58 may be formed so as to penetrate the first device chip 15.

また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。   Moreover, in said embodiment, said each step may be implemented with a separate apparatus, and may be implemented with the same apparatus.

以上説明したように、本発明は、複数の半導体デバイスが積層された積層デバイスを形成する際に有用であり、不要な電極形成を回避でき、積層デバイスの信頼性を向上することができるという効果を有する。   As described above, the present invention is useful when forming a stacked device in which a plurality of semiconductor devices are stacked, and can prevent unnecessary electrode formation and improve the reliability of the stacked device. Have

１０ 第１半導体ウェーハ
１２ 第１分割予定ライン
１３ 第１半導体デバイス
１５ 第１デバイスチップ
２０ 第２半導体ウェーハ
２２ 第２分割予定ライン
２３ 第２半導体デバイス
２４ 第２電極
２５ 第２デバイスチップ
４０ サポート基板
４１ 仮接着剤シート
４４ 仮ウェーハ
５０ 貼り合わせウェーハ
５１ 樹脂
５８ 貫通電極
Ｄ 積層デバイス DESCRIPTION OF SYMBOLS 10 1st semiconductor wafer 12 1st division plan line 13 1st semiconductor device 15 1st device chip 20 2nd semiconductor wafer 22 2nd division plan line 23 2nd semiconductor device 24 2nd electrode 25 2nd device chip 40 Support substrate 41 Temporary adhesive sheet 44 Temporary wafer 50 Bonded wafer 51 Resin 58 Through electrode D Multilayer device

Claims (1)

表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、
該第１半導体ウェーハを該分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、
該第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、該第１デバイスチップを該第２半導体ウェーハの各該第２半導体デバイスに対応させた位置に位置付けて、第１デバイスチップの該表面側を仮接着剤を介して接着する第１デバイスチップ接着ステップと、
該第１デバイスチップ接着ステップを実施した後に、露呈する該第１デバイスチップの裏面を薄化する第１デバイスチップ薄化ステップと、
該第１デバイスチップ薄化ステップを実施した後に、該第１デバイスチップの該裏面側を該第２半導体ウェーハの該表面に対面させるとともに、該第１デバイスチップの該第１半導体デバイスと該第２半導体ウェーハの該第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後に、該貼り合わせウェーハの該第１デバイスチップの該表面から該サポート基板及び該仮接着剤を剥離するサポート基板剥離ステップと、
該サポート基板剥離ステップを実施した後に、該貼り合わせウェーハの隣接する該第１デバイスチップ間及び複数の該第１デバイスチップを全て覆うように樹脂を被覆し、次いで該樹脂表面を平坦化して、該貼り合わせウェーハを樹脂で被覆する樹脂被覆ステップと、
該樹脂被覆ステップを実施した後に、該第１半導体ウェーハの該第１デバイスチップに形成された電極と該第２半導体ウェーハの各該第２半導体デバイスに形成された電極とを接続する電極接続ステップと、
該電極接続ステップを実施した後、該貼り合わせウェーハを個々の積層デバイスへと分割する分割ステップと、
を備えたことを特徴とする積層デバイスの製造方法。 A first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of crossing scheduled lines set on the surface, and a plurality of crossing set on the surface A manufacturing method of a laminated device formed by laminating a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a division line,
A first semiconductor wafer dividing step of dividing the first semiconductor wafer into a plurality of first device chips along the planned dividing line;
After performing the first semiconductor wafer dividing step, the first device chip is positioned on the flat support substrate at a position corresponding to each second semiconductor device of the second semiconductor wafer, and the first device A first device chip bonding step for bonding the surface side of the chip via a temporary adhesive;
A first device chip thinning step for thinning the exposed back surface of the first device chip after performing the first device chip bonding step;
After performing the first device chip thinning step, the back surface side of the first device chip faces the surface of the second semiconductor wafer, and the first semiconductor device of the first device chip and the first device chip A bonded wafer forming step of forming a bonded wafer by bonding together the second semiconductor devices of two semiconductor wafers;
A support substrate peeling step of peeling the support substrate and the temporary adhesive from the surface of the first device chip of the bonded wafer after performing the bonded wafer forming step;
After performing the support substrate peeling step, a resin is coated so as to cover all of the first device chips between adjacent first device chips of the bonded wafer and a plurality of the first device chips, and then the resin surface is planarized, A resin coating step of coating the bonded wafer with resin;
After performing the resin coating step, an electrode connection step of connecting an electrode formed on the first device chip of the first semiconductor wafer and an electrode formed on each of the second semiconductor devices of the second semiconductor wafer. When,
A splitting step for splitting the bonded wafer into individual laminated devices after performing the electrode connecting step;
A method for manufacturing a laminated device, comprising:
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