JP6315103B2 - パワー半導体のパッケージ素子 - Google Patents

パワー半導体のパッケージ素子 Download PDF

Info

Publication number
JP6315103B2
JP6315103B2 JP2016558907A JP2016558907A JP6315103B2 JP 6315103 B2 JP6315103 B2 JP 6315103B2 JP 2016558907 A JP2016558907 A JP 2016558907A JP 2016558907 A JP2016558907 A JP 2016558907A JP 6315103 B2 JP6315103 B2 JP 6315103B2
Authority
JP
Japan
Prior art keywords
power semiconductor
package
resistance element
circuit board
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016558907A
Other languages
English (en)
Other versions
JPWO2016075985A1 (ja
Inventor
佐藤　朝彦
朝彦 佐藤
英秋 樫浦
英秋 樫浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2016075985A1 publication Critical patent/JPWO2016075985A1/ja
Application granted granted Critical
Publication of JP6315103B2 publication Critical patent/JP6315103B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、パワー半導体とパワー半導体の周辺回路とが１パッケージ内に収容されたパワー半導体のパッケージ素子に関する。
特許文献１には、インバータ回路を構成する回路基板とパワー半導体とが記載されている。パワー半導体は、回路基板の表面に実装されている。回路基板の裏面の全面には、ヒートシンクが装着されている。
また、特許文献１では、回路基板に電流検出用の抵抗素子が実装されている。電流検出用の抵抗素子は、パワー半導体に流れる電流を検出するための素子である。電流検出用の抵抗素子は、回路基板の裏面に実装されており、回路基板とヒートシンクとの間に配置されている。
特許第０５５７９２３４号明細書
しかしながら、特許文献１に示す構成では、パワー半導体で発生した熱は、回路基板を挟んでパワー半導体と対向するように配置された導体パターンを介してヒートシンクに伝導される。電流検出用の抵抗素子で発生した熱は、電流検出用の抵抗素子に近接するヒートシンクに伝導される。
このように、特許文献１に示す構成では、パワー半導体の放熱に作用する部分と、電流検出用の抵抗素子の放熱に作用する部分とが個別に存在する。したがって、全体の形状が大きくなってしまう。
この発明の目的は、パワー半導体と電流検出用の抵抗素子の放熱を効果的に行うことが可能な小型のパッケージ素子を提供することにある。
この発明におけるパワー半導体のパッケージ素子は、パワー半導体、電流検出用の抵抗素子、および、パッケージ樹脂を備える。電流検出用の抵抗素子は、パワー半導体の電流を検出するために設けられている。パッケージ樹脂は、パワー半導体および電流検出用の抵抗素子をモールドして１つのパッケージにしている。そして、抵抗素子は、パワー半導体および抵抗素子から発する熱を放射する放熱部材である。
この構成では、抵抗素子が放熱部材を兼ねているので、放熱効率を低下させることなく、小型のパッケージ素子を実現することができる。この際、抵抗素子とパワー半導体は、導体によって接続されているので、効果的な放熱が可能になる。
また、この発明におけるパワー半導体のパッケージ素子は次の構成であってもよい。パッケージ素子は、パワー半導体が電気的に接続される回路基板を備える。放熱部材は、パワー半導体を回路基板に実装する実装部材を兼ねている。
この構成では、放熱部材が実装部材も兼ねているので、構成要素を少なくでき、パッケージ素子をさらに小型にすることができる。また、抵抗素子（放熱部材）がパワー半導体に直接接触しているので、効果的な放熱が可能になる。
また、この発明におけるパワー半導体のパッケージ素子は次の構成であってもよい。回路基板におけるパワー半導体が配置される側の面と反対側の面に当接する放熱板を備える。
この構成では、放熱性能をさらに向上することができる。
また、この発明におけるパワー半導体のパッケージ素子では、放熱部材は、パッケージ樹脂から露出していることが好ましい。
この構成では、外部への放熱が向上し、放熱性能をさらに向上することができる。
また、この発明におけるパワー半導体のパッケージ素子では、パワー半導体および放熱部材は、パッケージ素子の外部接続用端子となるリードフレームに直接実装されていてもよい。
この構成では、リードフレームを介しての放熱を行うことができる。
また、この発明におけるパワー半導体のパッケージ素子では、放熱部材は、主板と、主板の両端に接続する脚部とを備える橋脚形状にすることができる。
この構成では、放熱性能を確保し、樹脂内での空隙の発生を抑制できる。これにより、放熱性能及び信頼性の高いパッケージ素子を実現できる。
この発明によれば、パワー半導体と電流検出用の抵抗素子の放熱を効果的に行うことが可能な小型のパッケージ素子を実現できる。
本発明の実施形態に係るパワー半導体のパッケージ素子の主要な回路構成を示す回路図である。 本発明の実施形態に係るパワー半導体のパッケージ素子が用いられる双方向型の昇降圧チョッパ回路の回路図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第２実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第３実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第５実施形態の構成を示す図である。 本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。
本発明の実施形態に係るパワー半導体のパッケージ素子について、図を参照して説明する。なお、以下の説明では、「パッケージ素子」は、「パワー半導体のパッケージ素子」を意味する。図１は本発明の実施形態に係るパワー半導体のパッケージ素子の主要な回路構成を示す回路図である。図１（Ａ）−図１（Ｄ）は、それぞれ異なる接続態様を示す。
図１（Ａ）に示すパッケージ素子は、パワー半導体３１１、電流検出用の抵抗素子５０を備える。パワー半導体３１１は、例えば、パワーＭＯＳＦＥＴ（電界効果トランジスタ）である。以下では、パワー半導体３１１がパワーＭＯＳＦＥＴである場合を示す。パワー半導体３１１のソースは、電流検出用の抵抗素子５０を介してグランドに接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１の電流を検出する。
図１（Ｂ）に示すパッケージ素子は、パワー半導体３１１，３１２、電流検出用の抵抗素子５０を備える。電流検出用の抵抗素子５０は、パワー半導体３１１のソースとパワー半導体３１２のソースとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１，３１２の電流を検出する。
図１（Ｃ）に示すパッケージ素子は、パワー半導体３１１，３１２、電流検出用の抵抗素子５０１，５０２を備える。電流検出用の抵抗素子５０１は、パワー半導体３１１のソースとグランドとの間に接続されている。電流検出用の抵抗素子５０２は、パワー半導体３１２のソースとグランドとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０１，５０２の端子間電圧を検出することによって、パワー半導体３１１，３１２の電流を検出する。
図１（Ｄ）に示すパッケージ素子は、パワー半導体３１１，３１２，３１３，３１４を備える。パワー半導体３１１，３１３は並列接続されている。パワー半導体３１２，３１４は並列接続されている。並列接続しているとは、２つのパワー半導体のソース同士が接続し、ドレイン同士が接続する接続態様を意味する。電流検出用の抵抗素子５０は、パワー半導体３１１，３１３のソースとパワー半導体３１２，３１４のソースとの間に接続されている。図示しない電流検出部は、電流検出用の抵抗素子５０の端子間電圧を検出することによって、パワー半導体３１１，３１２，３１３，３１４の電流を検出する。
このようなパワー半導体と電流検出用の抵抗素子は、具体的に、次に示すような電源回路に利用される。図２は、本発明の実施形態に係るパワー半導体のパッケージ素子が用いられる双方向型の昇降圧チョッパ回路の回路図である。
図２に示すように、昇降圧チョッパ回路は、端子Ｐ１１，Ｐ１２からなる第１入出力端子、および、端子Ｐ２１，Ｐ２２からなる第２入出力端子を備える。端子Ｐ１２と端子Ｐ２２は接続されている。
端子Ｐ１１と端子Ｐ１２との間には、コンデンサＣ１が接続されている。コンデンサＣ１には、ＦＥＴＱ１１，Ｑ１２の直列回路が並列に接続されている。これらＦＥＴＱ１１，Ｑ１２が上述のパワー半導体に相当する。さらに、ＦＥＴＱ１２のソースと端子Ｐ１２との間には、抵抗素子Ｒ１２が接続されている。
端子Ｐ２１と端子Ｐ２２との間には、コンデンサＣ２が接続されている。コンデンサＣ２には、ＦＥＴＱ２１，Ｑ２２の直列回路が並列に接続されている。これらＦＥＴＱ２１，Ｑ２２が上述のパワー半導体に相当する。さらに、ＦＥＴＱ２１のソースとＦＥＴＱ２２のドレインとの間には、抵抗素子Ｒ２１が接続されており、ＦＥＴＱ２２のソースと端子Ｐ１２との間には、抵抗素子Ｒ２２が接続されている。
ここで、上述の抵抗素子Ｒ１２，Ｒ２２が、図１（Ａ）における抵抗５０や図１（Ｃ）の抵抗５０１，５０２に相当する。また、抵抗素子Ｒ２１が、図１（Ｂ）や図１（Ｄ）の抵抗５０に相当する。
ＦＥＴＱ１１とＦＥＴＱ１２の接続点、ＦＥＴＱ２１とＦＥＴＱ２２との接続点は、インダクタＬ０で接続されている。より具体的には、ＦＥＴＱ２１のソースに接続する抵抗素子Ｒ２１と、ＦＥＴＱ２２のドレインとの接続点は、インダクタＬ０に接続されている。
ＦＥＴＱ１１，Ｑ１２は、制御回路ＣＣ１によってスイッチング制御されている。ＦＥＴＱ２１，Ｑ２２は、制御回路ＣＣ２によってスイッチング制御されている。
この構成によって、双方向型の昇降圧チョッパ回路が実現され、所望のＦＥＴ（パワー半導体）Ｑ１２，Ｑ２１，Ｑ２２の電流検出を、抵抗素子Ｒ１２，Ｒ２１，Ｒ２２で実現することができる。
なお、抵抗素子Ｒ１２，Ｒ２２，Ｒ２１はすべて設けられる必要はなく、回路動作上、電流検出が必要な箇所に適宜設けられていればよい。
このようなパワー半導体と電流検出用の抵抗素子を備えるパッケージ素子は、次に示す各態様の構造によって実現される。
（第１実施形態）
図３、図４は、本発明の実施形態に係るパワー半導体のパッケージ素子の第１実施形態の構成を示す図である。図３（Ａ）は、第１実施形態におけるパッケージ素子内の部品配置を示す回路基板の表面側の平面断面図である。図３（Ｂ）は、第１実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図３（Ｃ）は、第１実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。図４（Ａ）は、第１実施形態におけるパッケージ素子の表面図である。図４（Ｂ）は、第１実施形態におけるパッケージ素子の側面図である。図４（Ｃ）は、第１実施形態におけるパッケージ素子の裏面図である。なお、図３、図４では、構成を分かりやすくするために適宜導体パターンの図示を省略している。
パワー半導体のパッケージ素子１０は、回路基板２０、パワー半導体３１１，３１２、制御用ＩＣ３２、リードフレーム４０、電流検出用の抵抗素子５０（以下、単に「抵抗素子５０」）、および、パッケージ樹脂６０を備える。
パワー半導体３１１，３１２は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０は、絶縁性基板を備える。絶縁性基板の表面及び裏面には、所定の回路を形成する導体パターン２１，２２，２３が形成されている。導体パターン２１，２３は、回路基板２０の表面に形成されている。導体パターン２２は、回路基板２０の裏面に形成されている。導体パターン２１と導体パターン２２は、絶縁性基板を厚み方向に貫通する導電性ビア２０１によって接続されている。導電性ビア２０１は、図３（Ｃ）に示すように複数個備えることが好ましいが、１つであってよい。なお、導電性ビア２０１を複数個にすることによって、回路基板２０の表面の導体パターン２１と裏面側の導体パターン２２との間における導電性および熱伝導性を向上させることができる。
回路基板２０の表面側において、パワー半導体３１１，３１２は、それぞれ個別の導体パターン２１に実装されている。制御用ＩＣ３２は、導体パターン２３に実装されている。
回路基板２０の裏面側において、抵抗素子５０は、導体パターン２２に接続されている。これにより、抵抗素子５０は、パワー半導体３１１，３１２に接続される。例えば、図１（Ｂ）に示す回路、図１（Ｃ）に示す回路を構成することができる。また、図１（Ａ）に示す回路を２つ備える回路を構成することができる。
抵抗素子５０は、熱伝導率が高く、抵抗率の低い（導電率が高い）材料からなる。例えば、抵抗素子５０は、金属板である。なお、抵抗素子５０は、導電率が高くても、流れる電流量が大きいため、パワー半導体の電流を容易に検出することができる。抵抗素子５０は、主板５１および脚部５２を備える。主板５１は所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２は、主板５１の両端に配置されており、主体５１と一体に形成されている。脚部５２は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０は、橋脚形状である。
抵抗素子５０の脚部５２は、導体パターン２２に当接して接合されている。これにより、主体５１は、回路基板２０の裏面から離間している。
リードフレーム４０は、回路基板２０を平面視した所定の辺から外側に延びる形状で配置されている。リードフレーム４０は、パッケージ素子１０の仕様に応じた個数および形状によって形成されている。リードフレーム４０は導電率の高い金属によって形成されている。リードフレーム４０は、パッケージ素子１０の回路に基づいて、回路基板２０の所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。
パッケージ樹脂６０は、パワー半導体３１１，３１２、制御用ＩＣ３２、および抵抗素子５０が実装される回路基板２０の全体を覆うようにモールドしている（図４参照）。この際、パッケージ樹脂６０は、リードフレーム４０における回路基板２０側の端部を所定長で内包するように形成されている。パッケージ樹脂６０は、回路基板２０の表面および裏面を覆うように熱硬化性の樹脂を塗布して硬化させることによって形成されている。
ここで、図３（Ｂ）、図４（Ｂ）、図４（Ｃ）に示すように、パッケージ樹脂６０の裏面６０１には、抵抗素子５０の主体５１の一方面が露出している。
このような構成からなるパッケージ素子１０を駆動させると、パワー半導体３１１，３１２が発熱する。また、抵抗素子５０も流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０の主体５１がパッケージ樹脂６０の裏面６０１から外部に露出していることにより、抵抗素子５０で発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０は放熱される。
また、抵抗素子５０は、導体パターン２２、導電性ビア２０１、導体パターン２１を介してパワー半導体３１１，３１２に接続している。したがって、パワー半導体３１１，３１２で発した熱は、導体パターン２１、導電性ビア２０１、導体パターン２２を介して抵抗素子５０に伝導される。そして、この伝導された熱は、この露出部から外部に放射される。これにより、パワー半導体３１１，３１２も放熱される。
このように、抵抗素子５０は、パワー半導体３１１，３１２の電流検出用の抵抗素子として機能するとともに、パワー半導体３１１，３１２の放熱部材および抵抗素子５０自身の放熱部材としても機能する。
したがって、本実施形態の構成を用いることによって、放熱部材を別途設けることなく、パワー半導体３１１，３１２および抵抗素子５０を放熱することができる。これにより、放熱効率が高く小型のパッケージ素子１０を実現することができる。
さらに、図３（Ｂ）、図３（Ｃ）に示すように、パワー半導体３１１，３１２と抵抗素子５０は、平面視して重なっている。これにより、パワー半導体３１１，３１２と、放熱部材である抵抗素子５０の配置面積を小さくできる。したがって、パッケージ素子１０をさらに小型化することができる。また、このように、パワー半導体３１１，３１２と抵抗素子５０が平面視して重なっていることによって、パワー半導体３１１，３１２と抵抗素子５０との熱伝導の距離を短くでき、さらに放熱効率を向上させることができる。
なお、抵抗素子５０は、単純な平板でもよいが、橋脚形状にすることで、次の作用効果が得られる。抵抗素子５０を橋脚形状とすることによって、主体５１と回路基板２０との間に所定の高さの空間を設けることができる。パッケージ樹脂を充填する際、この空間が開いている方向に樹脂を流し込むことによって、塗布された流動性を有する樹脂（硬化前の樹脂）がこの空間に充填され易い。したがって、硬化後にパッケージ樹脂６０内に空隙ができることを抑制できる。これにより、信頼性の高いパッケージ樹脂６０を形成することができる。
（第２実施形態）
図５は、本発明の実施形態に係るパワー半導体のパッケージ素子の第２実施形態の構成を示す図である。図５（Ａ）は、第２実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図５（Ｂ）は、第２実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。図５（Ｃ）は、第２実施形態におけるパッケージ素子の裏面図である。なお、第２実施形態では、第１実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。
第２実施形態に係るパワー半導体のパッケージ素子１０Ａは、回路基板２０、パワー半導体３１１、制御用ＩＣ３２、リードフレーム４０、電流検出用の抵抗素子５０Ａ、および、パッケージ樹脂６０を備える。
導体パターン２３は、回路基板２０の表面に形成されている。導体パターン２１，２２は、回路基板２０の裏面に形成されている。
回路基板２０の表面側において、制御用ＩＣ３２は、導体パターン２３に実装されている。回路基板２０の表面側の所定の導体パターンは、導電性ワイヤ４１，４２を介して、リードフレーム４０に接続されている。
回路基板２０の裏面側において、パワー半導体３１１は、導体パターン２１に実装されている。抵抗素子５０Ａは、導体パターン２２に接続されるとともに、パワー半導体３１１に接続されている。これにより、例えば、図１（Ａ）に示す回路を構成することができる。
抵抗素子５０Ａは、主板５１Ａおよび脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’を備える。主板５１Ａは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ａ１，５２Ａ１’は、主板５１Ａを平面視した第１端辺に配置されている。脚部５２Ａ１，５２Ａ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ａ２，５２Ａ２’は、主板５１Ａを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ａ２，５２Ａ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ａ１，５２Ａ２の配置位置は同じであり、脚部５２Ａ１’，５２Ａ２’の配置位置は同じである。
脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’は、主体５１Ａと一体に形成されている。脚部５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ａは、橋脚形状である。
脚部５２Ａ１は、導体パターン２２に当接して接合されている。また、脚部５２Ａ１’，５２Ａ２’は、回路基板２０の裏面に形成された導体パターン（図示せず）に当接して接合されている。
脚部５２Ａ２は、パワー半導体３１１の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ａが橋脚形状であるので、主に脚部５２Ａ２の弾性によって、脚部５２Ａ２には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ａ２は、パワー半導体３１１の表面に確実に当接し、脚部５２Ａ２とパワー半導体３１１は電気的に導通する。また、脚部５２Ａ２によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ａでパワー半導体３１１を回路基板２０にクリップボンディングしている。
パッケージ樹脂６０は、パワー半導体３１１、制御用ＩＣ３２、および抵抗素子５０Ａが実装される回路基板２０の全体を覆うようにモールドしている（図５（Ａ）参照）。 この際、図５（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、抵抗素子５０Ａの主体５１Ａの一方面が露出している。
このような構成からなるパッケージ素子１０を駆動させると、パワー半導体３１１が発熱する。また、抵抗素子５０Ａも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ａの主体５１Ａがパッケージ樹脂６０の裏面６０１から外部に露出していることにより、抵抗素子５０Ａで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ａは放熱される。
また、抵抗素子５０Ａは、脚部５２Ａ２によってパワー半導体３１１に直接当接している。したがって、パワー半導体３１１で発した熱は、直接に抵抗素子５０Ａに伝導される。そして、この伝導された熱は、この露出部から外部に放射される。これにより、パワー半導体３１１も放熱される。
このように、抵抗素子５０Ａは、パワー半導体３１１の電流検出用の抵抗素子として機能するとともに、パワー半導体３１１および抵抗素子５０Ａ自身の放熱部材としても機能する。
したがって、本実施形態の構成を用いることによって、放熱部材を別途設けることなく、パワー半導体３１１および抵抗素子５０Ａを放熱することができる。これにより、放熱効率が高く小型のパッケージ素子１０を実現することができる。
また、抵抗素子５０Ａは、パワー半導体３１１を回路基板２０に実装する実装用部材としても機能する。したがって、別途パワー半導体３１１の実装用部材を設けなくてもよい。これにより、パッケージ素子１０Ａの構成要素を低減し、より小型化が可能になる。また、パワー半導体３１１の実装状態の信頼性を向上させることができる。
さらに、図５（Ｂ）に示すように、パワー半導体３１１と抵抗素子５０Ａは、平面視して重なっている。これにより、パワー半導体３１１と、放熱部材である抵抗素子５０Ａの配置面積を小さくできる。したがって、パッケージ素子１０Ａをさらに小型化することができる。また、パワー半導体３１１と抵抗素子５０Ａが平面視して重なっていることによって、パワー半導体３１１と抵抗素子５０Ａとの熱伝導の距離を短くでき、さらに放熱効率を向上させることができる。
なお、抵抗素子５０Ａは、主板５１Ａにおける脚部５２Ａ１，５２Ａ２に接続する第１の部分と、脚部５２Ａ１’，５２Ａ２’に接続する第２の部分との間に幅の狭い中継部を有する。この部分は、第１、第２の部分と同じ幅であってもよい。ただし、抵抗素子５０Ａに示すように、中継部の幅を狭くすることによって、当該中継部に電流検出用の抵抗としての機能を持たせる構成とすることができる。
（第３実施形態）
図６は、本発明の実施形態に係るパワー半導体のパッケージ素子の第３実施形態の構成を示す図である。図６（Ａ）は、第３実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図６（Ｂ）は、第３実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第３実施形態では、第２実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。
第３実施形態に係るパッケージ素子１０Ｂは、第２実施形態に係るパッケージ素子１０Ａに対して、パワー半導体３１２が追加された点で異なる。また、パワー半導体３１２の追加によって、抵抗素子５０Ｂの形状が抵抗素子５０Ａと異なる。
パワー半導体３１２は、パワー半導体３１１とともに、回路基板２０の裏面側に実装されている。パワー半導体３１１は、回路基板２０の裏面の導体パターン２１１に実装されている。パワー半導体３１２は、回路基板２０の裏面の導体パターン２１２に実装されている。
抵抗素子５０Ｂは、主板５１Ｂおよび脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’を備える。主板５１Ｂは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｂ１，５２Ｂ１’は、主板５１Ｂを平面視した第１端辺に配置されている。脚部５２Ｂ１，５２Ｂ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ｂ２，５２Ｂ２’は、主板５１Ｂを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｂ２，５２Ｂ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｂ１，５２Ｂ２の配置位置は同じであり、脚部５２Ｂ１’，５２Ｂ２’の配置位置は同じである。
脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’は、主体５１Ｂと一体に形成されている。脚部５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｂは、橋脚形状である。
脚部５２Ｂ１’，５２Ｂ２’は、回路基板２０の裏面に形成された導体パターン（図示せず）に当接して接合されている。
脚部５２Ｂ１は、パワー半導体３１１の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｂが橋脚形状であるので、主に脚部５２Ｂ１の弾性によって、脚部５２Ｂ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｂ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｂ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｂ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｂでパワー半導体３１１を回路基板２０にクリップボンディングしている。
脚部５２Ｂ２は、パワー半導体３１２の表面（回路基板２０に実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｂが橋脚形状であるので、主に脚部５２Ｂ２の弾性によって、脚部５２Ｂ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｂ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｂ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｂ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｂでパワー半導体３１２を回路基板２０にクリップボンディングしている。
このような構成を用いることによって、例えば、図１（Ｂ）、図１（Ｃ）に示す回路を構成することができる。そして、このような構成を用いることによって、第２実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｂを実現することができる。
（第４実施形態）
図７は、本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。図７（Ａ）は、第４実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図７（Ｂ）は、第４実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第４実施形態では、第１実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。
パワー半導体のパッケージ素子１０Ｃは、回路基板２０Ｃ、パワー半導体３１１，３１２、制御用ＩＣ３２、リードフレーム４０，４０Ｃ、電流検出用の抵抗素子５０Ｃ、および、パッケージ樹脂６０を備える。
パワー半導体３１１，３１２は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０Ｃは、絶縁性基板を備える。絶縁性基板の表面には、所定の回路を形成する導体パターン２４が形成されている。制御用ＩＣ３２は、回路基板２０Ｃの表面に形成された導体パターン（図示せず）に実装されている。回路基板２０Ｃの裏面には金属板７０が当接している。この金属板７０が本発明の第２放熱部材に相当する。したがって、金属板７０は、熱伝導率の高い材料であればよい。
リードフレーム４０，４０Ｃは、パッケージ素子１０Ｃの仕様に応じた個数および形状によって形成されている。リードフレーム４０，４０Ｃは導電率の高い金属によって形成されている。
リードフレーム４０は、パッケージ素子１０Ｃの回路に基づいて、回路基板２０Ｃの所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。
リードフレーム４０Ｃは、リードフレーム４０よりも幅広の形状である。リードフレーム４０Ｃの端部は、パワー半導体３１１，３１２が実装可能な面積で形成されている。リードフレーム４０Ｃは、回路基板２０Ｃの表面の導体パターン２４にはんだによって接続されている。
パワー半導体３１１，３１２は、それぞれ別のリードフレーム４０Ｃに実装されている。
抵抗素子５０Ｃは、パワー半導体３１１，３１２、リードフレーム４０に接続されている。これにより、例えば、図１（Ｂ）に示す回路、図１（Ｃ）に示す回路を構成することができる。また、図１（Ａ）に示す回路を２つ備える回路を構成することができる。
抵抗素子５０Ｃは、主板５１Ｃおよび脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’を備える。主板５１Ｃは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｃ１，５２Ｃ１’は、主板５１Ｃを平面視した第１端辺に配置されている。脚部５２Ｃ１，５２Ｃ１’は、第１端辺に沿って間隔を置いて配置されている。脚部５２Ｃ２，５２Ｃ２’は、主板５１Ｃを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｃ２，５２Ｃ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｃ１，５２Ｃ２の配置位置は同じであり、脚部５２Ｃ１’，５２Ｃ２’の配置位置は同じである。
脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’は、主体５１Ｃと一体に形成されている。脚部５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｃは、橋脚形状である。
脚部５２Ｃ１’，５２Ｃ２’は、それぞれ別のリードフレーム４０に当接して接合されている。
脚部５２Ｃ１は、パワー半導体３１１の表面（リードフレーム４０Ｃに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｃが橋脚形状であるので、主に脚部５２Ｃ１の弾性によって、脚部５２Ｃ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｃ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｃ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｃ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｃでパワー半導体３１１をリードフレーム４０Ｃにクリップボンディングしている。
脚部５２Ｃ２は、パワー半導体３１２の表面（リードフレーム４０Ｃに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｃが橋脚形状であるので、主に脚部５２Ｃ２の弾性によって、脚部５２Ｃ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｃ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｃ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｃ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｃでパワー半導体３１２をリードフレーム４０Ｃにクリップボンディングしている。
パッケージ樹脂６０は、パワー半導体３１１，３１２、制御用ＩＣ３２、および抵抗素子５０Ｃ、回路基板２０Ｃの全体を覆うようにモールドしている（図６参照）。この際、パッケージ樹脂６０は、リードフレーム４０，４０Ｃにおける回路基板２０Ｃ側の端部を所定長で内包するように形成されている。
ここで、図７（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、金属板７０の一方面が露出している。また、パッケージ樹脂６０の表面には、抵抗素子５０Ｃの主板５１Ｃの一方面が露出している。
このような構成からなるパッケージ素子１０Ｃを駆動させると、パワー半導体３１１，３１２が発熱する。また、抵抗素子５０Ｃも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ｃの主体５１Ｃがパッケージ樹脂６０の表面６０２から外部に露出していることにより、抵抗素子５０Ｃで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ｃは放熱される。
また、抵抗素子５０Ｃは、パワー半導体３１１，３１２に接触している。したがって、パワー半導体３１１，３１２で発した熱は、抵抗素子５０Ｃに伝導され、抵抗素子５０Ｃの露出部から外部に放射される。これにより、パワー半導体３１１，３１２も放熱される。
さらに、パワー半導体３１１，３１２で発生した熱は、リードフレーム４０Ｃ、導体パターン２４、回路基板２０Ｃを介して金属板７０に伝導される。金属板７０に伝導された熱は、金属板７０がパッケージ樹脂６０の裏面６０１から露出する部分から外部に放射される。このように、パワー半導体３１１，３１２は、この金属板７０を介する伝導経路によっても放熱される。
また、さらに、パワー半導体３１１，３１２は、外部接続用端子であるリードフレーム４０Ｃに直接実装されている。したがって、パワー半導体３１１，３１２で発生した熱は、リードフレーム４０Ｃを介して外部へ放射される。この際、リードフレーム４０Ｃは、他のリードフレーム４０よりも幅が広いので、より効果的に放熱することができる。
以上のように、本実施形態の構成を用いることによって、上述の各実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｃを実現することができる。
（第５実施形態）
図８は、本発明の実施形態に係るパワー半導体のパッケージ素子の第５実施形態の構成を示す図である。図８（Ａ）は、第５実施形態におけるパッケージ素子内の第１の部品配置を示す側面断面図である。図８（Ｂ）は、第５実施形態におけるパッケージ素子内の第２の部品配置を示す側面断面図である。
図８（Ａ）に示すように、パッケージ素子１０Ｄは、第４実施形態に係るパッケージ素子１０Ｃに絶縁シート８０を追加した構成である。絶縁シート８０は、熱伝導性が高い。絶縁シート８０は、抵抗素子５０Ｃの主体５１Ｃがパッケージ樹脂６０の表面６０２から露出する部分を覆っている。
図８（Ｂ）に示すように、パッケージ素子１０Ｄ’は、第４の実施形態に係るパッケージ素子１０Ｃに対して、パッケージ樹脂６０Ｄの形状が異なる。パッケージ樹脂６０Ｄは、抵抗素子５０Ｃの全体を内包する形状からなる。この際。主体５１Ｄにおけるパッケージ樹脂６０Ｄの表面６０２側の膜厚は、できる限り薄いことが好ましい。
本実施形態に示すいずれかの構成を用いることによって、抵抗素子５０Ｃと外部回路との短絡を防止することができる。
（第６実施形態）
図９は、本発明の実施形態に係るパワー半導体のパッケージ素子の第４実施形態の構成を示す図である。図９（Ａ）は、第６実施形態におけるパッケージ素子内の部品配置を示す側面断面図である。図９（Ｂ）は、第６実施形態におけるパッケージ素子内の部品配置を示す回路基板の裏面側の平面断面図である。なお、第６実施形態では、第４実施形態と基本的な構成および材料が同じものに関しては、同じ記号を付して、適宜説明は省略する。
パワー半導体のパッケージ素子１０Ｅは、回路基板２０Ｃ、パワー半導体３１１，３１２，３１３，３１４、リードフレーム４０，４０Ｅ、電流検出用の抵抗素子５０Ｅ、および、パッケージ樹脂６０を備える。なお、制御用ＩＣは、回路基板２０に実装されていてもよい。
パワー半導体３１１，３１２，３１３，３１４は、例えば、パワーＭＯＳＦＥＴであり、ベアチップの形態である。回路基板２０Ｃは、絶縁性基板を備える。絶縁性基板の表面には、所定の回路を形成する導体パターン２４が形成されている。回路基板２０Ｃの裏面には金属板７０が当接している。この金属板７０が本発明の第２放熱部材に相当する。したがって、金属板７０は、熱伝導率の高い材料であればよい。
リードフレーム４０，４０Ｅは、パッケージ素子１０Ｅの仕様に応じた個数および形状によって形成されている。リードフレーム４０，４０Ｅは導電率の高い金属によって形成されている。
リードフレーム４０は、パッケージ素子１０Ｅの回路に基づいて、回路基板２０Ｅの所定の導体パターンに対して、導電性ワイヤ４１、または、はんだ（図示せず）によって接続されている。
リードフレーム４０Ｅは、リードフレーム４０よりも幅広の形状である。リードフレーム４０Ｅの端部は、パワー半導体３１１，３１３の２つ、またはパワー半導体３１２，３１４の２つが実装可能な面積で形成されている。リードフレーム４０Ｅは、回路基板２０Ｃの表面の導体パターン２４にはんだによって接続されている。
パワー半導体３１１，３１３は、第１のリードフレーム４０Ｅに実装されている。パワー半導体３１２，３１４は、第２のリードフレーム４０Ｅに実装されている。
抵抗素子５０Ｅは、パワー半導体３１１，３１２，３１３，３１４、リードフレーム４０に接続されている。これにより、例えば、図１（Ｄ）に示す回路を構成することができる。
抵抗素子５０Ｅは、主板５１Ｅおよび脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’を備える。主板５１Ｅは所定の面積（放熱効率に基づいて決定された面積）を有する平板である。脚部５２Ｅ１，５２Ｅ３，５２Ｅ１’は、主板５１Ｅを平面視した第１端辺に配置されている。脚部５２Ｅ１，５２Ｅ３，５２Ｅ１’は、第１端辺に沿って間隔を置いて配置されている。
脚部５２Ｅ２，５２Ｅ４，５２Ｅ２’は、主板５１Ｅを平面視した第２端辺（第１端辺と対向する辺）に配置されている。脚部５２Ｅ２，５２Ｅ４，５２Ｅ２’は、第２端辺に沿って間隔を置いて配置されている。第１、第２端辺に沿った方向における脚部５２Ｅ１，５２Ｅ２の配置位置は同じであり、脚部５２Ｅ３，５２Ｅ４の配置位置は同じであり、脚部５２Ｅ１’，５２Ｅ２’の配置位置は同じである。
脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’は、主体５１Ｅと一体に形成されている。脚部５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’は、平板を湾曲または屈曲させた形状である。これにより、抵抗素子５０Ｅは、橋脚形状である。
脚部５２Ｅ１’，５２Ｅ２’は、それぞれ別のリードフレーム４０に当接して接合されている。
脚部５２Ｅ１は、パワー半導体３１１の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ１の弾性によって、脚部５２Ｅ１には、パワー半導体３１１の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ１は、パワー半導体３１１の表面に確実に当接し、脚部５２Ｅ１とパワー半導体３１１は電気的に導通する。また、脚部５２Ｅ１によってパワー半導体３１１を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１１をリードフレーム４０Ｅクリップボンディングしている。
脚部５２Ｅ２は、パワー半導体３１２の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ２の弾性によって、脚部５２Ｅ２には、パワー半導体３１２の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ２は、パワー半導体３１２の表面に確実に当接し、脚部５２Ｅ２とパワー半導体３１２は電気的に導通する。また、脚部５２Ｅ２によってパワー半導体３１２を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１２をリードフレーム４０Ｅにクリップボンディングしている。
脚部５２Ｅ３は、パワー半導体３１３の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ３の弾性によって、脚部５２Ｅ３には、パワー半導体３１３の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ３は、パワー半導体３１３の表面に確実に当接し、脚部５２Ｅ３とパワー半導体３１３は電気的に導通する。また、脚部５２Ｅ３によってパワー半導体３１３を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１３をリードフレーム４０Ｅクリップボンディングしている。
脚部５２Ｅ４は、パワー半導体３１４の表面（リードフレーム４０Ｅに実装されている面と反対側の面）に当接している。ここで、抵抗素子５０Ｅが橋脚形状であるので、主に脚部５２Ｅ４の弾性によって、脚部５２Ｅ４には、パワー半導体３１４の表面を押し込む方向に付勢力が発生する。これにより、脚部５２Ｅ４は、パワー半導体３１４の表面に確実に当接し、脚部５２Ｅ４とパワー半導体３１４は電気的に導通する。また、脚部５２Ｅ４によってパワー半導体３１４を保持することができる。すなわち、この構成を用いることによって、抵抗素子５０Ｅでパワー半導体３１４をリードフレーム４０Ｅクリップボンディングしている。
パッケージ樹脂６０は、パワー半導体３１１，３１２，３１３，３１４、および抵抗素子５０Ｅ、回路基板２０Ｃの全体を覆うようにモールドしている（図９参照）。この際、パッケージ樹脂６０は、リードフレーム４０，４０Ｅにおける回路基板２０Ｅ側の端部を所定長で内包するように形成されている。
ここで、図９（Ａ）に示すように、パッケージ樹脂６０の裏面６０１には、金属板７０の一方面が露出している。また、パッケージ樹脂６０の表面には、抵抗素子５０Ｅの主板５１Ｅの一方面が露出している。
このような構成からなるパッケージ素子１０Ｅを駆動させると、パワー半導体３１１，３１２，３１３，３１４が発熱する。また、抵抗素子５０Ｅも流れる電流と自身の抵抗によって発熱する。ここで、上述のように、抵抗素子５０Ｅの主体５１Ｅがパッケージ樹脂６０の表面６０２から外部に露出していることにより、抵抗素子５０Ｅで発した熱は、この露出部から外部に放射される。これにより、抵抗素子５０Ｅは放熱される。
また、抵抗素子５０Ｅは、パワー半導体３１１，３１２，３１３，３１４に接触している。したがって、パワー半導体３１１，３１２，３１３，３１４で発した熱は、抵抗素子５０Ｅに伝導され、抵抗素子５０Ｅの露出部から外部に放射される。これにより、パワー半導体３１１，３１２，３１３，３１４も放熱される。
さらに、パワー半導体３１１，３１２，３１３，３１４で発生した熱は、リードフレーム４０Ｅ、導体パターン２４、回路基板２０Ｃを介して金属板７０に伝導される。金属板７０に伝導された熱は、金属板７０がパッケージ樹脂６０の裏面６０１から露出する部分から外部に放射される。このように、パワー半導体３１１，３１２，３１３，３１４は、この金属板７０を介する伝導経路によっても放熱される。
また、さらに、パワー半導体３１１，３１２，３１３，３１４は、外部接続用端子であるリードフレーム４０Ｅに直接実装されている。したがって、パワー半導体３１１，３１２，３１３，３１４で発生した熱は、リードフレーム４０Ｅを介して外部へ放射される。この際、リードフレーム４０Ｅは、他のリードフレーム４０よりも幅が広いので、より効果的に放熱することができる。
以上のように、本実施形態の構成を用いることによって、上述の各実施形態と同様に、放熱性能および信頼性が高く、小型のパッケージ素子１０Ｅを実現することができる。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ：パッケージ素子
２０，２０Ｃ，２０Ｅ：回路基板
２１，２２，２３，２４：導体パターン
３２：制御用ＩＣ
４０，４０Ｃ，４０Ｅ：リードフレーム
４１，４２：導電性ワイヤ
５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｅ：抵抗素子
５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ：主体
５２，５２Ａ１，５２Ａ２，５２Ａ１’，５２Ａ２’，５２Ｂ１，５２Ｂ２，５２Ｂ１’，５２Ｂ２’，５２Ｃ１，５２Ｃ２，５２Ｃ１’，５２Ｃ２’，５２Ｅ１，５２Ｅ２，５２Ｅ３，５２Ｅ４，５２Ｅ１’，５２Ｅ２’：脚部
６０，６０Ｄ：パッケージ樹脂
７０：金属板
８０：絶縁シート
２０１：導電性ビア
２１１，２１２：導体パターン
３１１，３１２，３１３，３１４：パワー半導体
５０１，５０２：抵抗素子
６０１：裏面
６０２：表面

Claims (5)

  1. パワー半導体と、
    前記パワー半導体の電流を検出するために設けられた電流検出用の抵抗素子と、
    前記パワー半導体および前記電流検出用の抵抗素子をモールドして１つのパッケージとするパッケージ樹脂と、を備え、
    前記抵抗素子は、前記パワー半導体および前記抵抗素子から発する熱を放射する放熱部材であり、
    前記放熱部材は、前記パッケージ樹脂から露出している、
    パワー半導体のパッケージ素子。
  2. 前記パワー半導体が電気的に接続される回路基板を備え、
    前記放熱部材は、
    前記パワー半導体を前記回路基板に実装する実装部材を兼ねている、
    請求項１に記載のパワー半導体のパッケージ素子。
  3. 前記回路基板における前記パワー半導体が配置される側の面と反対側の面に当接する放熱板を備える、
    請求項２に記載のパワー半導体のパッケージ素子。
  4. 前記パワー半導体および前記放熱部材は、
    パッケージ素子の外部接続用端子となるリードフレームに直接実装されている、
    請求項１乃至請求項３のいずれかに記載のパワー半導体のパッケージ素子。
  5. 前記放熱部材は、
    主板と、前記主板の両端に接続する脚部とを備える橋脚形状である、
    請求項１乃至請求項４のいずれかに記載のパワー半導体のパッケージ素子。
JP2016558907A 2014-11-13 2015-08-28 パワー半導体のパッケージ素子 Active JP6315103B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014230784 2014-11-13
JP2014230784 2014-11-13
PCT/JP2015/074327 WO2016075985A1 (ja) 2014-11-13 2015-08-28 パワー半導体のパッケージ素子

Publications (2)

Publication Number Publication Date
JPWO2016075985A1 JPWO2016075985A1 (ja) 2017-08-31
JP6315103B2 true JP6315103B2 (ja) 2018-04-25

Family

ID=55954080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016558907A Active JP6315103B2 (ja) 2014-11-13 2015-08-28 パワー半導体のパッケージ素子

Country Status (2)

Country Link
JP (1) JP6315103B2 (ja)
WO (1) WO2016075985A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6645396B2 (ja) * 2016-10-07 2020-02-14 株式会社デンソー 半導体装置
JP7276070B2 (ja) * 2019-10-21 2023-05-18 株式会社デンソー 半導体モジュール

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180267A (ja) * 2005-12-28 2007-07-12 Sanyo Electric Co Ltd 混成集積回路装置
JP2007218448A (ja) * 2006-02-14 2007-08-30 Matsushita Electric Ind Co Ltd 空気調和機の制御装置
JP5029170B2 (ja) * 2007-06-27 2012-09-19 ダイキン工業株式会社 電子回路装置

Also Published As

Publication number Publication date
WO2016075985A1 (ja) 2016-05-19
JPWO2016075985A1 (ja) 2017-08-31

Similar Documents

Publication Publication Date Title
JP5967071B2 (ja) 電子制御装置、および、これを用いた電動パワーステアリング装置
US8817475B2 (en) System with shared heatsink
JP4985810B2 (ja) 半導体装置
JP2014199829A (ja) 半導体モジュール及びそれを搭載したインバータ
JP2010129877A (ja) 電子部品モジュール
US10820406B2 (en) Circuit structure and electrical junction box
WO2017183385A1 (ja) 電源モジュール
JP6020379B2 (ja) 半導体装置
JP2017060256A (ja) 回路構成体および電気接続箱
US10321554B2 (en) Electronic control unit
JP6315103B2 (ja) パワー半導体のパッケージ素子
JP6780792B2 (ja) 回路構成体及び電気接続箱
JP2005142189A (ja) 半導体装置
JP2008211043A (ja) 電子機器
JP2011191071A (ja) 湿度センサ
JP6515678B2 (ja) コンバータ搭載基板
WO2020080248A1 (ja) 回路構造体及び電気接続箱
JP6600743B2 (ja) 高伝導性放熱パッドを用いたプリント回路基板の放熱システム
JP2014170834A (ja) パワー半導体の放熱構造およびこれを用いたオーディオ装置
JP2016152234A (ja) 電子モジュール
JP6060053B2 (ja) パワー半導体装置
JP6676212B2 (ja) 電子モジュール及び電源装置
US20230011922A1 (en) Circuit board module
JP2018142590A (ja) 電源装置、及びこれを備えたスイッチングハブ
NL2018489A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180312

R150 Certificate of patent or registration of utility model

Ref document number: 6315103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150