JP6311241B2

JP6311241B2 - 静電容量型トランスデューサのためのプリアンプ回路

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Description

本発明は静電容量型トランスデューサのためのプリアンプ回路に関する。具体的には、チャージポンプ回路から高電圧を印加された静電容量型トランスデューサに用いるためのプリアンプ回路に関する。

図１は、ＭＥＭＳ技術により製造された静電容量型の音響トランスデューサ（ＭＥＭＳマイクロフォン）に用いられる一般的なプリアンプ回路１１の構成を示す図である。静電容量型の音響トランスデューサ１２においては、よく知られているように、音圧により変形するダイアフラム（可動電極）と固定電極とが対向していて、両者によって可変コンデンサが構成されている。そして、音響トランスデューサに音響振動が入射すると、音圧によってダイアフラムと固定電極の間のキャパシタンスが変化し、音響振動がキャパシタンスの変化に変換される。音響トランスデューサ１２により検知された音響振動（すなわち、キャパシタンスの変化）を電気信号として出力できるようにするため、音響トランスデューサ１２の一方の電極（通常は、ダイアフラム）には、高圧のバイアス電圧Ｖｂが印加される。音響トランスデューサ１２の一方の電極は、バイアス端子１３に接続されており、このバイアス端子１３にはチャージポンプ回路１５からバイアス電圧Ｖｂが付与されている。音響トランスデューサ１２の他方の電極（通常は、固定電極）は、グランド電位のグランド端子１４に接続されている。

チャージポンプ回路１５の出力は、バイアス端子１３に接続されている。チャージポンプ回路１５は、プリアンプ回路１１の電源（以下、主電源という）の出力電圧Ｖddを昇圧させ、電源電圧Ｖddに比べて高電圧のバイアス電圧Ｖｂを発生させており、そのバイアス電圧Ｖｂをバイアス端子１３に付与している。よって、音響トランスデューサ１２の一方の電極には、チャージポンプ回路１５から出力されたバイアス電圧Ｖｂが加えられている。

プリアンプ回路１１は、バイアス端子１３から出力される音響トランスデューサ１２の電気信号を増幅して出力するものであり、ハイパスフィルタ１６とアンプ１９からなる。ハイパスフィルタ１６は、コンデンサ１７と抵抗１８をτ形に接続したものであり、コンデンサ１７の第１の端子はバイアス端子１３に接続され、コンデンサ１７の第２の端子はアンプ１９の入力端子に接続されている。抵抗１８の第１の端子は、コンデンサ１７の第２の端子に接続され、抵抗１８の第２の端子は、電圧がＶrに保たれた電圧端子２０に接続されている。電圧端子２０とグランドとの間には、電圧Ｖrの電圧源２１が接続されている。この電圧Ｖrは、アンプ１９の入力端子にバイアス電圧Ｖｒを付与するものである。しかして、このプリアンプ回路１１によれば、バイアス端子１３から出力された信号のうち、低い周波数成分の信号がハイパスフィルタ１６によりフィルタリングされ、バイアス端子１３から出力された高い周波数成分の信号だけがアンプ１９で増幅されて出力される。

図１のようなプリアンプ回路１１において、主電源がオフからオンになって主電源の出力電圧Ｖddが波形Ｓ１のように０ボルトから駆動時電圧Ｖddmまで変化した場合、チャージポンプ回路１５からプリアンプ回路１１に加わるバイアス電圧Ｖｂも急速に立ち上がり、波形Ｓ２のように０ボルトから動作時出力電圧Ｖbmまで変化する。しかし、ハイパスフィルタ１６の抵抗１８の値が小さい場合には、低い周波数成分の信号は抵抗１８を通って速やかにグランド側へ逃げ、高い周波数成分の信号だけがハイパスフィルタ１６を通過してアンプ１９に入力される。そのため、図１の波形Ｓ２のようにステップ状に変化する入力電圧波形は、高い周波数成分を含むエッジ部分（信号Ｓ２の立ち上がり部分）のみがハイパスフィルタ１６を通過し、アンプ１９の入力端子には波形Ｓ３のようなトリガ状の電圧が加わる。すなわち、アンプ１９への入力電圧は、主電源オン時には急速に大きくなるが、すぐに元の電圧に戻り、プリアンプ回路１１から出力される電圧の波形Ｓoutも主電源オン時には急速に電圧が高くなるがすぐに安定する。

ところが、実際には、図１のようなプリアンプ回路１１では、ハイパスフィルタ１６に用いる抵抗１８として、抵抗値が１００ＧΩから１００ＴΩ程度の大きな抵抗値のものが必要になる。すなわち、このハイパスフィルタ１６は、１Ｈｚ以下の周波数で極（pole）を持たなければならないので、その抵抗１８としては、抵抗値が１００ＧΩから１００ＴΩ程度の大きな抵抗値のものが必要になるのである。

しかし、現在の集積回路技術では、集積回路中に、このように大きな抵抗値の抵抗を作り込むことは不可能である。そのため、改良されたＭＥＭＳマイクロフォン用のプリアンプ回路では、プリアンプ回路１１の抵抗１８に代えて２つのダイオードを用いている。

図２は、改良されたプリアンプ回路３１を示す回路図である。このプリアンプ回路３１では、２つのダイオード３３ａ、３３ｂを逆並列に接続したものを、図１の抵抗１８の代わりに用いてハイパスフィルタ３２を構成している。すなわち、ダイオード３３ａは、アノードをコンデンサ１７の第２の端子とアンプ１９の入力端子に接続され、カソードを電圧Ｖrの電圧端子２０に接続されている。また、ダイオード３３ｂは、アノードを電圧端子２０に接続され、カソードをコンデンサ１７の第２の端子とアンプ１９の入力端子に接続されている。このように逆並列に接続したダイオードを用いてハイパスフィルタを構成したプリアンプ回路としては、特許文献１に記載されたものがある。

なお、このプリアンプ回路３１では、電圧源２１は、主電源の電力を源としている。従って、プリアンプ回路３１の主電源をオンにした場合には、電圧端子２０の電圧は図２の波形Ｓ４のように０ボルトからＶｒまで変化し、主電源をオフにした場合には、波形Ｓ４と反対に立ち下がるが、以下の説明においては、説明を簡単にするため、電圧端子２０の電圧は一定であるとする。

これらのダイオード３３ａ、３３ｂは、オフ（OFF）領域を利用することにより超高抵抗値で使用することができる。一般に、ダイオードは、その両端間電圧が順方向電圧と呼ばれる閾値電圧Ｖｓ（この閾値電圧Ｖｓは、ダイオードの種類によって異なる。）を超えると順方向電流が流れ出すが、この閾値電圧Ｖｓよりも小さい範囲では、順方向であってもほとんど電流が流れず、極めて大きな抵抗値を示す。この閾値電圧（順方向電圧）Ｖｓよりも電圧の小さな領域をオフ領域と呼ぶ。ダイオードをオフ領域で使用するようにすれば、超高抵抗値の抵抗として使用することができる。

ここで、ダイオード３３ａ、３３ｂをオフ領域で使用するためには、ダイオード３３ａのアノードとダイオード３３ｂのカソードに加わる音響トランスデューサ１２の出力信号と電圧端子２０の電圧Ｖｒとの差が順方向電圧Ｖｓを越えないようにする必要がある。また、プリアンプ回路３１の主電源のオン時やオフ時にも、ダイオード３３ａのアノードとダイオード３３ｂのカソードに加わる電圧と電圧端子２０の電圧との差が順方向電圧Ｖｓを越えないようにしておく必要がある。

しかし、図２のようなプリアンプ回路３１では、逆並列に接続したダイオード３３ａ、３３ｂをそのオフ領域で動作させ、超高抵抗値の抵抗代わりに用いているので、ハイパスフィルタ１６のカットオフ周波数が、図１のプリアンプ回路１１におけるハイパスフィルタ１６のカットオフ周波数よりもかなり小さくなる。そのため、図２のプリアンプ回路３１では、低い周波数の信号がハイパスフィルタ３２で除去されにくくなる。この結果、電源オン時に主電源の電圧Ｖddが、図３（Ａ）に示す波形Ｓ１のように０ボルトから駆動時電圧Ｖddmまで立ち上がり、図３（Ｂ）の波形Ｓ２のようにチャージポンプ回路１５の出力電圧Ｖｂが０ボルトから動作時出力電圧Ｖbmまで立ち上がったとき、ハイパスフィルタ３２を通過してアンプ１９に入る信号は、図３（Ｃ）の波形Ｓ３のように急速に立ち上がった後、ゆっくりと元の電圧に収束してゆく。よって、プリアンプ回路３１から出力される信号も、波形Ｓ３と同様に、図３（Ｄ）の波形Ｓoutのように電源オン時に急速に立ち上がった後、ゆっくりと元の電圧に収束してゆく。図４は、電源オン時におけるプリアンプ回路３１の出力信号Ｓoutの電圧変化をシミュレーションにより求めたものである。

しかし、電源オン時におけるプリアンプ回路３１の出力電圧は、図４に１点鎖線で示すように、主電源の電圧変化が出力されないことが理想的である。あるいは、電源オン時におけるプリアンプ回路３１の出力変化はできるだけ速やかに元の電圧に戻ることが望ましい。これに対し、図２のようなプリアンプ回路３１では、ダイオード３３ａ、３３ｂのオフ領域における超高抵抗値を利用しているので、図４に示す波形Ｓoutのように電源オン時における出力変化が元に戻って安定するまでの時間が長く、数十秒から数分程度にまで及んでいた。

また、図５は、プリアンプ回路３１の主電源をオフにしたときの各部の電圧の変化を表している。図５（Ａ）は、プリアンプ回路３１の主電源をオフにしたときの、主電源の出力電圧Ｖddの変化を示す波形Ｓ１であって、電圧が駆動時電圧Ｖddmから０ボルトにステップ状に減少する。図５（Ｂ）は、電源オフ時におけるチャージポンプ回路１５の出力電圧Ｖｂの変化を示す波形Ｓ２であって、チャージポンプ回路１５に内に溜まっている電荷が放出されるのに時間が掛かるので、緩やかに電圧が減少している。図５（Ｃ）は、電源オフ時におけるアンプ１９への入力電圧の変化を示す波形Ｓ３である。この場合も、ダイオード３３ａ、３３ｂの抵抗値が高いので、低い周波数の信号が除去されにくく、アンプ１９に入力される信号は緩やかに減少する。この結果、プリアンプ回路３１から出力する出力信号の波形Ｓoutも図５（Ｄ）のように緩やかに減少する。

図６は、電源オフの直後、すなわちチャージポンプ回路１５の出力が０ボルトまで下がり切らないうちに再び電源がオンになったときの各部の電圧の変化を表している。図６（Ａ）は、プリアンプ回路３１の主電源を再度オンにしたときの、主電源の出力電圧Ｖddの変化を示す波形Ｓ１であって、電圧Ｖddが０ボルトから駆動時電圧Ｖddmにステップ状に変化している。図６（Ｂ）は、主電源を再度オンにした時におけるチャージポンプ回路１５の出力電圧Ｖｂの変化を示す波形Ｓ２であって、チャージポンプ回路１５の出力電圧Ｖｂが下がり切らないうちに電源オンになったので、チャージポンプ回路１５の出力電圧の変化が小さくなっている。図６（Ｃ）は、主電源を再度オンにした時におけるアンプ１９への入力電圧の変化を示す波形Ｓ３である。この場合も、チャージポンプ回路１５の出力電圧の変化が小さいので、アンプ１９に入力される信号は緩やかに増加している。この結果、プリアンプ回路３１から出力する出力信号の波形Ｓoutも図６（Ｄ）のように緩やかに増加する。図７は、電源を再度オンにした時におけるプリアンプ回路３１の出力信号Ｓoutの電圧変化をシミュレーションにより求めたものである。この場合も図７に１点鎖線で示すように、主電源の電圧変化がプリアンプ回路３１から出力されないことが理想的であるが、図２のようなプリアンプ回路３１では、図７に示す波形Ｓoutのように電源を再度オンにした時における出力変化が安定するまでの時間が非常に長く、主電源をオンにした時の待機時間が非常に長くなる。

プリアンプ回路の主電源をオンにしたときの直流出力電圧が安定するまでの時間を短縮させるため、特許文献１（プリアンプ回路の構成は、図１や図２とは異なる）では、逆並列に接続された２つのダイオードにさらに並列にスイッチを接続している。このスイッチは、プリアンプ回路の電源がオフのときには閉じており、両ダイオードのアノードとカソードの間を短絡させている。一方、分圧抵抗を用いてチャージポンプ回路の出力電圧Ｖｂを分圧し、その分圧された電圧と参照電圧をコンパレータで比較することによってプリアンプ回路の電源がオンになったことを検知し、コンパレータの信号に基づいてスイッチを開くことでハイパスフィルタを通常の動作状態に戻している。

しかし、この場合、主電源がオンになってもチャージポンプ回路の出力が変化している間はスイッチを閉じておき、チャージポンプ回路の出力電圧が十分に安定してからスイッチを開かねばならない。よって、スイッチは、主電源がオンになってから一定時間遅延させて閉じなければならない。この遅延時間は数十msec程度であり、集積回路ではこのように長い時間遅延させてコンパレータから信号を出力させることは不可能である。したがって、特許文献１では、コンパレータの信号によってタイマー（カウンタ）をスタートさせ、一定時間が経過したらタイマーから制御信号を出力させてスイッチを開くようにしている。

そのため、特許文献１のような構成では、スイッチを開閉する制御信号のタイミングを遅延させるためにタイマー（カウンタ）が必要となり、回路の面積が大きくなり、消費電力も増大し、コストも高くついていた。

米国特許出願公開第２０１０／０２４６８５９号明細書

本発明の目的とするところは、静電容量型トランスデューサのためのプリアンプ回路において、電源オン時において直流出力電圧が安定するまでの時間を短くするとともに、より小さな面積の回路（集積回路）を実現可能にすることにある。

本発明に係るプリアンプ回路は、主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路の出力を接続されたバイアス端子と、前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、前記バイアス端子と前記アンプの入力端子との間に設けられた、カットオフ周波数を変更可能なハイパスフィルタと、主電源電圧の変化を検知して、前記ハイパスフィルタへそのカットオフ周波数を変更させるためのリセット信号を出力するリセット回路とを備え、前記リセット回路は、一端を前記主電源電圧に接続されたコンデンサと、第１の端子を前記コンデンサの他端に接続されるとともに第２の端子を定電位点に接続されていて前記コンデンサの他端から前記定電位点に向かう方向が順方向となった、オフ領域で用いられる整流素子と、前記整流素子の第１の端子を一方の入力端子に接続され、他方の入力端子に参照電圧を印加され、前記整流素子の第１の端子の電圧と前記参照電圧を比較して前記リセット信号を出力するコンパレータとによって構成されていることを特徴としている。

ここで、前記参照電圧は、前記主電源電圧の駆動時電圧よりも低く、前記定電位点の電圧よりも高くなっている。

本発明のプリアンプ回路では、主電源がオフからオンになったときには、リセット回路におけるコンデンサと整流素子の間の中点の電圧（コンパレータの一方の入力端子の電圧）が参照電圧よりも高くなるので、リセット回路からリセット信号が出力される。また、コンデンサと整流素子の間の中点の電圧が徐々に下がってきて参照電圧よりも下がると、リセット信号が停止する。ハイパスフィルタは、リセット信号を受け取っているときには、リセット信号を受け取っていないときよりもカットオフ周波数が低くなるようにしてあれば、電源オンによってアンプから昇圧回路の出力電圧の変化が出力されても速やかに出力電圧を安定させることができる。

また、本発明のプリアンプ回路では、リセット回路の整流素子がオフ領域で用いられているので、整流素子を超高抵抗値の抵抗として使用することができ、リセット回路の時定数を非常に長くすることができ、（時間）幅の広いリセット信号を出力させることができる。リセット信号の幅は、電源オン時において昇圧回路の出力が安定するまでの時間よりも長くなければならないが、タイマーやカウンタなどを用いないでもそのように長い時間持続するリセット信号を出力させることが可能になる。さらに、リセット信号の幅は、参照電圧を調整することで変化させることができる。

本発明に係るプリアンプ回路のある実施態様は、前記整流素子と逆並列に第２の整流素子が接続されたことを特徴としている。かかる実施態様によれば、主電源がオフになった場合には、第２の整流素子に電流が流れてコンデンサに溜まっていた電荷が放出される。

前記整流素子としては、ダイオードを用いることができるが、それ以外にもＭＯＳの構造の一部に含まれるダイオードを用いることもできる。

本発明に係るプリアンプ回路の別な実施態様は、前記ハイパスフィルタが、容量性のインピーダンス素子と抵抗性のインピーダンス素子からなる。前記容量性のインピーダンス素子は、一端を前記バイアス端子に接続され、他端を前記アンプの入力端子に接続される。また、前記抵抗性のインピーダンス素子は、一端を前記容量性のインピーダンス素子の他端に接続され、他端を基準電圧端子に接続される。さらに、前記抵抗性のインピーダンス素子は、前記リセット信号によって開閉される第１のスイッチを並列に接続されている。かかる実施態様によれば、リセット信号によって第１のスイッチを閉じると抵抗性のインピーダンス素子の両端間が短絡されるので、アンプの入力端子は基準電圧端子の電圧に保たれる。その結果、リセット信号が出力されている間は、アンプから昇圧回路の出力電圧や静電容量型トランスデューサの信号が出力されないで無信号状態となる。そして、昇圧回路の出力電圧が安定した後にリセット回路を停止して再びスイッチを開くことで、アンプの出力を短時間で安定させることが可能になる。

また、前記抵抗性のインピーダンス素子としては、オフ領域で用いられる２つのダイオードを逆並列に接続したものを用いてもよい。このような抵抗性のインピーダンス素子によれば、集積回路の基板上に超高抵抗値の抵抗を作製することができる。

本発明に係る静電容量型トランスデューサのための出力装置は、主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路と、前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、前記昇圧回路の出力端と前記アンプの入力端子との間に設けられた、カットオフ周波数を変更可能なハイパスフィルタと、主電源電圧の変化を検知して、前記ハイパスフィルタへそのカットオフ周波数を変更させるためのリセット信号を出力するリセット回路とを備え、前記リセット回路は、一端を前記主電源電圧に接続されたコンデンサと、第１の端子を前記コンデンサの他端に接続されるとともに第２の端子を定電位点に接続されていて前記コンデンサの他端から前記定電位点に向かう方向が順方向となった、オフ領域で用いられる整流素子と、前記整流素子の第１の端子を一方の入力端子に接続され、他方の入力端子に参照電圧を印加され、前記整流素子の第１の端子の電圧と前記参照電圧を比較して前記リセット信号を出力するコンパレータとによって構成されていることを特徴としている。

本発明の静電容量型トランスデューサのための出力装置では、主電源がオフからオンになったときには、リセット回路におけるコンデンサと整流素子の間の中点の電圧（コンパレータの一方の入力端子の電圧）が参照電圧よりも高くなるので、リセット回路からリセット信号が出力される。また、コンデンサと整流素子の間の中点の電圧が徐々に下がってきて参照電圧よりも下がると、リセット信号が停止する。ハイパスフィルタは、リセット信号を受け取っているときには、リセット信号を受け取っていないときよりもカットオフ周波数が低くなるようにしてあれば、電源オンによってアンプから昇圧回路の出力電圧の変化が出力されても速やかに出力電圧を安定させることができる。

また、本発明の静電容量型トランスデューサのための出力装置では、リセット回路の整流素子がオフ領域で用いられているので、整流素子を超高抵抗値の抵抗として使用することができ、リセット回路の時定数を非常に長くすることができ、（時間）幅の広いリセット信号を出力させることができる。リセット信号の幅は、電源オン時において昇圧回路の出力が安定するまでの時間よりも長くなければならないが、タイマーやカウンタなどを用いないでもそのように長い時間持続するリセット信号を出力させることが可能になる。さらに、リセット信号の幅は、参照電圧を調整することで変化させることができる。

なお、本発明における前記課題を解決するための手段は、以上説明した構成要素を適宜組み合せた特徴を有するものであり、本発明はかかる構成要素の組合せによる多くのバリエーションを可能とするものである。

図１は、静電容量型の音響トランスデューサに用いられる一般的なプリアンプ回路の構成を示す図である。図２は、改良された従来のプリアンプ回路を示す回路図である。図３（Ａ）−図３（Ｄ）は、図２のプリアンプ回路の主電源をオンにしたときの各部の電圧の変化を表したタイムチャートである。図４は、電源オン時におけるプリアンプ回路の出力信号の電圧変化をシミュレーションにより求めた結果を示す図である。図５（Ａ）−図５（Ｄ）は、図２のプリアンプ回路の主電源をオフにしたときの各部の電圧の変化を表したタイムチャートである。図６（Ａ）−図６（Ｄ）は、図２のプリアンプ回路の主電源をオフにした直後に主電源を再度オンにしたときの各部の電圧の変化を表したタイムチャートである。図７は、電源再投入時におけるプリアンプ回路の出力信号の電圧変化をシミュレーションにより求めた結果を示す図である。図８は、本発明の実施形態１によるプリアンプ回路の基本構成を示す概略ブロック図である。図９（Ａ）−図９（Ｄ）は、プリアンプ回路の主電源がオンになった時の各部の電圧波形を示すタイムチャートである。図１０（Ａ）−図１０（Ｄ）は、プリアンプ回路の主電源がオンになった時の各部の電圧波形を示すタイムチャートである。図１１は、リセット回路の具体回路を示す図である。図１２は、本発明の実施形態２によるプリアンプ回路の基本構成を示す概略ブロック図である。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。但し、本発明は以下の実施形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において種々設計変更することができる。

（実施形態１）
以下、図８を参照して本発明の実施形態１を説明する。図８は、本発明の実施形態１によるプリアンプ回路４１の基本的構成を表した概略ブロック図である。静電容量型の音響トランスデューサ４２は、可変コンデンサのシンボルで表されており、一方の電極、例えばダイアフラム（可動電極）がバイアス端子４３に接続され、他方の電極、例えば固定電極がグランド端子４４に接続されている。チャージポンプ回路４５（昇圧回路）は、例えば４相クロック駆動チャージポンプ回路であるが、その他の昇圧回路であってもよい。チャージポンプ回路４５は、主電源６０の電圧Ｖddを数倍から数十倍の電圧に昇圧させ、昇圧させた出力電圧（バイアス電圧）Ｖｂをバイアス端子４３を介して音響トランスデューサ４２に供給する。

プリアンプ回路４１は、バイアス端子４３を介して出力される音響トランスデューサ４２の出力信号を増幅するための回路である。プリアンプ回路４１は、ハイパスフィルタ４６と、アンプ４７と、リセット回路４８とからなる。

ハイパスフィルタ４６は、容量性のインピーダンス素子４９（例えば、コンデンサ）と、超高抵抗値の、あるいは抵抗値の非常に大きな（以下、このような属性を超高抵抗値と略称する。）抵抗性のインピーダンス素子５０（例えば、抵抗値の非常に大きな抵抗や逆並列に接続されたダイオード）とをτ形に接続し、インピーダンス素子５０と並列にスイッチ５１を設けたものである。スイッチ５１はトランジスタやＭＯＳによって構成されている。容量性のインピーダンス素子４９は、第１の端子（ハイパスフィルタ４６の信号入力端）をバイアス端子４３に接続され、第２の端子（ハイパスフィルタ４６の高周波信号出力端）をアンプ４７の入力端子に接続されている。抵抗性のインピーダンス素子５０は、第１の端子を容量性のインピーダンス素子４９の第２の端子（アンプ側の端子）に接続され、第２の端子（ハイパスフィルタ４６の低周波信号出力端）を基準電圧端子５２に接続されている。基準電圧端子５２とグランドとの間には、電圧Ｖｒの基準電圧源５３が接続されている。

よって、スイッチ５１が開いている場合には、このハイパスフィルタ４６は、超高抵抗値の抵抗成分が有効になるので、ハイパスフィルタとして働く。これに対し、スイッチ５１が閉じた場合には、抵抗性のインピーダンス素子５０の両端間が短絡されるので、アンプ４７の入力端子の電位が一定電位Ｖｒにクランプされ、アンプ４７から信号が出力されなくなる。

リセット回路４８は、コンデンサ５４、２つのダイオード５５ａ、５５ｂ及びコンパレータ５７からなる。コンデンサ５４の第１の端子は、主電源６０の出力に接続されていて主電源６０の出力電圧Ｖddが印加されている。２つのダイオード５５ａ、５５ｂは、順方向電流の流れる向きが反対向きとなるように逆並列に接続されており、ダイオード５５ａのアノード及びダイオード５５ｂのカソードがコンデンサ５４の第２の端子に接続され、ダイオード５５ａのカソード及びダイオード５５ｂのアノードが定電圧Ｖoの端子５６に接続されている。コンデンサ５４の第２の端子とダイオード５５ａのアノード（ダイオード５５ｂのカソード）とのノード（節）は、コンパレータ５７の非反転入力端子に接続され、コンパレータ５７の反転入力端子には、参照電圧端子５８により参照電圧Ｖrefが供給されている。ここで、参照電圧Ｖrefは、主電源６０の駆動時電圧Ｖddmよりも低く、定電圧Ｖoよりも高くなっている（Ｖo＜Ｖref＜Ｖddm）。なお、端子５６の電圧Ｖoはグランド電圧であってもよい。

また、主電源６０をオンにしたときに順方向電流が流れるダイオード、すなわちダイオード５５ａは、オフ領域だけで動作するようになっており、超高抵抗値の抵抗として利用され、微弱な順方向電流だけを流すようになっている。そのためには、ダイオード５５ａに大きな順方向電流が流れ出すときの順方向電圧Ｖｓが、主電源６０の駆動時電圧Ｖddmよりも大きくなっていればよい。主電源６０をオフにしたときに順方向電流が流れるダイオード、すなわちダイオード５５ｂも、ダイオード５５ａと同じようにオフ領域だけで動作するようになっていてもよい。あるいは、ダイオード５５ｂは、オフ領域よりも電圧の大きな領域で動作し、より大きな電流が流れるようになっていてもよい（つまり、ダイオード５５ａとダイオード５５ｂは、順方向電圧が異なっていてもよい）。

つぎに、図９（Ａ）−図９（Ｄ）により、主電源６０がオンになったときのリセット回路４８の動作を説明する。図９（Ａ）は、時間Ｔoにオンになった主電源６０の出力電圧Ｖddの変化を表している。図９（Ｂ）は、コンパレータ５７の反転入力端子（参照電圧端子５８）の電圧の変化を表している。図９（Ｃ）は、コンパレータ５７の非反転入力端子の電圧Ｖｃの変化を表している。図９（Ｄ）は、コンパレータ５７の出力信号の変化を表している。

時間Ｔoに主電源６０がオンになると、図９（Ａ）に示すように、主電源６０の出力Ｖddは、０ボルトからＶddmに変化する。このとき、主電源６０から電圧Ｖddmが出力されることにより参照電圧端子５８の電圧が０ボルトからＶrefまで上昇するので、図９（Ｂ）のようにコンパレータ５７の反転入力端子の電圧も参照電圧Ｖrefまで上昇する。同様に、端子５６の電圧は、電源オン時に０ボルトからＶoに上昇する。コンパレータ５７の非反転入力端子の電圧Ｖｃは、図９（Ｃ）に示すように、電源オン時には主電源６０の出力によってＶddmまで上昇するが、ダイオード５５ａに電流が流れることにより電圧Ｖoに向けて漸減する。ただし、ダイオード５５ａはオフ領域で動作していて超高抵抗値となっているので、コンパレータ５７の非反転入力端子の電圧Ｖｃは緩やかに減少する。コンパレータ５７の出力は、Ｖｃ≧Ｖrefのときにハイ（Ｈ）となるので、図９（Ｄ）に示すように、電源オンからＶｃ＜Ｖrefとなるまでの期間Δｔだけ、ハイのリセット信号Resetが出力される。

ハイパスフィルタ４６のスイッチ５１は、リセット信号Resetにより制御される。すなわち、リセット回路４８からリセット信号Resetが出力されている間は閉じて導通状態となり、リセット回路４８からリセット信号Resetが出力されなくなると再び開かれて切断状態となる。

図１０により、主電源がオンになってリセット回路４８からハイパスフィルタ４６へリセット信号が出力されたときのプリアンプ回路４１の動作を説明する。図１０（Ａ）は、チャージポンプ回路４５の出力電圧Ｖｂの変化を表している。図１０（Ｂ）は、リセット回路４８の出力信号の変化を表している（図９（Ｄ）と同じ）。図１０（Ｃ）は、アンプ４７の入力端子の電圧の変化を表している。図１０（Ｄ）は、アンプ４７の出力の変化を表している。

主電源６０がオンになると、図１０（Ａ）に示すように、チャージポンプ回路４５の出力電圧Ｖｂが０ボルトから動作時出力電圧Ｖbmに向けて徐々に上昇し、ある時間ΔＴが経過した後には、出力電圧ＶｂがＶbmで安定する。リセット回路４８から出力されるリセット信号の（時間）幅Δｔは、図１０（Ｂ）に示すように、チャージポンプ回路４５の出力が安定するまでの時間ΔＴよりも長くなっている。チャージポンプ回路４５において、ダイオード５５ａをオフ領域で動作させることにより超高抵抗値の抵抗として使用しているので、ダイオード５５ａに流れる順方向電流が制限され、このように幅の広いリセット信号を生成することができる。

図１０（Ｃ）に示すように、電源オン後リセット信号が出力されている期間Δｔはリセット信号が出力されていてスイッチ５１が閉じられており、アンプ４７の入力端子には基準電圧源５３の電圧Ｖｒが供給されている。よって、図１０（Ｄ）に示すように、電源オン後Δｔの間は、アンプ４７からは基準電圧源５３の電圧Ｖｒが増幅されて出力されるだけであり、チャージポンプ回路４５や音響トランスデューサ４２の出力はアンプ４７に伝わらず、プリアンプ回路４１の出力は無信号の状態となる。

主電源６０がオンになってから時間Δｔが経過すると、リセット信号が停止し、プリアンプ回路４１は通常の動作状態になる。このときには、図１０（Ａ）に示すように、チャージポンプ回路４５の出力電圧はＶddmに達して安定しているので、図１０（Ｃ）及び図１０（Ｄ）に示すように、チャージポンプ回路４５や音響トランスデューサ４２の出力がハイパスフィルタ４６を通過してアンプ４７に入力され、プリアンプ回路４１は通常の動作状態となり、音響トランスデューサ４２の出力信号を増幅して出力端子６１から出力させる。

上記のように本実施形態のプリアンプ回路４１では、電源オン後チャージポンプ回路４５の出力が安定するのに必要な時間ΔＴよりも長い期間Δｔの間、リセット回路４８からリセット信号を出力してプリアンプ回路４１の出力をマスクしておき、Δｔ経過後のチャージポンプ回路４５の出力が安定した状態でマスクを解除するので、電源オン後Δｔ経過後にはただちに音響トランスデューサ４２の増幅信号を歪みなく出力させることが可能になる。また、上記のように図２のようなプリアンプ回路であると、電源オン後に出力が安定するまでに数分程度を要する場合もあるが、チャージポンプ回路４５の出力が安定するまでの時間ΔＴは数十msecであるので、無信号の時間Δｔも同程度の時間、あるいは若干長い時間でよく、電源オン後、短時間で音響トランスデューサ４２を使用することが可能になる。また、ダイオード５０ａ、５０ｂのオフ領域を利用することでリセット回路４８の時定数を非常に長くすることができるので、従来のようにタイマーを使用する必要がなく、集積回路の基板上に組まれたプリアンプ回路４１の面積を小さくすることができる。また、リセット回路４８におけるリセット信号の幅Δｔや時定数は、参照電圧端子５８の参照電圧Ｖrefを変えることで調整することができる。特に、リセット信号の幅Δｔは、数十msec−数百msecの範囲で調整することができる。

なお、上記説明では、主電源がオンになったときの動作を説明したが、主電源がオフになった直後に再び主電源がオンになった場合にも、このプリアンプ４１によれば出力を速やかに安定させることができる。

図１１は、リセット回路４８の具体回路を示す図である。オフ領域で使用されるダイオード５５ａとＮＭＯＳ８１は並列に接続されており、ダイオード５５ａのアノードとＮＭＯＳ８１のドレインとが接続され、ダイオード５５ａのカソードとＮＭＯＳ８１のソースとが接続されている。ＮＭＯＳ８１の構造中に含まれるダイオードがダイオード５５ｂとして用いられており、ダイオード５５ａとダイオード５５ｂが逆並列に接続されている。また、ダイオード５５ａのアノードとＮＭＯＳ８１のドレインは、コンデンサ５４の第２の端子に接続され、ダイオード５５ａのカソードとＮＭＯＳ８１のソースはグランドに接続され、ＮＭＯＳ８１のゲートもグランドに接続されている。コンデンサ５４の第１の端子には、主電源６０の出力電圧Ｖddが印加されている。

コンパレータ５７は、ＰＭＯＳ８２、８３とＮＭＯＳ８４、８５によって構成されている。ＰＭＯＳ８２とＰＭＯＳ８３は、ドレインどうしを接続され、両ドレインには電源電圧Ｖccが印加されている。ＰＭＯＳ８２のボディとＰＭＯＳ８３のボディも接続され、両ボディには主電源６０の電圧Ｖddが印加されている。ＰＭＯＳ８２のゲートには、ダイオード５５ａのアノード（ＮＭＯＳ８６のドレイン）とコンデンサ５４の第２の端子との中点が接続されていて、電圧Ｖｃが印加されている。また、ＰＭＯＳ８３のゲートには、参照電圧Ｖrefが与えられている。こうしてＰＭＯＳ８３とＰＭＯＳ８３は差動対回路を構成している。

さらに、ＮＭＯＳ８４のゲートとＮＭＯＳ８５のゲートが接続され、両ゲートにはＮＭＯＳ８５のドレインが接続されており、ＮＭＯＳ８４とＮＭＯＳ８５によってカレントミラー回路が構成されている。

ＰＭＯＳ８２のソースはＮＭＯＳ８４のドレインに接続され、ＮＭＯＳ８４のソースはグランドに接続されている。ＰＭＯＳ８３のソースはＮＭＯＳ８５のドレインに接続され、ＮＭＯＳ８５のソースはグランドに接続されている。さらに、ＰＭＯＳ８２のソースとＮＭＯＳ８４のドレインの中点は、ＮＭＯＳ８６のゲートに接続されている。ＮＭＯＳ８６のソースはグランドに接続され、ＮＭＯＳ８６のドレインは、スイッチ５１につながっている。

しかして、このコンパレータ５７では、主電源６０がオンになり、電圧Ｖｃが参照電圧Ｖrefよりも高くなると、ＮＭＯＳ８５からスイッチ５１にリセット信号が出力される。また、電圧Ｖｃが参照電圧Ｖrefよりも低くなると、ＮＭＯＳ８５から出力されていたリセット信号が停止する。

なお、図１１の回路では、ダイオード５５ｂとしてＮＭＯＳ８１の構造の一部を用いているが、ダイオード５５ｂとして通常のダイオードを用い、ダイオード５５ａとしてＭＯＳの構造の一部を用いてもよい。

（実施形態２）
図１２は、本発明の実施形態２によるプリアンプ回路４１を表した概略ブロック図である。実施形態２のプリアンプ回路４１では、スイッチ５１と直列に抵抗５９を接続したものをインピーダンス素子５０と並列に接続している。ここで抵抗５９の抵抗値Ｒ1は、抵抗性のインピーダンス素子５０の抵抗値Ｒoよりも十分に小さい（抵抗５９は、スイッチ５１が閉じているときのスイッチ５１の内部抵抗であってもよい）。理論的には、インピーダンス素子４９のキャパシタンスをＣ、インピーダンス素子５０の抵抗値をＲoとすれば、スイッチ５１が開いているときには、ハイパスフィルタ４６のカットオフ周波数は、
ｆc＝１／（２π・Ｃ・Ｒo）
である。一方、抵抗５９の抵抗値をＲ1とすれば、スイッチ５１が閉じているときには、ハイパスフィルタ４６のカットオフ周波数は、
ｆc＝１／〔２π・Ｃ・Ｒo・Ｒ1／（Ｒo＋Ｒ1）〕
≒１／（２π・Ｃ・Ｒ1）
となる。よって、スイッチ５１を閉じると、スイッチ５１が開いているときよりもカットオフ周波数ｆcが大きくなる。この結果、プリアンプ回路４１の主電源がオンになったときに速やかに出力が安定する（図１及びその説明を参照）。

実施形態１は、抵抗５９の抵抗値Ｒ1を０に限りなく近づけたときに相当し、そのときにはカットオフ周波数はｆc→∞となる。しかし、抵抗５９が存在しないときには、実施形態１のようにアンプ４７の入力端子が定電圧の基準電圧端子５２に短絡させられてアンプ４７の入力端子電圧がＶｒにクランプされる結果、スイッチ５１が閉じている間はアンプ４７の入力端子に信号が入力されなくなる。その意味では、実施形態１では、実施形態２よりも不連続的な優れた効果を得ることができる。

４１プリアンプ回路
４２音響トランスデューサ
４３バイアス端子
４４グランド端子
４５チャージポンプ回路
４６ハイパスフィルタ
４７アンプ
４８リセット回路
４９容量性のインピーダンス素子
５０抵抗性のインピーダンス素子
５１スイッチ
５４コンデンサ
５５ａ、５５ｂダイオード
５７コンパレータ
５９抵抗
６０主電源
Ｖｂチャージポンプ回路の出力電圧
Ｖdd 主電源の出力電圧
Ｖref 参照電圧

Claims

主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路の出力を接続されたバイアス端子と、
前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、
前記バイアス端子と前記アンプの入力端子との間に設けられた、カットオフ周波数を変更可能なハイパスフィルタと、
主電源電圧の変化を検知して、前記ハイパスフィルタへそのカットオフ周波数を変更させるためのリセット信号を出力するリセット回路と、
を備え、
前記リセット回路は、
一端を前記主電源電圧に接続されたコンデンサと、
第１の端子を前記コンデンサの他端に接続されるとともに第２の端子を定電位点に接続されていて前記コンデンサの他端から前記定電位点に向かう方向が順方向となった、オフ領域で用いられる整流素子と、
前記整流素子の第１の端子を一方の入力端子に接続され、他方の入力端子に参照電圧を印加され、前記整流素子の第１の端子の電圧と前記参照電圧を比較して前記リセット信号を出力するコンパレータと、
によって構成されていることを特徴とするプリアンプ回路。
前記参照電圧は、前記主電源電圧の駆動時電圧よりも低く、前記定電位点の電圧よりも高いことを特徴とする、請求項１に記載のプリアンプ回路。
前記整流素子と逆並列に第２の整流素子が接続されていることを特徴とする、請求項１に記載のプリアンプ回路。
前記整流素子は、ダイオードであることを特徴とする、請求項１に記載のプリアンプ回路。
前記整流素子は、ＭＯＳの構造の一部に含まれるダイオードであることを特徴とする、請求項１に記載のプリアンプ回路。
前記ハイパスフィルタは、容量性のインピーダンス素子と抵抗性のインピーダンス素子からなり、
前記容量性のインピーダンス素子は、一端を前記バイアス端子に接続され、他端を前記アンプの入力端子に接続され、
前記抵抗性のインピーダンス素子は、一端を前記容量性のインピーダンス素子の他端に接続され、他端を基準電圧端子に接続され、
前記抵抗性のインピーダンス素子は、前記リセット信号によって開閉される第１のスイッチを並列に接続されていることを特徴とする、請求項１に記載のプリアンプ回路。
前記抵抗性のインピーダンス素子は、オフ領域で用いられる２つのダイオードを逆並列に接続したものであることを特徴とする、請求項６に記載のプリアンプ回路。
主電源電圧を昇圧して静電容量型トランスデューサに印加するための昇圧回路と、
前記静電容量型トランスデューサの出力信号を増幅するためのアンプと、
前記昇圧回路の出力端と前記アンプの入力端子との間に設けられた、カットオフ周波数を変更可能なハイパスフィルタと、
主電源電圧の変化を検知して、前記ハイパスフィルタへそのカットオフ周波数を変更させるためのリセット信号を出力するリセット回路と、
を備え、
前記リセット回路は、
一端を前記主電源電圧に接続されたコンデンサと、
第１の端子を前記コンデンサの他端に接続されるとともに第２の端子を定電位点に接続されていて前記コンデンサの他端から前記定電位点に向かう方向が順方向となった、オフ領域で用いられる整流素子と、
前記整流素子の第１の端子を一方の入力端子に接続され、他方の入力端子に参照電圧を印加され、前記整流素子の第１の端子の電圧と前記参照電圧を比較して前記リセット信号を出力するコンパレータと、
によって構成されていることを特徴とする、静電容量型トランスデューサのための出力装置。