JP6287669B2 - Field effect transistor - Google Patents
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Description
本発明の実施形態は、電界効果トランジスタに関する。 Embodiments described herein relate generally to a field effect transistor.
従来、電界効果トランジスタとしては、特開2010−245349号公報(特許文献1)に記載されたものがある。この電界効果トランジスタは、基板と、基板上に配置された半導体層と、半導体層上に配置されたソース電極、ドレイン電極およびゲート電極と、半導体層上に配置され、ドレイン電極に電気的に接続されたドレイン接続部とを備える。 Conventionally, as a field effect transistor, there exist some which were described in Unexamined-Japanese-Patent No. 2010-245349 (patent document 1). The field-effect transistor includes a substrate, a semiconductor layer disposed on the substrate, a source electrode, a drain electrode and a gate electrode disposed on the semiconductor layer, and is disposed on the semiconductor layer and electrically connected to the drain electrode. Drain connection portion.
半導体層は、活性領域を有する。活性領域は、2次元電子ガス層を有する領域である。ソース電極、ドレイン電極およびゲート電極は、半導体層の活性領域上に配置される。ソース電極およびドレイン電極は、ゲート電極を挟む位置に設けられている。ドレイン接続部は、半導体層の上方からみて活性領域に対向するように、半導体層上に配置される。ドレイン接続部は、ワイヤボンディング等が接続される部分であり、ドレイン電極への電圧の印加の起点となる。 The semiconductor layer has an active region. The active region is a region having a two-dimensional electron gas layer. The source electrode, the drain electrode, and the gate electrode are disposed on the active region of the semiconductor layer. The source electrode and the drain electrode are provided at positions sandwiching the gate electrode. The drain connection portion is disposed on the semiconductor layer so as to face the active region when viewed from above the semiconductor layer. The drain connection portion is a portion to which wire bonding or the like is connected, and serves as a starting point for applying a voltage to the drain electrode.
ところで、電界効果トランジスタでは、ソース電極よりもドレイン電極に高い電圧を印加する場合があり、例えば、ソース電極は0Vとし、ドレイン電極には数百Vの高電圧を印加する。従来の電界効果トランジスタでは、ドレイン接続部に高い電圧を印加すると、破壊されることがあった。本願発明者は、これらの破壊された電界効果トランジスタを精査したところ、半導体層の端面で破壊される電界効果トランジスタが多いことを見出した。 By the way, in a field effect transistor, a voltage higher than that of the source electrode may be applied to the drain electrode. For example, the source electrode is set to 0 V, and a high voltage of several hundred V is applied to the drain electrode. In the conventional field effect transistor, when a high voltage is applied to the drain connection portion, it may be broken. The inventor of the present application scrutinized these destroyed field effect transistors and found that many field effect transistors are destroyed at the end face of the semiconductor layer.
そこで、本発明の実施形態に係る課題は、半導体層の端面の破壊を抑制した電界効果トランジスタを提供することにある。 Then, the subject which concerns on embodiment of this invention is providing the field effect transistor which suppressed destruction of the end surface of a semiconductor layer.
本発明の実施形態に係る電界効果トランジスタは、
活性領域を有する半導体層と、
前記半導体層の前記活性領域上に配置されるソース電極、ドレイン電極およびゲート電極と、
前記半導体層の上方からみて前記活性領域の外側に位置するように前記半導体層上に配置されると共に、前記ドレイン電極に電気的に接続され、前記ドレイン電極への電圧の印加の起点となるドレイン接続部と、
前記ソース電極に電気的に接続されるソース電極延在部と
を備え、
前記半導体層の上方からみて、前記ドレイン接続部の第1端と前記活性領域の第1端とは、対向し、かつ、前記半導体層の端面に近接して設けられており、
前記半導体層の端面は、少なくとも、前記ドレイン接続部の第1端に最も近い位置から前記活性領域の第1端に最も近い位置にかけて、前記ソース電極延在部により覆われている。
The field effect transistor according to the embodiment of the present invention is
A semiconductor layer having an active region;
A source electrode, a drain electrode and a gate electrode disposed on the active region of the semiconductor layer;
A drain disposed on the semiconductor layer so as to be located outside the active region when viewed from above the semiconductor layer, and is electrically connected to the drain electrode and serves as a starting point for applying a voltage to the drain electrode A connection,
A source electrode extension portion electrically connected to the source electrode,
When viewed from above the semiconductor layer, the first end of the drain connection portion and the first end of the active region face each other and are provided close to the end surface of the semiconductor layer,
The end face of the semiconductor layer is covered with the source electrode extension from at least a position closest to the first end of the drain connection portion to a position closest to the first end of the active region.
本発明の実施形態に係る電界効果トランジスタによれば、半導体層の端面の破壊を抑制できる。 According to the field effect transistor according to the embodiment of the present invention, the destruction of the end face of the semiconductor layer can be suppressed.
以下、本発明を図示の実施の形態により詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
図1は、本発明の一実施形態に係る電界効果トランジスタを示す模式的な平面図である。図2は、図1のA−A断面図である。図3は、図1のB−B断面図である。図4は、図1のC−C断面図である。 FIG. 1 is a schematic plan view showing a field effect transistor according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line AA of FIG. 3 is a cross-sectional view taken along line BB in FIG. 4 is a cross-sectional view taken along the line CC of FIG.
図1から図4に示すように、電界効果トランジスタ1は、例えば、高電子移動度トランジスタ(HEMT(High Electron Mobility Transistor))である。電界効果トランジスタ1は、基板10と、基板10上に配置される半導体層11と、半導体層11上に配置されるソース電極21、ドレイン電極22およびゲート電極23と、半導体層11上に配置され、ドレイン電極22に電気的に接続されるドレイン接続部42と、ソース電極21に電気的に接続されるソース電極延在部51とを有する。なお、図1では、分かりやすくするために、電極部分を、ハッチングにて示している。
As shown in FIGS. 1 to 4, the
半導体層11は、図1の一点鎖線に示すように、活性領域30を有する。活性領域30は、トランジスタとして機能させる領域であり、例えば、ソース電極21とドレイン電極22の間において、後述する2次元電子ガス層31(図4参照)を電子の通路として電流が流れる領域である。活性領域30は、半導体層11の上方からみて、例えば、矩形状に形成されている。
The
ソース電極21、ドレイン電極22およびゲート電極23は、半導体層11の活性領域30上に配置される。ゲート電極23は、ソース電極21とドレイン電極22の間に設けられている。
The
ドレイン接続部42は、半導体層11の上方からみて活性領域30の外側に位置するように、半導体層11上に配置される。ドレイン接続部42は、ドレイン電極22に電気的に接続されており、金属のワイヤ等が接続される部分であり、ドレイン電極22への電圧の印加の起点となる。ドレイン接続部42は、半導体層11の上方からみて、例えば、矩形状に形成されている。
The
半導体層11の上方からみて、ドレイン接続部42の一辺420と活性領域30の一辺300とは、対向している。ドレイン接続部42の一辺420と、活性領域30の一辺300とは、直線であってもよく、または、曲線であってもよい。活性領域30およびドレイン接続部42がそれぞれ矩形であれば、通常、ドレイン接続部42の一辺420と活性領域30の一辺300は平行に配置されるが、非平行に配置することもできる。
When viewed from above the
ドレイン接続部42の一辺420の両端は、第1端421と第2端422とである。活性領域30の一辺300の両端は、第1端301と第2端302とである。ドレイン接続部42の第1端421は、活性領域30の第1端301と同じ側に位置する。ドレイン接続部42の第2端422は、活性領域30の第2端302と同じ側に位置する。
Both ends of one
半導体層11の上方からみて、ドレイン接続部42の第1端421と活性領域30の第1端301とは、対向し、かつ、半導体層11の端面110に近接して設けられている。また、半導体層11の上方からみて、ドレイン接続部42の第2端422と活性領域30の第2端302とは、対向し、かつ、半導体層11の端面110に近接して設けられている。
When viewed from above the
半導体層11の端面110は、半導体層11の上方からみて、図1中の左側に、ドレイン接続部42の第1端421に最も近い位置P1と活性領域30の第1端301に最も近い位置P2との間の第1領域Z1を有する。半導体層11の端面110は、半導体層11の上方からみて、図1中の右側に、ドレイン接続部42の第2端422に最も近い位置P3と活性領域30の第2端302に最も近い位置P4との間の第2領域Z2を有する。
The
ソース電極延在部51は、半導体層11の上方からみて、半導体層11の端面110のうちの第1領域Z1を、少なくとも覆う。つまり、ソース電極延在部51は、必ず、第1領域Z1を覆う。好ましくは、ソース電極延在部51は、第1領域Z1および第2領域Z2を覆う。さらに好ましくは、ソース電極延在部51は、第1領域Z1および第2領域Z2を含む半導体層11の端面110の全周を覆う。このとき、端面110の上下方向においては一部のみを覆う形態(例えばチャネル層12のみを覆う形態)でもよいが、好ましくは後述するように上下方向の全領域を覆う。また、ソース電極延在部51は、例えば、半導体層11の端面110の1%以上を覆うことができる。好ましくは、端面110の50%以上を覆い、さらに好ましくは、端面110の100%を覆う。
The
なお、この実施形態では、便宜的に、ドレイン接続部42の第1端421、活性領域30の第1端301、および、第1領域Z1を、図1中の左側とし、ドレイン接続部42の第2端422、活性領域30の第2端302、および、第2領域Z2を、図1中の右側としたが、左右反対であってもよい。要するに、本発明では、半導体層11の端面110は、少なくとも、ドレイン接続部42の第1端421に最も近い位置P1から活性領域30の第1端301に最も近い位置P2にかけて(つまり第1領域Z1)、ソース電極延在部51により覆われている。好ましくは、半導体層11の端面110は、さらに、ドレイン接続部42の第2端422に最も近い位置P3から活性領域30の第2端302に最も近い位置P4にかけて(つまり第2領域Z2)、ソース電極延在部51により覆われている。
In this embodiment, for convenience, the
前記構成の電界効果トランジスタ1によれば、ドレイン接続部42に、高い電圧を印加したとき、半導体層11の上方からみて、半導体層11の端面110のうちの第1領域Z1と第2領域Z2の少なくとも一方の領域が破壊されやすくなるが、その少なくとも一方の領域にソース電極延在部51を設けることで、半導体層11の端面110の破壊を抑制できる。
According to the
具体的に説明すると、半導体層11の端面110のうちの第1領域Z1と第2領域Z2の少なくとも一方の領域に、ソース電極延在部51を設けることで、ドレイン接続部42に電圧を印加しても、半導体層11の端面110のうちのソース電極延在部51を設けた領域を、ソース電極21の電位に固定することができると考えられる。ソース電極21の電位は、ドレイン電極22よりも低い電位に設定する傾向にあり、例えばゼロに設定する。このように、半導体層11の端面110のうちのソース電極延在部51を設けた領域の電位を安定化させることで、半導体層11の端面110のうちのソース電極延在部51を設けた領域の破壊を抑制することができると考えられる。
More specifically, a voltage is applied to the
本願発明者は、ドレイン接続部に高い電圧を印加したときに破壊された電界効果トランジスタを精査したところ、半導体層の端面で破壊される電界効果トランジスタが多いことを見出した。さらに精査を進めると、本願発明者は、半導体層の端面のうちの第1領域と第2領域の少なくとも一方の領域が、破壊される傾向にあることを見出した。本願発明者は、半導体層の端面のうちの第1、第2領域の電位がドレイン接続部の電位と同電位となることが、破壊につながると考え、第1、第2領域の電位をドレイン接続部の電位よりも低い電位とすることで、破壊を抑制することができた。 The inventor of the present application scrutinized field effect transistors that were destroyed when a high voltage was applied to the drain connection portion, and found that many field effect transistors were destroyed at the end face of the semiconductor layer. Upon further investigation, the present inventor has found that at least one of the first region and the second region in the end face of the semiconductor layer tends to be destroyed. The inventor of the present application considers that the potential of the first and second regions in the end face of the semiconductor layer is the same as the potential of the drain connection portion, leading to destruction, and the potential of the first and second regions is drained. The breakdown could be suppressed by setting the potential lower than that of the connection portion.
好ましくは、ソース電極延在部51は、半導体層11の端面110のうちの第1領域Z1と第2領域Z2を覆う。これにより、半導体層11の端面110の破壊されやすい第1、第2領域Z1,Z2をソース電極延在部51により覆うことができ、半導体層11の端面110の破壊を抑制できる。
Preferably, the
好ましくは、ソース電極延在部51は、半導体層11の端面110の全周を覆う。これにより、半導体層11の端面110の全周の破壊を抑制できる。
Preferably, the
また、好ましくは、ソース電極延在部51は、半導体層11の端面110の上下方向の全領域を覆う。例えば、第1領域Z1において、ソース電極延在部51は、半導体層11の下端から上端までを覆う。さらには、半導体層11の端面110の全周において、ソース電極延在部51が半導体層11の下端から上端までを覆うことが好ましい。これにより、半導体層11の端面110の全周の破壊をより効果的に抑制できる。通常、半導体層11の性質は、上下方向に一様でなく、組成の分布や結晶性の偏りが生じるので、このような半導体層11には、破壊に強い部分と弱い部分が混在している。ソース電極延在部51が半導体層11の端面110の上下方向の一部の領域のみを覆っている場合には、ドレイン電極22に電圧を印加すると、ソース電極延在部51に覆われていない領域のうちの弱い箇所が、破壊されることがある。このため、ソース電極延在部51により半導体層11の端面110の上下方向の全領域を覆うことで、このような破壊を防止できる。
Preferably, the
好ましくは、半導体層11上に、ソース接続部41を設けてもよい。ソース接続部41は、ソース電極21に電気的に接続される。ソース接続部41は、金属のワイヤ等が接続される部分であり、ソース電極21への電圧の印加の起点となる。本実施形態では、ソース接続部41は、ソース接続部41とドレイン接続部42との間に活性領域30を挟むように、配置される。ソース電極21は、ソース接続部41からドレイン接続部42に向かって、複数延在し、ドレイン電極22は、ドレイン接続部42からソース接続部41に向かって、複数延在している。このような、ソース電極21、ドレイン電極22およびゲート電極23の組が複数組ある電界効果トランジスタでは、より高電圧を印加するが、この場合に、半導体層11の端面110にソース電極延在部51を設けることで、高電圧印加による半導体層11の端面110の破壊を抑制することができる。
Preferably, the
好ましくは、基板10は、絶縁性基板であり、基板10の上面は、半導体層11の上方からみて、半導体層11の端面110の外側において、露出している。これにより、半導体層11の端面110から電界効果トランジスタ1の端面までの距離を大きくできる。したがって、半導体層11の端面110から電界効果トランジスタの外部に向かって電流がリークする部分を排除して、半導体層11の端面110の破壊を一層確実に抑制できる。このとき、ソース電極延在部51は、半導体層11の端面110だけでなく、半導体層11から露出した基板10の上面にまで連続して設けられていることが好ましい。
Preferably, the
好ましくは、半導体層11上に、ゲート電極延在部53を設けてもよい。ゲート電極延在部53は、ゲート電極23に電気的に接続される。ゲート電極延在部53は、少なくとも、ソース電極延在部51とドレイン電極22との間に位置する。特に、ドレイン電極22のうち半導体層11に接している部分からソース電極延在部51に至る経路を遮る位置に、ゲート電極延在部53を設けることが好ましい。ドレイン電極22のうち半導体層11に接している部分とは、典型的には、活性領域30のドレイン電極22である。
Preferably, the
ここで、ソース電極延在部51は、ソース電極21と電気的に接続されているため、ソース電極延在部51が、半導体層11と直接接触している場合、ソース電極延在部51は、ソース電極21と同様の機能を有する。活性領域30内と同様に、ソース電極延在部51とドレイン電極22の間に、ゲート電極延在部53を設けているため、ゲート電極延在部53は、ゲート電極23と同様の機能を有する。したがって、活性領域30内と同様に、ゲート電極延在部53によって、ソース電極延在部51とドレイン電極22との間の(図4に示すチャネル層12を流れる)電流の流れを制御することができる。この結果、ソース電極延在部51とドレイン電極22との間のリーク電流を抑えることができる。ゲート電極延在部53は、半導体層11の上方からみて、活性領域30の全周を囲む位置に設けることが好ましい。これにより、より確実にリーク電流を抑えることができる。
Here, since the
以下、本実施の形態に係る電界効果トランジスタの構成部材について説明する。 Hereinafter, constituent members of the field effect transistor according to the present embodiment will be described.
(基板10)
基板10は、省略することもできるが、好ましくは半導体層11の下に配置する。基板10は、絶縁性を有し、例えば、サファイアから構成される。基板10の上面は、半導体層11の上方からみて、半導体層11から露出していることが好ましく、これにより、基板10の端面は、半導体層11の端面110との間に一定以上の間隔を確保することができる。
(Substrate 10)
The
(半導体層11)
半導体層11は、III族窒化物半導体から構成されることが好ましい。また、半導体層11は、基板10上に設けられたチャネル層12と、チャネル層12上に設けられたバリア層13とを有する。チャネル層12は、例えば、GaNから構成される。バリア層13は、例えば、下から順に積層されたAlNとAlGaNとから構成される。バリア層13のバンドギャップが、チャネル層12のバンドギャップよりも大きければ、チャネル層12およびバリア層13は、いかなる半導体から構成されていてもよい。チャネル層12には、バリア層13との界面近傍に、2次元電子ガス層31が形成される。
(Semiconductor layer 11)
The
(ソース接続部41)
ソース接続部41は、ソース電極21と電気的に接続された導電性の部材からなり、例えば、Ti/Al/Ni/Auから構成される。ソース接続部41は、金属のワイヤ等によって外部電源と接続される部分であり、ソース電極21への電圧の印加の起点となる。本実施形態では、ソース接続部41は、半導体層11の上方からみて、略矩形状に形成されている。本実施形態では、ソース接続部41は、半導体層11の上方からみて、ドレイン接続部42とともに活性領域30を挟む位置にあり、活性領域30から離隔して半導体層11上に設けられる。ソース接続部41は、ソース電極21と別の部材でもよく、一体でもよい。
(Source connection part 41)
The
(ドレイン接続部42)
ドレイン接続部42は、ドレイン電極22と電気的に接続された導電性の部材からなり、例えば、Ti/Al/Ni/Auから構成される。ドレイン接続部42は、金属のワイヤ等によって外部電源と接続される部分であり、ドレイン電極22への電圧の印加の起点となる。本実施形態では、ドレイン接続部42は、半導体層11の上方からみて、略矩形状に形成されている。また、ドレイン接続部42は、半導体層11の上方からみて、活性領域30から離隔して半導体層11上に設けられる。ドレイン接続部42は、ドレイン電極22と別の部材でもよく、一体でもよい。
(Drain connection part 42)
The
(ゲート接続部43)
ゲート接続部43は、ゲート電極23と電気的に接続された導電性の部材からなり、例えば、Ni/Au/Pt/Ni/Auから構成される。ゲート接続部43は、金属のワイヤ等によって外部電源と接続される部分であり、ゲート電極23への電圧の印加の起点となる。本実施形態では、ゲート接続部43は、半導体層11の上方からみて、略矩形状に形成されている。本実施形態では、ゲート接続部43は、半導体層11の上方からみて、活性領域30に対してソース接続部41と同じ側に位置している。ゲート接続部43は、ゲート電極23と別の部材でもよく、一体でもよい。
(Gate connection 43)
The
(ソース電極21)
ソース電極21は、例えば、TiおよびAlから構成される。本実施形態では、複数のソース電極21は、ソース接続部41から同一方向に延在し、互いに平行に配列されている。つまり、ソース接続部41およびそれに接続された複数のソース電極21は、くし形に形成されている。
(Source electrode 21)
The
ソース電極21は、図4に示すように、半導体層11に溝部を設け、その溝部内に配置することが好ましい。この場合、ソース電極21の上部は、バリア層13の上面から突出していてもよく、ソース電極21の一部がバリア層13の上面に設けられていてもよい。また、ソース電極21の下部は、2次元電子ガス層31に接触している。
As shown in FIG. 4, the
(ドレイン電極22)
ドレイン電極22は、例えば、TiおよびAlから構成される。本実施形態では、複数のドレイン電極22は、ドレイン接続部42から同一方向に延在し、互いに平行に配列されている。つまり、ドレイン接続部42およびそれに接続された複数のドレイン電極22は、くし形に形成されている。各ドレイン電極22は、隣り合う2つのソース電極21の間に、配置される。
(Drain electrode 22)
The
ドレイン電極22は、図4に示すように、半導体層11に溝部を設け、その溝部内に配置することが好ましい。この場合、ドレイン電極22の上部は、バリア層13の上面から突出していてもよく、ドレイン電極22の一部がバリア層13の上面に設けられていてもよい。また、ドレイン電極22の下部は、2次元電子ガス層31に接触している。
As shown in FIG. 4, the
(ゲート電極23)
ゲート電極23は、例えば、Ni/Au/Ptから構成される。ゲート電極23は、本実施形態では、ゲート接続部43に接続され、ソース電極21とドレイン電極22との間に位置するように形成されている。本実施形態では、ゲート電極23は、p型GaN層等のp型層14を介して、半導体層11のバリア層13上に設けられている。p型層14は省略することもできる。図1に示す例では、1本のゲート電極23をソース電極21とドレイン電極22との間に位置するように蛇行状に形成したが、これに限らず、ソース電極21やドレイン電極22のようにゲート電極23を複数本設けることもできる。
(Gate electrode 23)
The
(ソース電極延在部51)
ソース電極延在部51は、ソース電極21と電気的に接続された導電性の部材からなり、例えば、TiおよびAlから構成される。ソース電極延在部51は、例えば、半導体層11の端面110の全周を覆い、かつ、半導体層11の端面110の上下方向の全領域を覆う。この場合、ソース電極延在部51は、半導体層11の上方からみて、環状に形成される。ソース電極延在部51は、導電性の部材からなる連結部61を介して、ソース接続部41に電気的に接続することができる。
(Source electrode extension 51)
The
(ゲート電極延在部53)
ゲート電極延在部53は、ゲート電極23と電気的に接続された導電性の部材からなり、例えば、Ni/Au/Ptから構成される。ゲート電極23と一体で形成してもよい。本実施形態では、ゲート電極延在部53は、p型層14を介して、半導体層11のバリア層13上に設けられている。p型層14は省略することもできる。本実施形態では、ゲート電極延在部53は、半導体層11の上方からみて、環状に形成され、環状に形成されたソース電極延在部51の内側であって活性領域20を囲む位置に配置される。ゲート電極延在部53は、ゲート接続部43に電気的に接続される。ゲート電極延在部53は、連結部61の下側を通過して設けることができる。この場合、ゲート電極延在部53は、連結部61の下側において、絶縁体62に覆われている。ゲート電極延在部53は、絶縁体62により、連結部61と短絡しない。絶縁体62は、例えば、SiO2から構成される。ゲート電極延在部53と連結部61の上下の位置関係は逆でもよい。
(Gate electrode extension 53)
The
(電界効果トランジスタ1の動作)
ドレイン電極22の電位がソース電極21の電位よりも高くなるように、ソース接続部41とドレイン接続部42の少なくとも一方に電圧を印加する。すると、ソース接続部41からソース電極22に流れる電子は、2次元電子ガス層31を介して、ドレイン電極23に到達する。なお、ソース電極21とドレイン電極22との間を流れる電流は、ゲート電極21に印加される電圧に基づいて、オンオフ制御される。
(Operation of the field effect transistor 1)
A voltage is applied to at least one of the
このとき、前述したように、ドレイン接続部42に、高い電圧を印加しても、ソース電極延在部51が、半導体層11の端面110を覆っているので、半導体層11の端面110の破壊を抑制できる。
At this time, as described above, even when a high voltage is applied to the
(実験例)
図5は、半導体層の端面の全周をソース電極延在部で覆った場合(以下、実施例という)のオフ時のリーク電流を示すと共に、半導体層の端面をソース電極延在部で覆っていない場合(以下、比較例という)のオフ時のリーク電流を示す。実施例を実線で示し、比較例を点線で示す。これらは、実施例および比較例のそれぞれについて、1つウェハ内における複数の測定点で測定したものである。図5のグラフは、横軸に、ドレイン電極(ドレイン接続部)に印加する電圧Vd[V]を示し、縦軸に、オフ時のリーク電流(ドレイン電流)Id[A]を示す。
(Experimental example)
FIG. 5 shows the leakage current at the off time when the entire periphery of the end face of the semiconductor layer is covered with the source electrode extension (hereinafter referred to as an example), and the end face of the semiconductor layer is covered with the source electrode extension. In this case, the leakage current at the time of OFF when not (hereinafter referred to as a comparative example) is shown. Examples are indicated by solid lines, and comparative examples are indicated by dotted lines. These were measured at a plurality of measurement points in one wafer for each of the example and the comparative example. In the graph of FIG. 5, the horizontal axis represents the voltage V d [V] applied to the drain electrode (drain connection portion), and the vertical axis represents the leakage current (drain current) I d [A] at OFF.
図5に示すように、実施例では、ドレイン電極(ドレイン接続部)への印加電圧Vdが、650V付近および750V付近となったときにそれぞれ、リーク電流Idが急激に上昇した試料があり、このときに、これらの試料において破壊が発生したことがわかる。一方、比較例では、ドレイン電極(ドレイン接続部)への印加電圧Vdが、350V付近および450V付近となったときに、リーク電流Idが急激に上昇した試料があり、このときに、これらの試料において破壊が発生したことがわかる。このように、実施例は、比較例と比べて、破壊電圧が高くなっている、つまり、耐圧が高くなっていることがわかる。 As shown in FIG. 5, in the embodiment, the applied voltage V d to the drain electrode (drain connection portion), respectively, when a near 650V near and 750V, the leakage current I d is has rapidly increased sample At this time, it can be seen that destruction occurred in these samples. On the other hand, in the comparative example, the applied voltage V d to the drain electrode (drain connection portion), when a near 350V near and 450V, there is a sample leakage current I d has rapidly increased, at this time, these It can be seen that destruction occurred in the samples. Thus, it can be seen that the breakdown voltage is higher in the example than in the comparative example, that is, the breakdown voltage is higher.
図6は、図5に用いた試料について、100V時のリーク電流を破壊電圧ごとにプロットしたグラフである。実施例を丸のドットで示し、比較例を四角のドットで示す。横軸に、破壊電圧VBD[V]を示し、縦軸に、100V時のリーク電流(ドレイン電流)IDSS[A]を示す。 FIG. 6 is a graph in which the leakage current at 100 V is plotted for each breakdown voltage for the sample used in FIG. Examples are indicated by round dots, and comparative examples are indicated by square dots. The horizontal axis represents the breakdown voltage V BD [V], and the vertical axis represents the leakage current (drain current) I DSS [A] at 100 V.
図6に示すように、実施例は、比較例と比べて、破壊電圧が高い傾向にあり、かつ、100V時のリーク電流は比較例と同程度か、もしくは少なくなっていることがわかる。このように、実施例は、比較例と比べて、耐圧が高く、かつ、リーク電流は増加していないことがわかる。 As shown in FIG. 6, it can be seen that the breakdown voltage of the example tends to be higher than that of the comparative example, and the leakage current at 100 V is the same as or lower than that of the comparative example. Thus, it can be seen that the example has a higher breakdown voltage and does not increase the leakage current as compared with the comparative example.
図7は、図5に用いた試料について、600V時のリーク電流を破壊電圧ごとにプロットしている。図6と同様に、実施例を丸のドットで示し、比較例を四角のドットで示す。横軸に、破壊電圧VBD[V]を示し、縦軸に、600V時のリーク電流IDSS[A]を示す。 FIG. 7 plots the leakage current at 600 V for each breakdown voltage for the sample used in FIG. As in FIG. 6, the example is indicated by a round dot, and the comparative example is indicated by a square dot. The horizontal axis represents the breakdown voltage V BD [V], and the vertical axis represents the leakage current I DSS [A] at 600V.
図7に示すように、比較例を示すはずの四角のドットが存在しないことがわかる。これは、図5に示すように、比較例の試料はすべて、600Vより手前で破壊されたため、600V時のリーク電流のデータが存在しないためである。したがって、実施例は、比較例と比べて、破壊電圧が高くなっている、つまり耐圧が高くなっていることがわかる。 As shown in FIG. 7, it can be seen that there is no square dot that should indicate the comparative example. This is because, as shown in FIG. 5, since all the samples of the comparative examples were destroyed before 600V, there is no leakage current data at 600V. Therefore, it can be seen that the example has a higher breakdown voltage, that is, a higher breakdown voltage than the comparative example.
なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。 The present invention is not limited to the above-described embodiment, and the design can be changed without departing from the gist of the present invention.
1 電界効果トランジスタ
10 基板
11 半導体層
110 端面
12 チャネル層
13 バリア層
14 p型層
21 ソース電極
22 ドレイン電極
23 ゲート電極
30 活性領域
300 活性領域の一辺
301 活性領域の第1端
302 活性領域の第2端
31 2次元電子ガス層
41 ソース接続部
42 ドレイン接続部
420 ドレイン接続部の一辺
421 ドレイン接続部の第1端
422 ドレイン接続部の第2端
43 ゲート接続部
51 ソース電極延在部
53 ゲート電極延在部
61 連結部
62 絶縁体
Z1 半導体層の端面の第1領域
Z2 半導体層の端面の第2領域
DESCRIPTION OF
Claims (7)
前記半導体層の前記活性領域上に配置されるソース電極、ドレイン電極およびゲート電極と、
前記半導体層の上方からみて前記活性領域の外側に位置するように前記半導体層上に配置されると共に、前記ドレイン電極に電気的に接続され、前記ドレイン電極への電圧の印加の起点となるドレイン接続部と、
前記ソース電極に電気的に接続されるソース電極延在部と
を備え、
前記半導体層の上方からみて、前記ドレイン接続部の第1端と前記活性領域の第1端とは、対向し、かつ、前記半導体層の端面に近接して設けられており、
前記半導体層の端面は、少なくとも、前記ドレイン接続部の第1端に最も近い位置から前記活性領域の第1端に最も近い位置にかけて、前記ソース電極延在部により覆われ、
前記半導体層の下に配置される絶縁性の基板を有し、
前記基板の上面は、前記半導体層の上方からみて、前記半導体層の端面の外側において、露出していることを特徴とする電界効果トランジスタ。 A semiconductor layer having an active region;
A source electrode, a drain electrode and a gate electrode disposed on the active region of the semiconductor layer;
A drain disposed on the semiconductor layer so as to be located outside the active region when viewed from above the semiconductor layer, and is electrically connected to the drain electrode and serves as a starting point for applying a voltage to the drain electrode A connection,
A source electrode extension portion electrically connected to the source electrode,
When viewed from above the semiconductor layer, the first end of the drain connection portion and the first end of the active region face each other and are provided close to the end surface of the semiconductor layer,
The end face of the semiconductor layer is covered with the source electrode extension from at least a position closest to the first end of the drain connection portion to a position closest to the first end of the active region ,
An insulating substrate disposed under the semiconductor layer;
The field effect transistor according to claim 1, wherein the upper surface of the substrate is exposed outside the end face of the semiconductor layer as viewed from above the semiconductor layer .
前記半導体層の端面は、さらに、前記ドレイン接続部の第2端に最も近い位置から前記活性領域の第2端に最も近い位置にかけて、前記ソース電極延在部により覆われている、請求項1に記載の電界効果トランジスタ。 As viewed from above the semiconductor layer, the second end of the drain connection portion and the second end of the active region face each other and are provided close to the end face of the semiconductor layer,
2. The end face of the semiconductor layer is further covered with the source electrode extension portion from a position closest to the second end of the drain connection portion to a position closest to the second end of the active region. The field effect transistor according to 1.
前記ソース接続部は、前記ソース接続部と前記ドレイン接続部との間に前記活性領域を挟むように、配置され、
前記ソース電極は、前記ソース接続部から前記ドレイン接続部に向かって、複数延在し、
前記ドレイン電極は、前記ドレイン接続部から前記ソース接続部に向かって、複数延在している、請求項1から4の何れか一つに記載の電界効果トランジスタ。 A source connection portion disposed on the semiconductor layer, electrically connected to the source electrode, and serving as a starting point for applying a voltage to the source electrode;
The source connection portion is disposed so as to sandwich the active region between the source connection portion and the drain connection portion,
A plurality of the source electrodes extending from the source connection portion toward the drain connection portion;
5. The field effect transistor according to claim 1, wherein a plurality of the drain electrodes extend from the drain connection portion toward the source connection portion. 6.
前記ゲート電極延在部は、少なくとも、前記ソース電極延在部と前記ドレイン電極との間に位置する、請求項1から5の何れか一つに記載の電界効果トランジスタ。 A gate electrode extension disposed on the semiconductor layer and electrically connected to the gate electrode;
The gate electrode extension portion, at least, is located between the drain electrode and the source electrode extension, the field effect transistor according to any one of claims 1 5.
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