JP2011060912A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of suppressing deterioration of performance caused by formation of a source field plate electrode. <P>SOLUTION: In the semiconductor device, a GaN layer 12 and an AlGaN layer 13 are formed in this order on an SiC substrate 11, and a drain electrode 14, a source electrode 15, and a gate electrode 16 are formed on the AlGaN layer 13. In the semiconductor device, a first opening 23 is formed at a lower part of the gate electrode 16 to penetrate the SiC substrate 11. Further, a second opening 24 is formed such that one portion of a source pad 19 formed on the GaN layer 12 and connected to the source electrode 15 is exposed from the back side of the SiC substrate 11. Then, a source field plate 25-1 is formed within the first opening 23, and a grounding conductor 25-2 is formed on the back of the SiC substrate 11 to abut on the source pad 19 exposed from the second opening 24. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、化合物半導体を用いたトランジスタに関する。   The present invention relates to a semiconductor device, and more particularly to a transistor using a compound semiconductor.

ＧａＮなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）や高電子移動度トランジスタ(ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ)は、優れた高周波特性を有しており、マイクロ波帯で動作する半導体装置として、広く実用化されている。近年、これらのＦＥＴ、ＨＥＭＴ等の半導体装置において、更なる高性能化が求められている。このため、従来の半導体装置は、フィールドプレート構造が用いられている。以下に、従来のソースフィールドプレート電極を有するＨＥＭＴについて説明する。   Field effect transistors (FETs) and high electron mobility transistors (HEMTs) using compound semiconductors such as GaN have excellent high-frequency characteristics and operate in the microwave band. Widely used as a semiconductor device. In recent years, higher performance has been demanded in semiconductor devices such as FETs and HEMTs. For this reason, the field plate structure is used in the conventional semiconductor device. A conventional HEMT having a source field plate electrode will be described below.

この従来のＨＥＭＴは、ＳｉＣ基板上にＧａＮ層からなる電子走行層が形成され、このＧａＮ層上の一部にＡｌＧａＮ層からなる電子供給層が形成されている。ＡｌＧａＮ層上には、ドレイン電極およびソース電極が互いに離間して形成されており、これらのドレイン電極とソース電極との間に、ゲート電極が形成されている。   In this conventional HEMT, an electron transit layer made of a GaN layer is formed on a SiC substrate, and an electron supply layer made of an AlGaN layer is formed on a part of the GaN layer. On the AlGaN layer, a drain electrode and a source electrode are formed apart from each other, and a gate electrode is formed between the drain electrode and the source electrode.

また、ソース電極上には、ソースフィールドプレート電極が、ソース電極に接触して形成される。このソースフィールドプレート電極は、ソース電極上から、ゲート電極上を通ってドレイン電極の近傍に至る領域まで延長形成されている。このようにソースフィールドプレート電極を形成することにより、ソースフィールドプレート電極下のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ソースフィールドプレート電極が形成されない場合にゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させることができる。これにより、ゲート電極のドレイン側端部が不意に高電位になることによる耐圧の低下や、ゲートリーク電流に起因するバーチャルゲート効果による装置の性能の劣化を抑制することができるため、高性能なＨＥＭＴを提供することができる（特許文献１、２等参照）。   A source field plate electrode is formed on the source electrode in contact with the source electrode. The source field plate electrode extends from the source electrode to a region passing through the gate electrode and reaching the vicinity of the drain electrode. By forming the source field plate electrode in this way, the potential under the source field plate electrode becomes equal, so that the lines of electric force between the source electrode and the drain electrode are evenly distributed. Therefore, when the source field plate electrode is not formed, the density of lines of electric force concentrated on the drain electrode side end portion of the gate electrode can be reduced. As a result, it is possible to suppress a decrease in breakdown voltage due to an unexpectedly high potential at the drain side end of the gate electrode and a deterioration in device performance due to the virtual gate effect due to the gate leakage current. A HEMT can be provided (see Patent Documents 1 and 2).

なお、ＳｉＣ基板上にＧａＮ層を有し、このＧａＮ層上にドレイン電極、ソース電極およびゲート電極が形成されたＦＥＴにおいても、上述と同様にソースフィールドプレート電極が形成されることにより、高性能なＦＥＴを提供することができる。   Even in an FET having a GaN layer on a SiC substrate and having a drain electrode, a source electrode, and a gate electrode formed on the GaN layer, the source field plate electrode is formed in the same manner as described above. FET can be provided.

特表２００７−５３７５９４号公報JP 2007-537594 A 特表２００８−５３３７１７号公報JP 2008-533717 A

しかし、近年のＦＥＴまたはＨＥＭＴ等の半導体装置は、装置の小型化に伴い、ゲート電極の幅やソース電極とドレイン電極との距離が短くなる傾向がある。従って、ソースフィールドプレート電極とドレイン電極との距離が短くなるため、この間に発生する浮遊容量が大きくなる。さらに、例えば実際に製造されたドレイン電極は、その断面形状が、ＡｌＧａＮ層に接触する部分が広がった台形形状になる。従って、ソースフィールドプレート電極の端部とドレイン電極の広がった部分とが絶縁膜を介して重なり、ソースフィールドプレート電極とドレイン電極との間に発生する浮遊容量が、より大きくなる。この浮遊容量の増大は、半導体装置の性能を劣化させる要因となる。   However, in recent semiconductor devices such as FETs and HEMTs, there is a tendency that the width of the gate electrode and the distance between the source electrode and the drain electrode are shortened as the device is downsized. Therefore, since the distance between the source field plate electrode and the drain electrode is shortened, the stray capacitance generated during this time increases. Further, for example, the actually manufactured drain electrode has a trapezoidal shape in which the cross-sectional shape of the drain electrode is widened in contact with the AlGaN layer. Therefore, the end portion of the source field plate electrode and the extended portion of the drain electrode overlap through the insulating film, and the stray capacitance generated between the source field plate electrode and the drain electrode becomes larger. This increase in stray capacitance is a factor that degrades the performance of the semiconductor device.

また、ソースフィールドプレート電極は、ゲート電極上に薄い絶縁膜を介して形成されるため、ソースフィールドプレート電極の形成に伴い、ゲート電極の形状がドレイン電極側に傾いた形状になり、これによる装置の性能の劣化も問題であった。   Further, since the source field plate electrode is formed on the gate electrode through a thin insulating film, the shape of the gate electrode is inclined to the drain electrode side with the formation of the source field plate electrode. The performance degradation was also a problem.

そこで、本発明の課題は、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することにある。   Therefore, an object of the present invention is to provide a semiconductor device capable of suppressing the deterioration of performance due to the formation of the source field plate electrode.

本発明による半導体装置は、基板上に形成された電子走行層と、この電子走行層上に帯状に形成された電子供給層と、この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。   A semiconductor device according to the present invention includes an electron transit layer formed on a substrate, an electron supply layer formed in a strip shape on the electron transit layer, and formed on the electron supply layer and formed on the electron transit layer. A drain electrode connected to the drain pad, a source electrode formed on the electron supply layer and spaced apart from the drain electrode, and connected to a source pad formed on the electron transit layer; and the source electrode And a gate electrode formed between the drain electrode and connected to a gate pad formed on the electron transit layer, and a first opening formed below the gate electrode so as to penetrate the substrate A second opening provided so that a part of the source pad is exposed from the back side of the substrate, a source field plate electrode formed in the first opening, Provided on the back surface of the substrate to contact the source pad exposed from the second opening, it is characterized in that it comprises a ground conductor wherein is the source field plate electrode integrally formed.

また、本発明による半導体装置は、基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、この素子領域の周囲に素子分離層を介して形成された非素子領域と、前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、前記第１の開口内に形成されたソースフィールドプレート電極と、前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、を具備することを特徴とするものである。   According to another aspect of the present invention, there is provided a semiconductor device comprising: a first conductivity type impurity region formed on a substrate; an element region comprising a second conductivity type impurity region on the surface of the first impurity region; A non-element region formed around the element isolation layer; a drain electrode formed on the impurity region of the second conductivity type and connected to a drain pad formed on the non-element region; A source electrode formed on the two-conductivity type impurity region apart from the drain electrode and connected to a source pad formed on the non-element region; and the source electrode between the source electrode and the drain electrode. A gate electrode formed on a two-conductivity type impurity region and connected to a gate pad formed on the non-element region; and a second electrode formed below the gate electrode so as to penetrate the substrate. A second opening provided so that a part of the source pad is exposed from the back side of the substrate, a source field plate electrode formed in the first opening, and the second And a ground conductor provided on the back surface of the substrate so as to be in contact with the source pad exposed from the opening and integrally formed with the source field plate electrode.

本発明によれば、ソースフィールドプレート電極を形成することによる性能の劣化を抑制することができる半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can suppress the deterioration of the performance by forming a source field plate electrode can be provided.

本発明の第１の実施形態に係る半導体装置を示す上面図である。1 is a top view showing a semiconductor device according to a first embodiment of the present invention. 図１の一点鎖線Ａ−Ａ´に沿った断面を、拡大して示す部分断面図である。It is a fragmentary sectional view which expands and shows the cross section along the dashed-dotted line AA 'of FIG. 図１の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。It is sectional drawing shown along the dashed-dotted line BB 'of FIG. 本発明の第２の実施形態に係る半導体装置を示す上面図である。It is a top view which shows the semiconductor device which concerns on the 2nd Embodiment of this invention. 図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。It is a fragmentary sectional view which expands and shows the cross section along the dashed-dotted line AA 'of FIG. 図４の一点鎖線Ｂ−Ｂ´に沿って示す断面図である。It is sectional drawing shown along the dashed-dotted line BB 'of FIG. 本発明の第３の実施形態に係る半導体装置であって、図４の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。FIG. 10 is a partial cross-sectional view illustrating a semiconductor device according to a third embodiment of the present invention in an enlarged manner along a cross-sectional line taken along a dashed line AA ′ in FIG. 4. 本発明の第１の実施形態に係る半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。FIG. 6 is a modification of the semiconductor device according to the first embodiment of the present invention, and is a partial cross-sectional view showing an enlarged cross section taken along the one-dot chain line AA ′ of FIG. 1. 本発明の第１の実施形態に係る半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。FIG. 10 is another partial modification example of the semiconductor device according to the first embodiment of the present invention, and is a partial cross-sectional view illustrating an enlarged cross section taken along the dashed-dotted line AA ′ in FIG.

以下に、本発明の実施形態の半導体装置について、図面を参照して詳細に説明する。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す上面図である。また、図２は、図１の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図３は、図１の一点鎖線Ｂ−Ｂ´に沿った断面図である。 (First embodiment)
FIG. 1 is a top view showing a semiconductor device according to the first embodiment of the present invention. 2 is an enlarged partial cross-sectional view showing a part of the cross section along the one-dot chain line AA ′ in FIG. 1. FIG. 3 is a cross-sectional view along the one-dot chain line BB ′ in FIG. FIG.

図２に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板１１の表面上には、エピタキシャル成長によりＧａＮ層１２が形成されている。このＧａＮ層１２は、電子走行層となる層である。そして、ＧａＮ層１２上の一部には、同じくエピタキシャル成長によりアンドープＡｌＧａＮ層１３が形成されている。このＡｌＧａＮ層１３は、電子供給層となる層である。なお、このＡｌＧａＮ層１３は、ｎ型にドーピングされた層であってもよい。   As shown in FIG. 2, in the semiconductor device of the present embodiment, a GaN layer 12 is formed on the surface of a SiC substrate 11 by epitaxial growth, for example. The GaN layer 12 is a layer that becomes an electron transit layer. An undoped AlGaN layer 13 is also formed on a part of the GaN layer 12 by epitaxial growth. The AlGaN layer 13 is a layer that becomes an electron supply layer. The AlGaN layer 13 may be an n-type doped layer.

図１に示すように、ＡｌＧａＮ層１３は、帯状に形成されている。そして、この帯状のＡｌＧａＮ層１３上には、複数のドレイン電極１４および複数のソース電極１５が、互いに離間して交互に配列形成されており、これらのドレイン電極１４とソース電極１５との間には、それぞれゲート電極１６が形成されている。なお、本実施形態において、ＡｌＧａＮ層１３の周囲には、絶縁層は形成されないが、絶縁層が形成されていてもよい。   As shown in FIG. 1, the AlGaN layer 13 is formed in a band shape. On the strip-shaped AlGaN layer 13, a plurality of drain electrodes 14 and a plurality of source electrodes 15 are alternately arranged so as to be separated from each other, and between these drain electrodes 14 and the source electrode 15. In each case, a gate electrode 16 is formed. In the present embodiment, no insulating layer is formed around the AlGaN layer 13, but an insulating layer may be formed.

本実施形態の半導体装置は、上述したように、複数のドレイン電極１４、複数のソース電極１５および複数ゲート電極１６を有しており、これらを１つずつ有するＨＥＭＴ１７が列状に複数形成されたものである。   As described above, the semiconductor device of the present embodiment has a plurality of drain electrodes 14, a plurality of source electrodes 15, and a plurality of gate electrodes 16, and a plurality of HEMTs 17 each having these one by one are formed in a row. Is.

ＧａＮ層１２上において、ＡｌＧａＮ層１３の周囲の領域には、ドレインパッド１８、ソースパッド１９、ゲートバスライン２０およびゲートパッド２１が形成されている。このうち、ドレインパッド１８は、ＡｌＧａＮ層１３に沿って形成されており、複数のドレイン電極１４は、このドレインパッド１８に接続されている。同様に、ソースパッド１９は、ＡｌＧａＮ層１３を介してドレインパッド１８に対向する領域に、ＡｌＧａＮ層１３に沿って形成されており、複数のソース電極１５は、このソースパッド１９に接続されている。さらに、ＡｌＧａＮ層１３とソースパッド１９との間には、ＡｌＧａＮ層１３に沿ってゲートバスライン２０が形成されており、複数のゲート電極１６は、このゲートバスライン２０に接続されている。そして、ソースパッド１９を介してゲートバスライン２０に対向する領域には、ゲートバスライン２０に沿ってゲートパッド２１が形成されており、ゲートバスライン２０とこのゲートパッド２１とは、少なくとも１本の引き出し線２２によって接続されている。   On the GaN layer 12, a drain pad 18, a source pad 19, a gate bus line 20, and a gate pad 21 are formed in a region around the AlGaN layer 13. Among these, the drain pad 18 is formed along the AlGaN layer 13, and the plurality of drain electrodes 14 are connected to the drain pad 18. Similarly, the source pad 19 is formed along the AlGaN layer 13 in a region facing the drain pad 18 via the AlGaN layer 13, and the plurality of source electrodes 15 are connected to the source pad 19. . Further, a gate bus line 20 is formed between the AlGaN layer 13 and the source pad 19 along the AlGaN layer 13, and the plurality of gate electrodes 16 are connected to the gate bus line 20. A gate pad 21 is formed along the gate bus line 20 in a region facing the gate bus line 20 through the source pad 19, and at least one gate bus line 20 and the gate pad 21 are formed. The lead wires 22 are connected to each other.

また、図２に示すように、ゲート電極１６の下方には、ＳｉＣ基板１１を貫通するように、テーパ状の第１の開口２３が形成されている。この第１の開口２３は、ＳｉＣ基板１１の裏面からドライエッチングすることにより形成されている。なお、第１の開口２３は、少なくとも、第１の開口２３によってＧａＮ層１２が露出する部分１２−１上にゲート電極１６が完全に位置するように形成されればよい。   As shown in FIG. 2, a tapered first opening 23 is formed below the gate electrode 16 so as to penetrate the SiC substrate 11. The first opening 23 is formed by dry etching from the back surface of the SiC substrate 11. Note that the first opening 23 may be formed so that the gate electrode 16 is completely positioned on at least the portion 12-1 where the GaN layer 12 is exposed by the first opening 23.

さらに、図３に示すように、ソースパッド１９の一部がＳｉＣ基板１１の裏面側から露出するように、複数のテーパ状の第２の開口２４が形成されている。これらの第２の開口２４は、ＳｉＣ基板１１の裏面からドライエッチングすることにより、ＳｉＣ基板１１およびＧａＮ層１２を貫通するように形成されている。   Further, as shown in FIG. 3, a plurality of tapered second openings 24 are formed so that a part of the source pad 19 is exposed from the back surface side of the SiC substrate 11. These second openings 24 are formed so as to penetrate through the SiC substrate 11 and the GaN layer 12 by dry etching from the back surface of the SiC substrate 11.

このように第１の開口２３および第２の開口２４が形成されたＳｉＣ基板１１の裏面全体には、図２、図３に示すように、例えばＡｕからなる金属２５が蒸着により形成されている。このうち、図２に示すように、第１の開口２３からＧａＮ層が露出する部分１２−１に形成された金属２５は、ソースフィールドプレート電極２５−１として機能する。一方で、図２、図３に示すように、ＳｉＣ基板１１の裏面に形成された金属２５は、接地導体２５−２として機能する。なお、接地導体２５−２は、図３に示すように、ソースパッド１９に接触して形成されている。   As shown in FIGS. 2 and 3, a metal 25 made of, for example, Au is formed on the entire back surface of the SiC substrate 11 in which the first opening 23 and the second opening 24 are formed in this manner, as shown in FIGS. . Among these, as shown in FIG. 2, the metal 25 formed in the portion 12-1 where the GaN layer is exposed from the first opening 23 functions as the source field plate electrode 25-1. On the other hand, as shown in FIGS. 2 and 3, the metal 25 formed on the back surface of the SiC substrate 11 functions as a ground conductor 25-2. The ground conductor 25-2 is formed in contact with the source pad 19 as shown in FIG.

上述のソースフィールドプレート電極２５−１についてさらに説明すると、従来のソースフィールド電極は、ゲート電極上に薄い絶縁膜を介して形成されることにより、ソースフィールドプレート電極下ＡｌＧａＮ層表面のポテンシャルは等しくなるため、ソース電極とドレイン電極との間の電気力線を均等に分布させる。従って、ゲート電極のドレイン電極側端部に集中する電気力線の密度を低下させる。これに対して本実施形態に係る半導体装置においては、ゲート電極１６の下方に、薄いＧａＮ層１２およびＡｌＧａＮ層１３を介してソースフィールドプレート電極２５−１を形成することにより、従来のソースフィールドプレート電極と同様に、ゲート電極１６のドレイン電極１４側端部に集中する電気力線の密度を低下させ、ゲート電極１６のドレイン側１４端部が不意に高電位になることによる耐圧の低下および、ゲートリーク電流に起因するバーチャルゲート効果の影響を軽減し、半導体装置の性能の劣化を抑制させる。   The source field plate electrode 25-1 will be further described. The conventional source field electrode is formed on the gate electrode through a thin insulating film, so that the potential of the AlGaN layer surface under the source field plate electrode becomes equal. Therefore, the lines of electric force between the source electrode and the drain electrode are evenly distributed. Accordingly, the density of lines of electric force concentrated on the drain electrode side end of the gate electrode is reduced. On the other hand, in the semiconductor device according to the present embodiment, the source field plate electrode 25-1 is formed below the gate electrode 16 via the thin GaN layer 12 and the AlGaN layer 13, thereby providing a conventional source field plate. Like the electrode, the density of the electric lines of force concentrated on the end of the gate electrode 16 on the drain electrode 14 side is reduced, and the breakdown voltage is lowered due to the drain electrode 14 end of the gate electrode 16 being unexpectedly high, and The influence of the virtual gate effect caused by the gate leakage current is reduced, and the deterioration of the performance of the semiconductor device is suppressed.

以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極２５−１がＳｉＣ基板１１の裏面側に形成されるため、従来のＨＥＭＴを有する半導体装置と比較して、ドレイン電極１４とソースフィールドプレート電極２５−１の端部との距離を長くすることができる。従って、たとえ、ドレイン電極１４が、その断面形状が、ＡｌＧａＮ層１３に接触する部分が広がった台形形状になっても、ドレイン電極１４とソースフィールドプレート電極２５−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。   In the semiconductor device according to the present embodiment described above, since the source field plate electrode 25-1 is formed on the back surface side of the SiC substrate 11, compared with the conventional semiconductor device having HEMT, the drain electrode 14 and The distance from the end of the source field plate electrode 25-1 can be increased. Therefore, even if the drain electrode 14 has a trapezoidal shape in which the cross-sectional shape of the drain electrode 14 is in contact with the AlGaN layer 13, the stray capacitance generated between the drain electrode 14 and the source field plate electrode 25-1. Can be made smaller than that of a conventional semiconductor device. Therefore, deterioration of the performance of the semiconductor device due to stray capacitance can be suppressed, and a higher performance semiconductor device can be realized.

また、ソースフィールドプレート電極２５−１は、ＳｉＣ基板１１の裏面側に形成されるため、ソースフィールドプレート電極２５−１の形成に伴ってゲート電極１６の形状が変形することを防止することができる。従って、ゲート電極１６の変形に伴う半導体装置の性能の劣化も防止することができる。   Moreover, since the source field plate electrode 25-1 is formed on the back side of the SiC substrate 11, it is possible to prevent the shape of the gate electrode 16 from being deformed with the formation of the source field plate electrode 25-1. . Therefore, deterioration of the performance of the semiconductor device due to the deformation of the gate electrode 16 can also be prevented.

また、ソースパッド１９の下方には、ＳｉＣ基板１１およびＧａＮ層１２を貫通する第２の開口２４が形成されているため、ソースパッド１９に発生する熱の熱抵抗および、ソースパッド１９の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。   Further, since the second opening 24 penetrating the SiC substrate 11 and the GaN layer 12 is formed below the source pad 19, the thermal resistance of the heat generated in the source pad 19 and the electrical property of the source pad 19 Resistance can be reduced. Therefore, deterioration of the performance of the semiconductor device due to thermal resistance and electrical resistance can also be suppressed.

（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置を示す上面図である。また、図５は、図４の一点鎖線Ａ−Ａ´に沿った断面の一部を拡大して示す部分断面図であり、図６は、図４の一点鎖線Ｂ−Ｂ´に沿った断面図である。 (Second Embodiment)
FIG. 4 is a top view showing a semiconductor device according to the second embodiment of the present invention. 5 is an enlarged partial cross-sectional view showing a part of the cross section taken along the alternate long and short dash line AA ′ of FIG. 4, and FIG. FIG.

図５に示すように、本実施形態の半導体装置において、例えばＳｉＣ基板３１の表面上には、エピタキシャル成長により、ＧａＮ層３２が形成されている。   As shown in FIG. 5, in the semiconductor device of this embodiment, a GaN layer 32 is formed on the surface of a SiC substrate 31, for example, by epitaxial growth.

図４に示すように、ＧａＮ層３２は、素子領域３４−１およびこの周囲の非素子領域３４−２により構成され、枠状の素子分離層３３により区分けされている。このようなＧａＮ層３２のうち、素子領域３４−１上には、複数のドレイン電極３５および複数のソース電極３６が、互いに離間して交互に配列形成されており、これらのドレイン電極３５とソース電極３６との間には、それぞれゲート電極３７が形成されている。   As shown in FIG. 4, the GaN layer 32 includes an element region 34-1 and a surrounding non-element region 34-2, and is divided by a frame-shaped element isolation layer 33. In such a GaN layer 32, a plurality of drain electrodes 35 and a plurality of source electrodes 36 are alternately arranged on the element region 34-1 so as to be spaced apart from each other. Gate electrodes 37 are formed between the electrodes 36.

本実施形態の半導体装置は、複数のドレイン電極３５、複数のソース電極３６および複数ゲート電極３７を有しており、これらを１つずつ有するＦＥＴ４０が列状に複数形成されたものである。   The semiconductor device of this embodiment has a plurality of drain electrodes 35, a plurality of source electrodes 36, and a plurality of gate electrodes 37, and a plurality of FETs 40 each having these one by one are formed in a row.

ここで、再び図５を参照すると、少なくとも素子領域３４−１は、ｐ型のＧａＮ層３４−１からなり、このｐ型のＧａＮ層３２−１の表面には、ｎ型ＧａＮ層３２−２が形成されている。このｎ型ＧａＮ層３２−２は、各ＦＥＴ４０毎に形成されている。なお、ｐ型のＧａＮ層３２−１とｎ型ＧａＮ層３２−２とは、反対の導電型であってもよい。   Here, referring to FIG. 5 again, at least the element region 34-1 includes a p-type GaN layer 34-1, and an n-type GaN layer 32-2 is formed on the surface of the p-type GaN layer 32-1. Is formed. The n-type GaN layer 32-2 is formed for each FET 40. Note that the p-type GaN layer 32-1 and the n-type GaN layer 32-2 may have opposite conductivity types.

一つのｎ型ＧａＮ層３４−２上には、ドレイン電極３５およびソース電極３６が互いに離間して形成されており、これらの電極３５、３６間には、ゲート電極３７が形成されている。   On one n-type GaN layer 34-2, a drain electrode 35 and a source electrode 36 are formed apart from each other, and a gate electrode 37 is formed between the electrodes 35 and 36.

非素子領域３４−２上には、ドレインパッド４１、ソースパッド４２、ゲートバスライン４３およびゲートパッド４４が形成されている。このうち、ドレインパッド４１は、素子領域３４−１に沿って形成されており、複数のドレイン電極３５は、このドレインパッド４１に接続されている。同様に、ソースパッド４２は、素子領域３４−１を介してドレインパッド４１に対向する領域に、素子領域３４−１に沿って形成されており、複数のソース電極３６は、このソースパッド４２に接続されている。さらに、素子領域３４−１とソースパッド４２との間には、素子領域３４−１に沿ってゲートバスライン４３が形成されており、複数のゲート電極３７は、ゲートバスライン４３に接続されている。そして、ソースパッド４２を介してゲートバスライン４３に対向する領域には、ゲートバスライン４３に沿ってゲートパッド４４が形成されており、ゲートバスライン４３とこのゲートパッド４４とは、少なくとも１本の引き出し線４５によって接続されている。   On the non-element region 34-2, a drain pad 41, a source pad 42, a gate bus line 43, and a gate pad 44 are formed. Among these, the drain pad 41 is formed along the element region 34-1, and the plurality of drain electrodes 35 are connected to the drain pad 41. Similarly, the source pad 42 is formed along the element region 34-1 in a region facing the drain pad 41 via the element region 34-1, and the plurality of source electrodes 36 are formed on the source pad 42. It is connected. Furthermore, a gate bus line 43 is formed along the element region 34-1 between the element region 34-1 and the source pad 42, and the plurality of gate electrodes 37 are connected to the gate bus line 43. Yes. A gate pad 44 is formed along the gate bus line 43 in a region facing the gate bus line 43 via the source pad 42. At least one gate bus line 43 and the gate pad 44 are provided. Are connected by a lead wire 45.

また、図５に示すように、ゲート電極３７の下方には、第１の実施形態と同様に、テーパ状の第１の開口４６が形成されている。なお、第１の開口４６は、少なくとも、第１の開口４６によってｐ型ＧａＮ層３２−１が露出する部分３２−３上にゲート電極３７が完全に位置するように形成されればよい。   Further, as shown in FIG. 5, a tapered first opening 46 is formed below the gate electrode 37, as in the first embodiment. The first opening 46 may be formed so that the gate electrode 37 is completely positioned on at least the portion 32-3 where the p-type GaN layer 32-1 is exposed by the first opening 46.

また、図６に示すように、ソースパッド４２の一部がＳｉＣ基板３１の裏面側から露出するように、複数のテーパ状の第２の開口４７が形成されている。これらの第２の開口４７も、第１の実施形態と同様に形成されている。   Further, as shown in FIG. 6, a plurality of tapered second openings 47 are formed so that a part of the source pad 42 is exposed from the back surface side of the SiC substrate 31. These second openings 47 are also formed in the same manner as in the first embodiment.

このように第１の開口４６および第２の開口４７が形成されたＳｉＣ基板３１の裏面全体には、図５、図６に示すように、例えばＡｕからなる金属４８が蒸着により形成されている。このうち、図５に示すように、第１の開口４６からＧａＮ層３２が露出する部分３２−１に形成された金属４８は、第１の実施形態と同様に、ソースフィールドプレート電極４８−１として機能する。一方で、図５、図６に示すように、ＳｉＣ基板３１の裏面に形成された金属４８は、接地導体４８−２として機能する。なお、接地導体４８−２は、図６に示すように、ソースパッド４２に接触して形成されている。   As shown in FIGS. 5 and 6, a metal 48 made of, for example, Au is formed on the entire back surface of the SiC substrate 31 in which the first opening 46 and the second opening 47 are formed as described above. . Among these, as shown in FIG. 5, the metal 48 formed in the portion 32-1 where the GaN layer 32 is exposed from the first opening 46 is the source field plate electrode 48-1 as in the first embodiment. Function as. On the other hand, as shown in FIGS. 5 and 6, metal 48 formed on the back surface of SiC substrate 31 functions as ground conductor 48-2. The ground conductor 48-2 is formed in contact with the source pad 42 as shown in FIG.

以上に説明した本実施形態に係る半導体装置においては、ソースフィールドプレート電極４８−１がＳｉＣ基板３１の裏面側に形成されるため、従来のＦＥＴを有する半導体装置と比較して、ドレイン電極３５とソースフィールドプレート電極４８−１との距離を長くすることができる。従って、たとえ、ドレイン電極３５が、その断面形状がｎ型ＧａＮ層３２−２に接触する部分が広がった台形形状になっても、ドレイン電極３５とソースフィールドプレート電極４８−１との間に発生する浮遊容量を、従来の半導体装置よりも小さくすることができる。従って、浮遊容量に起因する半導体装置の性能の劣化を抑制し、より高性能な半導体装置を実現することができる。   In the semiconductor device according to the present embodiment described above, since the source field plate electrode 48-1 is formed on the back side of the SiC substrate 31, the drain electrode 35 and the semiconductor device having the conventional FET are compared with the semiconductor device according to the present embodiment. The distance from the source field plate electrode 48-1 can be increased. Therefore, even if the drain electrode 35 has a trapezoidal shape in which the cross-sectional shape of the drain electrode 35 is in contact with the n-type GaN layer 32-2, the drain electrode 35 is generated between the drain electrode 35 and the source field plate electrode 48-1. The stray capacitance to be reduced can be made smaller than that of a conventional semiconductor device. Therefore, deterioration of the performance of the semiconductor device due to stray capacitance can be suppressed, and a higher performance semiconductor device can be realized.

また、ソースフィールドプレート電極４８−１は、ＳｉＣ基板３１の裏面側に形成されるため、ソースフィールドプレート電極４８−１の形成に伴ってゲート電極３７の形状が変形することを防止することができる。従って、ゲート電極３７の変形に伴う半導体装置の性能の劣化も防止することができる。   Moreover, since the source field plate electrode 48-1 is formed on the back side of the SiC substrate 31, it is possible to prevent the shape of the gate electrode 37 from being deformed with the formation of the source field plate electrode 48-1. . Therefore, deterioration of the performance of the semiconductor device due to the deformation of the gate electrode 37 can also be prevented.

また、ソースパッド４２の下方には、ＳｉＣ基板３１およびＧａＮ層３２を貫通する第２の開口４７が形成されているため、ソースパッド４２に発生する熱の熱抵抗および、ソースパッド４２の電気的な抵抗を低下させることができる。従って、熱抵抗および電気的な抵抗に起因する半導体装置の性能の劣化も抑制することができる。   Further, since the second opening 47 penetrating the SiC substrate 31 and the GaN layer 32 is formed below the source pad 42, the thermal resistance of the heat generated in the source pad 42 and the electrical property of the source pad 42 are Resistance can be reduced. Therefore, deterioration of the performance of the semiconductor device due to thermal resistance and electrical resistance can also be suppressed.

（第３の実施形態）
次に、第３の実施形態の半導体装置について説明する。なお、この説明においては、第２の実施形態の半導体装置と異なる箇所について説明する。ここで、上面図については、図４と同様であるため、ここでは図４のＡ−Ａ´に沿った断面の要部を拡大して示す図７を参照して説明する。 (Third embodiment)
Next, a semiconductor device according to a third embodiment will be described. Note that in this description, portions different from the semiconductor device of the second embodiment will be described. Here, since the top view is the same as FIG. 4, here, a description will be given with reference to FIG.

図７に示すように、本実施形態の半導体装置は、第２の実施形態の半導体装置と比較して、図５に示されるＳｉＣ基板３１がｐ型のＧａＮ層３２−１と同一材料により構成され、かつ、これらが一体構造である点が異なる。すなわち、第３の実施形態の半導体装置は、ｐ型のＧａＮからなるバルク型のＧａＮ上にＦＥＴ４０が形成された例である。従って、第２の実施形態における非素子領域３４−２も、ｐ型のＧａＮ層からなる。   As shown in FIG. 7, in the semiconductor device of this embodiment, the SiC substrate 31 shown in FIG. 5 is made of the same material as the p-type GaN layer 32-1, as compared with the semiconductor device of the second embodiment. In addition, they are different in that they are monolithic structures. That is, the semiconductor device of the third embodiment is an example in which the FET 40 is formed on a bulk GaN made of p-type GaN. Therefore, the non-element region 34-2 in the second embodiment is also made of a p-type GaN layer.

なお、図７に示すように、第１の開口４６は、バルク型のＧａＮの裏面から所定の深さで設けられている。   As shown in FIG. 7, the first opening 46 is provided at a predetermined depth from the back surface of the bulk GaN.

このような第３の実施形態の半導体装置であっても、第２の実施形態の半導体装置と同様の効果を得ることができる。   Even in the semiconductor device of the third embodiment, the same effect as that of the semiconductor device of the second embodiment can be obtained.

以上に、本発明の実施形態に係る半導体装置について説明した。上述の各実施形態においては、第１の開口２３、４６の形状は、必ずしもテーパ状の形状である必要はない。図８は、第１の実施形態の半導体装置の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図８に示すように、第１の開口４９の形状は、例えば第１の開口４９の内側面が傾斜しない形状であってもよい。なお、第２の実施形態の半導体装置に形成された第１の開口４６の形状も同様に、必ずしもテーパ状の形状である必要はなく、図８に示されたような形状であってもよい。   The semiconductor device according to the embodiment of the present invention has been described above. In each of the embodiments described above, the shape of the first openings 23 and 46 is not necessarily a tapered shape. FIG. 8 is a partial cross-sectional view showing a modification of the semiconductor device according to the first embodiment and enlarging a cross-section along the one-dot chain line AA ′ of FIG. 1. As shown in FIG. 8, the shape of the first opening 49 may be, for example, a shape in which the inner surface of the first opening 49 is not inclined. Similarly, the shape of the first opening 46 formed in the semiconductor device of the second embodiment is not necessarily a tapered shape, and may be a shape as shown in FIG. .

また、各実施形態の半導体装置に形成された第２の開口２４、４７の形状も、必ずしもテーパ状の形状である必要はなく、例えば図７に示されたような形状であってもよい。さらに、第２の開口２４、４７が形成される数も、図３および図６に示されるように２箇所に限定されない。   Also, the shape of the second openings 24 and 47 formed in the semiconductor device of each embodiment is not necessarily a tapered shape, and may be a shape as shown in FIG. 7, for example. Further, the number of the second openings 24 and 47 formed is not limited to two as shown in FIGS. 3 and 6.

また、上述の各実施形態の半導体装置において、第１の開口２３、４６に形成されるソースフィールドプレート電極２５−１、４８−１の厚さおよび、第２の開口２４、４７に形成される金属２５、４８の厚さは、図２、図３および図５、図６に示されるように、必ずしも第１の開口２３、４６、第２の開口２４、４７の一部にのみ形成される程度の厚さである必要はない。図９は、第１の実施形態の半導体装置の他の変形例であって、図１の一点鎖線Ａ−Ａ´に沿った断面を拡大して示す部分断面図である。図９に示すように、ソースフィールドプレート電極５０−１は、例えば第１の開口２３を埋める程度の厚さであってもよい。なお、第２の実施形態の半導体装置に形成されたソースフィールドプレート電極４８−１の厚さおよび、第１、第２の実施形態の半導体装置が有する第２の開口２４、４７に形成される金属２５、４８の厚さも、例えば図９と同様に、第１の開口４６、第２の開口２４、４７を埋める程度の厚さであってもよい。   In the semiconductor device of each of the above-described embodiments, the thickness of the source field plate electrodes 25-1 and 48-1 formed in the first openings 23 and 46 and the second openings 24 and 47 are formed. The thicknesses of the metals 25 and 48 are necessarily formed only in a part of the first openings 23 and 46 and the second openings 24 and 47, as shown in FIGS. It need not be as thick. FIG. 9 is another partial modification of the semiconductor device of the first embodiment, and is a partial cross-sectional view showing an enlarged cross section along the one-dot chain line AA ′ in FIG. 1. As shown in FIG. 9, the source field plate electrode 50-1 may be thick enough to fill the first opening 23, for example. The thickness of the source field plate electrode 48-1 formed in the semiconductor device of the second embodiment and the second openings 24 and 47 of the semiconductor device of the first and second embodiments are formed. The thicknesses of the metals 25 and 48 may also be thick enough to fill the first openings 46 and the second openings 24 and 47, for example, as in FIG.

また、上述の各実施形態の半導体装置においては、ＧａＮ系の半導体装置の場合について説明した。しかし、本発明は、例えば第１の実施形態の半導体装置においては、電子走行層がＧａＡｓ層、電子供給層がＡｌＧａＡｓ層からなる半導体装置においても、同様に適用可能である。その他、ＧａＮ系若しくはＧａＡｓ系の半導体装置についても、同様に適用可能である。   In the semiconductor devices of the above-described embodiments, the case of a GaN-based semiconductor device has been described. However, the present invention can be similarly applied to the semiconductor device of the first embodiment, for example, in a semiconductor device in which the electron transit layer is a GaAs layer and the electron supply layer is an AlGaAs layer. In addition, the present invention can be similarly applied to a GaN-based or GaAs-based semiconductor device.

また、上述した各実施形態の半導体装置においては、複数のＦＥＴ４０若しくはＨＥＭＴ１７が形成されたものであったが、ＦＥＴ４０若しくはＨＥＭＴ１７の数は限定されず、例えば、ＧａＮ系の材料またはＧａＡｓ系の材料を用いた単一のＦＥＴまたはＨＥＭＴからなる半導体装置においても、同様に適用可能である。   In the semiconductor device of each embodiment described above, a plurality of FETs 40 or HEMTs 17 are formed. However, the number of FETs 40 or HEMTs 17 is not limited. For example, a GaN-based material or a GaAs-based material is used. The same applies to a semiconductor device made of a single FET or HEMT used.

また、上述の各実施形態の半導体装置において、基板は、ＳｉＣ基板１１、３１に限定されるものではなく、Ｓｉ基板、Ａｌ基板、サファイア基板であってもよい。   Further, in the semiconductor device of each of the embodiments described above, the substrate is not limited to the SiC substrates 11 and 31, and may be a Si substrate, an Al substrate, or a sapphire substrate.

１１、３１・・・ＳｉＣ基板
１２、３２・・・ＧａＮ層
１２−１、３２−３・・・第１の開口によって露出する部分
１３・・・ＡｌＧａＮ層
１４、３５・・・ドレイン電極
１５、３６・・・ソース電極
１６、３７・・・ゲート電極
１７・・・ＨＥＭＴ
１８、４１・・・ドレインパッド
１９、４２・・・ソースパッド
２０、４３・・・ゲートバスライン
２１、４４・・・ゲートパッド
２２、４５・・・引き出し線
２３、４６、４９・・・第１の開口
２４、４７・・・第２の開口
２５、４８・・・金属
２５−１、４８−１、５０−１・・・ソースフィールドプレート電極
２５−２、４８−２・・・接地導体
３２−１・・・ｐ型ＧａＮ層
３２−２・・・ｎ型ＧａＮ層
３３・・・素子分離層
３４−１・・・素子領域
３４−２・・・非素子領域
４０・・・ＦＥＴ DESCRIPTION OF SYMBOLS 11, 31 ... SiC substrate 12, 32 ... GaN layer 12-1, 32-3 ... Part exposed by 1st opening 13 ... AlGaN layer 14, 35 ... Drain electrode 15, 36 ... Source electrodes 16, 37 ... Gate electrode 17 ... HEMT
18, 41 ... Drain pads 19, 42 ... Source pads 20, 43 ... Gate bus lines 21, 44 ... Gate pads 22, 45 ... Lead lines 23, 46, 49 ... No. 1 opening 24, 47 ... 2nd opening 25, 48 ... metal 25-1, 48-1, 50-1 ... source field plate electrode 25-2, 48-2 ... grounding conductor 32-1 ... p-type GaN layer 32-2 ... n-type GaN layer 33 ... element isolation layer 34-1 ... element region 34-2 ... non-element region 40 ... FET

Claims (9)

基板上に形成された電子走行層と、
この電子走行層上に帯状に形成された電子供給層と、
この電子供給層上に形成され、前記電子走行層上に形成されたドレインパッドに接続されたドレイン電極と、
前記電子供給層上に前記ドレイン電極と離間して形成され、前記電子走行層上に形成されたソースパッドに接続されたソース電極と、
このソース電極および前記ドレイン電極の間に形成され、前記電子走行層上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。 An electron transit layer formed on the substrate;
An electron supply layer formed in a band shape on the electron transit layer;
A drain electrode formed on the electron supply layer and connected to a drain pad formed on the electron transit layer;
A source electrode formed on the electron supply layer and spaced apart from the drain electrode and connected to a source pad formed on the electron transit layer;
A gate electrode formed between the source electrode and the drain electrode and connected to a gate pad formed on the electron transit layer;
Below the gate electrode, a first opening formed so as to penetrate the substrate;
A second opening provided so that a part of the source pad is exposed from the back side of the substrate;
A source field plate electrode formed in the first opening;
A ground conductor provided on the back surface of the substrate so as to be in contact with the source pad exposed from the second opening, and integrally formed with the source field plate electrode;
A semiconductor device comprising: 前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記電子供給層上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項１に記載の半導体装置。 A plurality of the drain electrode, the source electrode, and the gate electrode are formed on the electron supply layer, respectively.
The semiconductor device according to claim 1, wherein the plurality of drain electrodes and the plurality of source electrodes are alternately arranged. 前記電子走行層は、ＧａＮ若しくはＧａＡｓからなり、前記電子供給層は、ＡｌＧａＮ若しくはＡｌＧａＡｓからなることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the electron transit layer is made of GaN or GaAs, and the electron supply layer is made of AlGaN or AlGaAs. 基板上に形成された、第１導電型の不純物領域およびこの第１の不純物領域の表面の第２導電型の不純物領域からなる素子領域と、
この素子領域の周囲に素子分離層を介して形成された非素子領域と、
前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたドレインパッドに接続されたドレイン電極と、
前記第２導電型の不純物領域上に前記ドレイン電極と離間して形成され、前記非素子領域上に形成されたソースパッドに接続されたソース電極と、
このソース電極と前記ドレイン電極との間の前記第２導電型の不純物領域上に形成され、前記非素子領域上に形成されたゲートパッドに接続されたゲート電極と、
このゲート電極の下方において、前記基板を貫通するように形成された第１の開口と、
前記ソースパッドの一部が前記基板の裏面側から露出するように設けられた第２の開口と、
前記第１の開口内に形成されたソースフィールドプレート電極と、
前記第２の開口から露出した前記ソースパッドに接触するように前記基板の裏面に設けられ、前記ソースフィールドプレート電極と一体形成された接地導体と、
を具備することを特徴とする半導体装置。 An element region formed of a first conductivity type impurity region and a second conductivity type impurity region on the surface of the first impurity region, formed on the substrate;
A non-element region formed around the element region via an element isolation layer;
A drain electrode formed on the impurity region of the second conductivity type and connected to a drain pad formed on the non-element region;
A source electrode formed on the impurity region of the second conductivity type and spaced apart from the drain electrode and connected to a source pad formed on the non-element region;
A gate electrode formed on the impurity region of the second conductivity type between the source electrode and the drain electrode and connected to a gate pad formed on the non-element region;
Below the gate electrode, a first opening formed so as to penetrate the substrate;
A second opening provided so that a part of the source pad is exposed from the back side of the substrate;
A source field plate electrode formed in the first opening;
A ground conductor provided on the back surface of the substrate so as to be in contact with the source pad exposed from the second opening, and integrally formed with the source field plate electrode;
A semiconductor device comprising: 前記基板は、前記第１導電型の不純物領域と同一材料により構成され、かつ、前記基板と前記第１導電型の不純物領域とは、一体構造であることを特徴とする請求項４に記載の半導体装置。   5. The substrate according to claim 4, wherein the substrate is made of the same material as the impurity region of the first conductivity type, and the substrate and the impurity region of the first conductivity type have an integral structure. Semiconductor device. 前記ドレイン電極、前記ソース電極および前記ゲート電極は、それぞれ前記素子領域上に複数形成され、
複数の前記ドレイン電極と複数の前記ソース電極とは、交互に配列形成されていることを特徴とする請求項４または５に記載の半導体装置。 A plurality of the drain electrode, the source electrode, and the gate electrode are formed on the element region,
The semiconductor device according to claim 4, wherein the plurality of drain electrodes and the plurality of source electrodes are alternately arranged. 前記素子領域は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項４乃至６のいずれかに記載の半導体装置。   The semiconductor device according to claim 4, wherein the element region is made of GaN or GaAs. 前記第１の開口は、テーパ状の開口であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the first opening is a tapered opening. 前記ソースフィールドプレート電極は、前記第１の開口を埋めるように形成されたことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the source field plate electrode is formed so as to fill the first opening.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012230991A (en) * 2011-04-26 2012-11-22 Advanced Power Device Research Association Semiconductor device
WO2015025625A1 (en) * 2013-08-20 2015-02-26 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method for same
JP2019009321A (en) * 2017-06-26 2019-01-17 日本電信電話株式会社 Electrical field effect transistor
WO2019043918A1 (en) * 2017-09-01 2019-03-07 三菱電機株式会社 Field-effect transistor

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772832B2 (en) * 2010-06-04 2014-07-08 Hrl Laboratories, Llc GaN HEMTs with a back gate connected to the source
JP5707786B2 (en) 2010-08-31 2015-04-30 富士通株式会社 Compound semiconductor device and manufacturing method thereof
KR101813180B1 (en) * 2011-06-28 2017-12-29 삼성전자주식회사 High electron mobility transistor and method of manufacturing the same
US8575657B2 (en) * 2012-03-20 2013-11-05 Northrop Grumman Systems Corporation Direct growth of diamond in backside vias for GaN HEMT devices
EP2741324B1 (en) 2012-12-10 2018-10-31 IMEC vzw III nitride transistor with source connected heat-spreading plate and method of making the same
JP6156015B2 (en) * 2013-09-24 2017-07-05 三菱電機株式会社 Semiconductor device and manufacturing method thereof
DE102014107560A1 (en) * 2014-05-28 2015-12-03 Infineon Technologies Austria Ag Semiconductor device and method
CN104241351B (en) * 2014-09-05 2018-04-20 电子科技大学 Gallium nitride radical heterojunction field effect pipe with internal composite field plate structure
US10069002B2 (en) 2016-07-20 2018-09-04 Semiconductor Components Industries, Llc Bond-over-active circuity gallium nitride devices
US10388743B2 (en) * 2016-10-17 2019-08-20 Zhanming LI Power electronic and optoelectronic devices with interdigitated electrodes
US10163707B2 (en) * 2017-05-19 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming group III-V device structure
CN108231882A (en) * 2018-03-02 2018-06-29 华南理工大学 HEMT device with back surface field harden structure and preparation method thereof
TWI683370B (en) * 2019-03-12 2020-01-21 環球晶圓股份有限公司 Semiconductor device and manufacturng method thereof
DE102021205315A1 (en) 2021-05-26 2022-12-01 Robert Bosch Gesellschaft mit beschränkter Haftung DIAPHRAGM SEMICONDUCTOR DEVICE AND METHOD OF MAKING THE SAME
CN113793806A (en) * 2021-11-16 2021-12-14 深圳市时代速信科技有限公司 Semiconductor device and preparation method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236854A (en) * 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
JP2004356570A (en) * 2003-05-30 2004-12-16 Sony Corp Field effect transistor and semiconductor device on which the field effect transistor is packaged
JP2006156658A (en) * 2004-11-29 2006-06-15 Toshiba Corp Semiconductor device
JP2007059595A (en) * 2005-08-24 2007-03-08 Toshiba Corp Nitride semiconductor element
JP2008078486A (en) * 2006-09-22 2008-04-03 Oki Electric Ind Co Ltd Semiconductor device
JP5022683B2 (en) * 2006-11-30 2012-09-12 株式会社東芝 Manufacturing method of semiconductor device
US8026581B2 (en) * 2008-02-05 2011-09-27 International Rectifier Corporation Gallium nitride material devices including diamond regions and methods associated with the same
US8043965B2 (en) * 2009-02-11 2011-10-25 Northrop Grumann Systems Corporation Method of forming a through substrate via in a compound semiconductor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012230991A (en) * 2011-04-26 2012-11-22 Advanced Power Device Research Association Semiconductor device
WO2015025625A1 (en) * 2013-08-20 2015-02-26 住友電気工業株式会社 Silicon carbide semiconductor device and manufacturing method for same
JP2015041638A (en) * 2013-08-20 2015-03-02 住友電気工業株式会社 Silicon carbide semiconductor device, and method of manufacturing the same
JP2019009321A (en) * 2017-06-26 2019-01-17 日本電信電話株式会社 Electrical field effect transistor
WO2019043918A1 (en) * 2017-09-01 2019-03-07 三菱電機株式会社 Field-effect transistor
JPWO2019043918A1 (en) * 2017-09-01 2020-02-27 三菱電機株式会社 Field effect transistor

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Publication number Publication date
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ATE550785T1 (en) 2012-04-15
US20110057235A1 (en) 2011-03-10

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