JP6284565B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、SiC−IGBT(Insulated Gate Bipolar Semiconductor)を備える半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including SiC-IGBT (Insulated Gate Bipolar Semiconductor) and a method for manufacturing the same.
近年、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用されるSiC半導体装置が注目されている。
たとえば、特許文献1は、p型SiC基板(コレクタ層)と、SiC基板上に形成されたn型のドリフト層と、ドリフト層の上部に形成されたp型のベース領域と、ベース領域の上部に形成されたn型のエミッタ領域とを含む、縦型のIGBTを開示している。
In recent years, SiC semiconductor devices mainly used in systems in various power electronics fields such as motor control systems and power conversion systems have attracted attention.
For example,
また、特許文献2は、n+型SiC基板と、SiC基板上に形成されたn−型のベース層と、ベース層の表層部に形成されたp型のボディ領域と、ボディ領域の表層部に形成されたn+型のソース領域と、ベース層の表面からソース領域およびボディ領域を貫通するゲートトレンチと、ゲート絶縁膜を介してゲートトレンチに埋設されたゲート電極とを含む、トレンチゲート型MOSFETを開示している。
本発明の半導体装置は、表面および裏面を有し、当該裏面から前記表面へ向かって選択的に複数のトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成された第2導電型のSiCベース層とを含み、互いに並列に接続されたSiC−IGBT(Insulated Gate Bipolar Semiconductor)およびSiC−MOSFET(Metal Oxide Semiconductor Field Effect Transistor)が設けられた半導体チップを備え、前記SiC−IGBTは、前記複数のトレンチの各底面側に形成され、互いに独立している複数の第1導電型のコレクタ領域と、前記SiCベース層の前記表面側に形成された第1導電型のチャネル領域と、前記SiCベース層の前記表面側に前記チャネル領域に接するように形成され、前記SiCベース層の前記表面の一部を形成する第2導電型のエミッタ領域とを含み、前記SiC−MOSFETは、前記SiC−IGBTの前記エミッタ領域を利用して形成された第2導電型のソース領域と、前記SiC基板を利用して形成され、前記トレンチによって互いに分断された複数の第2導電型のドレイン領域とを含み、前記SiC基板の前記裏面に接するように形成され、前記コレクタ領域および前記ドレイン領域に一括して接続されたコレクタ電極と、前記SiCベース層の前記表面に接するように形成され、前記エミッタ領域および前記ソース領域に接続されたエミッタ電極とを含み、一つの前記チャネル領域に対して、複数の前記コレクタ領域および複数の前記ドレイン領域が対向しており、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している。 The semiconductor device of the present invention has a front surface and a back surface, a second conductivity type SiC substrate in which a plurality of trenches are selectively formed from the back surface toward the front surface, and a second substrate formed on the SiC substrate. A semiconductor chip including a SiC-IGBT (Insulated Gate Bipolar Semiconductor) and a SiC-MOSFET (Metal Oxide Semiconductor Field Effect Transistor) connected in parallel to each other. The IGBT is formed on each bottom surface side of the plurality of trenches, and a plurality of first conductivity type collector regions independent of each other, and a first conductivity type channel region formed on the surface side of the SiC base layer A second conductor that is formed on the surface side of the SiC base layer so as to be in contact with the channel region and forms a part of the surface of the SiC base layer. The SiC-MOSFET is formed using a second conductivity type source region formed using the emitter region of the SiC-IGBT, and using the SiC substrate. A plurality of drain regions of the second conductivity type separated from each other by a trench, formed so as to be in contact with the back surface of the SiC substrate, and a collector electrode collectively connected to the collector region and the drain region; An emitter electrode formed in contact with the surface of the SiC base layer and connected to the emitter region and the source region; and a plurality of the collector regions and a plurality of the drains for one channel region. region faces, the collector electrode is main in the portion in contact with said drain region and said collector region It has Le silicide.
SiC−IGBTは、コレクタ領域からSiCベース層に電子もしくは正孔が注入され、SiCベース層で伝導度変調が起きるので、SiCベース層の低オン抵抗化を実現することができる。そのため、IGBTの耐圧を向上させるために、SiCベース層の不純物濃度を低くし、当該不純物濃度に起因してSiCベース層本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC−MOSFETに比べて、高耐圧領域で使用する素子として有効である。 In the SiC-IGBT, electrons or holes are injected from the collector region into the SiC base layer, and conductivity modulation occurs in the SiC base layer, so that a low on-resistance of the SiC base layer can be realized. Therefore, in order to improve the breakdown voltage of the IGBT, the impurity concentration of the SiC base layer is lowered, and even if the original resistance value of the SiC base layer is increased due to the impurity concentration, a sufficiently low on-resistance can be maintained. it can. As a result, it is more effective as an element used in a high withstand voltage region than SiC-MOSFET.
一方、SiCはSiに比べてpn障壁が高いので、SiC−IGBTを低電流領域(たとえば、4A以下の電流領域)で使用する場合には、高いオン電圧が必要となる。これは、SiC−MOSFETに比べても非常に高い値である。SiC−MOSFETは、SiCを使用しているが、IGBTとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、1A程度の電流領域で使用する場合、SiC−MOSFETのオン電圧が約0.8V、Si−IGBTのオン電圧が約1.3Vであるのに対し、SiC−IGBTのオン電圧は、3.5Vとなり、約4倍程度の開きがある。 On the other hand, since SiC has a higher pn barrier than Si, when an SiC-IGBT is used in a low current region (for example, a current region of 4 A or less), a high on-voltage is required. This is a very high value compared to the SiC-MOSFET. The SiC-MOSFET uses SiC, but unlike the IGBT, since the on-current increases linearly from the initial stage, it is not particularly disadvantageous in the low current region. For example, when used in a current region of about 1 A, the on-voltage of the SiC-MOSFET is about 0.8 V and the on-voltage of the Si-IGBT is about 1.3 V, whereas the on-voltage of the SiC-IGBT is 3 .5V and there is an opening of about 4 times.
そこで、本発明の半導体装置によれば、SiC−IGBTに対して、MOSFETが並列に接続されている。これにより、SiC−IGBTまたはMOSFETをオンさせることにより、半導体装置に電流を流すことができる。したがって、半導体装置を低電流領域で使用する際には、MOSFETのオン電圧で半導体装置を動作させることができるので、低電流領域でのオン電圧を低減することができる。 Therefore, according to the semiconductor device of the present invention, the MOSFET is connected in parallel to the SiC-IGBT. Thereby, a current can be passed through the semiconductor device by turning on the SiC-IGBT or the MOSFET. Therefore, when the semiconductor device is used in the low current region, the semiconductor device can be operated with the MOSFET on-voltage, so that the on-voltage in the low current region can be reduced.
なお、SiC−IGBTに接続されたMOSFETは、SiC−MOSFET、Si−MOSFET等のSi系MOSFETの他、GaN系MOSFET、GaAs系MOSFETであってもよい。これらのうち、SiC−MOSFETが好ましい。SiC−MOSFETであれば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに集約することができる。 The MOSFET connected to the SiC-IGBT may be a GaN-based MOSFET or a GaAs-based MOSFET in addition to a Si-based MOSFET such as a SiC-MOSFET or Si-MOSFET. Of these, SiC-MOSFET is preferred. If it is SiC-MOSFET, SiC-IGBT and SiC-MOSFET can be integrated on the same semiconductor chip.
また、この構成によれば、SiC−IGBTに対して、ショットキーバリアダイオードが並列に接続されており、逆回復(リカバリ)時間を短縮することができるので、高速リカバリを実現できる半導体装置を提供することができる。
具体的には、本発明の半導体装置では、前記MOSFETは、前記半導体チップに設けられたSiC−MOSFETを含み、前記ソース領域は、前記SiC−IGBTの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記SiC−IGBTの前記コレクタ領域に隣接して前記SiC半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されている。
Further, according to this configuration, a Schottky barrier diode is connected in parallel to the SiC-IGBT, and the reverse recovery (recovery) time can be shortened, so that a semiconductor device capable of realizing high-speed recovery is provided. can do.
Specifically, in the semiconductor device of the present invention, the MOSFET includes a SiC-MOSFET provided in the semiconductor chip, the source region is formed using the emitter region of the SiC-IGBT, A drain region is formed adjacent to the collector region of the SiC-IGBT so as to be selectively exposed on the back side of the SiC semiconductor layer, and the collector electrode is collectively formed in the drain region and the collector region. Connected.
この構成により、エミッタ領域、SiCベース層、チャネル領域、エミッタ電極およびコレクタ電極を、SiC−IGBTとSiC−MOSFETとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
なお、SiC−IGBTおよびSiC−MOSFETは、SiC半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
With this configuration, the emitter region, the SiC base layer, the channel region, the emitter electrode, and the collector electrode can be shared between the SiC-IGBT and the SiC-MOSFET, and these elements are concentrated in the same unit cell. be able to. As a result, the semiconductor device can be miniaturized and the capacitance between elements can be reduced.
Note that the SiC-IGBT and the SiC-MOSFET may be formed as independent unit cells in the SiC semiconductor layer.
また、本発明の半導体装置では、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されていることが好ましい。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
メタルシリサイドがあることにより、SiCの導電型がp型およびn型であることを問わず、いずれの導電型のSiCに対してもコレクタ電極をオーミック接触させることができる。
このような構造の半導体装置は、たとえば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記SiC−MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板に複数のトレンチを形成し、当該トレンチにより前記ドレイン領域を複数の領域に分断する工程と、前記複数のトレンチの各底面に第1導電型の不純物を注入することにより、当該底面に互いに独立した複数のコレクタ領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程と、前記SiC基板の前記裏面に接するように前記コレクタ領域および前記ドレイン領域に一括して接続され、かつ前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有するコレクタ電極を形成する工程とを含み、前記チャネル領域を形成する工程は、一つの前記チャネル領域が、複数の前記コレクタ領域および複数の前記ドレイン領域に対向するように前記チャネル領域を形成する工程を含む、本発明の半導体装置の製造方法により製造することができる。
In the semiconductor device of the present invention, it is preferable that the drain region is formed using the SiC substrate, and the collector region is formed on a bottom surface of the trench.
Further, when the SiC-IGBT and the SiC-MOSFET are made into one chip, the collector electrode connected to the drain region and the collector region collectively has a metal silicide at a portion in contact with the drain region and the collector region. Preferably it is.
Due to the presence of the metal silicide, the collector electrode can be brought into ohmic contact with SiC of any conductivity type regardless of whether the conductivity type of SiC is p-type or n-type.
A semiconductor device having such a structure is a method of manufacturing a semiconductor device having, for example, a SiC-IGBT and a SiC-MOSFET on the same semiconductor chip, having a front surface and a back surface, and forming a drain region of the SiC-MOSFET Forming a second conductivity type SiC base layer on the surface of the second conductivity type SiC substrate, and selectively etching the SiC substrate from the back side, thereby forming a plurality of trenches in the SiC substrate. And dividing the drain region into a plurality of regions by the trench, and implanting a first conductivity type impurity into each bottom surface of the plurality of trenches, thereby providing a plurality of collector regions independent from each other on the bottom surface. And the step of selectively injecting impurities of the first conductivity type into the surface of the SiC base layer. Forming a channel region in the surface portion of the C base layer, and selectively injecting a second conductivity type impurity into the surface of the SiC base layer, whereby the SiC-MOSFET is formed in the surface portion of the channel region; forming an emitter region serving as a source region, are collectively connected to the collector region and the drain region in contact with the back surface of the SiC substrate, and a metal silicide portion in contact with said drain region and said collector region Forming the channel region, wherein the channel region is formed such that one channel region faces the plurality of collector regions and the plurality of drain regions. It can be manufactured by the method for manufacturing a semiconductor device of the present invention including the steps.
この方法によれば、SiC基板のエッチング、SiC基板もしくはSiCベース層への不純物注入という公知の半導体装置の製造技術を利用して、SiC半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含んでいてもよい。
According to this method, a collector region and a drain that are selectively exposed on the back surface side of the SiC semiconductor layer by using a known semiconductor device manufacturing technique such as etching of the SiC substrate and impurity implantation into the SiC substrate or the SiC base layer. The region can be easily formed.
Moreover, the step of forming the trench may include a step of etching until the SiC base layer is exposed in the trench.
これにより、トレンチの最深部を、SiC基板とSiCベース層との界面に到達させることができる。つまり、トレンチの最深部は、SiC基板とSiCベース層との界面位置にあってもよいし、当該界面に対してSiCベース層の表面側に位置していてもよい。この場合、トレンチの底面および側面の一部がSiCベース層で形成されることなり、側面の残りの部分がSiC基板で形成されることとなる。また、トレンチの最深部は、当該界面に対してSiC基板の裏面側に位置していてもよい。この場合、トレンチの底面および側面はSiC基板で形成されることとなる。 As a result, the deepest portion of the trench can reach the interface between the SiC substrate and the SiC base layer. That is, the deepest part of the trench may be located at the interface position between the SiC substrate and the SiC base layer, or may be located on the surface side of the SiC base layer with respect to the interface. In this case, the bottom surface and part of the side surface of the trench are formed of the SiC base layer, and the remaining portion of the side surface is formed of the SiC substrate. Moreover, the deepest part of a trench may be located in the back surface side of a SiC substrate with respect to the said interface. In this case, the bottom and side surfaces of the trench are formed of a SiC substrate.
また、前記トレンチは、ストライプ状に複数本形成されていることが好ましい。 Moreover, it is preferable that a plurality of the trenches are formed in a stripe shape .
また、本発明の半導体装置では、前記SiCベース層は、前記チャネル領域に接する第1不純物濃度を有するドリフト部と、前記ドリフト部と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第1不純物濃度よりも高い第2不純物濃度を有するバッファ部とを含むことが好ましい。
この構成により、SiC−IGBTのオフ時に、チャネル領域とドリフト部との界面から発生する空乏層の伸びを、バッファ部で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
In the semiconductor device of the present invention, the SiC base layer is formed so as to surround the collector region between the drift portion having the first impurity concentration in contact with the channel region and the drift portion and the collector region. And a buffer unit having a second impurity concentration higher than the first impurity concentration.
With this configuration, when the SiC-IGBT is turned off, it is possible to prevent the punch-through by preventing the buffer portion from extending the depletion layer generated from the interface between the channel region and the drift portion. Therefore, since the semiconductor device can be designed as a punch-through type device, low on-resistance can be achieved.
そして、前記SiCベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ部としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト部としての第2導電型のドリフト層とを含むことが好ましい。
また、本発明の半導体装置は、前記エミッタ電極に電気的に接続された第1導電型領域と、前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC−IGBTに対して並列に接続されたpnダイオードをさらに含むことが好ましい。
The SiC base layer includes a second conductivity type buffer layer as the buffer portion formed so as to surround the collector region, and a second conductivity type as the drift portion formed on the buffer layer. It is preferable to include a drift layer.
The semiconductor device of the present invention includes a first conductivity type region electrically connected to the emitter electrode, and a second conductivity type region electrically connected to the collector electrode, and the SiC-IGBT includes Preferably, it further includes a pn diode connected in parallel.
IGBTは、内部でpnダイオードのアノード同士もしくはカソードが接続されることとなるので、MOSFETのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
そこで、本発明の半導体装置によれば、SiC−IGBTに対してpnダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該pnダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がSiC−IGBTに印加されることを防止することができる。
Since the anodes or cathodes of pn diodes are connected inside the IGBT, a body diode cannot be built in like a MOSFET. Therefore, it is difficult to consume this electromotive force when a counter electromotive force is generated in the load.
Therefore, according to the semiconductor device of the present invention, the pn diode is connected in parallel to the SiC-IGBT. Therefore, even if the counter electromotive force is generated in the load, the back electromotive force is generated by the rectifying action of the pn diode. By flowing a current caused by electric power as a return current to the load, it is possible to prevent a high counter electromotive force from being applied to the SiC-IGBT.
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合には、前記pnダイオードは、前記半導体チップに設けられた前記MOSFETの前記チャネル領域と前記SiCベース層との間のpn接合を利用して形成され、前記MOSFETに内蔵されたボディダイオードを含むことが好ましい。
これにより、pnダイオードも、SiC−IGBTおよびSiC−MOSFETと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。
When the SiC-IGBT and the SiC-MOSFET are made into one chip, the pn diode uses a pn junction between the channel region of the MOSFET provided in the semiconductor chip and the SiC base layer. It is preferable to include a body diode formed in the MOSFET and built in the MOSFET.
As a result, the pn diodes can also be integrated into the same unit cell as the SiC-IGBT and the SiC-MOSFET, so that the semiconductor device can be further reduced in size.
また、本発明の半導体装置は、前記SiCベース層を利用して形成された第2導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC−IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含み、前記半導体チップにおいて、前記SiCベース層が、前記SiCベース層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC−ショットキーバリアダイオードを含み、前記アノード電極は、前記SiC−IGBTの前記エミッタ電極を利用して形成されていることが好ましい。 The semiconductor device according to the present invention has a second conductivity type drift region formed using the SiC base layer, a Schottky junction with the drift region, and is electrically connected to the emitter electrode. An anode electrode and a cathode electrode in ohmic contact with the drift region and electrically connected to the collector electrode, further comprising a Schottky barrier diode connected in parallel to the SiC-IGBT; In the semiconductor chip, the SiC base layer includes a base surface portion that is exposed on the surface of the SiC base layer to form a part of the surface, and the emitter electrode is Schottky bonded to the base surface portion. In this case, the Schottky barrier diode may be included in the semiconductor chip. It includes a vignetting the SiC- Schottky barrier diode, the anode electrode is preferably formed by using the emitter electrode of the SiC-IGBT.
この構成により、SiCベース層、エミッタ電極およびコレクタ電極を、SiC−IGBTとSiC−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、前記半導体装置は、前記SiCベース層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記SiC−IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
With this configuration, the SiC base layer, the emitter electrode, and the collector electrode can be shared between the SiC-IGBT and the SiC-Schottky barrier diode, so that these elements can be integrated into the same unit cell. . As a result, the semiconductor device can be miniaturized and the capacitance between elements can be reduced.
The semiconductor device may further include an interlayer insulating film formed on the surface of the SiC base layer and formed with a contact hole exposing the base surface portion, the SiC-IGBT, the MOSFET, and A resin package for collectively sealing the Schottky barrier diodes may be included.
また、本発明の半導体装置の製造方法では、前記SiCベース層の形成に先立って行なわれ、前記SiC基板の前記表面近傍に第2導電型の不純物を注入する工程をさらに含むことが好ましい。
この方法により、SiC基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がSiC基板の終端(表面近傍)に達したときに、SiC基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
The method for manufacturing a semiconductor device of the present invention preferably further includes a step of injecting a second conductivity type impurity in the vicinity of the surface of the SiC substrate, which is performed prior to the formation of the SiC base layer.
By this method, when the trench is formed by etching the SiC substrate from the back surface to the front surface, when the etched surface reaches the end (near the surface) of the SiC substrate, the other portion of the SiC substrate is etched. Different plasma types can be detected. As a result, the etching depth can be precisely controlled.
また、本発明の半導体装置の製造方法では、SiCベース層を形成する工程は、前記SiC基板の前記表面に第1高濃度不純物層を形成する工程と、当該第1高濃度不純物層上に、前記第1高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記SiC基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第2導電型の不純物を注入し、当該底面に第2高濃度不純物層を形成することにより、当該第2高濃度不純物層と前記第1高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step of forming the SiC base layer includes a step of forming a first high-concentration impurity layer on the surface of the SiC substrate, and on the first high-concentration impurity layer. Forming a drift layer having an impurity concentration relatively lower than that of the first high-concentration impurity layer, wherein the step of forming the trench penetrates the SiC substrate and the high-concentration impurity layer, and the drift layer And a step of selectively forming a trench reaching the first region, and prior to the step of forming the collector region, a second conductivity type impurity is implanted into the bottom surface of the trench, and a second high-concentration impurity layer is formed on the bottom surface. Preferably, the method further includes a step of forming a buffer layer in which the second high-concentration impurity layer and the first high-concentration impurity layer are integrated.
この方法により、コレクタ領域がバッファ層で取り囲まれた構成を有する前述の半導体装置を製造することができる。 By this method, the above-described semiconductor device having a configuration in which the collector region is surrounded by the buffer layer can be manufactured.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の第1実施形態に係る半導体パッケージ1の外観斜視図である。図2は、図1の半導体チップ8内部の回路図である。
半導体装置としての半導体パッケージ1は、扁平な直方体形状の樹脂パッケージ2と、当該樹脂パッケージ2に封止されたゲート端子3(G)、エミッタ端子4(E)およびコレクタ端子5(C)とを含む。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is an external perspective view of a
A
3つの端子3〜5は、所定の形状に形成された金属板からなる。この実施形態では、コレクタ端子5が、正方形状のアイランド6および当該アイランド6の一辺から直線状に延びる細長い長方形状の端子部分7を含む形状に形成されている。ゲート端子3およびエミッタ端子4は、コレクタ端子5の端子部分7とほぼ同形状に形成されており、コレクタ端子5の端子部分7に対して一方側および他方側に、コレクタ端子5の端子部分7を挟むように互いに平行な状態で配置されている。
The three terminals 3 to 5 are made of a metal plate formed in a predetermined shape. In this embodiment, the
コレクタ端子5(アイランド6の中央部)上には、半導体チップ8が設置されている。半導体チップ8には、IGBT9(Insulated Gate Bipolar Semiconductor)、ボディダイオード10(pn−Di)内蔵のMOSFET11、およびショットキーバリアダイオード12(SBD)が搭載されている。すなわち、スイッチング機能を果たす、IGBT9、MOSFET11およびショットキーバリアダイオード12の3つの素子が、単一の半導体チップ8に搭載されており、当該半導体チップ8がコレクタ端子5のアイランド6で支持されている。
On the collector terminal 5 (the center of the island 6), a
半導体チップ8の内部では、図2に示すように、IGBT9に対して、MOSFET11、ボディダイオード10およびショットキーバリアダイオード12が並列に接続されている。
具体的には、IGBT9のエミッタ(E)に、MOSFET11のソース(S)、ボディダイオード10のアノード(A)およびショットキーバリアダイオード12のアノード(A)がそれぞれ接続され、IGBT9のコレクタ(C)に、MOSFET11のドレイン(D)、ボディダイオード10のカソード(K)およびショットキーバリアダイオード12のカソード(K)がそれぞれ接続されている。また、IGBT9のゲート(G)に、MOSFET11のゲート(G)が接続されている。
Inside the
Specifically, the source (S) of the
また、IGBT9のゲート(G)は、ボンディングワイヤ13を用いてゲート端子3に接続され、IGBT9のエミッタ(E)は、ボンディングワイヤ14を用いてエミッタ端子4に接続されている。IGBT9のコレクタ(C)は、コレクタ端子5のアイランド6でコレクタ端子5に接続されている。
そして、樹脂パッケージ2は、半導体チップ8、ボンディングワイヤ13,14、コレクタ端子5のアイランド6全体および端子部分7の一部、ゲート端子3の一部およびエミッタ端子4の一部を封止しており、樹脂パッケージ2の側面からは、コレクタ端子5の端子部分7、ゲート端子3およびエミッタ端子4それぞれの残りの部分が露出している。
The gate (G) of the
The
なお、IGBT9、ボディダイオード10内蔵のMOSFET11、およびショットキーバリアダイオード12は、図2の回路を構成可能な形態であれば、図1に実線で示した半導体チップ8(単一チップ)に集約されていても(同一のチップに存在していても)よいし、図1に破線で示したIGBTチップ15、MOSFETチップ16(ボディダイオード10内蔵)およびショットキーバリアダイオードチップ17として、それぞれ分散して設けられていてもよい。
The
後者の場合、IGBTチップ15のコレクタ(C)、MOSFETチップ16のドレイン(D)およびショットキーバリアダイオード12のカソード(K)を、コレクタ端子5のアイランド6でコレクタ端子5に接続し、IGBTチップ15のエミッタ(E)、MOSFETチップ16のソース(S)およびショットキーバリアダイオード12のアノード(A)を、それぞれボンディングワイヤ18〜20を用いてエミッタ端子4に接続し、IGBTチップ15のゲート(G)およびMOSFETチップ16のゲート(G)を、それぞれボンディングワイヤ21,22を用いてゲート端子3に接続することにより、図2に示すように、IGBT9に対して、MOSFET11、ボディダイオード10およびショットキーバリアダイオード12を並列に接続することができる。
<半導体チップ8(素子集約タイプ)の具体的な構成>
図3は、図1の半導体チップ8の模式的な断面図である。
In the latter case, the collector (C) of the
<Specific Configuration of Semiconductor Chip 8 (Element Consolidation Type)>
FIG. 3 is a schematic cross-sectional view of the
半導体チップ8は、表面24および裏面25を有するSiC(炭化シリコン)半導体層と、SiC半導体層23の表面24に接続されたエミッタ電極26と、SiC半導体層23の裏面25に接続されたコレクタ電極27とを含み、エミッタ電極26を上方に向けた姿勢で、コレクタ電極27とコレクタ端子5(アイランド6)とを接合することにより、コレクタ端子5に支持されている。エミッタ電極26には、図1に示すボンディングワイヤ14が接続されている。
The
SiC半導体層23には、IGBT9、MOSFET11およびショットキーバリアダイオード12を構成する複数の不純物領域が形成されており、これらの不純物領域がエミッタ電極26およびコレクタ電極27により上下両側から挟まれている。エミッタ電極26およびコレクタ電極27は、IGBT9、MOSFET11およびショットキーバリアダイオード12の間で共有されている。すなわち、エミッタ電極26およびコレクタ電極27は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、エミッタ電極26がソース電極28として機能し、コレクタ電極27がドレイン電極29として機能する。一方、ショットキーバリアダイオード12においては、エミッタ電極26がアノード電極30として機能し、コレクタ電極27がカソード電極31として機能する。これにより、エミッタ電極26とコレクタ電極27との間に、複数のSiC不純物領域で構成されたSiC−IGBT9、SiC−MOSFET11およびSiC−ショットキーバリアダイオード12が並列に接続されている。
In the
SiC半導体層23は、SiC半導体層23の裏面25を形成するn+型(たとえば、濃度が1.0×1019〜1.0×1021atoms・cm−3である。以下同じ。)のSiC基板32と、当該SiC基板32上に形成され、SiC半導体層23の表面24を形成するn−型(たとえば、濃度が5.0×1016〜1.0×1014atoms・cm−3である。以下同じ。)のSiCベース層33(SiCエピタキシャル層)とを含む。
The
n+型のSiC基板32は、この実施形態では、MOSFET11のドレイン領域34およびショットキーバリアダイオード12のカソード領域35を形成している。また、SiCベース層33は、MOSFET11およびショットキーバリアダイオード12において、ドリフト領域として機能する。なお、n型不純物としては、たとえば、N(窒素)、P(リン)、As(ひ素)などを使用できる。
In this embodiment, the n + -
SiC半導体層23には、裏面25からSiCベース層33に達する複数のトレンチ36が形成されている。複数のトレンチ36は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチ36の形状は、ストライプ状に限らず、格子状などであってもよい。
各トレンチ36の側面はSiC基板32で形成され、底面はSiCベース層33で形成されており、この底面(SiCベース層33の裏面部)にp+型(たとえば、濃度が1.0×1018〜1.0×1020atoms・cm−3である。以下同じ。)のコレクタ領域37(IGBT9のコレクタ領域37)が形成されている。なお、p型不純物としては、たとえば、B(ホウ素)、Al(アルミニウム)などを使用できる。
A plurality of
The side surface of each
また、隣り合うトレンチ36の間隔(トレンチピッチP)は、好ましくは、1μm〜500μmである。トレンチ36ピッチPが上記範囲であれば、コレクタ領域37とSiCベース層33との界面から広がる空乏層により、互いに隣り合うコレクタ領域37の間(つまり、MOSFET11の電流路が形成される部分)が閉ざされてしまうことを防止することができる。
The interval between adjacent trenches 36 (trench pitch P) is preferably 1 μm to 500 μm. If the trench pitch P is in the above range, the depletion layer extending from the interface between the
コレクタ電極27は、SiC基板32の裏面25を覆うように、すべてのトレンチ36に一括して入り込んでいて、各トレンチ36の側面でSiC基板32に接続され、各トレンチ36の底面でコレクタ領域37に接続されている。コレクタ電極27は、トレンチ36の内面(側面および底面)に接する部分にメタルシリサイド38(たとえば、ニッケル(Ni)シリサイド、チタン(Ti)シリサイド等)が形成されたAlCu(アルミニウムと銅との合金)電極からなる。これにより、n+型のSiC基板32およびp+型のコレクタ領域37のいずれの導電型の対象物に対しても、コレクタ電極27をオーミック接触させることができる。
The
SiCベース層33の表面部には、複数のウェル状のp型(たとえば、濃度が1×1016〜1×1019atoms・cm−3である。以下同じ。)のチャネル領域39が選択的に形成されている。複数のチャネル領域39は、SiCベース層33の表面24に露出して当該表面24の一部を形成している。一方、複数のチャネル領域39の各間には、SiCベース層33の一部が表面24にベース表面部40として露出している。
A plurality of well-shaped p-type channel regions 39 (for example, the concentration is 1 × 10 16 to 1 × 10 19 atoms · cm −3 , the same applies hereinafter) are selectively formed on the surface portion of the
各チャネル領域39の表面24部には、n+型のエミッタ領域41(IGBT9のエミッタ領域41)が形成されている。エミッタ領域41は、SiCベース層33の表面24に露出して当該表面24の一部を形成している。このエミッタ領域41は、MOSFET11のソース領域42を兼ねている。
各チャネル領域39の中央部には、SiCベース層33の表面24からエミッタ領域41を貫通してチャネル領域39に達するp+型のチャネルコンタクト領域43が形成されている。
An n + -type emitter region 41 (
A p + -type
SiCベース層33の表面24には、酸化シリコン(SiO2)からなるゲート絶縁膜44が形成されており、ゲート絶縁膜44上には、ポリシリコンからなるゲート電極45が形成されている。ゲート電極45は、エミッタ領域41とベース表面部40との間に跨っていて、ゲート絶縁膜44を挟んで、SiCベース層33の表面24に露出するチャネル領域39に対向している。
A
また、SiCベース層33上には、ゲート電極45を覆うように、SiO2からなる層間絶縁膜46が積層されている。
層間絶縁膜46には、各エミッタ領域41および各ベース表面部40の直上に、層間絶縁膜46を厚さ方向に貫通するコンタクトホール47,48が、それぞれ形成されている。
An interlayer insulating
Contact holes 47 and 48 penetrating the
エミッタ電極26は、層間絶縁膜46を覆うように、すべてのコンタクトホール47,48に一括して入り込んでいて、各コンタクトホール47,48で、エミッタ領域41、チャネルコンタクト領域43およびベース表面部40に接続されている。エミッタ電極26は、AlCu電極からなる。これにより、エミッタ電極26は、不純物濃度が高いn+型のエミッタ領域41およびp+型のチャネルコンタクト領域43に対してオーミック接触したオーミック接触部49と、不純物濃度が低いn−型のSiCベース層33に対してショットキー接合したショットキー接合部50とを有している。
The
以上より、この半導体チップ8には、エミッタ電極26と、エミッタ電極26に接続されたエミッタ領域41と、エミッタ領域41に対してSiC半導体層23の裏面25側にエミッタ領域41に接して形成されたチャネル領域39と、チャネル領域39に対してSiC半導体層23の裏面25側にチャネル領域39に接して形成されたSiCベース層33と、SiCベース層33に対してSiC半導体層23の裏面25側にSiCベース層33に接して形成されたコレクタ領域37と、コレクタ領域37に接続されたコレクタ電極27とを含む、縦型のIGBT9が形成されている。
As described above, the
そして、このIGBT9のエミッタ電極26およびコレクタ電極27は、MOSFET11およびショットキーバリアダイオード12との間で共有されており、MOSFET11は、これらの電極に接続される不純物領域として、エミッタ領域41(ソース領域42)、チャネル領域39、SiCベース層33およびSiC基板32を有している。また、ショットキーバリアダイオード12は、これらの電極26,27に接続される不純物領域として、SiCベース層33およびSiC基板32を有している。
The
すなわち、半導体チップ8において、IGBT9、MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されている。
また、MOSFET11に関しては、p型のチャネル領域39とn−型のSiCベース層33とのpn接合により形成されたpnダイオード(ボディダイオード10)が内蔵されており、このボディダイオード10のp側(アノード側)には、アノード電極30としてエミッタ電極26が接続され、n側(カソード側)には、カソード電極31としてコレクタ電極27が接続されている。
That is, in the
The
こうして、半導体チップ8には、IGBT9、ボディダイオード10内蔵のMOSFET11およびショットキーバリアダイオード12の3つの素子が一括して搭載されており、互いに並列に接続されている。
<半導体チップ8(素子集約タイプ)の製造方法>
図4A〜図4Fは、図3の半導体チップ8の製造工程の一部を工程順に示す図である。
Thus, the
<Method for Manufacturing Semiconductor Chip 8 (Element Consolidation Type)>
4A to 4F are diagrams showing a part of the manufacturing process of the
半導体チップ8を製造するには、図4Aに示すように、CVD(Chemical Vapor Deposition:化学気相成長)法、LPE(Liquid Phase Epitaxy:液相エピタキシ)法、MBE(Molecular Beam Epitaxy:分子線エピタキシ)法などのエピタキシャル成長法により、ウエハ状態のSiC基板32の表面上に、n型不純物をドーピングしながらSiC結晶を成長させる。これにより、SiC基板32上に、n−型のSiCベース層33が形成される。
In order to manufacture the
次に、図4Bに示すように、SiC基板32の裏面25にハードマスク51を形成し、当該ハードマスク51をパターニングした後、SiC基板32を裏面25側から少なくともSiCベース層33が露出するまでドライエッチングする。これにより、SiC基板32が裏面25から選択的に掘り込まれて、トレンチ36が形成される。
次に、図4Cに示すように、トレンチ36の形成に利用したハードマスク51を残したまま、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面にp型不純物を注入する(イオンインプランテーション(インプラ))。次に、SiCベース層33をアニール処理する。これにより、トレンチ36の底面に注入されたp型不純物が活性化され、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。
Next, as shown in FIG. 4B, after forming a
Next, as shown in FIG. 4C, while leaving the
次に、図4Dに示すように、図4Cの工程と同様に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行った後、SiCベース層33をアニール処理する。これにより、SiCベース層33に注入されたn型不純物およびp型不純物が活性化され、SiCベース層33に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43が同時に形成される。
Next, as shown in FIG. 4D, similarly to the process of FIG. 4C, hard mask formation and ion implantation were performed according to the shape of the
次に、図4Eに示すように、たとえば、熱酸化法により、SiCベース層33の表面24に、ゲート絶縁膜44を形成する。次に、たとえば、CVD法により、ポリシリコンを、SiCベース層33の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極45が形成される。
次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。
Next, as shown in FIG. 4E, a
Next, an
次に、図4Fに示すように、たとえば、スパッタ法により、各コンタクトホール47,48を埋め尽くすように、AlCuを層間絶縁膜46上に堆積させる。これにより、エミッタ電極26が形成される。この後、トレンチ36の内面にメタルシリサイド38を形成した後、たとえば、スパッタ法により、メタルシリサイド38の内側を埋め尽くすように、AlCuをSiC基板32の裏面25に堆積させる。これにより、コレクタ電極27が形成される。
Next, as shown in FIG. 4F, AlCu is deposited on the
以上の工程を経て、図3に示す半導体チップ8が形成される。
半導体パッケージ1に搭載されるIGBT9は、p+型のコレクタ領域37からn−型のSiCベース層33に正孔が注入され、SiCベース層33で伝導度変調が起きるので、SiCベース層33(ドリフト層)の低オン抵抗化を実現することができる。そのため、IGBT9の耐圧を向上させるために、SiCベース層33の不純物濃度を低くしたり厚さを大きくしたりして、当該不純物濃度に起因してSiCベース層33本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC−MOSFETに比べて、高耐圧領域で使用する素子として有効である。
Through the above steps, the
In the
一方、SiCはSiに比べてpn障壁が高いので、IGBTを低電流領域(たとえば、4A以下の電流領域)で使用する場合には、高いオン電圧が必要となる。これは、SiC−MOSFETに比べても非常に高い値である。SiC−MOSFETは、SiCを使用しているが、IGBTとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、1A程度の電流領域で使用する場合、SiC−MOSFETのオン電圧が約0.8V、Si−IGBTのオン電圧が約1.3Vであるのに対し、SiC−IGBTのオン電圧は、3.5Vとなり、約4倍程度の開きがある。 On the other hand, since SiC has a higher pn barrier than Si, when an IGBT is used in a low current region (for example, a current region of 4 A or less), a high on-voltage is required. This is a very high value compared to the SiC-MOSFET. The SiC-MOSFET uses SiC, but unlike the IGBT, since the on-current increases linearly from the initial stage, it is not particularly disadvantageous in the low current region. For example, when used in a current region of about 1 A, the on-voltage of the SiC-MOSFET is about 0.8 V and the on-voltage of the Si-IGBT is about 1.3 V, whereas the on-voltage of the SiC-IGBT is 3 .5V and there is an opening of about 4 times.
そこで、この半導体パッケージ1によれば、IGBT9に対して、MOSFET11が並列に接続されている。これにより、IGBT9またはMOSFET11をオンさせることにより、半導体パッケージ1に電流を流すことができる。したがって、半導体パッケージ1を低電流領域で使用する際には、MOSFET11のオン電圧で半導体パッケージ1を動作させることができるので、低電流領域でのオン電圧を低減することができる。
Therefore, according to the
また、この実施形態では、半導体チップ8において、IGBT9、ボディダイオード10内蔵MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されているので、半導体パッケージ1の小型化を図ることができ、素子間の容量を低減することもできる。
一方、IGBT9は、その内部において、p型チャネル領域39とn−型SiCベース層33とのpn接合により形成されるpnダイオードのカソードと、p+型コレクタ領域37とn−型SiCベース層33とのpn接合により形成されるpnダイオードのカソードとが接続されることとなるので、MOSFET11のようにボディダイオード10を内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
Further, in this embodiment, in the
On the other hand, the
そこで、この半導体パッケージ1によれば、MOSFET11にボディダイオード10が内蔵されていて、ボディダイオード10がIGBT9に対して並列に接続されている。そのため、たとえ負荷に逆起電力が発生しても、ボディダイオード10の整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がIGBT9に印加されることを防止することができる。
Therefore, according to the
また、IGBT9に対してショットキーバリアダイオード12が並列に接続されており、逆回復(リカバリ)時間を短縮することができるので、高速リカバリを実現できる半導体パッケージ1を提供することができる。
しかも、IGBT9およびMOSFET11を同一の半導体チップ8に集約するために、SiC半導体層23の裏面25に選択的に露出するコレクタ領域37およびドレイン領域34を形成する手法として、図4A〜図4Cに示すように、SiC基板32のエッチングおよびSiCベース層33への不純物注入という公知の半導体装置の製造技術を利用することができる。そのため、SiC半導体層23の裏面25側にコレクタ領域37およびドレイン領域34を簡単に形成することができる。
Further, since the
Moreover, as a technique for forming the
なお、トレンチ36の最深部は、図3に示すようにSiC基板32とSiCベース層33との界面に位置している必要はなく、たとえば、図5に示すように、当該界面に対してSiCベース層33の表面24側に位置していてもよい。この場合、トレンチ36の底面および側面の一部がSiCベース層33で形成されることなり、側面の残りの部分がSiC基板32で形成されることとなる。また、図6に示すように、当該界面に対してSiC基板32の裏面25側に位置していてもよい。この場合、トレンチ36の底面および側面はSiC基板32で形成されることとなる。
Note that the deepest portion of the
また、ゲート電極45は、たとえば、図7に示すように、ベース表面部40を覆うように、隣り合うチャネル領域39の間に跨って形成されていてもよい。この場合、ベース表面部40が露出しないこととなり、エミッタ電極26(ショットキー接合部50)を接続できないので、ショットキーバリアダイオード12は省略されることとなる。
また、IGBT9、MOSFET11およびショットキーバリアダイオード12は、SiC半導体層23においてそれぞれ独立した単位セルとして形成されていてもよい。
Further, the
Further, the
そして、半導体パッケージ1は、たとえば、図8に示すように、インバータ回路に組み込んで使用することができる。なお、図8では図解し易くするために、IGBT9およびMOSFET11を集約した1つのトランジスタとして表している。
このインバータ回路58は、三相モータ59に接続される三相インバータ回路であって、直流電源60およびスイッチ部61を備えている。
The
The
直流電源60には、その高圧側に高圧側配線62が、また、その低圧側に低圧側配線63が接続されている。
スイッチ部61は、三相モータ59のU相59U、V相59VおよびW相59Wのそれぞれの相に対応する3つの直列回路64〜66を備えている。
直列回路64〜66は、高圧側配線62と低圧側配線63との間に並列に接続されている。直列回路64〜66は、それぞれ高圧側のハイサイドトランジスタ(IGBT9+MOSFET11)67H〜69Hと、低圧側のローサイドトランジスタ(IGBT9+MOSFET11)67L〜69Lとを備えている。各トランジスタ67H〜69Hおよび67L〜69Lには、それぞれ回生ダイオード70H〜72Hおよび70L〜72Lが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
The
The
The
各トランジスタ67H〜69Hおよび67L〜69Lのゲートには、図示しない制御回路からのスイッチング信号が入力されるようになっている。このスイッチング信号に応じて、各トランジスタ67H〜69Hおよび67L〜69Lが、それぞれスイッチング動作する。これにより、三相モータ59に三相交流が流れて、三相モータ59が駆動される。
<半導体パッケージ1の第2実施形態>
図9は、本発明の第2実施形態に係る半導体チップの模式的な断面図である。図9において、図3に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
A switching signal from a control circuit (not shown) is input to the gates of the transistors 67H to 69H and 67L to 69L. In response to this switching signal, each of the transistors 67H to 69H and 67L to 69L performs a switching operation. As a result, a three-phase alternating current flows through the three-phase motor 59 and the three-phase motor 59 is driven.
<Second Embodiment of
FIG. 9 is a schematic cross-sectional view of a semiconductor chip according to the second embodiment of the present invention. In FIG. 9, parts corresponding to the parts shown in FIG.
図9の半導体チップ71において、複数のトレンチ36は、SiC基板32を貫通してSiCベース層33に入り込むように形成されている。これにより、トレンチ36の底面とSiCベース層33との裏面との間に段差72が設けられている。SiCベース層33には、その段差72分だけSiCベース層33の裏面が選択的に突出することにより凸部73が形成されている。
In the
SiCベース層33は、コレクタ領域37を取り囲むように形成されたn+型のバッファ層74と、バッファ層74上に形成され、SiC半導体層23の表面24を形成するn−型のドリフト層75とを含む。バッファ層74の不純物濃度はドリフト層75よりも高い。たとえば、バッファ層74の不純物濃度は1.0×1018〜1.0×1015atoms・cm−3であり、ドリフト層75の不純物濃度は5.0×1016〜1.0×1014atoms・cm−3である。
The
バッファ層74は、凸部73の表面に沿ってSiC半導体層23の裏面25側へ凸になる第1部分76と、当該第1部分76とは反対側に凸になってコレクタ領域37を取り囲む第2部分77とが、トレンチ36のピッチPに合わせて交互に連続する葛折状に形成されている。
ドリフト層75は、SiCベース層33の大部分を占めており、SiC半導体層23の表面24側においてチャネル領域39に接している。
The
The
また、SiC基板32の表面近傍(トレンチ36の底部近傍)には、SiC基板32の他の部分よりも不純物濃度が高い高濃度不純物領域78が形成されている。高濃度不純物領域78は、SiCベース層33の凸部73と接している。
図10A〜図10Hは、図9の半導体チップの製造工程の一部を工程順に示す図である。
Further, a high
10A to 10H are views showing a part of the manufacturing process of the semiconductor chip of FIG. 9 in the order of steps.
半導体チップ71を製造するには、図10Aに示すように、ウエハ状態のSiC基板32の表面へ向かってn型不純物(P、As等)を注入することにより、高濃度不純物領域78を形成する。
次に、図10Bに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板32の表面上に、n型不純物をドーピングしながらSiC結晶を成長させる。これにより、SiC基板32上に、バッファ層74のベースとなる第1高濃度不純物層79およびドリフト層75が順に積層されて、n−型のSiCベース層33が形成される。
To manufacture the
Next, as shown in FIG. 10B, an SiC crystal is grown on the surface of the
次に、図10Cに示すように、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層33に、チャネル領域39、エミッタ領域41およびチャネルコンタクト領域43が同時に形成される。
次に、図10Dに示すように、SiC基板32の裏面25にハードマスク51を形成し、当該ハードマスク51をパターニングした後、SiC基板32を裏面25側から少なくとも第1高濃度不純物層79を貫通してドリフト層75が露出するまでドライエッチングする。これにより、SiC基板32が裏面25から選択的に掘り込まれて、トレンチ36が形成される。
Next, as shown in FIG. 10C, a hard mask is formed and ions are implanted according to the shape of the
Next, as shown in FIG. 10D, after forming a
この際、SiC基板32の表面近傍に高濃度不純物領域78が形成されているので、エッチング面がSiC基板32の終端(表面近傍)に達したときに、SiC基板32の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。そのため、エッチングの深さを、第1高濃度不純物層79が貫通する程度に精密に制御することができる。
At this time, since the high-
次に、図10Eに示すように、トレンチ36の形成に利用したハードマスク51を残したまま、当該ハードマスク51から露出するトレンチ36へ向けてn型不純物を加速させ、トレンチ36の底面にn型不純物を注入する。これにより、第2高濃度不純物層80と第1高濃度不純物層79とが一体化して、バッファ層74が形成される。
次に、図10Fに示すように、当該ハードマスク51から露出するトレンチ36へ向けてp型不純物を加速させ、トレンチ36の底面(バッファ層74の第2部分77)にp型不純物を注入する。これにより、SiCベース層33にコレクタ領域37が形成される。この後、ハードマスク51を剥離する。剥離後、SiCベース層33をアニール処理する。これにより、チャネル領域39、エミッタ領域41、チャネルコンタクト領域43、バッファ層74およびコレクタ領域37に注入されたn型不純物およびp型不純物が活性化する。
Next, as shown in FIG. 10E, while leaving the
Next, as shown in FIG. 10F, the p-type impurity is accelerated toward the
次に、図10Gに示すように、たとえば、熱酸化法により、SiCベース層33の表面24に、ゲート絶縁膜44を形成する。次に、たとえば、CVD法により、ポリシリコンを、SiCベース層33の上方から堆積した後、堆積したポリシリコンをパターニングする。これにより、ゲート電極45が形成される。
次に、たとえば、CVD法により、SiCベース層33上に層間絶縁膜46を積層する。次に、層間絶縁膜46およびゲート絶縁膜44を選択的にドライエッチングすることにより、コンタクトホール47,48を同時に形成する。
Next, as shown in FIG. 10G, a
Next, an
次に、図10Hに示すように、たとえば、スパッタ法により、各コンタクトホール47,48を埋め尽くすように、AlCuを層間絶縁膜46上に堆積させる。これにより、エミッタ電極26が形成される。この後、トレンチ36の内面にメタルシリサイド38を形成した後、たとえば、スパッタ法により、メタルシリサイド38の内側を埋め尽くすように、AlCuをSiC基板32の裏面25に堆積させる。これにより、コレクタ電極27が形成される。
Next, as shown in FIG. 10H, AlCu is deposited on the
以上の工程を経て、図9に示す半導体チップ71が形成される。
以上のように、この半導体チップ71によっても、前述の半導体チップ8と同様の作用効果を達成することができる。
さらに、この半導体チップ71では、バッファ層74が形成されているので、IGBT9のオフ時に、チャネル領域39とドリフト層75との界面から発生する空乏層の伸びを、バッファ層74で阻止してパンチスルーを防止することができる。そのため、半導体チップ71をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
Through the above steps, the
As described above, this
Further, in this
また、半導体パッケージ1は、以下の図11〜図14に示す形態で実施することもできる。なお、図11〜図14において、前述の図1〜図3に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
(1)SiC基板区画タイプ(図11および図12)
たとえば、SiC基板52を、p+型部分53とn+型部分54とがストライプ状に交互に並ぶように複数部分に区画して、当該p+型部分53およびn+型部分54をSiC基板52の裏面25に露出させることにより、p+型部分53をIGBT9のコレクタ領域37として利用し、n+型部分54をMOSFET11のドレイン領域34として利用することもできる。
Moreover, the
(1) SiC substrate partition type (FIGS. 11 and 12)
For example, the SiC substrate 52, and p + -type portions 53 and the n + -type portion 54 is partitioned into a plurality of portions so as to be arranged alternately in stripes, the p + -type portions 53 and the n + -type portion 54 SiC substrate The p + -type portion 53 can be used as the
また、このSiC基板区画タイプにおいても、図12に示すように、SiCベース層33を、バッファ層74とドリフト層75の2層構造にすることができる。この場合、バッファ層74は、SiC基板32の表面に沿って、p+型部分53とn+型部分54を一括して覆うように形成される。
(2)トレンチゲートタイプ(図13)
前述の実施形態では、IGBT9は、プレーナゲート型であったが、たとえば、トレンチゲート型であってもよい。
Also in this SiC substrate partition type, as shown in FIG. 12, the
(2) Trench gate type (Fig. 13)
In the above-described embodiment, the
トレンチゲート型IGBT9では、チャネル領域39の中央部において、SiCベース層33の表面24からエミッタ領域41およびチャネル領域39を貫通して、最深部がSiCベース層33に達するゲートトレンチ55が形成されている。
ゲートトレンチ55の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜56が形成されている。そして、ゲート絶縁膜56の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ55にゲート電極57が埋め込まれている。
In the trench
A
また、チャネルコンタクト領域43は、チャネル領域39の中央部を取り囲む周縁部において、SiCベース層33の表面24からエミッタ領域41の周縁部を貫通してチャネル領域39に達するように形成されている。
(3)素子分散タイプ(図14)
前述の実施形態では、IGBT9、MOSFET11およびショットキーバリアダイオード12は、同一の半導体チップ8に集約されていたが、たとえば、それぞれ独立したIGBTチップ15、MOSFETチップ16およびショットキーバリアダイオードチップ17として分散して形成されていてもよい。
The
(3) Element dispersion type (Fig. 14)
In the above-described embodiment, the
この場合、MOSFETチップ16およびショットキーバリアダイオードチップ17は、SiCではなく、たとえば、Si、GaN、GaAs等、他の半導体材料を用いて形成することができる。
また、前述の半導体チップは、以下の第4実施形態および参考例で実施することもできる。
In this case, the
The semiconductor chip described above can also be implemented in the following fourth embodiment and reference examples.
図15は、本発明の第4実施形態に係る半導体チップ101の模式的な平面図である。図16は、図15の半導体チップ101の模式的な底面図である。図17は、図16のコレクタ領域109のストライプ方向の変形例を示す図である。図18は、本発明の第4実施形態に係る半導体チップ101の模式的な断面図である。
半導体チップ101は、たとえば、平面視正方形のチップ状である。チップ状の半導体チップ101は、図15および図16の紙面における上下左右方向の長さがそれぞれ数mm程度である。
FIG. 15 is a schematic plan view of a
The
半導体チップ101は、n+型のSiC基板102と、当該SiC基板102上に形成されたn−型のSiCベース層103とを含む。n+型のSiC基板102は、MOSFET11のドレイン領域104およびショットキーバリアダイオード12のカソード領域105を形成している。また、SiCベース層103は、MOSFET11およびショットキーバリアダイオード12において、ドリフト領域116として機能する。
The
SiC基板102の裏面からSiC基板102を貫通してSiCベース層103に入り込むように、複数の裏面側トレンチ106が形成されている。これにより、裏面側トレンチ106の底面とSiCベース層103との裏面との間に段差107が設けられている。SiCベース層103には、その段差107分だけSiCベース層103の裏面が選択的に突出することにより凸部108が形成されている。
A plurality of back
複数の裏面側トレンチ106は、たとえば、互いに等しい間隔を空けたストライプ状に形成されている。なお、トレンチの形状は、ストライプ状に限らず、格子状などであってもよい。また、ストライプ状の場合、その方向は、図16に示すように、表面側トレンチ131(後述)と平行な方向であってもよいし、図17に示すように、表面側トレンチ131(後述)に交差する方向であってもよい。
The plurality of back
各裏面側トレンチ106の側面はSiC基板102で形成され、底面はSiCベース層103で形成されており、この底面(SiCベース層103の裏面部)にp+型のコレクタ領域109(IGBT9のコレクタ領域109)が形成されている。
そして、SiC基板102の裏面全域を覆うように、コレクタ電極110が形成されている。コレクタ電極110は、すべての裏面側トレンチ106に一括して入り込んでいて、各裏面側トレンチ106の側面でSiC基板102に接続され、各裏面側トレンチ106の底面でコレクタ領域109に接続されている。コレクタ電極110は、裏面側トレンチ106の内面(側面および底面)に接する部分にメタルシリサイド111が形成されたAlCu電極からなる。これにより、n+型のSiC基板102およびp+型のコレクタ領域109のいずれの導電型の対象物に対しても、コレクタ電極110をオーミック接触させることができる。
The side surface of each
And collector electrode 110 is formed so that the whole back surface of
このコレクタ電極110は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、コレクタ電極110がドレイン電極112として機能する。一方、ショットキーバリアダイオード12においては、コレクタ電極110がカソード電極113として機能する。
また、SiC基板102の表面近傍(裏面側トレンチ106の底部近傍)には、SiC基板102の他の部分よりも不純物濃度が高い高濃度不純物領域114が形成されている。高濃度不純物領域114は、SiCベース層103の凸部108と接している。
The collector electrode 110 is a common external electrode for the
In addition, a high-
SiCベース層103は、バッファ領域115と、ドリフト領域116とを含む。
バッファ領域115は、凸部108の表面に沿ってSiCベース層103の裏面側へ凸になる第1部分117と、当該第1部分117とは反対側に凸になってコレクタ領域109を取り囲む第2部分118とが、裏面側トレンチ106のピッチに合わせて交互に連続する葛折状に形成されている。
The
ドリフト領域116は、ベースドリフト領域125、低抵抗ドリフト領域126および表面ドリフト領域127の3層構造を有しており、ベースドリフト領域125がバッファ領域115に接しており、表面ドリフト領域127がSiCベース層103の表面に露出している。
ドリフト領域116の表面部にはp型のチャネル領域119が選択的に形成され、そのチャネル領域119の表面部にはn+型のエミッタ領域120が形成されている。エミッタ領域120は、SiCベース層103の表面に露出して当該表面の一部を形成している。このエミッタ領域120は、MOSFET11のソース領域121を兼ねている。
The
A p-
これらエミッタ領域120およびチャネル領域119により、IGBT9(MOSFET11)の単位セルが構成されている。互いに隣り合うIGBT9(MOSFET11)の単位セルの間では、ドリフト領域116の一部がSiCベース層103の表面に露出している。
SiCベース層103には、その表面からエミッタ領域120およびチャネル領域119を貫通して最深部が低抵抗ドリフト領域126の途中部に達するゲートトレンチ122が形成されている。これにより、エミッタ領域120(ソース領域121)は、ゲートトレンチ122の側面の一部を形成している。チャネル領域119も同様に、ゲートトレンチ122の側面の一部を形成している。そして、ドリフト領域116は、ゲートトレンチ122の側面の一部および底面を形成している。
The
The
ゲートトレンチ122の内面(側面および底面)には、その全域を覆うように、SiO2等の絶縁物からなるゲート絶縁膜123が形成されている。そして、ゲートトレンチ122には、ポリシリコン等の導電物からなるゲート電極124が埋設されている。ゲート電極124は、ゲート絶縁膜123を介してエミッタ領域120(ソース領域121)、チャネル領域119およびドリフト領域116に対向している。
A
SiCベース層103の表面には、SiO2等の絶縁物からなるフィールド絶縁膜128が形成されている。フィールド絶縁膜128は、SiCベース層103の一部を活性領域129として露出させるコンタクトホールを有し、当該活性領域129を取り囲むフィールド領域130を覆っている。
活性領域129において互いに隣り合うIGBT9(MOSFET11)の単位セルの間には、SiCベース層103の表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する表面側トレンチ131が形成されている。表面側トレンチ131は、ゲートトレンチ122と同じ深さ、同じ形状で形成されている。
A
Between the unit cells of the IGBTs 9 (MOSFETs 11) adjacent to each other in the
ゲートトレンチ122および表面側トレンチ131は、裏面側トレンチ106と平行なストライプ状であってもよいし(図16参照)、交差する(たとえば直交する)ストライプ状であってもよい(図17参照)。
各ゲートトレンチ122および各表面側トレンチ131は、SiCベース層103の表面に対して平行な底面と、当該底面に対して傾斜する側面とによって区画されている。側面の傾斜角θは、たとえば、90°〜135°である。また、各表面側トレンチ131の深さ(SiCベース層103の表面から表面側トレンチ131の底面までの距離)は、たとえば、3000Å〜15000Åである。また、各表面側トレンチ131の長手方向に直交する幅(最深部の幅)は、0.3μm〜10μmである。
The
Each
各ゲートトレンチ122および各表面側トレンチ131の具体的な形状としては、図18に示すように、傾斜角θ=約90°で、底面のエッジ部が外方へ向かって湾曲し、側面と底面とが曲面で連続することにより底部が断面視U字状に形成されたU字トレンチが例示されるが、これに限らない。たとえば、側面と底面とは、角張った面で連続していてもよい。
As specific shapes of the
また、各ゲートトレンチ122および各表面側トレンチ131は、たとえば、傾斜角θが90°を超え、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであってもよい。逆台形状のトレンチは、側面の全部が傾斜角θ>90°で傾斜していてもよいし、側面の一部(側面の下部)が選択的に傾斜角θ>90°で傾斜しており、側面の他の部分(側面の上部)は、底面に対して90°の角度を形成していてもよい。
Each of the
表面側トレンチ131の底面および側面には、表面側トレンチ131の内面に沿って電界緩和部としてのp型層132が形成されている。p型層132は、表面側トレンチ131の底面からエッジ部を経て、チャネル領域119およびエミッタ領域120(ソース領域121)に跨るように表面側トレンチ131の開口端に至るまで形成されている。
また、p型層132は、n型のSiCベース層103との間にpn接合部を形成している。これにより、ショットキーバリアダイオード12と、p型層132およびn型SiCベース層103(低抵抗ドリフト領域126)によって構成されるpnダイオード133とが並列に接続されることとなる。
A p-
Further, the p-
また、p型層132には、p+型のコンタクト層134が、表面側トレンチ131の底面の一部に形成されている。コンタクト層134は、表面側トレンチ131の長手方向に沿って直線状に形成されており、表面側トレンチ131の底面からp型層132の深さ方向途中までの深さ(たとえば、0.05μm〜0.2μm)を有している。
一方、フィールド領域130には、当該表面から表面ドリフト領域127を貫通して、最深部が低抵抗ドリフト領域126の途中部に達する環状トレンチ135が形成されている。環状トレンチ135は、活性領域129を取り囲むように形成されている。
In the p-
On the other hand, in the
また、環状トレンチ135の底面および側面には、環状トレンチ135の内面に露出するように当該内面に沿ってガードリング136が形成されている。ガードリング136は、p型層132と同一の工程で形成されるものであって、p型層132と同じ不純物濃度および厚さを有している。
フィールド絶縁膜128上には、AlCuからなるエミッタ電極137が形成されている。エミッタ電極137は、フィールド絶縁膜128のコンタクトホール内でエミッタ領域120(ソース領域121)、表面ドリフト領域127およびコンタクト層134に接続されている。
A
On the
すなわち、エミッタ電極137は、IGBT9、MOSFET11およびショットキーバリアダイオード12に対して共通の外部電極となっている。MOSFET11においては、エミッタ電極137がソース電極138として機能する。一方、ショットキーバリアダイオード12においては、エミッタ電極137がアノード電極139として機能する。
これにより、エミッタ電極137は、不純物濃度が高いn+型のエミッタ領域120およびp+型のコンタクト層134に対してオーミック接触したオーミック接触部140と、不純物濃度が低いn−型の表面ドリフト領域127に対してショットキー接合したショットキー接合部141とを有している。
That is, the
Accordingly, the
また、半導体チップ101の最表面には、SiN等の絶縁物からなる表面保護膜142が形成されている。表面保護膜142の中央部には、エミッタ電極137を露出させる開口が形成されている。図1のボンディングワイヤ14は、この開口を介してエミッタ電極137に接合される。
以上より、この半導体チップ101には、エミッタ電極137と、エミッタ電極137に接続されたエミッタ領域120と、エミッタ領域120に対してSiCベース層103の裏面側にエミッタ領域120に接して形成されたチャネル領域119と、チャネル領域119に対してSiCベース層103の裏面側にチャネル領域119に接して形成されたドリフト領域116と、ドリフト領域116に対してSiCベース層103の裏面側にドリフト領域116に接して形成されたコレクタ領域109と、コレクタ領域109に接続されたコレクタ電極110とを含む、縦型のIGBT9が形成されている。
A surface
As described above, the
そして、このIGBT9のエミッタ電極137およびコレクタ電極110は、MOSFET11およびショットキーバリアダイオード12との間で共有されており、MOSFET11は、これらの電極に接続される不純物領域として、エミッタ領域120(ソース領域121)、チャネル領域119、ドリフト領域116およびドレイン領域104を有している。また、ショットキーバリアダイオード12は、これらの電極に接続される不純物領域として、ドリフト領域116およびカソード領域105を有している。
The
すなわち、半導体チップ101において、IGBT9、MOSFET11およびショットキーバリアダイオード12が同一の単位セルに集約されている。
こうして、半導体チップ101には、IGBT9、MOSFET11およびショットキーバリアダイオード12の3つの素子が一括して搭載されており、互いに並列に接続されている。
<SiCベース層103の不純物濃度>
次に、図19を参照して、SiC基板102およびSiCベース層103の不純物濃度の大きさについて説明する。
That is, in the
Thus, the
<Impurity concentration of
Next, with reference to FIG. 19, the magnitude of the impurity concentration of
図19は、SiC基板102およびSiCベース層103の不純物濃度を説明するための図である。
図19に示すように、SiC基板102およびSiCベース層103は、いずれもn型不純物を含有するn型SiCからなる。それらの不純物濃度の大小関係は、SiC基板102>バッファ領域115>ドリフト領域116である。
FIG. 19 is a diagram for explaining the impurity concentrations of
As shown in FIG. 19, both
SiC基板102の濃度は、たとえば、その厚さ方向に沿って5×1018〜5×1019cm−3でほぼ一定である。バッファ領域115の濃度は、たとえば、その厚さ方向に沿って、1×1017〜5×1018cm−3で一定または表面に沿って濃度が薄い。
ドリフト領域116の濃度は、ベースドリフト領域125、低抵抗ドリフト領域126および表面ドリフト領域127それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面側の層と裏面側の層との間に濃度差がある。
The concentration of
The concentration of the
ベースドリフト領域125の濃度は、たとえば、その厚さ方向に沿って、5×1014〜5×1016cm−3で一定である。なお、ベースドリフト領域125の濃度は、図19の破線で示すように、SiCベース層103の裏面から表面へ向かうにしたがって、約3×1016cm−3から約5×1015cm−3まで連続的に減少していてもよい。
低抵抗ドリフト領域126の濃度は、ベースドリフト領域125の濃度よりも高く、たとえば、その厚さ方向に沿って、5×1015〜5×1017cm−3で一定である。なお、低抵抗ドリフト領域126の濃度は、図19の破線で示すように、SiCベース層103の裏面から表面へ向かうにしたがって、約3×1017cm−3から約1×1016cm−3まで連続的に減少していてもよい。
The concentration of the
The concentration of the low
表面ドリフト領域127の濃度は、ベースドリフト領域125および低抵抗ドリフト領域126の濃度よりも低く、たとえば、その厚さ方向に沿って、5×1014〜1×1016cm−3で一定である。
図18に示すように、互いに隣り合う表面側トレンチ131で挟まれたストライプ状の単位セル(ラインセル)を有するショットキーバリアダイオード12では電流を流すことができる領域(電流経路)が、互いに隣り合う表面側トレンチ131の距離に制約されるので、SiCベース層103における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。
The concentration of the
As shown in FIG. 18, in a
そこで図19に示すように、単位セルのベース部を形成する低抵抗ドリフト領域126の濃度をベースドリフト領域125よりも高くすることにより、電流経路が表面側トレンチ131の間隔に制約されていても、比較的高い濃度を有する低抵抗ドリフト領域126により単位セルの抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
Therefore, as shown in FIG. 19, even if the current path is limited by the distance between the
一方、エミッタ電極137(アノード電極139)に接する単位セルの表層部には、比較的低い濃度を有する表面ドリフト領域127を設けることにより、逆方向電圧印加時にSiCベース層103の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
次に、図18の半導体チップ101の製造工程について説明する。
On the other hand, by providing a
Next, a manufacturing process of the
図20A〜図20Dは、図18の半導体チップ101の製造工程の一部を工程順に示す図である。
まず、図20Aに示すように、図10Aおよび図10Bの工程に倣って、ウエハ状態のSiC基板102の表面に高濃度不純物領域114を形成し、バッファ領域115のベースとなる第1高濃度不純物領域143およびドリフト領域116を順にエピタキシャル成長させて、n−型のSiCベース層103を形成する。
20A to 20D are views showing a part of the manufacturing process of the
First, as shown in FIG. 20A, following the steps of FIGS. 10A and 10B, a high
次に、図20Bに示すように、図10Cの工程に倣って、チャネル領域119、エミッタ領域120(ソース領域121)の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120(ソース領域121)を形成する。
次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。
Next, as shown in FIG. 20B, in accordance with the process of FIG. 10C, hard mask formation and ion implantation are performed in accordance with the shape of the
Next, a hard mask corresponding to the pattern of the
次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。
次に、図20Cに示すように、図10Dの工程に倣って、SiC基板102の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、SiC基板102を裏面側から少なくとも第1高濃度不純物領域143を貫通してドリフト領域116(ベースドリフト領域125)が露出するまでドライエッチングする。これにより、SiC基板102が裏面から選択的に掘り込まれて、裏面側トレンチ106が形成される。
Next, the p-
Next, as shown in FIG. 20C, following the process of FIG. 10D, after forming a hard mask on the back surface of the
次に、図20Dに示すように、図10Eの工程に倣って、裏面側トレンチ106の底面にn型不純物を注入することにより、バッファ領域115を形成する。次に、図10Fの工程に倣って、裏面側トレンチ106の底面(バッファ領域115の第2部分118)にp型不純物を注入することにより、SiCベース層103にコレクタ領域109を形成する。
Next, as illustrated in FIG. 20D, the
この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120(ソース領域121)、コンタクト層134、バッファ領域115およびコレクタ領域109に注入されたn型不純物およびp型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図18に示す半導体チップ101が得られる。
Thereafter, the
Thereafter, the
以上のように、この半導体チップ101によっても、前述の半導体チップ8,71と同様の作用効果を達成することができる。
さらに、この半導体チップ101によれば、ショットキー接合部141に隣り合う部分に表面側トレンチ131が形成されているので、SiCベース層103とアノード電極139とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
As described above, this
Furthermore, according to this
さらに、表面側トレンチ131の内面にp型層132が形成されているので、半導体チップ101全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、SiC半導体の耐圧性能を十分に活かすことができる。
また、pnダイオード133とがショットキーバリアダイオード12とが並列に接続されているので、半導体チップ101にサージ電流が流れても、当該サージ電流の一部を内蔵pnダイオード133に流すことができる。その結果、ショットキーバリアダイオード12に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード12の熱破壊を防止することができる。
Furthermore, since the p-
In addition, since the
次に、参考例に係る半導体チップ151について説明する。
図21は、本発明の参考例に係る半導体チップ151の模式的な断面図である。図21において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
前述の第4実施形態の半導体チップ101では、活性領域129においてストライプ状に形成されて複数の裏面側トレンチ106が配置されていたが、この参考例の半導体チップ151では、ストライプ状の複数の表面側トレンチ131に跨る単一の裏面側トレンチ152が形成されている。当該裏面側トレンチ152は、SiC基板102の裏面において活性領域129のほぼ全域を覆うように形成されている。
Next, the
FIG. 21 is a schematic cross-sectional view of a
In the
裏面側トレンチ152の底面には、MOSFET11のドレイン領域153(ショットキーバリアダイオード12のカソード領域154)と、IGBT9のコレクタ領域155とが、交互にストライプ状に形成されている。
図22A〜図22Dは、図21の半導体チップ151の製造工程の一部を工程順に示す図である。
The
22A to 22D are diagrams showing a part of the manufacturing process of the
まず、図22Aに示すように、図20Aの工程に倣って、ウエハ状態のSiC基板102の表面に高濃度不純物領域114を形成し、バッファ領域115のベースとなる第1高濃度不純物領域143およびドリフト領域116を順にエピタキシャル成長させて、n−型のSiCベース層103を形成する。
次に、図22Bに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120(ソース領域121)の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120(ソース領域121)を形成する。
First, as shown in FIG. 22A, following the process of FIG. 20A, a high-
Next, as shown in FIG. 22B, following the process of FIG. 20B, hard mask formation and ion implantation are performed in accordance with the shape of the
次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。
次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。
Next, a hard mask corresponding to the pattern of the
Next, the p-
次に、図22Cに示すように、図20Cの工程に倣って、SiC基板102の裏面にハードマスクを形成し、当該ハードマスクをパターニングした後、SiC基板102を裏面側から少なくとも第1高濃度不純物領域143を貫通してドリフト領域116(ベースドリフト領域125)が露出するまでドライエッチングする。これにより、SiC基板102が裏面から選択的に掘り込まれて、裏面側トレンチ152が形成される。
Next, as shown in FIG. 22C, following the process of FIG. 20C, after forming a hard mask on the back surface of the
次に、図22Dに示すように、図20Dの工程に倣って、裏面側トレンチ152の底面にn型不純物を注入することにより、バッファ領域115を形成する。次に、裏面側トレンチ152の底面にp型不純物を注入することにより、SiCベース層103にコレクタ領域155を形成する。さらに、裏面側トレンチ152の底面にn型不純物を注入することにより、SiCベース層103にドレイン領域153(カソード領域154)を形成する。
Next, as shown in FIG. 22D, in accordance with the process of FIG. 20D, an n-type impurity is implanted into the bottom surface of the back-
この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120(ソース領域121)、コンタクト層134、バッファ領域115、コレクタ領域155およびドレイン領域153(カソード領域154)に注入されたn型不純物およびp型不純物が活性化する。
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図21に示す半導体チップ151が得られる。
Thereafter, the
Thereafter, the
以上のように、この半導体チップ151によっても、前述の半導体チップ8,71,101と同様の作用効果を達成することができる。
次に、他の参考例に係る半導体チップ161について説明する。
図23は、本発明の参考例に係る半導体チップ161の模式的な断面図である。図23において、図18に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
As described above, this
Next, a
FIG. 23 is a schematic cross-sectional view of a
前述の第4実施形態および参考例の半導体チップ101,151では、SiCベース層103を支持するSiC基板102が設けられていたが、この参考例の半導体チップ161では、SiC基板102が省略されており、SiCベース層103の裏面全面が露出している。
露出したSiCベース層103の裏面には、全体にわたってバッファ領域162が形成されている。そのバッファ領域162には、SiCベース層103の裏面に露出するように、MOSFET11のドレイン領域163(ショットキーバリアダイオード12のカソード領域164)と、IGBT9のコレクタ領域165とが、交互にストライプ状に形成されている。
In the
A
図24A〜図24Fは、図23の半導体チップ161の製造工程の一部を工程順に示す図である。
まず、図24Aに示すように、ウエハ状態の基板166の表面に、ベースドリフト領域125のみをエピタキシャル成長させて、n−型のSiCベース層103を形成する。用いる基板166は、SiC基板に限らず、種々の基板を使用することができる。
24A to 24F are views showing a part of the manufacturing process of the
First, as shown in FIG. 24A, only the
次に、図24Bに示すように、グラインド、ドライエッチング、サンドブラスト等の方法により、SiCベース層103の裏面が露出するまで基板166を研削する。これにより基板166を取り除く。
次に、図24Cに示すように、エピタキシャル成長もしくはイオン注入により、ベースドリフト領域125上に、低抵抗ドリフト領域126および表面ドリフト領域127を順に形成する。
Next, as shown in FIG. 24B, the
Next, as shown in FIG. 24C, a low
次に、図24Dに示すように、SiCベース層103の裏面全体にn型不純物を注入することにより、バッファ領域162を形成する。
次に、図24Eに示すように、図20Bの工程に倣って、チャネル領域119、エミッタ領域120(ソース領域121)の形状および不純物の種類に応じたハードマスクの形成およびイオン注入をそれぞれ行う。これにより、SiCベース層103に、チャネル領域119およびエミッタ領域120(ソース領域121)を形成する。
Next, as illustrated in FIG. 24D, the
Next, as shown in FIG. 24E, in accordance with the process of FIG. 20B, hard mask formation and ion implantation are performed in accordance with the shape of the
次に、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135のパターンに応じたハードマスクを形成し、当該ハードマスクを用いたエッチングにより、ゲートトレンチ122、表面側トレンチ131および環状トレンチ135を同時に同じ深さで形成する。
次に、表面側トレンチ131および環状トレンチ135の内面へ不純物を選択的に注入することにより、p型層132およびガードリング136を同時に形成する。さらに、表面側トレンチ131の底面へ不純物を選択的に形成することにより、コンタクト層134を形成する。
Next, a hard mask corresponding to the pattern of the
Next, the p-
次に、図24Fに示すように、図20Dの工程に倣って、SiCベース層103の裏面にp型不純物を注入することにより、SiCベース層103にコレクタ領域65を形成する。さらに、SiCベース層103の裏面にn型不純物を注入することにより、SiCベース層103にドレイン領域163(カソード領域164)を形成する。
この後、SiCベース層103をアニール処理する。これにより、ドリフト領域116、チャネル領域119、エミッタ領域120(ソース領域121)、コンタクト層134、バッファ領域162、コレクタ領域165およびドレイン領域163(カソード領域164)に注入されたn型不純物およびp型不純物が活性化する。
Next, as shown in FIG. 24F, following the process of FIG. 20D, a
Thereafter, the
その後は、前述の方法もしくは公知の半導体製造技術に倣って、ゲート絶縁膜123、ゲート電極124、フィールド絶縁膜128、エミッタ電極137、コレクタ電極110等を形成することにより、図23に示す半導体チップ161が得られる。
以上のように、この半導体チップ161によっても、前述の半導体チップ8,71,101,151と同様の作用効果を達成することができる。
After that, the semiconductor chip shown in FIG. 23 is formed by forming the
As described above, this
以上、本発明の実施形態および参考例を説明したが、本発明は、他の形態で実施することもできる。
たとえば、IGBT9、ボディダイオード10、MOSFET11およびショットキーバリアダイオード12の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、IGBT9において、p型の部分がn型であり、n型の部分がp型であってもよい。
As mentioned above, although embodiment and the reference example of this invention were described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity types of the semiconductor portions of the
また、第4実施形態および図21,23の参考例では、IGBT9およびMOSFET11の単位セルと、ショットキーバリアダイオード12の単位セルとが交互に配置されていたが、配置形態は特に制限されず、たとえば、前者の単位セルの間に、後者の単位セルが2つ以上配置されていてもよい。
また、前述の実施形態および参考例の開示から把握される特徴は、異なる実施形態および参考例間でも互いに組み合わせることができる。また、各実施形態および参考例において表した構成要素は、本発明の範囲で組み合わせることができる。
In the fourth embodiment and the reference examples of FIGS. 21 and 23, the unit cells of the
Further, the features grasped from the disclosure of the above-described embodiments and reference examples can be combined with each other between different embodiments and reference examples. In addition, the constituent elements shown in each embodiment and reference example can be combined within the scope of the present invention.
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、この明細書および図面の記載から、抽出される特徴を以下に示す。
本発明の半導体装置は、表面および裏面を有するSiC半導体層と、前記SiC半導体層の前記裏面側に露出するように形成された第1導電型のコレクタ領域と、前記コレクタ領域に対して前記SiC半導体層の前記表面側に前記コレクタ領域に接するように形成された第2導電型のベース領域と、前記ベース領域に対して前記SiC半導体層の前記表面側に前記ベース領域に接するように形成された第1導電型のチャネル領域と、前記チャネル領域に対して前記SiC半導体層の前記表面側に前記チャネル領域に接するように形成され、前記SiC半導体層の前記表面の一部を形成する第2導電型のエミッタ領域と、前記SiC半導体層の前記裏面に接するように形成され、前記コレクタ領域に接続されたコレクタ電極と、前記SiC半導体層の前記表面に接するように形成され、前記エミッタ領域に接続されたエミッタ電極とを含むSiC−IGBT(Insulated Gate Bipolar Semiconductor)が形成された半導体チップと、前記エミッタ電極に電気的に接続された第2導電型のソース領域と、前記コレクタ電極に電気的に接続された第2導電型のドレイン領域とを含み、前記SiC−IGBTに対して並列に接続されたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)とを含む。
In addition, various design changes can be made within the scope of matters described in the claims.
Further, features extracted from the description of the specification and the drawings are shown below.
The semiconductor device of the present invention includes a SiC semiconductor layer having a front surface and a back surface, a first conductivity type collector region formed so as to be exposed on the back surface side of the SiC semiconductor layer, and the SiC with respect to the collector region. A base region of a second conductivity type formed on the surface side of the semiconductor layer so as to be in contact with the collector region; and formed on the surface side of the SiC semiconductor layer with respect to the base region so as to be in contact with the base region. A first conductivity type channel region, and a second region that is formed on and in contact with the channel region on the surface side of the SiC semiconductor layer with respect to the channel region, and forms a part of the surface of the SiC semiconductor layer A conductive type emitter region, a collector electrode formed in contact with the back surface of the SiC semiconductor layer and connected to the collector region; and the SiC semiconductor A semiconductor chip formed with an SiC-IGBT (Insulated Gate Bipolar Semiconductor) including an emitter electrode connected to the emitter region and electrically connected to the emitter electrode; A MOSFET (Metal Oxide Semiconductor Field Effect Transistor) including a second conductivity type source region and a second conductivity type drain region electrically connected to the collector electrode and connected in parallel to the SiC-IGBT. ).
SiC−IGBTは、コレクタ領域からベース領域に電子もしくは正孔が注入され、ベース領域で伝導度変調が起きるので、ベース領域の低オン抵抗化を実現することができる。そのため、IGBTの耐圧を向上させるために、ベース領域の不純物濃度を低くし、当該不純物濃度に起因してベース領域本来の抵抗値が高くなっても、十分低いオン抵抗を維持することができる。その結果、SiC−MOSFETに比べて、高耐圧領域で使用する素子として有効である。 In the SiC-IGBT, electrons or holes are injected from the collector region to the base region, and conductivity modulation occurs in the base region, so that a low on-resistance of the base region can be realized. For this reason, in order to improve the breakdown voltage of the IGBT, the impurity concentration of the base region is lowered, and a sufficiently low on-resistance can be maintained even if the original resistance value of the base region is increased due to the impurity concentration. As a result, it is more effective as an element used in a high withstand voltage region than SiC-MOSFET.
一方、SiCはSiに比べてpn障壁が高いので、SiC−IGBTを低電流領域(たとえば、4A以下の電流領域)で使用する場合には、高いオン電圧が必要となる。これは、SiC−MOSFETに比べても非常に高い値である。SiC−MOSFETは、SiCを使用しているが、IGBTとは異なり、オン電流が初期段階からリニアに増加するので、低電流領域で特に不利になるものではない。たとえば、1A程度の電流領域で使用する場合、SiC−MOSFETのオン電圧が約0.8V、Si−IGBTのオン電圧が約1.3Vであるのに対し、SiC−IGBTのオン電圧は、3.5Vとなり、約4倍程度の開きがある。 On the other hand, since SiC has a higher pn barrier than Si, when an SiC-IGBT is used in a low current region (for example, a current region of 4 A or less), a high on-voltage is required. This is a very high value compared to the SiC-MOSFET. The SiC-MOSFET uses SiC, but unlike the IGBT, since the on-current increases linearly from the initial stage, it is not particularly disadvantageous in the low current region. For example, when used in a current region of about 1 A, the on-voltage of the SiC-MOSFET is about 0.8 V and the on-voltage of the Si-IGBT is about 1.3 V, whereas the on-voltage of the SiC-IGBT is 3 .5V and there is an opening of about 4 times.
そこで、本発明の半導体装置によれば、SiC−IGBTに対して、MOSFETが並列に接続されている。これにより、SiC−IGBTまたはMOSFETをオンさせることにより、半導体装置に電流を流すことができる。したがって、半導体装置を低電流領域で使用する際には、MOSFETのオン電圧で半導体装置を動作させることができるので、低電流領域でのオン電圧を低減することができる。 Therefore, according to the semiconductor device of the present invention, the MOSFET is connected in parallel to the SiC-IGBT. Thereby, a current can be passed through the semiconductor device by turning on the SiC-IGBT or the MOSFET. Therefore, when the semiconductor device is used in the low current region, the semiconductor device can be operated with the MOSFET on-voltage, so that the on-voltage in the low current region can be reduced.
なお、SiC−IGBTに接続されたMOSFETは、SiC−MOSFET、Si−MOSFET等のSi系MOSFETの他、GaN系MOSFET、GaAs系MOSFETであってもよい。これらのうち、SiC−MOSFETが好ましい。SiC−MOSFETであれば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに集約することができる。 The MOSFET connected to the SiC-IGBT may be a GaN-based MOSFET or a GaAs-based MOSFET in addition to a Si-based MOSFET such as a SiC-MOSFET or Si-MOSFET. Of these, SiC-MOSFET is preferred. If it is SiC-MOSFET, SiC-IGBT and SiC-MOSFET can be integrated on the same semiconductor chip.
具体的には、本発明の半導体装置では、前記MOSFETは、前記半導体チップに設けられたSiC−MOSFETを含み、前記ソース領域は、前記SiC−IGBTの前記エミッタ領域を利用して形成され、前記ドレイン領域は、前記SiC−IGBTの前記コレクタ領域に隣接して前記SiC半導体層の前記裏面側に選択的に露出するように形成され、前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域に一括して接続されていることが好ましい。 Specifically, in the semiconductor device of the present invention, the MOSFET includes a SiC-MOSFET provided in the semiconductor chip, the source region is formed using the emitter region of the SiC-IGBT, A drain region is formed adjacent to the collector region of the SiC-IGBT so as to be selectively exposed on the back side of the SiC semiconductor layer, and the collector electrode is collectively formed in the drain region and the collector region. Are preferably connected.
この構成により、エミッタ領域、ベース領域、チャネル領域、エミッタ電極およびコレクタ電極を、SiC−IGBTとSiC−MOSFETとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
なお、SiC−IGBTおよびSiC−MOSFETは、SiC半導体層においてそれぞれ独立した単位セルとして形成されていてもよい。
With this configuration, the emitter region, the base region, the channel region, the emitter electrode, and the collector electrode can be shared between the SiC-IGBT and the SiC-MOSFET, so that these elements are integrated into the same unit cell. Can do. As a result, the semiconductor device can be miniaturized and the capacitance between elements can be reduced.
Note that the SiC-IGBT and the SiC-MOSFET may be formed as independent unit cells in the SiC semiconductor layer.
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含む場合、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されていることが好ましい。 In the semiconductor device of the present invention, the SiC semiconductor layer forms the back surface of the SiC semiconductor layer, and a second conductivity type SiC substrate in which a trench is selectively formed from the back surface toward the surface; And the second conductivity type SiC base layer as the base region which is formed on the SiC substrate and forms the surface of the SiC semiconductor layer, the drain region is formed using the SiC substrate. The collector region is preferably formed on the bottom surface of the trench.
このような構造の半導体装置は、たとえば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有し、前記SiC−MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を注入することにより、当該底面にコレクタ領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。 A semiconductor device having such a structure is a method of manufacturing a semiconductor device having, for example, a SiC-IGBT and a SiC-MOSFET on the same semiconductor chip, having a front surface and a back surface, and forming a drain region of the SiC-MOSFET Forming a second conductivity type SiC base layer on the surface of the second conductivity type SiC substrate; and selectively etching the SiC substrate from the back side to form a trench in the SiC substrate. A step of implanting a first conductivity type impurity into the bottom surface of the trench, thereby forming a collector region at the bottom surface, and a selective implantation of the first conductivity type impurity into the surface of the SiC base layer. A step of forming a channel region on the surface of the SiC base layer; and a second conductivity type on the surface of the SiC base layer. A method of manufacturing a semiconductor device according to the present invention including a step of forming an emitter region also serving as a source region of the SiC-MOSFET on a surface portion of the channel region by selectively injecting a pure material. Can do.
この方法によれば、SiC基板のエッチング、SiC基板もしくはSiCベース層への不純物注入という公知の半導体装置の製造技術を利用して、SiC半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、前記トレンチを形成する工程は、前記トレンチに前記SiCベース層が露出するまでエッチングする工程を含んでいてもよい。
According to this method, a collector region and a drain that are selectively exposed on the back surface side of the SiC semiconductor layer by using a known semiconductor device manufacturing technique such as etching of the SiC substrate and impurity implantation into the SiC substrate or the SiC base layer. The region can be easily formed.
Moreover, the step of forming the trench may include a step of etching until the SiC base layer is exposed in the trench.
これにより、トレンチの最深部を、SiC基板とSiCベース層との界面に到達させることができる。つまり、トレンチの最深部は、SiC基板とSiCベース層との界面位置にあってもよいし、当該界面に対してSiCベース層の表面側に位置していてもよい。この場合、トレンチの底面および側面の一部がSiCベース層で形成されることなり、側面の残りの部分がSiC基板で形成されることとなる。また、トレンチの最深部は、当該界面に対してSiC基板の裏面側に位置していてもよい。この場合、トレンチの底面および側面はSiC基板で形成されることとなる。 As a result, the deepest portion of the trench can reach the interface between the SiC substrate and the SiC base layer. That is, the deepest part of the trench may be located at the interface position between the SiC substrate and the SiC base layer, or may be located on the surface side of the SiC base layer with respect to the interface. In this case, the bottom surface and part of the side surface of the trench are formed of the SiC base layer, and the remaining portion of the side surface is formed of the SiC substrate. Moreover, the deepest part of a trench may be located in the back surface side of a SiC substrate with respect to the said interface. In this case, the bottom and side surfaces of the trench are formed of a SiC substrate.
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第1導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板を利用して形成され、前記ドレイン領域は、前記トレンチの底面に形成されていることが好ましい。 In the semiconductor device of the present invention, the SiC semiconductor layer forms the back surface of the SiC semiconductor layer, and a first conductivity type SiC substrate in which a trench is selectively formed from the back surface toward the surface; And a second conductivity type SiC base layer as the base region which is formed on the SiC substrate and forms the surface of the SiC semiconductor layer. In this case, the collector region may include the SiC region. Preferably, the drain region is formed on the bottom surface of the trench.
また、前記トレンチは、ストライプ状に複数本形成されていることが好ましい。
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、当該裏面から前記表面へ向かって選択的にトレンチが形成された第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記ドレイン領域および前記コレクタ領域は、前記トレンチの底面において互いに隣接するように形成されていてもよい。
Moreover, it is preferable that a plurality of the trenches are formed in a stripe shape.
In the semiconductor device of the present invention, the SiC semiconductor layer forms the back surface of the SiC semiconductor layer, and a second conductivity type SiC substrate in which a trench is selectively formed from the back surface toward the surface; And a second conductivity type SiC base layer as the base region that is formed on the SiC substrate and forms the surface of the SiC semiconductor layer. In this case, the drain region and the collector region May be formed adjacent to each other on the bottom surface of the trench.
このような構造の半導体装置は、たとえば、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板にトレンチを形成する工程と、前記トレンチの底面に第1導電型の不純物を選択的に注入することにより、当該底面にコレクタ領域を形成する工程と、前記トレンチの前記底面に第2導電型の不純物を選択的に注入することにより、当該底面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含む、本発明の半導体装置の製造方法により製造することができる。 A semiconductor device having such a structure is, for example, a method for manufacturing a semiconductor device having SiC-IGBT and SiC-MOSFET on the same semiconductor chip, on the surface of the second conductivity type SiC substrate having a front surface and a back surface. A step of forming a SiC base layer of a second conductivity type, a step of selectively etching the SiC substrate from the back side to form a trench in the SiC substrate, and a first conductive layer on the bottom surface of the trench. A step of forming a collector region on the bottom surface by selectively injecting a type impurity, and a drain region on the bottom surface by selectively injecting a second conductivity type impurity into the bottom surface of the trench. Forming a surface of the SiC base layer by selectively injecting a first conductivity type impurity into the surface of the SiC base layer; Forming a channel region on the surface, and an emitter region also serving as a source region of the SiC-MOSFET in the surface portion of the channel region by selectively injecting a second conductivity type impurity into the surface of the SiC base layer Can be manufactured by the method for manufacturing a semiconductor device of the present invention.
この方法によっても、SiC基板のエッチング、SiC基板もしくはSiCベース層への不純物注入という公知の半導体装置の製造技術を利用して、SiC半導体層の裏面側に選択的に露出するコレクタ領域およびドレイン領域を簡単に形成することができる。
また、本発明の半導体装置では、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されていることが好ましい。
Also in this method, a collector region and a drain region that are selectively exposed on the back surface side of the SiC semiconductor layer by using a known semiconductor device manufacturing technique such as etching of the SiC substrate and impurity implantation into the SiC substrate or SiC base layer Can be easily formed.
In the semiconductor device of the present invention, the SiC semiconductor layer forms the back surface of the SiC semiconductor layer, and the first conductivity type portion and the second conductivity type portion that are partitioned so as to be exposed on the back surface, respectively. An SiC substrate having the second conductivity type SiC base layer as the base region formed on the SiC substrate and forming the surface of the SiC semiconductor layer. In this case, the collector region may be included. Is preferably formed using the first conductivity type portion of the SiC substrate, and the drain region is formed using the second conductivity type portion of the SiC substrate.
この場合、前記SiC基板の前記第1導電型部分および前記第2導電型部分は、ストライプ状に交互に並ぶように複数形成されていることが好ましい。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合、ドレイン領域およびコレクタ領域に一括して接続される前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有していることが好ましい。
In this case, it is preferable that a plurality of the first conductivity type portions and the second conductivity type portions of the SiC substrate are formed so as to be alternately arranged in a stripe shape.
Further, when the SiC-IGBT and the SiC-MOSFET are made into one chip, the collector electrode connected to the drain region and the collector region collectively has a metal silicide at a portion in contact with the drain region and the collector region. Preferably it is.
メタルシリサイドがあることにより、SiCの導電型がp型およびn型であることを問わず、いずれの導電型のSiCに対してもコレクタ電極をオーミック接触させることができる。
また、本発明の半導体装置では、前記ベース領域は、前記チャネル領域に接する第1不純物濃度を有するドリフト領域と、前記ドリフト領域と前記コレクタ領域との間において前記コレクタ領域を取り囲むように形成され、前記第1不純物濃度よりも高い第2不純物濃度を有するバッファ領域とを含むことが好ましい。
Due to the presence of the metal silicide, the collector electrode can be brought into ohmic contact with SiC of any conductivity type regardless of whether the conductivity type of SiC is p-type or n-type.
In the semiconductor device of the present invention, the base region is formed so as to surround the collector region between the drift region having the first impurity concentration in contact with the channel region and the drift region and the collector region, And a buffer region having a second impurity concentration higher than the first impurity concentration.
この構成により、SiC−IGBTのオフ時に、チャネル領域とドリフト領域との界面から発生する空乏層の伸びを、バッファ領域で阻止してパンチスルーを防止することができる。そのため、半導体装置をパンチスルー形のデバイスとして設計することができるので、低オン抵抗化を達成することができる。
そして、前記SiC半導体層が、前記SiC半導体層の前記裏面を形成する第2導電型のSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含み、前記SiC基板の前記裏面から前記SiC基板を貫通して前記SiCベース層に達するトレンチが選択的に形成されている場合、前記ドレイン領域は、前記SiC基板を利用して形成され、前記コレクタ領域は、前記トレンチの底面に形成されており、前記SiCベース層は、前記コレクタ領域を取り囲むように形成された前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含むことが好ましい。
With this configuration, when the SiC-IGBT is turned off, the extension of the depletion layer generated from the interface between the channel region and the drift region can be blocked by the buffer region, thereby preventing punch-through. Therefore, since the semiconductor device can be designed as a punch-through type device, low on-resistance can be achieved.
The SiC semiconductor layer is formed on the SiC substrate, the second conductivity type SiC substrate forming the back surface of the SiC semiconductor layer, and the base region forming the surface of the SiC semiconductor layer And a second conductive type SiC base layer, and when the trench reaching the SiC base layer from the back surface of the SiC substrate through the SiC substrate is selectively formed, the drain region has the SiC The collector region is formed using a substrate, the collector region is formed on the bottom surface of the trench, and the SiC base layer is a second conductivity type buffer as the buffer region formed so as to surround the collector region. And a second conductivity type drift layer as the drift region formed on the buffer layer.
また、前記SiC半導体層は、前記SiC半導体層の前記裏面を形成し、それぞれが当該裏面に露出するように区画された第1導電型部分および第2導電型部分を有するSiC基板と、前記SiC基板上に形成され、前記SiC半導体層の前記表面を形成する前記ベース領域としての第2導電型のSiCベース層とを含んでいてもよく、その場合、前記コレクタ領域は、前記SiC基板の前記第1導電型部分を利用して形成され、前記ドレイン領域は、前記SiC基板の前記第2導電型部分を利用して形成されており、前記SiCベース層は、前記SiC基板上に、前記ドレイン領域および前記コレクタ領域を覆うように前記バッファ領域としての第2導電型のバッファ層と、前記バッファ層上に形成された、前記ドリフト領域としての第2導電型のドリフト層とを含むことが好ましい。 In addition, the SiC semiconductor layer forms the back surface of the SiC semiconductor layer, each of the SiC substrate having a first conductivity type portion and a second conductivity type portion partitioned so as to be exposed on the back surface, and the SiC And a second conductivity type SiC base layer as the base region that is formed on the substrate and forms the surface of the SiC semiconductor layer. In this case, the collector region may include the collector region of the SiC substrate. The drain region is formed using the second conductivity type portion of the SiC substrate, and the SiC base layer is formed on the SiC substrate with the drain. A second conductivity type buffer layer as the buffer region so as to cover the region and the collector region, and a second as the drift region formed on the buffer layer Preferably includes a conductive type drift layer.
また、本発明の半導体装置は、前記エミッタ電極に電気的に接続された第1導電型領域と、前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC−IGBTに対して並列に接続されたpnダイオードをさらに含むことが好ましい。
IGBTは、内部でpnダイオードのアノード同士もしくはカソードが接続されることとなるので、MOSFETのようにボディダイオードを内蔵することができない。そのため、負荷に逆起電力が発生した際、この起電力を消費することが困難である。
The semiconductor device of the present invention includes a first conductivity type region electrically connected to the emitter electrode, and a second conductivity type region electrically connected to the collector electrode, and the SiC-IGBT includes Preferably, it further includes a pn diode connected in parallel.
Since the anodes or cathodes of pn diodes are connected inside the IGBT, a body diode cannot be built in like a MOSFET. Therefore, it is difficult to consume this electromotive force when a counter electromotive force is generated in the load.
そこで、本発明の半導体装置によれば、SiC−IGBTに対してpnダイオードが並列に接続されているので、たとえ負荷に逆起電力が発生しても、当該pnダイオードの整流作用により、逆起電力に起因する電流を還流電流として負荷に流すことで、高い逆起電力がSiC−IGBTに印加されることを防止することができる。
また、SiC−IGBTおよびSiC−MOSFETを1チップ化する場合には、前記pnダイオードは、前記半導体チップに設けられた前記MOSFETの前記チャネル領域と前記ベース領域との間のpn接合を利用して形成され、前記MOSFETに内蔵されたボディダイオードを含むことが好ましい。
Therefore, according to the semiconductor device of the present invention, the pn diode is connected in parallel to the SiC-IGBT. Therefore, even if the counter electromotive force is generated in the load, the back electromotive force is generated by the rectifying action of the pn diode. By flowing a current caused by electric power as a return current to the load, it is possible to prevent a high counter electromotive force from being applied to the SiC-IGBT.
When the SiC-IGBT and the SiC-MOSFET are made into one chip, the pn diode uses a pn junction between the channel region and the base region of the MOSFET provided in the semiconductor chip. It is preferable to include a body diode formed and built in the MOSFET.
これにより、pnダイオードも、SiC−IGBTおよびSiC−MOSFETと同一の単位セルに集約できるので、半導体装置のさらなる小型化を図ることができる。
また、本発明の半導体装置は、第2導電型のドリフト領域と、前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC−IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含むことが好ましい。
As a result, the pn diodes can also be integrated into the same unit cell as the SiC-IGBT and the SiC-MOSFET, so that the semiconductor device can be further reduced in size.
In addition, the semiconductor device of the present invention includes a second conductivity type drift region, an anode electrode that is Schottky-connected to the drift region and electrically connected to the emitter electrode, and an ohmic contact with the drift region. It further preferably includes a Schottky barrier diode including a cathode electrode in contact with and electrically connected to the collector electrode and connected in parallel to the SiC-IGBT.
この構成によれば、SiC−IGBTに対して、ショットキーバリアダイオードが並列に接続されており、逆回復(リカバリ)時間を短縮することができるので、高速リカバリを実現できる半導体装置を提供することができる。
また、本発明の半導体装置では、前記半導体チップにおいて、前記ベース領域が、前記SiC半導体層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、前記エミッタ電極が、前記ベース表面部にショットキー接合するショットキー接合部を含んでいてもよく、その場合、前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC−ショットキーバリアダイオードを含み、前記ドリフト領域は、前記SiC−IGBTの前記ベース領域を利用して形成され、前記アノード電極は、前記SiC−IGBTの前記エミッタ電極を利用して形成されていることが好ましい。
According to this configuration, the Schottky barrier diode is connected in parallel to the SiC-IGBT, and the reverse recovery (recovery) time can be shortened, so that a semiconductor device capable of realizing high-speed recovery is provided. Can do.
In the semiconductor device of the present invention, in the semiconductor chip, the base region includes a base surface portion that is exposed on the surface of the SiC semiconductor layer to form a part of the surface, and the emitter electrode includes It may include a Schottky junction that is Schottky junction to the base surface portion, in which case, the Schottky barrier diode includes a SiC-Schottky barrier diode provided in the semiconductor chip, the drift region, Preferably, the SiC-IGBT is formed using the base region, and the anode electrode is formed using the SiC-IGBT emitter electrode.
この構成により、ベース領域、エミッタ電極およびコレクタ電極を、SiC−IGBTとSiC−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、前記半導体装置は、前記SiC半導体層の前記表面に形成され、前記ベース表面部を露出させるコンタクトホールが形成された層間絶縁膜をさらに含んでいてもよく、前記SiC−IGBT、前記MOSFETおよび前記ショットキーバリアダイオードを一括して封止する樹脂パッケージを含んでいてもよい。
With this configuration, since the base region, the emitter electrode, and the collector electrode can be shared between the SiC-IGBT and the SiC-Schottky barrier diode, these elements can be integrated into the same unit cell. As a result, the semiconductor device can be miniaturized and the capacitance between elements can be reduced.
The semiconductor device may further include an interlayer insulating film formed on the surface of the SiC semiconductor layer and formed with a contact hole exposing the base surface portion, the SiC-IGBT, the MOSFET, and A resin package for collectively sealing the Schottky barrier diodes may be included.
また、本発明の半導体装置では、前記ベース領域の一部が前記SiC半導体層の前記表面に露出している場合、前記半導体チップは、前記ベース領域の前記露出した部分に接するように形成されたショットキー電極と、前記ベース領域と前記ショットキー電極との接合部に隣り合う位置において、前記SiC半導体層の前記表面から掘り下がって形成され、底面および側面を有するトレンチとを含むことが好ましい。 In the semiconductor device of the present invention, when a part of the base region is exposed on the surface of the SiC semiconductor layer, the semiconductor chip is formed so as to be in contact with the exposed portion of the base region. It is preferable to include a Schottky electrode and a trench formed by digging down from the surface of the SiC semiconductor layer and having a bottom surface and a side surface at a position adjacent to the junction between the base region and the Schottky electrode.
この構成により、ベース領域を、SiC−IGBTとSiC−ショットキーバリアダイオードとの間で共有することができるので、これらの素子を同一の単位セルに集約することができる。その結果、半導体装置の小型化を図ることができ、素子間の容量を低減することもできる。
また、ショットキー接合部に隣り合う部分にトレンチが形成されているので、ベース領域とショットキー電極とのショットキー界面にかかる電界強度を低減することができる。その結果、当該ショットキー界面の障壁を低く設定することができるので、立ち上がり電圧の低いショットキーバリアダイオードを実現することができる。
With this configuration, since the base region can be shared between the SiC-IGBT and the SiC-Schottky barrier diode, these elements can be integrated into the same unit cell. As a result, the semiconductor device can be miniaturized and the capacitance between elements can be reduced.
Further, since the trench is formed in the portion adjacent to the Schottky junction, the electric field strength applied to the Schottky interface between the base region and the Schottky electrode can be reduced. As a result, since the barrier at the Schottky interface can be set low, a Schottky barrier diode with a low rising voltage can be realized.
この場合、前記SiC半導体層は、前記トレンチの前記底面および当該底面のエッジ部に選択的に形成された第1導電型の電界緩和部を含むことが好ましい。
これにより、半導体装置全体としての逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を低減できるので、SiC半導体の耐圧性能を十分に活かすことができる。
In this case, it is preferable that the SiC semiconductor layer includes an electric field relaxation portion of a first conductivity type that is selectively formed on the bottom surface of the trench and an edge portion of the bottom surface.
Thereby, the reverse leakage current as the whole semiconductor device can be reduced. That is, since the reverse leakage current can be reduced even when a reverse voltage close to the breakdown voltage is applied, the breakdown voltage performance of the SiC semiconductor can be fully utilized.
この場合、前記電界緩和部は、前記トレンチの前記底面の前記エッジ部と前記トレンチ前記側面との間に跨って形成されていることが、さらに好ましく、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
また、前記トレンチは、平面形状の前記底面および当該平面形状の底面に対して90°を超える角度で傾斜した前記側面を有するテーパトレンチを含むことが好ましい。
In this case, it is more preferable that the electric field relaxation portion is formed between the edge portion of the bottom surface of the trench and the side surface of the trench, and the trench is formed along the side surface of the trench. It is particularly preferable that it is formed so as to reach the open end.
Moreover, it is preferable that the said trench contains the taper trench which has the said side surface inclined at an angle which exceeds 90 degrees with respect to the said bottom face of a planar shape and the said bottom face of the said planar shape.
テーパトレンチであれば、側壁が底壁に対して90°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第1導電型不純物をSiC半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の電界緩和部を容易に形成することができる。
With the taper trench, the breakdown voltage of the semiconductor device can be further improved as compared with the case where the side wall stands at a right angle of 90 ° with respect to the bottom wall.
Further, in the tapered trench, not only the bottom surface but also all or part of the side surface is opposed to the open end of the trench. Therefore, for example, when the first conductivity type impurity is implanted into the SiC semiconductor layer through the trench, the impurity incident into the trench from the open end of the trench can be reliably applied to the side surface of the trench. As a result, the aforementioned electric field relaxation portion can be easily formed.
なお、テーパトレンチとは、側面の全部が底面に対して90°を超える角度で傾斜しているトレンチ、側面の一部(たとえば、トレンチのエッジ部を形成する部分)が底面に対して90°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記電界緩和部は、前記トレンチの前記底面に前記ショットキー電極との間にオーミック接合を形成するコンタクト部を有することが好ましい。
Note that a taper trench is a trench in which all of the side surfaces are inclined at an angle exceeding 90 ° with respect to the bottom surface, and a part of the side surfaces (for example, a portion forming the edge portion of the trench) is 90 ° with respect to the bottom surface. It is a concept including any of the trenches inclined at an angle exceeding.
In the semiconductor device of the present invention, the Schottky electrode is formed so as to be embedded in the trench, and the electric field relaxation portion has an ohmic junction between the bottom surface of the trench and the Schottky electrode. It is preferable to have a contact portion to be formed.
この構成により、コンタクト部(第1導電型)とベース領域(第2導電型)とのpn接合を有するpnダイオードに対してショットキー電極をオーミック接合させることができる。このpnダイオードは、ショットキー電極とベース領域とのショットキー接合を有するショットキーバリアダイオード(ヘテロダイオード)に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵pnダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。 With this configuration, the Schottky electrode can be ohmic-bonded to a pn diode having a pn junction between the contact portion (first conductivity type) and the base region (second conductivity type). This pn diode is provided in parallel with a Schottky barrier diode (heterodiode) having a Schottky junction between a Schottky electrode and a base region. Thereby, even if a surge current flows through the semiconductor device, a part of the surge current can be passed through the built-in pn diode. As a result, since the surge current flowing through the Schottky barrier diode can be reduced, thermal destruction of the Schottky barrier diode due to the surge current can be prevented.
また、本発明の半導体装置では、前記ベース領域は、第1不純物濃度を有するベースドリフト領域と、前記ベースドリフト領域上に形成され、前記第1不純物濃度に対して相対的に高い第2不純物濃度を有する低抵抗ドリフト領域とを含み、前記トレンチは、その最深部が前記低抵抗ドリフト領域に達するように形成されていることが好ましい。
トレンチで区画された単位セルでは電流を流すことができる領域(電流経路)が制約されるので、SiC半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト領域に達するようにトレンチを形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト領域で形成することができる。そのため、当該低抵抗ドリフト領域が形成された部分では、電流経路がたとえ狭められても、比較的高い第2不純物濃度を有する低抵抗ドリフト領域により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
In the semiconductor device of the present invention, the base region is formed on the base drift region having the first impurity concentration and the second impurity concentration that is relatively higher than the first impurity concentration. It is preferable that the trench is formed so that the deepest part reaches the low resistance drift region.
Since the region (current path) through which a current can flow is restricted in the unit cell partitioned by the trench, the resistance value of the unit cell increases when the impurity concentration in the portion where the unit cell is formed in the SiC semiconductor layer is low. There is a fear. Therefore, as described above, by forming the trench so that the deepest part reaches the low resistance drift region, all or part of the unit cells can be formed in the low resistance drift region. Therefore, in the portion where the low resistance drift region is formed, even if the current path is narrowed, an increase in resistance value can be suppressed by the low resistance drift region having a relatively high second impurity concentration. As a result, the resistance of the unit cell can be reduced.
また、前記ベースドリフト領域の前記第1不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト領域の前記第2不純物濃度は、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記SiC半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。 The first impurity concentration in the base drift region may decrease from the back surface to the front surface of the SiC semiconductor layer. The second impurity concentration in the low resistance drift region may be constant from the back surface to the front surface of the SiC semiconductor layer, or from the back surface to the front surface of the SiC semiconductor layer. Therefore, it may be decreased.
また、本発明の半導体装置では、前記ベース領域は、前記低抵抗ドリフト領域上に形成され、前記第2不純物濃度に対して相対的に低い第3不純物濃度を有する表面ドリフト領域をさらに含むことが好ましい。
この構成により、SiC半導体層(ベース領域)の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時にSiC半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。 また、前記SiC−IGBTは、前記SiC半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型IGBTを含んでいてもよいし、前記SiC半導体層の前記表面から前記エミッタ領域および前記チャネル領域を貫通して前記ベース領域に達するゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型IGBTを含んでいてもよい。
In the semiconductor device of the present invention, the base region further includes a surface drift region formed on the low resistance drift region and having a third impurity concentration relatively lower than the second impurity concentration. preferable.
With this configuration, since the impurity concentration in the vicinity of the surface of the SiC semiconductor layer (base region) can be reduced, the electric field strength applied to the surface of the SiC semiconductor layer when a reverse voltage is applied can be reduced. As a result, the reverse leakage current can be further reduced. The SiC-IGBT includes a gate insulating film formed on the surface of the SiC semiconductor layer, and a gate electrode formed on the gate insulating film and facing the channel region with the gate insulating film interposed therebetween. A planar gate type IGBT, and may be formed on the inner surface of the gate trench, the gate trench reaching the base region from the surface of the SiC semiconductor layer through the emitter region and the channel region. A trench gate type IGBT having a gate insulating film and a gate electrode formed inside the gate insulating film in the gate trench may be included.
また、本発明の半導体装置の製造方法では、前記SiCベース層の形成に先立って行なわれ、前記SiC基板の前記表面近傍に第2導電型の不純物を注入する工程をさらに含むことが好ましい。
この方法により、SiC基板を裏面から表面へ向かってエッチングしてトレンチを形成する際、エッチング面がSiC基板の終端(表面近傍)に達したときに、SiC基板の他の部分のエッチング時とは異なるプラズマの種類を検出することができる。その結果、エッチングの深さを精密に制御することができる。
The method for manufacturing a semiconductor device of the present invention preferably further includes a step of injecting a second conductivity type impurity in the vicinity of the surface of the SiC substrate, which is performed prior to the formation of the SiC base layer.
By this method, when the trench is formed by etching the SiC substrate from the back surface to the front surface, when the etched surface reaches the end (near the surface) of the SiC substrate, the other portion of the SiC substrate is etched. Different plasma types can be detected. As a result, the etching depth can be precisely controlled.
また、本発明の半導体装置の製造方法では、SiCベース層を形成する工程は、前記SiC基板の前記表面に第1高濃度不純物層を形成する工程と、当該第1高濃度不純物層上に、前記第1高濃度不純物層よりも相対的に不純物濃度が低いドリフト層を形成する工程とを含み、前記トレンチを形成する工程は、前記SiC基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第2導電型の不純物を注入し、当該底面に第2高濃度不純物層を形成することにより、当該第2高濃度不純物層と前記第1高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含むことが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, the step of forming the SiC base layer includes a step of forming a first high-concentration impurity layer on the surface of the SiC substrate, and on the first high-concentration impurity layer. Forming a drift layer having an impurity concentration relatively lower than that of the first high-concentration impurity layer, wherein the step of forming the trench penetrates the SiC substrate and the high-concentration impurity layer, and the drift layer And a step of selectively forming a trench reaching the first region, and prior to the step of forming the collector region, a second conductivity type impurity is implanted into the bottom surface of the trench, and a second high-concentration impurity layer is formed on the bottom surface. Preferably, the method further includes a step of forming a buffer layer in which the second high-concentration impurity layer and the first high-concentration impurity layer are integrated.
この方法により、コレクタ領域がバッファ層で取り囲まれた構成を有する前述の半導体装置を製造することができる。
また、本発明の半導体装置は、SiC−IGBTおよびSiC−MOSFETを同一の半導体チップに有する半導体装置の製造方法であって、表面および裏面を有する基板の前記表面に、第2導電型のSiCベース層を形成する工程と、前記基板を除去することにより、前記SiCベース層の裏面を露出させる工程と、前記SiCベース層の前記裏面に第1導電型の選択的に不純物を注入することにより、当該裏面にコレクタ領域を形成する工程と、前記SiCベース層の前記裏面に第2導電型の不純物を選択的に注入することにより、当該裏面にドレイン領域を形成する工程と、前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程とを含んでいてもよい。
By this method, the above-described semiconductor device having a configuration in which the collector region is surrounded by the buffer layer can be manufactured.
The semiconductor device of the present invention is a method for manufacturing a semiconductor device having SiC-IGBT and SiC-MOSFET on the same semiconductor chip, wherein the second conductive type SiC base is formed on the surface of the substrate having the front surface and the back surface. A step of forming a layer; a step of exposing the back surface of the SiC base layer by removing the substrate; and selectively implanting an impurity of the first conductivity type into the back surface of the SiC base layer, Forming a collector region on the back surface; forming a drain region on the back surface by selectively injecting a second conductivity type impurity into the back surface of the SiC base layer; and Forming a channel region on the surface of the SiC base layer by selectively implanting a first conductivity type impurity on the surface; and Forming an emitter region that also serves as a source region of the SiC-MOSFET in the surface portion of the channel region by selectively injecting a second conductivity type impurity into the surface of the source layer. .
1 半導体パッケージ
2 樹脂パッケージ
3 ゲート端子
4 エミッタ端子
5 コレクタ端子
6 (コレクタ端子の)アイランド
7 (コレクタ端子の)端子部分
8 半導体チップ
9 IGBT
10 ボディダイオード
11 MOSFET
12 ショットキーバリアダイオード
13 ボンディングワイヤ
14 ボンディングワイヤ
15 IGBTチップ
16 MOSFETチップ
17 ショットキーバリアダイオードチップ
18 ボンディングワイヤ
19 ボンディングワイヤ
20 ボンディングワイヤ
21 ボンディングワイヤ
22 ボンディングワイヤ
23 SiC半導体層
24 (SiC半導体層の)表面
25 (SiC半導体層の)裏面
26 エミッタ電極
27 コレクタ電極
28 ソース電極
29 ドレイン電極
30 アノード電極
31 カソード電極
32 SiC基板
33 SiCベース層
34 ドレイン領域
35 カソード領域
36 トレンチ
37 コレクタ領域
38 メタルシリサイド
39 チャネル領域
40 ベース表面部
41 エミッタ領域
42 ソース領域
43 チャネルコンタクト領域
44 ゲート絶縁膜
45 ゲート電極
46 層間絶縁膜
47 コンタクトホール
48 コンタクトホール
49 オーミック接触部
50 ショットキー接合部
51 ハードマスク
52 SiC基板
53 p+型部分
54 n+型部分
55 ゲートトレンチ
56 ゲート絶縁膜
57 ゲート電極
58 インバータ回路
59 三相モータ
59U (三相モータの)U相
59V (三相モータの)V相
59W (三相モータの)W相
60 直流電源
61 スイッチ部
62 高圧側配線
63 低圧側配線
64 直列回路
65 直列回路
66 直列回路
67H ハイサイドトランジスタ
67L ローサイドトランジスタ
68H ハイサイドトランジスタ
68L ローサイドトランジスタ
69H ハイサイドトランジスタ
69L ローサイドトランジスタ
71 半導体チップ
72 段差
73 凸部
74 バッファ層
75 ドリフト層
76 (バッファ層の)第1部分
77 (バッファ層の)第2部分
78 高濃度不純物領域
79 第1高濃度不純物層
80 第2高濃度不純物層
101 半導体チップ
102 SiC基板
103 SiCベース層
104 ドレイン領域
105 カソード領域
106 裏面側トレンチ
107 段差
108 凸部
109 コレクタ領域
110 コレクタ電極
111 メタルシリサイド
112 ドレイン電極
113 カソード電極
114 高濃度不純物領域
115 バッファ領域
116 ドリフト領域
117 (バッファ領域の)第1部分
118 (バッファ領域の)第2部分
119 チャネル領域
120 エミッタ領域
121 ソース領域
122 ゲートトレンチ
123 ゲート絶縁膜
124 ゲート電極
125 ベースドリフト領域
126 低抵抗ドリフト領域
127 表面ドリフト領域
128 フィールド絶縁膜
129 活性領域
130 フィールド領域
131 表面側トレンチ
132 p型層
133 pnダイオード
134 コンタクト層
135 環状トレンチ
136 ガードリング
137 エミッタ電極
138 ソース電極
139 アノード電極
140 オーミック接触部
141 ショットキー接合部
142 表面保護膜
143 第1高濃度不純物領域
151 半導体チップ
152 裏面側トレンチ
153 ドレイン領域
154 カソード領域
155 コレクタ領域
161 半導体チップ
162 バッファ領域
163 ドレイン領域
164 カソード領域
165 コレクタ領域
166 基板
DESCRIPTION OF
10
12 Schottky Barrier Diode 13 Bonding Wire 14 Bonding Wire 15 IGBT Chip 16 MOSFET Chip 17 Schottky Barrier Diode Chip 18 Bonding Wire 19 Bonding Wire 20 Bonding Wire 21 Bonding Wire 22 Bonding Wire 23 SiC Semiconductor Layer 24 (SiC Semiconductor Layer) Surface 25 Back surface of SiC semiconductor layer 26 Emitter electrode 27 Collector electrode 28 Source electrode 29 Drain electrode 30 Anode electrode 31 Cathode electrode 32 SiC substrate 33 SiC base layer 34 Drain region 35 Cathode region 36 Trench 37 Collector region 38 Metal silicide 39 Channel region 40 Base surface portion 41 Emitter region 42 Source region 43 Channel contour DOO region 44 a gate insulating film 45 gate electrode 46 interlayer insulating film 47 contact hole 48 the contact hole 49 ohmic contact 50 Schottky junction 51 hard mask 52 SiC substrate 53 p + -type portion 54 n + -type portion 55 gate trench 56 gate insulating Membrane 57 Gate electrode 58 Inverter circuit 59 Three-phase motor 59U (Three-phase motor) U-phase 59V (Three-phase motor) V-phase 59W (Three-phase motor) W-phase 60 DC power supply 61 Switch part 62 High-voltage side wiring 63 Low-voltage Side wiring 64 Series circuit 65 Series circuit 66 Series circuit 67H High side transistor 67L Low side transistor 68H High side transistor 68L Low side transistor 69H High side transistor 69L Low side transistor 71 Semiconductor chip 72 Step 73 Projection 74 Buffer layer 75 Drift layer 76 First portion (of buffer layer) 77 Second portion (of buffer layer) 78 High concentration impurity region 79 First high concentration impurity layer 80 Second high concentration impurity layer 101 Semiconductor chip 102 SiC substrate 103 SiC base layer 104 Drain region 105 Cathode region 106 Back side trench 107 Step 108 Protruding portion 109 Collector region 110 Collector electrode 111 Metal silicide 112 Drain electrode 113 Cathode electrode 114 High concentration impurity region 115 Buffer region 116 Drift region 117 First portion (of buffer region) 118 Second portion (of buffer region) 119 Channel region 120 Emitter region 121 Source region 122 Gate trench 123 Gate insulating film 124 Gate electrode 12 5 Base drift region 126 Low resistance drift region 127 Surface drift region 128 Field insulating film 129 Active region 130 Field region 131 Surface side trench 132 P-type layer 133 pn diode 134 Contact layer 135 Annular trench 136 Guard ring 137 Emitter electrode 138 Source electrode 139 Anode electrode 140 Ohmic contact 141 Schottky junction 142 Surface protective film 143 First high-concentration impurity region 151 Semiconductor chip 152 Backside trench 153 Drain region 154 Cathode region 155 Collector region 161 Semiconductor chip 162 Buffer region 163 Drain region 164 Cathode region 165 Collector region 166 Substrate
Claims (16)
前記SiC−IGBTは、
前記複数のトレンチの各底面側に形成され、互いに独立している複数の第1導電型のコレクタ領域と、
前記SiCベース層の前記表面側に形成された第1導電型のチャネル領域と、
前記SiCベース層の前記表面側に前記チャネル領域に接するように形成され、前記SiCベース層の前記表面の一部を形成する第2導電型のエミッタ領域とを含み、
前記SiC−MOSFETは、
前記SiC−IGBTの前記エミッタ領域を利用して形成された第2導電型のソース領域と、
前記SiC基板を利用して形成され、前記トレンチによって互いに分断された複数の第2導電型のドレイン領域とを含み、
前記SiC基板の前記裏面に接するように形成され、前記コレクタ領域および前記ドレイン領域に一括して接続されたコレクタ電極と、
前記SiCベース層の前記表面に接するように形成され、前記エミッタ領域および前記ソース領域に接続されたエミッタ電極とを含み、
一つの前記チャネル領域に対して、複数の前記コレクタ領域および複数の前記ドレイン領域が対向しており、
前記コレクタ電極は、前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有している、半導体装置。 A second conductivity type SiC substrate having a front surface and a back surface, and having a plurality of trenches selectively formed from the back surface toward the surface, and a second conductivity type SiC base layer formed on the SiC substrate Including a semiconductor chip provided with SiC-IGBT (Insulated Gate Bipolar Semiconductor) and SiC-MOSFET (Metal Oxide Semiconductor Field Effect Transistor) connected in parallel to each other,
The SiC-IGBT is
A plurality of first conductivity type collector regions formed on the bottom surfaces of the plurality of trenches and independent of each other;
A channel region of a first conductivity type formed on the surface side of the SiC base layer;
An emitter region of a second conductivity type formed on the surface side of the SiC base layer so as to be in contact with the channel region and forming a part of the surface of the SiC base layer;
The SiC-MOSFET is
A source region of a second conductivity type formed using the emitter region of the SiC-IGBT;
A plurality of drain regions of a second conductivity type formed using the SiC substrate and separated from each other by the trench;
A collector electrode formed so as to be in contact with the back surface of the SiC substrate and collectively connected to the collector region and the drain region;
An emitter electrode formed in contact with the surface of the SiC base layer and connected to the emitter region and the source region;
A plurality of collector regions and a plurality of drain regions are opposed to one channel region ,
The semiconductor device, wherein the collector electrode has metal silicide at a portion in contact with the drain region and the collector region .
前記コレクタ領域を取り囲むように形成された前記バッファ部としての第2導電型のバッファ層と、
前記バッファ層上に形成された、前記ドリフト部としての第2導電型のドリフト層とを含む、請求項4に記載の半導体装置。 The SiC base layer is
A buffer layer of a second conductivity type as the buffer portion formed so as to surround the collector region;
The semiconductor device according to claim 4 , further comprising: a second conductivity type drift layer as the drift portion formed on the buffer layer.
前記コレクタ電極に電気的に接続された第2導電型領域とを含み、前記SiC−IGBTに対して並列に接続されたpnダイオードをさらに含む、請求項1〜5のいずれか一項に記載の半導体装置。 A first conductivity type region electrically connected to the emitter electrode;
Wherein and a second conductivity type region which is electrically connected to the collector electrode, further comprising a pn diode connected in parallel with the SiC-IGBT, according to any one of claims 1 to 5 Semiconductor device.
前記ドリフト領域に対してショットキー接合し、前記エミッタ電極に電気的に接続されたアノード電極と、
前記ドリフト領域に対してオーミック接触し、前記コレクタ電極に電気的に接続されたカソード電極とを含み、前記SiC−IGBTに対して並列に接続されたショットキーバリアダイオードをさらに含み、
前記半導体チップにおいて、
前記SiCベース層は、前記SiCベース層の前記表面に露出して当該表面の一部を形成するベース表面部を含み、
前記エミッタ電極は、前記ベース表面部にショットキー接合するショットキー接合部を含み、
前記ショットキーバリアダイオードは、前記半導体チップに設けられたSiC−ショットキーバリアダイオードを含み、
前記アノード電極は、前記SiC−IGBTの前記エミッタ電極を利用して形成されている、請求項1〜7のいずれか一項に記載の半導体装置。 A drift region of a second conductivity type formed using the SiC base layer;
An anode electrode Schottky junction to the drift region, electrically connected to the emitter electrode;
A cathode electrode in ohmic contact with the drift region and electrically connected to the collector electrode, further comprising a Schottky barrier diode connected in parallel to the SiC-IGBT;
In the semiconductor chip,
The SiC base layer includes a base surface portion that is exposed on the surface of the SiC base layer and forms a part of the surface;
The emitter electrode includes a Schottky junction that is Schottky bonded to the base surface portion,
The Schottky barrier diode includes a SiC-Schottky barrier diode provided in the semiconductor chip,
The anode electrode, the is formed by utilizing the emitter electrode of the SiC-IGBT, the semiconductor device according to any one of claims 1 to 7.
前記SiCベース層の前記表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記チャネル領域に対向するゲート電極とを有する、プレーナゲート型IGBTを含む、請求項1〜10のいずれか一項に記載の半導体装置。 The SiC-IGBT is
A gate insulating film formed on the surface of the SiC base layer;
Wherein formed on the gate insulating film, and a gate electrode facing the channel region across said gate insulation film includes a planar gate type IGBT, semiconductor device according to any one of claims 1 to 10 .
前記SiCベース層の前記表面から前記エミッタ領域および前記チャネル領域を貫通するゲートトレンチと、
前記ゲートトレンチの内面に形成されたゲート絶縁膜と、
前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを有する、トレンチゲート型IGBTを含む、請求項1〜10のいずれか一項に記載の半導体装置。 The SiC-IGBT is
A gate trench penetrating the emitter region and the channel region from the surface of the SiC base layer;
A gate insulating film formed on the inner surface of the gate trench;
And an inner which is formed on the gate electrode of the gate insulating film in the gate trench, including a trench gate type IGBT, semiconductor device according to any one of claims 1 to 10.
表面および裏面を有し、前記SiC−MOSFETのドレイン領域を形成する第2導電型のSiC基板の前記表面に、第2導電型のSiCベース層を形成する工程と、
前記SiC基板を前記裏面側から選択的にエッチングすることにより、前記SiC基板に複数のトレンチを形成し、当該トレンチにより前記ドレイン領域を複数の領域に分断する工程と、
前記複数のトレンチの各底面に第1導電型の不純物を注入することにより、当該底面に互いに独立した複数のコレクタ領域を形成する工程と、
前記SiCベース層の表面に第1導電型の不純物を選択的に注入することにより、前記SiCベース層の表面部にチャネル領域を形成する工程と、
前記SiCベース層の表面に第2導電型の不純物を選択的に注入することにより、前記チャネル領域の表面部に、前記SiC−MOSFETのソース領域を兼ねるエミッタ領域を形成する工程と、
前記SiC基板の前記裏面に接するように前記コレクタ領域および前記ドレイン領域に一括して接続され、かつ前記ドレイン領域および前記コレクタ領域と接する部分にメタルシリサイドを有するコレクタ電極を形成する工程とを含み、
前記チャネル領域を形成する工程は、一つの前記チャネル領域が、複数の前記コレクタ領域および複数の前記ドレイン領域に対向するように前記チャネル領域を形成する工程を含む、半導体装置の製造方法。 A method of manufacturing a semiconductor device having a SiC-IGBT and a SiC-MOSFET on the same semiconductor chip,
Forming a second conductivity type SiC base layer on the surface of a second conductivity type SiC substrate having a front surface and a back surface and forming a drain region of the SiC-MOSFET;
Selectively etching the SiC substrate from the back surface side to form a plurality of trenches in the SiC substrate, and dividing the drain region into a plurality of regions by the trenches;
Injecting a first conductivity type impurity into each bottom surface of the plurality of trenches to form a plurality of independent collector regions on the bottom surface;
Forming a channel region in the surface portion of the SiC base layer by selectively injecting a first conductivity type impurity into the surface of the SiC base layer;
Forming an emitter region that also serves as a source region of the SiC-MOSFET in the surface portion of the channel region by selectively implanting a second conductivity type impurity into the surface of the SiC base layer ;
Forming a collector electrode that is collectively connected to the collector region and the drain region so as to be in contact with the back surface of the SiC substrate and that has a metal silicide in a portion in contact with the drain region and the collector region ;
The step of forming the channel region includes a step of forming the channel region so that one channel region faces the plurality of collector regions and the plurality of drain regions.
前記トレンチを形成する工程は、前記SiC基板および前記高濃度不純物層を貫通し、前記ドリフト層に達するトレンチを選択的に形成する工程を含み、
前記コレクタ領域を形成する工程に先立って行なわれ、前記トレンチの底面に第2導電型の不純物を注入し、当該底面に第2高濃度不純物層を形成することにより、当該第2高濃度不純物層と前記第1高濃度不純物層とが一体化したバッファ層を形成する工程をさらに含む、請求項13〜15のいずれか一項に記載の半導体装置の製造方法。 The step of forming the SiC base layer includes a step of forming a first high concentration impurity layer on the surface of the SiC substrate, and a relative to the first high concentration impurity layer on the first high concentration impurity layer. Forming a drift layer having a low impurity concentration.
The step of forming the trench includes a step of selectively forming a trench that penetrates the SiC substrate and the high-concentration impurity layer and reaches the drift layer,
Prior to the step of forming the collector region, the second high-concentration impurity layer is formed by implanting a second conductivity type impurity into the bottom surface of the trench and forming a second high-concentration impurity layer on the bottom surface. The method for manufacturing a semiconductor device according to claim 13 , further comprising a step of forming a buffer layer in which the first high-concentration impurity layer and the first high-concentration impurity layer are integrated.
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KR102335489B1 (en) * | 2016-12-13 | 2021-12-03 | 현대자동차 주식회사 | Semiconductor device and method manufacturing the same |
KR101937410B1 (en) * | 2017-04-14 | 2019-01-10 | 현대오트론 주식회사 | Power semiconductor device and method of packaging the same |
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JP7276078B2 (en) * | 2019-11-07 | 2023-05-18 | 豊田合成株式会社 | Schottky barrier diode and manufacturing method thereof |
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JP2002231944A (en) * | 2001-01-31 | 2002-08-16 | Sanken Electric Co Ltd | Power semiconductor device |
JP2002373989A (en) * | 2001-06-13 | 2002-12-26 | Toshiba Corp | Semiconductor device |
JP3895147B2 (en) * | 2001-10-26 | 2007-03-22 | 新電元工業株式会社 | Insulated gate bipolar transistor and manufacturing method thereof |
JP4815885B2 (en) * | 2005-06-09 | 2011-11-16 | トヨタ自動車株式会社 | Method for controlling semiconductor device |
JP2007035736A (en) * | 2005-07-25 | 2007-02-08 | Matsushita Electric Ind Co Ltd | Semiconductor device and electrical apparatus |
US8237172B2 (en) * | 2007-10-24 | 2012-08-07 | Panasonic Corporation | Semiconductor device having a silicon carbide substrate with an ohmic electrode layer in which a reaction layer is arranged in contact with the silicon carbide substrate |
JP2010135646A (en) * | 2008-12-05 | 2010-06-17 | Toyota Central R&D Labs Inc | Semiconductor device |
JP5366521B2 (en) * | 2008-12-05 | 2013-12-11 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
JP2010244977A (en) * | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | Semiconductor device |
JP2011035322A (en) * | 2009-08-05 | 2011-02-17 | Panasonic Corp | Semiconductor device and method of manufacturing the same |
US8786024B2 (en) * | 2010-04-15 | 2014-07-22 | Yoshitaka Sugawara | Semiconductor device comprising bipolar and unipolar transistors including a concave and convex portion |
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