JP6282363B2 - Detection device and detection system - Google Patents

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Description

本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される検出装置及び検出システムに関するものである。   The present invention relates to a detection apparatus and a detection system applied to a medical diagnostic imaging apparatus, a nondestructive inspection apparatus, an analysis apparatus using radiation, and the like.

薄膜半導体製造技術は、TFT(薄膜トランジスタ)等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた画素のアレイ(画素アレイ)を有する光検出装置や放射線検出装置等の検出装置にも利用されている。特に近年では、装置の高速化、高感度化の要求に対して、スイッチ素子として多結晶半導体TFTを使用した画素アレイを有する検出装置の検討がなされている。一般に、検出装置の画素構造は、変換素子とスイッチ素子とを同一平面上に配置する平面型と、スイッチ素子の上方に変換素子を配置する積層型の2つに分類される。平面型は、変換素子とスイッチ素子を同じ半導体製造プロセスで形成可能なため、製造プロセスを簡略化できる。一方、積層型の検出装置では、変換素子をスイッチ素子の上方に配置するため、平面型と比べて1画素における変換素子の面積を大きく形成して高い開口率を達成することができる。そのため、積層型の検出装置では、より大きな信号を得ることが可能であり、平面型の検出装置と比べて放射線又は光の利用効率が高くなり、高いS/N比を得ることが可能となる。   Thin film semiconductor manufacturing technology is also used for detection devices such as light detection devices and radiation detection devices having an array of pixels (pixel array) in which switch elements such as TFTs (thin film transistors) and conversion elements such as photoelectric conversion elements are combined. ing. In recent years, in particular, in response to the demand for higher speed and higher sensitivity of the device, a detection device having a pixel array using a polycrystalline semiconductor TFT as a switch element has been studied. In general, the pixel structure of the detection device is classified into two types: a planar type in which the conversion element and the switch element are arranged on the same plane, and a stacked type in which the conversion element is arranged above the switch element. In the planar type, since the conversion element and the switch element can be formed by the same semiconductor manufacturing process, the manufacturing process can be simplified. On the other hand, in the stacked type detection device, since the conversion element is arranged above the switch element, the area of the conversion element in one pixel can be formed larger than that of the flat type to achieve a high aperture ratio. For this reason, the stacked detection device can obtain a larger signal, and the use efficiency of radiation or light is higher than that of the planar detection device, and a high S / N ratio can be obtained. .

このような検出装置において、特許文献1では、基板上のスイッチ素子上に光電変換素子を備えた画素を有する光電変換装置において、画素が受けることができる光量(線量)を増やすために、画素の容量を増大できる光電変換装置が開示されている。より具体的には、特許文献1では、光電変換素子と平面的に重なる領域に光電変換素子と直接接続された容量素子を備える光電変換装置が開示されている。以上に述べた特許文献1の装置では、容量素子が直接光電変換素子に接続されるために、画素の容量値が固定されているため、画素の容量値が調節できない。特に医療用画像診断に用いられる放射線撮影用の検出装置にあっては、一般撮影(静止画撮影)と透視撮影(動画撮影)とが両方行える検出装置が求められる。透視撮影では、一般撮影の約1/100程度の放射線の線量で1画像の撮影が行われるため、透視撮影と一般撮影とで画素に要求される放射線の線量の最大値が大きく異なる。例えば、静止画撮影で要求される放射線の線量を許容する画素の容量値で透視撮影を行った場合、透視撮影の放射線の線量に対しては画素の容量値が大きすぎるために、十分な信号を得られない恐れがある。一方、透視撮影で要求される放射線の線量を許容する画素の容量値で一般撮影を行った場合、一般撮影の放射線の線量に対しては画素の容量値が小さすぎるために画素が飽和してしまい、必要な信号を得られない恐れがある。   In such a detection apparatus, in Patent Document 1, in a photoelectric conversion apparatus having a pixel provided with a photoelectric conversion element on a switch element on a substrate, in order to increase the amount of light (dose) that the pixel can receive, A photoelectric conversion device capable of increasing the capacity is disclosed. More specifically, Patent Document 1 discloses a photoelectric conversion device including a capacitor element directly connected to a photoelectric conversion element in a region overlapping with the photoelectric conversion element in a plane. In the apparatus disclosed in Patent Document 1 described above, since the capacitance element is directly connected to the photoelectric conversion element, the capacitance value of the pixel is fixed, and thus the capacitance value of the pixel cannot be adjusted. In particular, a detection device for radiography used for medical image diagnosis requires a detection device that can perform both general imaging (still image shooting) and fluoroscopic imaging (moving image shooting). In fluoroscopic imaging, since one image is captured with a radiation dose of about 1/100 of that in general imaging, the maximum value of the radiation dose required for pixels differs greatly between fluoroscopic imaging and general imaging. For example, when fluoroscopy is performed with the capacity value of a pixel that allows the dose of radiation required for still image capture, the pixel capacity value is too large for the dose of fluoroscopy radiation. There is a fear that you can not get. On the other hand, when general imaging is performed with the capacity value of a pixel that allows the radiation dose required for fluoroscopic imaging, the pixel capacity value is too small for the radiation dose of general imaging, so the pixel is saturated. Therefore, there is a possibility that a necessary signal cannot be obtained.

一方、特許文献2では、変換素子にスイッチを介して容量を接続し、スイッチの制御により変換素子の容量値を制御する検出装置が開示されている。   On the other hand, Patent Document 2 discloses a detection device that connects a capacitor to a conversion element via a switch and controls the capacitance value of the conversion element by controlling the switch.

特開2008−085029号公報JP 2008-085029 A 特開2002−344809号公報JP 2002-344809 A

本発明は、画素の容量値を調節することが可能で高いS/N比が得られる検出装置を提供することを目的とする。   An object of the present invention is to provide a detection device that can adjust the capacitance value of a pixel and obtain a high S / N ratio.

本発明の検出装置は、基板の上に配置されたトランジスタと、前記トランジスタの上に配置され、前記トランジスタと接続された変換素子と、前記変換素子と接続された半導体層と、絶縁層を介して前記半導体層と対向して配置された導電体部と、を前記基板と前記変換素子との間に有し、前記半導体層が、前記導電体部の正射影に応じた領域に位置する半導体部と、前記変換素子と前記半導体部とのオーム接触をとるためのオーミックコンタクト部と、を有する容量素子と、前記半導体部にキャリアを蓄積させて前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させる第1電位と、前記第1電位と異なる第2電位と、を前記導電体部に選択的に供給する電位供給手段と、を有する検出装置であって、前記オーミックコンタクト部は、前記領域外に位置して前記変換素子及び前記半導体部と接続しており、前記第2電位は、前記半導体部を空乏化させて前記半導体部を前記容量素子の電極として機能させないことにより前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させない電位であることを特徴とするThe detection device of the present invention includes a transistor disposed on a substrate, a conversion element disposed on the transistor and connected to the transistor, a semiconductor layer connected to the conversion element, and an insulating layer. A semiconductor portion disposed between the substrate and the conversion element, wherein the semiconductor layer is located in a region corresponding to an orthogonal projection of the conductor portion. parts and the conversion element and the ohmic contact portion for establishing an ohmic contact with the semiconductor portion, and a capacitive element having said transducer the capacitive element is accumulated carriers in the semiconductor portion to the transistor and the first potential to be connected in parallel, a detection device including a selectively supplying potential supply means and a second potential different from the first potential, to the conductor portion, the Omikkukon And the second potential is depleted of the semiconductor part and does not function as an electrode of the capacitor element. The second part is located outside the region and connected to the conversion element and the semiconductor part. Thus, the capacitor element has a potential that does not allow the capacitor to be connected in parallel with the conversion element .

本発明により、画素の容量値を調節することが可能で高いS/N比が得られる検出装置を提供できる。   According to the present invention, it is possible to provide a detection device capable of adjusting the capacitance value of a pixel and obtaining a high S / N ratio.

本発明の第1の実施形態に係る検出装置の等価回路図である。1 is an equivalent circuit diagram of a detection device according to a first embodiment of the present invention. 本発明の第1の実施形態に係る検出装置の1画素の平面図及び断面図である。It is the top view and sectional drawing of 1 pixel of the detection apparatus which concern on the 1st Embodiment of this invention. 本発明の第1の実施形態の他の例に係る検出装置の1画素の平面図及び断面図である。It is the top view and sectional drawing of 1 pixel of the detection apparatus which concern on the other example of the 1st Embodiment of this invention. 本発明の第2の実施形態に係る検出装置の等価回路図である。It is an equivalent circuit schematic of the detection apparatus which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態に係る検出装置の1画素の平面図である。It is a top view of 1 pixel of a detecting device concerning a 2nd embodiment of the present invention. 本発明の第2の実施形態に係る検出装置の1画素の断面図である。It is sectional drawing of 1 pixel of the detection apparatus which concerns on the 2nd Embodiment of this invention. 本発明の第2の実施形態の他の例に係る検出装置の1画素の平面図及び断面図である。It is the top view and sectional drawing of 1 pixel of the detection apparatus which concern on the other example of the 2nd Embodiment of this invention. 本発明の第3の実施形態に係る検出装置の1画素の平面図及び断面図である。It is the top view and sectional drawing of 1 pixel of the detection apparatus which concern on the 3rd Embodiment of this invention. 本発明の第3の実施形態の他の例に係る検出装置の1画素の平面図及び断面図である。It is the top view and sectional drawing of 1 pixel of the detection apparatus which concern on the other example of the 3rd Embodiment of this invention. 本発明に係る検出装置のX線検出システムへの応用例を示した概念図である。It is the conceptual diagram which showed the example of application to the X-ray detection system of the detection apparatus which concerns on this invention.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、本願明細書において放射線は、放射線崩壊によって放出される粒子(光子を含む)の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばX線や粒子線、宇宙線なども含まれるものとする。   Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. In addition, in this specification, radiation is a beam having energy of the same degree or more, for example, X-rays, β-rays, γ-rays, etc., which are beams formed by particles (including photons) emitted by radiation decay, It also includes rays, particle rays, cosmic rays, etc.

(第1の実施形態)
先ず、図1(a)及び図1(b)を用いて、本実施形態に係る検出装置を説明する。図1(a)は、本実施形態に係る検出装置全体の概略的等価回路図である。図1(b)は、本実施形態に係る検出装置の1画素の等価回路図である。
(First embodiment)
First, the detection apparatus according to this embodiment will be described with reference to FIGS. 1 (a) and 1 (b). FIG. 1A is a schematic equivalent circuit diagram of the entire detection apparatus according to the present embodiment. FIG. 1B is an equivalent circuit diagram of one pixel of the detection device according to the present embodiment.

本実施形態における検出装置は、ガラス基板等の絶縁性の基板の上に、画素301を複数有し、複数の画素301が行方向及び列方向に配列された画素アレイが設けられている。各画素301は、変換素子110と、第1薄膜トランジスタ120と、第2薄膜トランジスタ130と、第3薄膜トランジスタ140と、容量素子150と、を含む。変換素子110は、画素毎に電気的に分離された第1電極と、共通に接続される第2電極と、の2つの電極を含んで構成されている。変換素子110の第1電極は、第1薄膜トランジスタ120のゲートと接続される。また、変換素子110の第2電極は、バイアス電源304に接続される。ここで、本実施形態では、放射線又は光を電荷に変換する変換素子110としてPIN型フォトダイオードが用いられており、バイアス電源304は、フォトダイオードが逆バイアスとなるための電位Vsを、電極配線260を介して第2電極に供給する。第1薄膜トランジスタ120は、変換素子で発生した電荷を増幅して出力するための増幅トランジスタとして機能するものである。第2薄膜トランジスタ130は、画素を選択するためのものであり、第3薄膜トランジスタ140は、変換素子110と第1トランジスタ120のゲートの接続ノードを電位Vssにリセットするためのものである。行方向に配列された複数の第2薄膜トランジスタ130のゲートは、選択用駆動配線210に共通に接続され、選択用駆動配線210は駆動回路302に接続される。また、列方向に配列された複数の第2薄膜トランジスタ130のソース及びドレインの一方は、信号配線220に共通に接続され、信号配線220は読出回路303に接続される。また、行方向に配列された複数の第3薄膜トランジスタ140のゲートは、リセット用駆動配線230に共通に接続され、リセット用駆動配線230は駆動回路302に接続される。駆動回路302は、選択用駆動配線210に第2薄膜トランジスタ130の導通電圧を、リセット用駆動配線230に第3薄膜トランジスタ140の導通電圧を、それぞれ所望のタイミングで供給することにより、画素の選択動作及びリセット動作を制御している。第1薄膜トランジスタ120のソース及びドレインの一方には、第1電源配線200を介して第1電源回路305から電位Vddが供給される。第3薄膜トランジスタ140のソース及びドレインの一方には、第2電源配線240を介して第2電源回路306から電位Vssが供給される。なお、電位Vddと電位Vssとが同じ電位である場合には、各電源及び各電源配線を共通化してもよい。容量素子150は、第1薄膜トランジスタ120に対して、変換素子110と並列に接続され、容量素子150の一方の電極は変換素子110の第1電極と接続される。行方向に配列された複数の容量素子150の他方の電極は、容量配線250に接続され、容量配線250は駆動回路302に接続される。本実施形態では、本発明の電位供給手段として、容量配線250と駆動回路302とが用いられている。ここで、容量素子150は、可変容量となっており、撮影モードに応じて画素の容量値を変更することが可能な構造になっている。例えば、医療用画像診断の透視撮影(動画撮影)モードで使用する場合、一般撮影(静止画撮影)モードに比べて1画像の撮影に使用される放射線の線量が小さいため、画素の飽和電荷量は一般撮影モードに比べて小さくてもよい。そのため、透視撮影モードでは、一般撮影モードに比べて画素の容量値を小さくして飽和電荷量を小さくし、感度を高くすることができる。一方、一般撮影モードで使用する場合、透視撮影モードに比べて1画像の撮影に使用される放射線の線量が大きいため、画素の飽和電荷量は一般撮影モードに比べて大きくなければならない。そのため、一般撮影モードでは、透視撮影モードに比べて画素の容量値を大きくする。なお、本実施形態において、変換素子として、PIN型フォトダイオードを用いて説明したが、本発明はそれに限定されるものではない。変換素子が光を電荷に変換するものであれば、他の光電変換素子、例えばMIS型光電変換素子を用いてもよい。また、変換素子が放射線を電荷に変換するものであれば、上記の光電変換素子と、その上方に配置された放射線を可視光に変換するシンチレータと、を含むものを用いてもよく、また、シンチレータを含まずに放射線を電荷に直接変換する素子を用いてもよい。放射線を電荷に直接変換する素子としては、例えば2つの電極の間に設けられる半導体材料としてセレンを用いたものが挙げられる。   The detection device in this embodiment includes a plurality of pixels 301 on an insulating substrate such as a glass substrate, and a pixel array in which the plurality of pixels 301 are arranged in a row direction and a column direction. Each pixel 301 includes a conversion element 110, a first thin film transistor 120, a second thin film transistor 130, a third thin film transistor 140, and a capacitor element 150. The conversion element 110 includes two electrodes, a first electrode electrically separated for each pixel and a second electrode connected in common. The first electrode of the conversion element 110 is connected to the gate of the first thin film transistor 120. The second electrode of the conversion element 110 is connected to the bias power source 304. Here, in this embodiment, a PIN photodiode is used as the conversion element 110 that converts radiation or light into electric charge. The bias power supply 304 uses a potential Vs for causing the photodiode to be reverse-biased to the electrode wiring. The second electrode is supplied through 260. The first thin film transistor 120 functions as an amplification transistor for amplifying and outputting the charge generated in the conversion element. The second thin film transistor 130 is for selecting a pixel, and the third thin film transistor 140 is for resetting the connection node between the gates of the conversion element 110 and the first transistor 120 to the potential Vss. The gates of the plurality of second thin film transistors 130 arranged in the row direction are commonly connected to the selection drive wiring 210, and the selection drive wiring 210 is connected to the drive circuit 302. One of the sources and drains of the plurality of second thin film transistors 130 arranged in the column direction is commonly connected to the signal wiring 220, and the signal wiring 220 is connected to the readout circuit 303. The gates of the plurality of third thin film transistors 140 arranged in the row direction are commonly connected to the reset driving wiring 230, and the reset driving wiring 230 is connected to the driving circuit 302. The driving circuit 302 supplies the conduction voltage of the second thin film transistor 130 to the selection driving wiring 210 and the conduction voltage of the third thin film transistor 140 to the reset driving wiring 230 at a desired timing, respectively. The reset operation is controlled. One of the source and the drain of the first thin film transistor 120 is supplied with the potential Vdd from the first power supply circuit 305 through the first power supply wiring 200. One of the source and the drain of the third thin film transistor 140 is supplied with the potential Vss from the second power supply circuit 306 through the second power supply wiring 240. Note that when the potential Vdd and the potential Vss are the same, each power supply and each power supply wiring may be shared. The capacitor 150 is connected to the first thin film transistor 120 in parallel with the conversion element 110, and one electrode of the capacitor 150 is connected to the first electrode of the conversion element 110. The other electrodes of the plurality of capacitor elements 150 arranged in the row direction are connected to the capacitor wiring 250, and the capacitor wiring 250 is connected to the drive circuit 302. In this embodiment, the capacitor wiring 250 and the drive circuit 302 are used as the potential supply means of the present invention. Here, the capacitive element 150 has a variable capacitance, and has a structure that can change the capacitance value of the pixel in accordance with the shooting mode. For example, when used in fluoroscopic imaging (moving imaging) mode for medical image diagnosis, the amount of radiation used for capturing one image is smaller than that in general imaging (still image capturing) mode, so the saturated charge amount of a pixel May be smaller than in the general shooting mode. Therefore, in the fluoroscopic imaging mode, the capacitance value of the pixel can be reduced to reduce the saturation charge amount and the sensitivity can be increased as compared with the general imaging mode. On the other hand, when used in the general imaging mode, since the radiation dose used for imaging one image is larger than in the fluoroscopic imaging mode, the saturation charge amount of the pixel must be larger than in the general imaging mode. Therefore, in the general imaging mode, the capacitance value of the pixel is increased as compared with the fluoroscopic imaging mode. In the present embodiment, the PIN type photodiode is used as the conversion element, but the present invention is not limited to this. Other photoelectric conversion elements such as MIS type photoelectric conversion elements may be used as long as the conversion elements convert light into electric charges. In addition, if the conversion element converts radiation into electric charges, the photoelectric conversion element described above and a scintillator that converts the radiation disposed above into visible light may be used. An element that directly converts radiation into electric charges without including a scintillator may be used. As an element that directly converts radiation into electric charge, for example, an element using selenium as a semiconductor material provided between two electrodes can be cited.

次に、図2(a)及び図2(b)を用いて、本発明の第1の実施形態に係る検出装置の1画素の構成について説明する。図2(a)は1画素あたりの平面図であり、図2(b)は図2(a)中のA―A’箇所の断面図である。なお、図2(a)においては、図面の簡略化のために、後述する変換素子110の第1電極111よりも下層の構成要素のみを示している。   Next, the configuration of one pixel of the detection device according to the first embodiment of the present invention will be described with reference to FIGS. 2 (a) and 2 (b). 2A is a plan view per pixel, and FIG. 2B is a cross-sectional view taken along the line A-A ′ in FIG. In FIG. 2A, only the components below the first electrode 111 of the conversion element 110, which will be described later, are shown for simplification of the drawing.

図2(a)に示すように、第1薄膜トランジスタ120のゲート電極は、コンタクトホールCH1において、変換素子110の第1電極111と接続される。第3薄膜トランジスタ140のソース及びドレインの他方は、コンタクトホールCH2において、変換素子110の第1電極111と接続される。容量素子150の一方の電極は、コンタクトホールCH3において、変換素子110の第1電極111と接続される。ここで、容量素子150は、大きな容量値を持つために、できるだけ大きな面積となるようにレイアウトすることが良い。第1薄膜トランジスタ120、第2薄膜トランジスタ130、第3薄膜トランジスタ140、容量素子150は、それぞれ変換素子110と絶縁性の基板100との間に配置される。また、電極配線260以外の各配線も、それぞれ変換素子110と絶縁性の基板100との間に配置される。   As shown in FIG. 2A, the gate electrode of the first thin film transistor 120 is connected to the first electrode 111 of the conversion element 110 in the contact hole CH1. The other of the source and the drain of the third thin film transistor 140 is connected to the first electrode 111 of the conversion element 110 in the contact hole CH2. One electrode of the capacitive element 150 is connected to the first electrode 111 of the conversion element 110 in the contact hole CH3. Here, since the capacitor 150 has a large capacitance value, the capacitor 150 is preferably laid out so as to have as large an area as possible. The first thin film transistor 120, the second thin film transistor 130, the third thin film transistor 140, and the capacitor 150 are respectively disposed between the conversion element 110 and the insulating substrate 100. Each wiring other than the electrode wiring 260 is also disposed between the conversion element 110 and the insulating substrate 100.

次に、図2(b)に示すように、変換素子110は、基板100の側から順に、第1電極111と、第1導電型不純物半導体層112と、半導体層113と、第2導電型不純物半導体層114と、第2電極115と、を含む。本実施形態では、第1導電型不純物半導体層112はn型のアモルファスシリコンで構成され、第2導電型不純物半導体層114はp型のアモルファスシリコンで構成される。変換素子110と各トランジスタとの間には、第3絶縁層103と層間絶縁層105とが配置される。また変換素子110と容量素子150との間には、第2絶縁層102、第3絶縁層103、及び層間絶縁層105が配置される。   Next, as shown in FIG. 2B, the conversion element 110 includes, in order from the substrate 100 side, a first electrode 111, a first conductivity type impurity semiconductor layer 112, a semiconductor layer 113, and a second conductivity type. An impurity semiconductor layer 114 and a second electrode 115 are included. In the present embodiment, the first conductivity type impurity semiconductor layer 112 is composed of n-type amorphous silicon, and the second conductivity type impurity semiconductor layer 114 is composed of p-type amorphous silicon. A third insulating layer 103 and an interlayer insulating layer 105 are disposed between the conversion element 110 and each transistor. In addition, the second insulating layer 102, the third insulating layer 103, and the interlayer insulating layer 105 are disposed between the conversion element 110 and the capacitor 150.

また、第3薄膜トランジスタ140は、基板100の側から順に、半導体層と、第1絶縁層101と、ゲート144と、第2絶縁層102と、電極145を含む。第3薄膜トランジスタ140の半導体層は、半導体領域142と、半導体領域142よりも不純物の濃度が高い不純物半導体領域141と、半導体領域142よりも不純物の濃度が高い不純物半導体領域143と、を含む。半導体領域142はゲート144の正射影が位置する半導体層の領域であり、不純物半導体領域141と不純物半導体領域143は、互いに同じ導電型の不純物がドープされた半導体層の領域であり、一方がソースとして、他方がドレインとして機能する領域である。本実施形態では、第3薄膜トランジスタ140の半導体層は、多結晶アモルファスシリコン等の多結晶半導体材料で構成される。ゲート144はリセット用駆動配線230に電気的に接続される。また、不純物半導体領域141は電極145を介してリセット配線240と接続され、不純物半導体領域143は電極145を介してコンタクトホールCH2において変換素子110の第1電極111と接続される。なお、図示しないが、第1薄膜トランジスタ120と第2薄膜トランジスタ130は、第3薄膜トランジスタ140と同じ形成工程で準備された層を有して概略同様の層構成で構成される。   The third thin film transistor 140 includes a semiconductor layer, a first insulating layer 101, a gate 144, a second insulating layer 102, and an electrode 145 in order from the substrate 100 side. The semiconductor layer of the third thin film transistor 140 includes a semiconductor region 142, an impurity semiconductor region 141 having a higher impurity concentration than the semiconductor region 142, and an impurity semiconductor region 143 having a higher impurity concentration than the semiconductor region 142. The semiconductor region 142 is a region of the semiconductor layer where the orthogonal projection of the gate 144 is located, and the impurity semiconductor region 141 and the impurity semiconductor region 143 are regions of a semiconductor layer doped with impurities of the same conductivity type, one of which is a source The other is a region functioning as a drain. In the present embodiment, the semiconductor layer of the third thin film transistor 140 is made of a polycrystalline semiconductor material such as polycrystalline amorphous silicon. The gate 144 is electrically connected to the reset driving wiring 230. Impurity semiconductor region 141 is connected to reset wiring 240 through electrode 145, and impurity semiconductor region 143 is connected to first electrode 111 of conversion element 110 in contact hole CH2 through electrode 145. Although not shown, the first thin film transistor 120 and the second thin film transistor 130 have a layer prepared in the same formation process as the third thin film transistor 140 and have substantially the same layer configuration.

更に、容量素子150は、基板100の側から順に、一方の電極として機能し得る半導体層と、第1絶縁層101と、他方の電極である導電層154と、を含む。容量素子150の半導体層は、不純物半導体領域151と、半導体領域152と、不純物半導体領域153と、を含む。不純物半導体領域151と不純物半導体領域153は、同じ導電型の不純物がドープされた半導体層の領域である。なお、本実施形態にあっては、不純物半導体領域153は必須なものではない。半導体領域152は本発明の半導体部として機能するものであり、本実施形態では導電層154の正射影が位置する半導体層の領域である。不純物半導体領域151は、コンタクトホールCH3において、変換素子110の第1電極111と接続され、本発明のオーミックコンタクト部として機能する。このオーミックコンタクト部は、第1電極111と半導体領域152との間でオーム性接触をとるためのものである。導電層154は、容量配線250に接続され、容量配線250は駆動回路302に接続され、駆動回路302から少なくとも第1電位と第2電位とが供給される、本発明の導電体部として機能する。この導電体部は、第1絶縁層101を介して半導体部及びオーミックコンタクト部と対向して配置される。例えば不純物半導体領域151にドープされた不純物がn+型の場合、導電層154に所望の正の電位が供給されると、半導体領域152の導電層154側の界面に電子が誘起される、所謂、キャリアの蓄積が起こる。半導体中における電荷の移動の担い手であるキャリアが半導体領域152に蓄積されると、半導領域152は導電体として機能し、容量素子150の一方の電極として機能する。それによって、容量素子150の容量値は、半導体領域152と導電層154とが重なり合った面積と第1絶縁層101の誘電率とに依存する容量値になる。本願では、容量素子150の半導体層が電極として機能するように導電層154に与えられる電位を第1電位とする。一方、導電層154にグランド電位若しくは所望の負の電位が供給されると、半導体領域152が空乏化する。半導体領域152が空乏化すると、半導体領域152の比抵抗が大きくなるため、半導体領域152は絶縁体として機能し、容量素子150の一方の電極として機能しない。それによって、容量素子150の容量値は、不純物半導体領域151と導電層154の容量結合に起因する容量値になり、その容量値は、変換素子110の容量値と比較して無視できるほど小さい。本願では、容量素子150の半導体層が電極として機能しないように導電層154に与えられる電位を第2電位とする。このように、電位供給手段である容量配線250と駆動回路302によって導電層154に第1電位と第2電位とを選択的に与えることにより、変換素子110に接続される容量素子150の容量値を調整することが可能となる。つまり、導電層154に第1電位が供給された場合には、変換素子110には容量素子150の容量値が付加されることとなり、導電層154に第2電位が供給された場合には、変換素子110には容量素子150の容量値が付加されないこととなる。なお、第1絶縁層101は、例えばTEOS(オルトケイ酸テトラエチル)膜や酸化シリコン膜等の誘電率の高い絶縁膜を用いるのが良い。また、第1絶縁層101の膜厚に関しては、50〜200nm程度とすることで、好適な容量値を有する容量素子150とすることが可能である。また、本実施形態では、容量素子150の半導体層は、多結晶アモルファスシリコン等の多結晶半導体材料で構成され、容量素子150は、第3薄膜トランジスタ140等と同じ形成工程で準備された層を有して概略同様の層構成で構成される。例えば、容量素子150の半導体層は第3薄膜トランジスタの半導体層と、導電層154はゲート144と、それぞれ同じ形成工程で準備されたものである。   Further, the capacitor 150 includes, in order from the substrate 100 side, a semiconductor layer that can function as one electrode, a first insulating layer 101, and a conductive layer 154 that is the other electrode. The semiconductor layer of the capacitor 150 includes an impurity semiconductor region 151, a semiconductor region 152, and an impurity semiconductor region 153. The impurity semiconductor region 151 and the impurity semiconductor region 153 are regions of a semiconductor layer doped with impurities of the same conductivity type. In the present embodiment, the impurity semiconductor region 153 is not essential. The semiconductor region 152 functions as a semiconductor portion of the present invention. In this embodiment, the semiconductor region 152 is a region of the semiconductor layer where the orthogonal projection of the conductive layer 154 is located. The impurity semiconductor region 151 is connected to the first electrode 111 of the conversion element 110 in the contact hole CH3 and functions as an ohmic contact portion of the present invention. This ohmic contact portion is for making ohmic contact between the first electrode 111 and the semiconductor region 152. The conductive layer 154 is connected to the capacitor wiring 250, the capacitor wiring 250 is connected to the driving circuit 302, and functions as a conductor portion of the present invention to which at least the first potential and the second potential are supplied from the driving circuit 302. . The conductor portion is disposed to face the semiconductor portion and the ohmic contact portion with the first insulating layer 101 interposed therebetween. For example, when the impurity doped in the impurity semiconductor region 151 is n + type, electrons are induced at the interface on the conductive layer 154 side of the semiconductor region 152 when a desired positive potential is supplied to the conductive layer 154, so-called Carrier accumulation occurs. When carriers that are charge carriers in the semiconductor are accumulated in the semiconductor region 152, the semiconductor region 152 functions as a conductor and functions as one electrode of the capacitor 150. Accordingly, the capacitance value of the capacitor 150 becomes a capacitance value that depends on the area where the semiconductor region 152 and the conductive layer 154 overlap and the dielectric constant of the first insulating layer 101. In this application, the potential applied to the conductive layer 154 so that the semiconductor layer of the capacitor 150 functions as an electrode is the first potential. On the other hand, when a ground potential or a desired negative potential is supplied to the conductive layer 154, the semiconductor region 152 is depleted. When the semiconductor region 152 is depleted, the specific resistance of the semiconductor region 152 increases, so that the semiconductor region 152 functions as an insulator and does not function as one electrode of the capacitor 150. Accordingly, the capacitance value of the capacitor 150 becomes a capacitance value resulting from capacitive coupling between the impurity semiconductor region 151 and the conductive layer 154, and the capacitance value is negligibly small compared to the capacitance value of the conversion element 110. In this application, the potential applied to the conductive layer 154 is the second potential so that the semiconductor layer of the capacitor 150 does not function as an electrode. As described above, by selectively applying the first potential and the second potential to the conductive layer 154 by the capacitor wiring 250 which is a potential supply unit and the driving circuit 302, the capacitance value of the capacitor 150 connected to the conversion element 110. Can be adjusted. That is, when the first potential is supplied to the conductive layer 154, the capacitance value of the capacitor 150 is added to the conversion element 110, and when the second potential is supplied to the conductive layer 154, The capacitance value of the capacitive element 150 is not added to the conversion element 110. For the first insulating layer 101, an insulating film having a high dielectric constant such as a TEOS (tetraethyl orthosilicate) film or a silicon oxide film is preferably used. In addition, regarding the film thickness of the first insulating layer 101, by setting the thickness to about 50 to 200 nm, the capacitor 150 having a suitable capacitance value can be obtained. In this embodiment, the semiconductor layer of the capacitor 150 is made of a polycrystalline semiconductor material such as polycrystalline amorphous silicon, and the capacitor 150 has a layer prepared in the same formation process as the third thin film transistor 140 and the like. Thus, the layer structure is substantially the same. For example, the semiconductor layer of the capacitor 150 is prepared in the same formation process as the semiconductor layer of the third thin film transistor and the conductive layer 154 is prepared in the same formation process.

次に、図3(a)及び図3(b)を用いて、本発明の第1の実施形態に係る検出装置の1画素の他の例について説明する。なお、図3(a)及び図3(b)においては、図2(a)及び図2(b)を用いて説明したものは同じ番号又は記号を付与して詳細な説明は省略する。   Next, another example of one pixel of the detection apparatus according to the first embodiment of the present invention will be described with reference to FIGS. 3 (a) and 3 (b). 3 (a) and 3 (b), the same numbers or symbols are assigned to those described with reference to FIGS. 2 (a) and 2 (b), and detailed description thereof is omitted.

図3(a)及び図3(b)に示す他の例は、図2(a)及び図2(b)を用いて説明した形態に対して、以下の点で相違する。他の例では、変換素子110と容量素子150との間に第4薄膜トランジスタ160が配置され、第4薄膜トランジスタ160によって変換素子110と容量素子150との間の接続が制御される。第4薄膜トランジスタ160は、基板100の側から順に、半導体層と、第1絶縁層101と、ゲート164と、を含む。第4薄膜トランジスタ160の半導体層は、半導体領域162と、半導体領域162よりも不純物の濃度が高い不純物半導体領域161と、半導体領域162よりも不純物の濃度が高い不純物半導体領域163と、を含む。半導体領域162はゲート164の正射影が位置する半導体層の領域であり、不純物半導体領域161と不純物半導体領域163は、同じ導電型の不純物がドープされた半導体層の領域であり、一方がソースとして、他方がドレインとして機能する領域である。本実施形態では、第4薄膜トランジスタ160の半導体層は、多結晶アモルファスシリコン等の多結晶半導体材料で構成される。ゲート144は容量配線250に接続され、容量配線250は駆動回路302に接続され、駆動回路302から少なくとも第1電位と第2電位とが供給される。また、不純物半導体領域161はコンタクトホールCH3において変換素子110の第1電極111と接続され、不純物半導体領域163は容量素子150の不純物半導体領域151と接続される。なお、第4薄膜トランジスタ160は、第3薄膜トランジスタ140等と同じ形成工程で準備された層を有して概略同様の層構成で構成される。また、本例では、不純物半導体領域163は容量素子150の不純物半導体領域151と共有化されている。   Other examples shown in FIGS. 3A and 3B are different from the embodiment described with reference to FIGS. 2A and 2B in the following points. In another example, the fourth thin film transistor 160 is disposed between the conversion element 110 and the capacitor 150, and the connection between the conversion element 110 and the capacitor 150 is controlled by the fourth thin film transistor 160. The fourth thin film transistor 160 includes a semiconductor layer, a first insulating layer 101, and a gate 164 in order from the substrate 100 side. The semiconductor layer of the fourth thin film transistor 160 includes a semiconductor region 162, an impurity semiconductor region 161 having a higher impurity concentration than the semiconductor region 162, and an impurity semiconductor region 163 having a higher impurity concentration than the semiconductor region 162. The semiconductor region 162 is a region of the semiconductor layer where the orthogonal projection of the gate 164 is located. The impurity semiconductor region 161 and the impurity semiconductor region 163 are regions of a semiconductor layer doped with impurities of the same conductivity type, and one of them is used as a source. The other is a region functioning as a drain. In the present embodiment, the semiconductor layer of the fourth thin film transistor 160 is made of a polycrystalline semiconductor material such as polycrystalline amorphous silicon. The gate 144 is connected to the capacitor wiring 250, and the capacitor wiring 250 is connected to the driving circuit 302, and at least the first potential and the second potential are supplied from the driving circuit 302. The impurity semiconductor region 161 is connected to the first electrode 111 of the conversion element 110 in the contact hole CH3, and the impurity semiconductor region 163 is connected to the impurity semiconductor region 151 of the capacitor 150. Note that the fourth thin film transistor 160 has a layer prepared in the same formation process as the third thin film transistor 140 and the like, and has a substantially similar layer configuration. In this example, the impurity semiconductor region 163 is shared with the impurity semiconductor region 151 of the capacitor 150.

容量素子150では、導電層154に第1電位が供給された際に多結晶半導体の半導体領域152を電極として機能させ、導電層154に第2電位が供給された際に多結晶半導体の半導体領域152を電極として機能させない。しかしながら、容量素子150の容量値を大きくするために容量素子の面積を大きくすると、半導体領域152内に結晶粒界が存在する確率が高くなり、半導体領域152中に電位のパスが存在する確率が高くなる。そのため、結晶粒界が存在するある画素の容量素子150においては、導電層154に第2電位を供給していても半導体領域152を電極として機能してしまう恐れがある。そのため、この他の例では変換素子110と容量素子150との間に第4薄膜トランジスタ160を設けている。第4薄膜トランジスタ160のゲートは容量配線250と接続されており、第1電位と第2電位とが供給される。第4薄膜トランジスタ160は、第1電位がゲートに供給されると導通状態となり、第2電位がゲートに供給されると非導通状態となる。これにより、容量素子150の導電層154に第2電位が供給された際には変換素子110との電気的接続が遮断され、確実な容量変調を実施することが可能となる。   In the capacitor 150, the polycrystalline semiconductor semiconductor region 152 functions as an electrode when the first potential is supplied to the conductive layer 154, and the polycrystalline semiconductor semiconductor region when the second potential is supplied to the conductive layer 154. 152 does not function as an electrode. However, when the area of the capacitive element is increased in order to increase the capacitance value of the capacitive element 150, the probability that a crystal grain boundary exists in the semiconductor region 152 increases, and the probability that a potential path exists in the semiconductor region 152 increases. Get higher. Therefore, in the capacitor 150 of a pixel in which a crystal grain boundary exists, the semiconductor region 152 may function as an electrode even when the second potential is supplied to the conductive layer 154. Therefore, in this other example, the fourth thin film transistor 160 is provided between the conversion element 110 and the capacitor 150. The gate of the fourth thin film transistor 160 is connected to the capacitor wiring 250 and supplied with the first potential and the second potential. The fourth thin film transistor 160 is turned on when the first potential is supplied to the gate, and is turned off when the second potential is supplied to the gate. As a result, when the second potential is supplied to the conductive layer 154 of the capacitor 150, the electrical connection with the conversion element 110 is cut off, and it is possible to perform reliable capacitance modulation.

なお、本実施形態において、電位供給手段として、容量配線250と駆動回路302とを用いて説明したが、本発明はそれに限定されるものではない。駆動回路302に替えて、第1電位と第2電位とを供給可能な電源回路を用いてもよい。   In the present embodiment, the capacitor wiring 250 and the drive circuit 302 are used as the potential supply means. However, the present invention is not limited to this. Instead of the driving circuit 302, a power supply circuit capable of supplying the first potential and the second potential may be used.

また、本実施形態において、第1〜第3薄膜トランジスタを有するアクティブピクセルセンサの構成を用いて説明したが、本発明はそれに限定されるものではない。ソース及びドレインの一方が変換素子に接続され、ソース及びドレインの他方が信号配線に接続される薄膜トランジスタを用いた検出装置であっても適用可能である。   In the present embodiment, the configuration of the active pixel sensor having the first to third thin film transistors has been described. However, the present invention is not limited thereto. The present invention is also applicable to a detection device using a thin film transistor in which one of a source and a drain is connected to a conversion element and the other of the source and the drain is connected to a signal wiring.

また、本実施形態において、各薄膜トランジスタとして多結晶半導体を用いた上ゲート型の薄膜トランジスタを用いて説明したが、本発明はそれに限定されるものではない。アモルファスシリコン等の非晶質半導体を用いた逆スタガ型の薄膜トランジスタを用いてもよく、その場合、オーミックコンタクト部となる各不純物半導体領域はそれぞれ不純物半導体層に好適に置き換えられる。   In the present embodiment, an upper gate type thin film transistor using a polycrystalline semiconductor is described as each thin film transistor. However, the present invention is not limited to this. An inverted staggered thin film transistor using an amorphous semiconductor such as amorphous silicon may be used. In that case, each impurity semiconductor region serving as an ohmic contact portion is preferably replaced with an impurity semiconductor layer.

(第2の実施形態)
次に、本発明おける第2の実施形態について説明する。第2の実施形態では、第1の実施形態に比べて、より大きな容量値を有する容量素子を配置すること、及び、容量素子に第2電位を与えた場合に容量素子の電極を固定電位に接続すること、を特徴する。なお、第1の実施形態で説明した構成要素と同じ構成要素には同じ番号及び記号を付与し、詳細な説明は省略する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described. In the second embodiment, a capacitive element having a larger capacitance value than that in the first embodiment is arranged, and when a second potential is applied to the capacitive element, the electrode of the capacitive element is set to a fixed potential. Connecting. Note that the same numbers and symbols are assigned to the same components as those described in the first embodiment, and detailed description thereof is omitted.

先ず、図4(a)、図4(b)を用いて、本実施形態に係る検出装置の概略的等価回路を説明する。図4(a)は、本実施形態に係る検出装置の概略的等価回路図である。図4(b)は、本実施形態における1画素の等価回路図である。   First, a schematic equivalent circuit of the detection apparatus according to the present embodiment will be described with reference to FIGS. 4 (a) and 4 (b). FIG. 4A is a schematic equivalent circuit diagram of the detection apparatus according to the present embodiment. FIG. 4B is an equivalent circuit diagram of one pixel in the present embodiment.

本実施形態における検出装置は、第1の実施形態の1画素の構成に加えて、第5薄膜トランジスタ170を更に含む。なお、図4(a)及び図4(b)では、容量素子150を、TFT及び当該TFTに接続された容量とみなして記載している。第5薄膜トランジスタ170のソース及びドレインの一方は容量素子150の一方の電極に接続され、第5薄膜トランジスタ170のソース及びドレインの他方は固定電位配線270を介して固定電位を供給するための第4電源307に接続される。ここで、固定電位とは、例えばグランド電位が挙げられる。第5薄膜トランジスタ170のゲートは切替用駆動配線280を介して、駆動回路302に接続される。第5薄膜トランジスタ170と、固定電位配線270と、第4電源307と、を含む構成が、本発明の固定電位供給手段として機能する。   The detection device in the present embodiment further includes a fifth thin film transistor 170 in addition to the configuration of one pixel in the first embodiment. In FIGS. 4A and 4B, the capacitor 150 is described as a TFT and a capacitor connected to the TFT. One of the source and the drain of the fifth thin film transistor 170 is connected to one electrode of the capacitor 150, and the other of the source and the drain of the fifth thin film transistor 170 is a fourth power supply for supplying a fixed potential via the fixed potential wiring 270. 307. Here, examples of the fixed potential include a ground potential. The gate of the fifth thin film transistor 170 is connected to the drive circuit 302 via the switching drive wiring 280. The configuration including the fifth thin film transistor 170, the fixed potential wiring 270, and the fourth power source 307 functions as the fixed potential supply means of the present invention.

次に、図5、図6(a)及び図6(b)を用いて、本発明の第2の実施形態の1画素の構成について説明する。図5は1画素の平面図であり、図6(a)は図5のA―A’箇所の断面図であり、図6(b)は図5のB―B’箇所の断面図である。   Next, the configuration of one pixel according to the second embodiment of the present invention will be described with reference to FIGS. 5, 6A, and 6B. 5 is a plan view of one pixel, FIG. 6A is a cross-sectional view taken along the line AA ′ in FIG. 5, and FIG. 6B is a cross-sectional view taken along the line BB ′ in FIG. .

容量素子150は、基板100の側から順に、一方の電極として機能し得る半導体層と、第1絶縁層101と、他方の電極である導電層154と、第2の絶縁層102と、電極層155と、を含む。容量素子150の半導体層は、不純物半導体領域151と、半導体領域152と、不純物半導体領域153と、を含み、不純物半導体領域151が変換素子110と接続される。電極層155は、不純物半導体領域151と半導体領域152を挟んで対向する不純物半導体領域153と接続される。この不純物半導体領域153は、本発明の他のオーミックコンタクト部として機能する。この構成により、導電層154に第1電位が供給された場合、半導体領域152と導電層154の容量に加えて、導電層154と電極層155の間で容量が構成される。それによって、第1の実施形態の容量素子150に比べて、大きな容量値を形成することが可能になる。   The capacitor 150 includes, in order from the substrate 100 side, a semiconductor layer that can function as one electrode, a first insulating layer 101, a conductive layer 154 that is the other electrode, a second insulating layer 102, and an electrode layer. 155. The semiconductor layer of the capacitor 150 includes an impurity semiconductor region 151, a semiconductor region 152, and an impurity semiconductor region 153, and the impurity semiconductor region 151 is connected to the conversion element 110. The electrode layer 155 is connected to the impurity semiconductor region 153 that is opposed to the impurity semiconductor region 151 with the semiconductor region 152 interposed therebetween. This impurity semiconductor region 153 functions as another ohmic contact portion of the present invention. With this structure, when the first potential is supplied to the conductive layer 154, a capacitance is formed between the conductive layer 154 and the electrode layer 155 in addition to the capacitance of the semiconductor region 152 and the conductive layer 154. Accordingly, it is possible to form a large capacitance value as compared with the capacitive element 150 of the first embodiment.

第5薄膜トランジスタ170は、基板100側から順に、半導体層と、第1絶縁層101と、ゲート174と、第2絶縁層102と、を含む。第5薄膜トランジスタ170の半導体層は、半導体領域172と、半導体領域172よりも不純物の濃度が高い不純物半導体領域171と、半導体領域172よりも不純物の濃度が高い不純物半導体領域173と、を含む。半導体領域172はゲート174の正射影が位置する半導体層の領域であり、不純物半導体領域171と不純物半導体領域173は、同じ導電型の不純物がドープされた半導体層の領域であり、一方がソースとして、他方がドレインとして機能する領域である。不純物半導体領域171は容量素子150の不純物半導体領域153と共通化されており、容量素子150の電極層155と接続される。ゲート174は切替用駆動配線280に電気的に接続され、不純物半導体領域173は固定電位配線270と接続される。   The fifth thin film transistor 170 includes a semiconductor layer, a first insulating layer 101, a gate 174, and a second insulating layer 102 in this order from the substrate 100 side. The semiconductor layer of the fifth thin film transistor 170 includes a semiconductor region 172, an impurity semiconductor region 171 having a higher impurity concentration than the semiconductor region 172, and an impurity semiconductor region 173 having a higher impurity concentration than the semiconductor region 172. The semiconductor region 172 is a region of the semiconductor layer where the orthogonal projection of the gate 174 is located. The impurity semiconductor region 171 and the impurity semiconductor region 173 are regions of the semiconductor layer doped with impurities of the same conductivity type, and one of them is used as a source. The other is a region functioning as a drain. The impurity semiconductor region 171 is shared with the impurity semiconductor region 153 of the capacitor 150 and is connected to the electrode layer 155 of the capacitor 150. The gate 174 is electrically connected to the switching drive wiring 280, and the impurity semiconductor region 173 is connected to the fixed potential wiring 270.

ここで、導電層154に第1電位が供給された場合、容量素子150の半導体領域152と導電層154の間の容量に加え、導電層154と電極層155の間の容量が変換素子110に接続される。一方、導電層154に第2電位が供給された場合、変換素子110と接続される容量が無くなる。このようにして、画素の飽和線量の調整が可能になる。ここで、導電層154に第2電位が供給された際に電極層155がフローティングであると、電極層155が信号配線220と容量結合していると、信号配線220の電位に影響を及ぼすことで、ノイズの原因になる。また、電極層155が変換素子110の第1電極111と容量結合していると、変換素子110の第1電極111の電位に影響を及ぼすことで、アーチファクトの原因になる。そこで、導電層154に第2電位が供給された際には、第5薄膜トランジスタ170を導通状態にして電極層155を固定電位に固定することで、信号配線220や第1電極111と容量結合していてもそれらの電位に影響を与えない。そのため、ノイズやアーチファクトの発生を抑制することが可能となる。   Here, when the first potential is supplied to the conductive layer 154, the capacitance between the conductive layer 154 and the electrode layer 155 is added to the conversion element 110 in addition to the capacitance between the semiconductor region 152 and the conductive layer 154 of the capacitor 150. Connected. On the other hand, when the second potential is supplied to the conductive layer 154, the capacitor connected to the conversion element 110 is lost. In this way, the saturation dose of the pixel can be adjusted. Here, if the electrode layer 155 is floating when the second potential is supplied to the conductive layer 154, if the electrode layer 155 is capacitively coupled to the signal wiring 220, the potential of the signal wiring 220 is affected. It causes noise. In addition, if the electrode layer 155 is capacitively coupled to the first electrode 111 of the conversion element 110, it affects the potential of the first electrode 111 of the conversion element 110, thereby causing artifacts. Therefore, when the second potential is supplied to the conductive layer 154, the fifth thin film transistor 170 is turned on to fix the electrode layer 155 to a fixed potential, thereby capacitively coupling to the signal wiring 220 and the first electrode 111. Does not affect their potential. For this reason, it is possible to suppress the generation of noise and artifacts.

次に、第2の実施形態の他の例として、図7(a)及び図7(b)を用いて、複数の容量素子を並列に設ける構成を記載する。この構成により、撮影条件に応じて、画素の容量を3段階以上に切り替えることで、照射線量に関しても3段階以上に切り替えられる。また、図7(a)は1画素の平面図、図7(b)は図7(a)中のA―A’箇所の断面図である。なお、本実施形態の他の例では、2つの容量素子を変換素子110に並列に接続した例を示したが、2つ以上の容量素子を設ける構成も有効である。   Next, as another example of the second embodiment, a configuration in which a plurality of capacitive elements are provided in parallel will be described with reference to FIGS. 7A and 7B. With this configuration, the irradiation dose can be switched to three or more levels by switching the pixel capacity to three or more levels according to the imaging conditions. FIG. 7A is a plan view of one pixel, and FIG. 7B is a cross-sectional view taken along line A-A ′ in FIG. In another example of the present embodiment, an example in which two capacitive elements are connected in parallel to the conversion element 110 has been described. However, a configuration in which two or more capacitive elements are provided is also effective.

本実施形態の他の例における検出装置は、先に説明した1画素の構成に加えて、容量素子150と第5薄膜トランジスタ170との間に配置された第2容量素子180を更に含む。第2容量素子180は、基板100の側から順に、一方の電極として機能し得る半導体層と、第1絶縁層101と、他方の電極である導電層184と、第2絶縁層102と、電極層185と、を含む。第2容量素子180の半導体層は、不純物半導体領域181と、半導体領域182と、不純物半導体領域183と、を含み、不純物半導体領域181が容量素子150の不純物半導体領域153と共通化されて接続される。電極層185は、不純物半導体領域181と半導体領域182を挟んで対向する不純物半導体領域183と接続される。この構成により、導電層184に第1電位が供給された場合、半導体領域182と導電層184の容量に加えて、導電層184と電極層185の間で容量が構成される。そして、第2容量素子180の不純物半導体領域183は、第5薄膜トランジスタ170に接続される。   The detection device in another example of the present embodiment further includes a second capacitor element 180 disposed between the capacitor element 150 and the fifth thin film transistor 170 in addition to the configuration of one pixel described above. The second capacitor element 180 includes, in order from the substrate 100 side, a semiconductor layer that can function as one electrode, a first insulating layer 101, a conductive layer 184 that is the other electrode, a second insulating layer 102, an electrode Layer 185. The semiconductor layer of the second capacitor element 180 includes an impurity semiconductor region 181, a semiconductor region 182, and an impurity semiconductor region 183, and the impurity semiconductor region 181 is connected in common with the impurity semiconductor region 153 of the capacitor element 150. The The electrode layer 185 is connected to the impurity semiconductor region 183 that faces the impurity semiconductor region 181 with the semiconductor region 182 interposed therebetween. With this structure, when the first potential is supplied to the conductive layer 184, a capacitor is formed between the conductive layer 184 and the electrode layer 185 in addition to the capacitors of the semiconductor region 182 and the conductive layer 184. The impurity semiconductor region 183 of the second capacitor element 180 is connected to the fifth thin film transistor 170.

この構成により、画素の容量を3段階に切り替えることができる。例えば、変換素子110と各容量素子とを非接続にしたい場合は、容量素子150の導電層154に第2電位を供給し、第2容量素子180の導電層184に第1電位を供給し、第5薄膜トランジスタ170を導通状態にする。これにより、画素の容量は、変換素子110の第1電極111と第2電極115で形成される容量値となる。この際、容量素子150の電極層155と第2容量素子180の電極層185には固定電位が供給される。また、変換素子110に容量素子150のみを接続したい場合は、容量素子150の導電層154に第1電位を供給し、第2容量素子180の導電層184に第2電位を供給し、第5薄膜トランジスタ170を導通状態にする。これにより、画素の容量は、変換素子110の第1電極111と第2電極115で形成される容量と、容量素子150で形成される容量とを足した容量値になる。この際、第2容量素子180の電極層185には固定電位が供給される。また、変換素子110と全ての容量素子を接続したい場合は、容量素子150の導電層154及び第2容量素子180の導電層184に第1電位を供給し、第5薄膜トランジスタ170を非導通状態とする。それにより、画素の容量は、変換素子110の第1電極111と第2電極115で形成される容量と、容量素子150で形成される容量と、第2容量素子180で形成される容量と、を足した容量値になる。   With this configuration, the capacity of the pixel can be switched in three stages. For example, when it is desired to disconnect the conversion element 110 and each capacitor, the second potential is supplied to the conductive layer 154 of the capacitor 150, the first potential is supplied to the conductive layer 184 of the second capacitor 180, The fifth thin film transistor 170 is turned on. Thereby, the capacitance of the pixel becomes a capacitance value formed by the first electrode 111 and the second electrode 115 of the conversion element 110. At this time, a fixed potential is supplied to the electrode layer 155 of the capacitor 150 and the electrode layer 185 of the second capacitor 180. When only the capacitor 150 is connected to the conversion element 110, the first potential is supplied to the conductive layer 154 of the capacitor 150, the second potential is supplied to the conductive layer 184 of the second capacitor 180, and the fifth The thin film transistor 170 is turned on. Accordingly, the capacitance of the pixel becomes a capacitance value obtained by adding the capacitance formed by the first electrode 111 and the second electrode 115 of the conversion element 110 and the capacitance formed by the capacitor 150. At this time, a fixed potential is supplied to the electrode layer 185 of the second capacitor element 180. When it is desired to connect the conversion element 110 and all the capacitor elements, the first potential is supplied to the conductive layer 154 of the capacitor element 150 and the conductive layer 184 of the second capacitor element 180, and the fifth thin film transistor 170 is turned off. To do. Accordingly, the capacitance of the pixel includes a capacitance formed by the first electrode 111 and the second electrode 115 of the conversion element 110, a capacitance formed by the capacitive element 150, a capacitance formed by the second capacitive element 180, The capacity value is obtained by adding

(第3の実施形態)
次に、図8(a)及び図8(b)、図9(a)及び図9(b)を用いて本発明の検出装置の第3の実施形態を説明する。なお、第1又は第2の実施形態で説明した構成要素と同じ構成要素には同じ番号及び記号を付与し、詳細な説明は省略する。本実施形態では、第2の実施形態で説明した容量素子の電極層を、任意の導電体間の容量結合をシールドする構成を示す。なお、本実施形態では、例として、図8(a)及び図8(b)に信号配線と各駆動配線の容量結合のシールドを、また図9(a)及び図9(b)に信号配線と変換素子の容量結合のシールドを、それぞれ記載する。しかしながら、本発明はそれに限定されるものではなく、例えば、各駆動配線と変換素子の容量結合のシールド等も有効である。
(Third embodiment)
Next, a third embodiment of the detection apparatus of the present invention will be described with reference to FIGS. 8 (a) and 8 (b), FIG. 9 (a) and FIG. 9 (b). Note that the same reference numerals and symbols are assigned to the same components as those described in the first or second embodiment, and detailed description thereof is omitted. In this embodiment, the electrode layer of the capacitor described in the second embodiment is configured to shield capacitive coupling between arbitrary conductors. In this embodiment, as an example, the shield of capacitive coupling between the signal wiring and each drive wiring is shown in FIGS. 8A and 8B, and the signal wiring is shown in FIGS. 9A and 9B. And the shield of capacitive coupling of the conversion element, respectively. However, the present invention is not limited thereto, and for example, a capacitive coupling shield between each drive wiring and the conversion element is also effective.

先ず、図8(a)及び図8(b)を用いて、信号配線と各駆動配線の容量結合をシールドする構成を説明する。図8(a)は1画素の平面図、図8(b)は、図8(a)のA―A’箇所の断面図である。   First, a configuration for shielding the capacitive coupling between the signal wiring and each driving wiring will be described with reference to FIGS. 8A and 8B. FIG. 8A is a plan view of one pixel, and FIG. 8B is a cross-sectional view taken along the line A-A ′ in FIG.

選択用駆動配線210と信号配線220との交差部において、容量素子150の電極層155が選択用駆動配線210と信号配線220との間に配置される。また、リセット用駆動配線230と信号配線220との交差部において、容量素子150の電極層155がリセット用駆動配線230と信号配線220との間に配置される。この構成によれば、電極層155に固定電位が供給されている間は、各駆動配線と信号配線220との容量結合を阻止できる。そのため、各駆動配線の導通電圧と非導通電圧で構成されるパルス状の信号による、信号配線220の電位のゆられが抑制され、出力信号に電位のゆられに起因するノイズが冗長されることが防止できる。また、電極層155を交差部のみに設けることで、信号配線220の容量を不要に大きくすることなく、シールドすることが可能となる。それにより、信号配線220の容量の増大によるノイズの増大を抑制することが可能となる。   The electrode layer 155 of the capacitor 150 is disposed between the selection drive wiring 210 and the signal wiring 220 at the intersection of the selection drive wiring 210 and the signal wiring 220. Further, the electrode layer 155 of the capacitor 150 is disposed between the reset driving wiring 230 and the signal wiring 220 at the intersection of the reset driving wiring 230 and the signal wiring 220. According to this configuration, capacitive coupling between each drive wiring and the signal wiring 220 can be prevented while a fixed potential is supplied to the electrode layer 155. For this reason, the fluctuation of the potential of the signal wiring 220 due to the pulsed signal composed of the conduction voltage and the non-conduction voltage of each drive wiring is suppressed, and the noise caused by the fluctuation of the potential is redundant in the output signal. Can be prevented. In addition, by providing the electrode layer 155 only at the intersection, it is possible to shield the signal wiring 220 without unnecessarily increasing the capacitance. Thereby, an increase in noise due to an increase in the capacitance of the signal wiring 220 can be suppressed.

次に、図9(a)及び図9(b)を用いて、変換素子110の第1電極111と信号配線の容量結合をシールドする構成を説明する。図9(a)は1画素の平面図、図9(b)は、図9(a)のA―A’箇所の断面図である。   Next, a configuration for shielding the capacitive coupling between the first electrode 111 of the conversion element 110 and the signal wiring will be described with reference to FIGS. 9A and 9B. 9A is a plan view of one pixel, and FIG. 9B is a cross-sectional view taken along the line A-A ′ in FIG. 9A.

図9(a)及び図9(b)に示すように、信号配線220と第1電極111との間に、容量素子150の電極層155が配置される。また、リセット用駆動配線230と信号配線220との交差部において、容量素子150の電極層155がリセット用駆動配線230と信号配線220との間に配置される。この構成によれば、電極層155に固定電位が供給されている間は、信号配線220と変換素子110の第1電極111の容量結合を阻止できる。それにより、第1電極111の電位の変動による、信号配線220の電位のゆられが抑制され、出力信号に電位のゆられに起因するノイズが冗長されることが防止できる。   As shown in FIGS. 9A and 9B, the electrode layer 155 of the capacitive element 150 is disposed between the signal wiring 220 and the first electrode 111. Further, the electrode layer 155 of the capacitor 150 is disposed between the reset driving wiring 230 and the signal wiring 220 at the intersection of the reset driving wiring 230 and the signal wiring 220. According to this configuration, capacitive coupling between the signal wiring 220 and the first electrode 111 of the conversion element 110 can be prevented while a fixed potential is supplied to the electrode layer 155. Thereby, the fluctuation of the potential of the signal wiring 220 due to the fluctuation of the potential of the first electrode 111 is suppressed, and it is possible to prevent the noise caused by the fluctuation of the potential in the output signal from being redundant.

(第4の実施形態)
次に、図9を用いて、本発明の検出装置を用いた放射線検出システムを説明する。
(Fourth embodiment)
Next, a radiation detection system using the detection apparatus of the present invention will be described with reference to FIG.

放射線源であるX線チューブ6050で発生したX線6060は、患者あるいは被験者6061の胸部6062を透過し、光電変換素子の上方にシンチレータを配置した本願発明の検出装置6040の変換素子110に入射する。この入射したX線には患者6061の体内部の情報が含まれている。X線の入射に対応してシンチレータは発光し、これを光電変換素子で光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ6070により画像処理され制御室の表示手段となるディスプレイ6080で観察できる。   The X-ray 6060 generated by the X-ray tube 6050 as a radiation source passes through the chest 6062 of the patient or subject 6061 and enters the conversion element 110 of the detection device 6040 of the present invention in which a scintillator is disposed above the photoelectric conversion element. . This incident X-ray includes information inside the body of the patient 6061. The scintillator emits light in response to the incidence of X-rays, and this is photoelectrically converted by a photoelectric conversion element to obtain electrical information. This information can be digitally converted and image-processed by an image processor 6070 as a signal processing means, and can be observed on a display 6080 as a display means in a control room.

また、この情報は電話回線6090等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ6081に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ6100により記録媒体となるフィルム6110に記録することもできる。   Further, this information can be transferred to a remote place by transmission processing means such as a telephone line 6090, and can be displayed on a display 6081 serving as a display means such as a doctor room in another place or stored in a recording means such as an optical disk. It is also possible for a doctor to make a diagnosis. Moreover, it can also record on the film 6110 used as a recording medium by the film processor 6100 used as a recording means.

100 絶縁性の基板
101 第1絶縁層
110 変換素子
120 第1薄膜トランジスタ
130 第2薄膜トランジスタ
140 第3薄膜トランジスタ
141 不純物半導体領域
142 半導体領域
143 不純物半導体領域
144 ゲート
145 電極
150 容量素子
151 不純物半導体領域
152 半導体領域
153 不純物半導体領域
154 導電層
100 Insulating substrate 101 First insulating layer 110 Conversion element 120 First thin film transistor 130 Second thin film transistor 140 Third thin film transistor 141 Impurity semiconductor region 142 Semiconductor region 143 Impurity semiconductor region 144 Gate 145 Electrode 150 Capacitance element 151 Impurity semiconductor region 152 Semiconductor region 153 Impurity semiconductor region 154 Conductive layer

Claims (12)

基板の上に配置されたトランジスタと、
前記トランジスタの上に配置され、前記トランジスタと接続された変換素子と、
前記変換素子と接続された半導体層と、絶縁層を介して前記半導体層と対向して配置された導電体部と、を前記基板と前記変換素子との間に有し、前記半導体層が、前記導電体部の正射影に応じた領域に位置する半導体部と、前記変換素子と前記半導体部とのオーム接触をとるためのオーミックコンタクト部と、を有する容量素子と、
前記半導体部にキャリアを蓄積させて前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させる第1電位と、前記第1電位と異なる第2電位と、を前記導電体部に選択的に供給する電位供給手段と、
を有する検出装置であって、
前記オーミックコンタクト部は、前記領域外に位置して前記変換素子及び前記半導体部と接続しており、
前記第2電位は、前記半導体部を空乏化させて前記半導体部を前記容量素子の電極として機能させないことにより前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させない電位であることを特徴とする検出装置
A transistor disposed on a substrate;
A conversion element disposed on the transistor and connected to the transistor;
A semiconductor layer connected to the conversion element, and a conductor portion arranged to face the semiconductor layer via an insulating layer, are disposed between the substrate and the conversion element, and the semiconductor layer includes: a capacitive element having a semiconductor portion located in the region corresponding to the orthogonal projection of the conductive portion, and a ohmic contact portion for establishing an ohmic contact between the transducer and the semiconductor portion,
A first potential for accumulating carriers in the semiconductor portion to connect the capacitor element to the transistor in parallel with the conversion element and a second potential different from the first potential are selectively selected for the conductor portion . Potential supply means for supplying to
A detection device comprising:
The ohmic contact portion is located outside the region and connected to the conversion element and the semiconductor portion,
The second potential is a potential that does not cause the capacitor element to be connected in parallel to the conversion element with respect to the transistor by depleting the semiconductor portion so that the semiconductor portion does not function as an electrode of the capacitor element. A featured detection device .
前記容量素子の前記半導体層と前記トランジスタの半導体層は、前記基板の同じ表面に配置されており、前記導電体部と前記トランジスタのゲートは、前記絶縁層の同じ表面に配置されたものであることを特徴とする請求項1に記載の検出装置。   The semiconductor layer of the capacitor and the semiconductor layer of the transistor are disposed on the same surface of the substrate, and the conductor portion and the gate of the transistor are disposed on the same surface of the insulating layer. The detection apparatus according to claim 1. 前記容量素子は、絶縁層を介して前記導電体部と対向して配置された電極層を更に有し、
前記電極層は、前記オーミックコンタクト部と前記半導体部を挟んで対向して配置された他のオーミックコンタクト部に接続されることを特徴とする請求項1又は2に記載の検出装置。
The capacitive element further includes an electrode layer disposed to face the conductor portion via an insulating layer,
3. The detection device according to claim 1, wherein the electrode layer is connected to another ohmic contact portion arranged to face the ohmic contact portion with the semiconductor portion interposed therebetween.
前記電極層に固定電位を供給するための固定電位供給手段を更に有することを特徴とする請求項3に記載の検出装置。   The detection apparatus according to claim 3, further comprising fixed potential supply means for supplying a fixed potential to the electrode layer. 前記トランジスタのゲートに接続された駆動配線と、
前記トランジスタのソース及びドレインのうちの一方と接続された信号配線と、
を更に有し、
前記駆動配線と前記信号配線は、互いに前記基板と前記変換素子の間に配置されていることを特徴とする請求項4に記載の検出装置。
A drive wiring connected to the gate of the transistor;
A signal line connected to one of a source and a drain of the transistor;
Further comprising
The detection device according to claim 4, wherein the drive wiring and the signal wiring are arranged between the substrate and the conversion element.
前記電極層は、前記導電体部と前記変換素子の間に配置されていることを特徴とする請求項5に記載の検出装置。   The detection device according to claim 5, wherein the electrode layer is disposed between the conductor portion and the conversion element. 前記電極層は、前記信号配線と前記変換素子の間に配置されていることを特徴とする請求項6に記載の検出装置。   The detection apparatus according to claim 6, wherein the electrode layer is disposed between the signal wiring and the conversion element. 前記電極層は、前記駆動配線と前記信号配線とが絶縁層を挟んで交差する交差部において、前記駆動配線と前記信号配線の間に配置されていることを特徴とする請求項6に記載の検出装置。 7. The electrode layer according to claim 6, wherein the electrode layer is disposed between the drive wiring and the signal wiring at an intersection where the drive wiring and the signal wiring intersect with each other with an insulating layer interposed therebetween. Detection device. 前記半導体部及び前記半導体層は、多結晶半導体であることを特徴とする請求項1から8のいずれか1項に記載の検出装置。   The detection device according to claim 1, wherein the semiconductor portion and the semiconductor layer are polycrystalline semiconductors. 前記変換素子と前記容量素子とを含む画素を複数有し、
前記画素は、前記変換素子に接続されたゲートを有する第1薄膜トランジスタと、前記画素を選択するための第2薄膜トランジスタと、前記第1薄膜トランジスタのゲートをリセットするための第3薄膜トランジスタと、を更に含み、
前記トランジスタは、前記第1薄膜トランジスタ、前記第2薄膜トランジスタ、及び、前記第3薄膜トランジスタのいずれかであることを特徴とする請求項1に記載の検出装置。
A plurality of pixels including the conversion element and the capacitor;
The pixel further includes a first thin film transistor having a gate connected to the conversion element, a second thin film transistor for selecting the pixel, and a third thin film transistor for resetting the gate of the first thin film transistor. ,
The detection device according to claim 1, wherein the transistor is any one of the first thin film transistor, the second thin film transistor, and the third thin film transistor.
基板の上に配置されたトランジスタと、
前記トランジスタの上に配置され、前記トランジスタと接続された変換素子と、
前記変換素子と接続された半導体層と、絶縁層を介して前記半導体層と対向して配置された導電体部と、を前記基板と前記変換素子との間に有し、前記半導体層が、前記導電体部の正射影に応じた領域に位置する半導体部と、前記変換素子と前記半導体部とのオーム接触をとるためのオーミックコンタクト部と、を有する容量素子と、
前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させて前記容量素子の容量値を前記変換素子に付加する第1電位と、前記第1電位と異なる第2電位と、を前記導電体部に選択的に供給する電位供給手段と、
を有する検出装置であって、
前記オーミックコンタクト部は、前記領域外に位置して前記変換素子及び前記半導体部と接続しており、
前記第2電位は、前記容量素子の電極として機能させないことにより前記容量素子を前記トランジスタに対して前記変換素子と並列に接続させない電位であることを特徴とする検出装置
A transistor disposed on a substrate;
A conversion element disposed on the transistor and connected to the transistor;
A semiconductor layer connected to the conversion element, and a conductor portion arranged to face the semiconductor layer with an insulating layer interposed between the substrate and the conversion element, and the semiconductor layer, a capacitive element having a semiconductor portion located in the region corresponding to the orthogonal projection of the conductive portion, and a ohmic contact portion for establishing an ohmic contact between the transducer and the semiconductor portion,
A first potential for connecting the capacitance element to the transistor in parallel with the conversion element and adding a capacitance value of the capacitance element to the conversion element, and a second potential different from the first potential are the conductive A potential supply means for selectively supplying to the body part;
A detection device comprising :
The ohmic contact portion is located outside the region and connected to the conversion element and the semiconductor portion,
2. The detection apparatus according to claim 1, wherein the second potential is a potential that prevents the capacitor from being connected in parallel to the conversion element with respect to the transistor by not functioning as an electrode of the capacitor .
請求項1から11のいずれか1項に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
を具備する検出システム。
The detection device according to any one of claims 1 to 11,
Signal processing means for processing a signal from the detection device;
Recording means for recording a signal from the signal processing means;
Display means for displaying a signal from the signal processing means;
Transmission processing means for transmitting a signal from the signal processing means;
A detection system comprising:
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JPS52102690A (en) * 1976-02-25 1977-08-29 Hitachi Ltd Semiconductor capacitance device
JPS58134458A (en) * 1982-02-04 1983-08-10 Toshiba Corp Manufacture of capacitor in semiconductor device
JPS6344759A (en) * 1986-08-12 1988-02-25 Canon Inc Photoelectric conversion device
JP2602512B2 (en) * 1987-11-02 1997-04-23 株式会社日立製作所 Method for manufacturing semiconductor device
JPH0879445A (en) * 1994-09-06 1996-03-22 Fuji Xerox Co Ltd Image sensor
JP4332244B2 (en) * 1998-10-30 2009-09-16 シャープ株式会社 MOS type capacitive element
JP3489782B2 (en) * 1999-02-24 2004-01-26 株式会社東芝 X-ray imaging device
JP2001320039A (en) * 2000-05-11 2001-11-16 Canon Inc Photoelectric conversion device
JP4724313B2 (en) * 2001-05-18 2011-07-13 キヤノン株式会社 Imaging apparatus, radiation imaging apparatus, and radiation imaging system using the same
JP2002350551A (en) * 2001-05-25 2002-12-04 Canon Inc Radiation imaging apparatus and radiation imaging system using the same
JP3932835B2 (en) * 2001-06-26 2007-06-20 セイコーエプソン株式会社 TFT array substrate, electro-optical device and electronic apparatus
JP4544242B2 (en) * 2006-11-27 2010-09-15 ソニー株式会社 Display device
JP5328169B2 (en) * 2007-02-28 2013-10-30 キヤノン株式会社 Imaging apparatus and radiation imaging system

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