JP5328169B2

JP5328169B2 - Imaging apparatus and radiation imaging system

Info

Publication number: JP5328169B2
Application number: JP2008027664A
Authority: JP
Inventors: 実渡辺; 千織望月; 孝昌石井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2007-02-28
Filing date: 2008-02-07
Publication date: 2013-10-30
Anticipated expiration: 2028-02-07
Also published as: JP2008244445A

Abstract

<P>PROBLEM TO BE SOLVED: To reduce at least the parasitic capacitance of a signal wiring, thereby improviong sensitivity and reducing noise. <P>SOLUTION: The imaging apparatus includes a plurality of pixels disposed on an insulation substrate. Each of the pixels includes a plurality of thin-film transistors, a conversion element disposed above the TFTs, and a plurality of insulating layers disposed between the conversion element and the plurality of TFTs. The plurality of TFTs include a reading TFT having a gate electrode electrically connected to the conversion element and a first selecting TFT electrically connected to a source electrode or a drain electrode of the reading TFT. At least one of a signal wiring, to which a signal corresponding to an electric charge obtained by conversion of incident light or radiation performed by the conversion element is transferred, and a gate wiring that supplies a driving signal to a gate electrode of the first selecting thin-film transistor, is disposed between the plurality of insulating layers. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、薄膜トランジスタ（ＴＦＴ）及び変換素子を有する撮像装置及びその製造方法、放射線撮像システムに関するものである。 The present invention relates to an imaging apparatus having a thin film transistor (TFT) and a conversion element, a manufacturing method thereof, and a radiation imaging system.

近年、ＴＦＴ（薄膜トランジスタ）を用いた液晶パネルの製造技術は、可視光等の光やＸ線等の放射線を電気信号に変換する変換素子を有するエリアセンサーへと利用されている。 In recent years, a manufacturing technique of a liquid crystal panel using a TFT (thin film transistor) is used for an area sensor having a conversion element that converts light such as visible light or radiation such as X-rays into an electric signal.

特許文献１には、ＴＦＴアレー上に第一保護絶縁膜と、第一保護絶縁膜の上に接地配線に繋ぎ、その一部がＴＦＴゾーンを遮蔽するように構成される容量電極と、第一保護絶縁膜の上に形成された容量電極を覆う第二保護絶縁膜が記載されている。そして、第二保護絶縁膜の上にＴＦＴのドレイン電極に繋ぐように画像電極が形成された装置が記載されている。また、特許文献２には、光電変換素子に発生した信号電荷を受けるゲート及びゲートに蓄積された信号電荷に応じた信号を読み出すためのソース・ドレインを有する読出用電界効果トランジスタを配置した装置が記載されている。
特開２００４−０８７６０４特開平１１−３０７７５６ Patent Document 1 discloses a first protective insulating film on a TFT array, a capacitive electrode connected to a ground wiring on the first protective insulating film, and a part of which is configured to shield the TFT zone, A second protective insulating film is described that covers the capacitor electrode formed on the protective insulating film. A device is described in which an image electrode is formed on the second protective insulating film so as to be connected to the drain electrode of the TFT. Patent Document 2 discloses an apparatus in which a reading field effect transistor having a gate for receiving signal charges generated in a photoelectric conversion element and a source / drain for reading a signal corresponding to the signal charges accumulated in the gate is arranged. Have been described.
JP2004-087604 JP-A-11-307756

しかしながら、従来の構成において、複数のＴＦＴを配置した場合は、信号配線にゲート絶縁膜を介して交差する配線が増加し、寄生容量が増加する。そのため、Ｓ／Ｎが低下するという問題点があった。 However, in the conventional configuration, when a plurality of TFTs are arranged, the number of wirings that intersect the signal wiring via the gate insulating film increases, and the parasitic capacitance increases. Therefore, there is a problem that S / N decreases.

そのため、本発明の目的は、変換素子と複数のＴＦＴとを有する画素が配列された撮像装置において、配線間の容量を低減し、高いＳ／Ｎが得られる撮像装置を提供することである。 Therefore, an object of the present invention is to provide an imaging device in which a capacitance between wirings is reduced and a high S / N can be obtained in an imaging device in which pixels having a conversion element and a plurality of TFTs are arranged.

本発明の撮像装置は、絶縁基板と、各々が、前記絶縁基板の上に配置された変換素子と、前記絶縁基板と前記変換素子との間に配置された複数の薄膜トランジスタと、を含み、前記複数の薄膜トランジスタが、前記変換素子にゲート電極が電気的に接続された読み出し用薄膜トランジスタと、前記読み出し用薄膜トランジスタのソース電極又はドレイン電極に電気的に接続された選択用薄膜トランジスタと、を含む複数の画素と、前記絶縁基板と前記変換素子との間に配置され、前記選択用薄膜トランジスタが選択されることにより入射した光又は放射線を前記変換素子が変換して得られる電荷に対応した信号が転送される信号配線と、前記選択用薄膜トランジスタのゲート電極に駆動信号を供給するゲート配線と、を含む撮像装置であって、前記複数の薄膜トランジスタ及び前記信号配線と前記変換素子との間に複数の絶縁膜が配置されており、前記ゲート配線は前記複数の絶縁膜の間に配置されていることを特徴とする。
The imaging apparatus of the present invention includes an insulating substrate , each of the conversion elements disposed on the insulating substrate, and a plurality of thin film transistors disposed between the insulating substrate and the conversion element, A plurality of pixels, wherein a plurality of thin film transistors includes a reading thin film transistor whose gate electrode is electrically connected to the conversion element, and a selection thin film transistor electrically connected to a source electrode or a drain electrode of the reading thin film transistor When the disposed between the insulating substrate and the transducer, signal corresponding to charge the transducer light or radiation incident is obtained by converting by said selection thin film transistor is selected to be transferred an imaging apparatus comprising a signal line, and a gate wiring for supplying a driving signal to the gate electrode of the selection TFT Wherein there is disposed a plurality of insulating films between the plurality of thin film transistors and the signal wiring and the conversion element, the gate line may be disposed between the plurality of insulating films.

なお、本願において、放射線はＸ線，α線，β線，γ線等を含む。 In the present application, radiation includes X-rays, α-rays, β-rays, γ-rays, and the like.

本発明によれば、上記の構成を有することにより、配線間の容量を低減し、高いＳ／Ｎが得られる撮像装置を提供することができる。 According to the present invention, by having the above-described configuration, it is possible to provide an imaging device that can reduce the capacitance between wirings and obtain high S / N.

本発明の撮像装置は可視光，赤外光等の光、又はＸ線、α線、β線、γ線等の放射線を電気信号に変換することができる。 The imaging apparatus of the present invention can convert light such as visible light and infrared light, or radiation such as X-rays, α-rays, β-rays, and γ-rays into electrical signals.

本発明の変換素子は、可視光、赤外光等の光、又はＸ線、α線、β線、γ線等の放射線を電荷に変換する。可視光等の光を電気信号に変換する場合は、例えば水素化アモルファスシリコンなどによる光電変換素子が用いられる。光電変換素子は、ＭＩＳ型変換素子やＰＩＮ型変換素子が用いられる。Ｘ線、γ線、α線等の放射線を電気信号に変換する場合は、放射線を可視光等の光電変換可能な光に変換する波長変換層としてのシンチレーター層が光電変換素子に組み合わせられる。また、Ｘ線等の放射線を直接変換するアモルファスセレン、カドミウムテルル、ヨウ化鉛などによる直接変換素子が用いられる。 The conversion element of the present invention converts light such as visible light and infrared light, or radiation such as X-rays, α rays, β rays, and γ rays into electric charges. When light such as visible light is converted into an electrical signal, a photoelectric conversion element made of, for example, hydrogenated amorphous silicon is used. As the photoelectric conversion element, an MIS type conversion element or a PIN type conversion element is used. In the case of converting radiation such as X-rays, γ-rays, and α-rays into electrical signals, a scintillator layer as a wavelength conversion layer that converts the radiation into light capable of photoelectric conversion such as visible light is combined with the photoelectric conversion element. In addition, a direct conversion element made of amorphous selenium, cadmium tellurium, lead iodide or the like that directly converts radiation such as X-rays is used.

（第１の実施形態）
図１〜図１２は、本発明に関わる第１の実施形態の、画素の平面図、断面図と簡易等価回路図を表したものである。 (First embodiment)
1 to 12 show a plan view, a sectional view, and a simplified equivalent circuit diagram of a pixel according to the first embodiment of the present invention.

本実施形態の要点は、第一に、スイッチ素子と変換素子との間には複数の絶縁膜が配置された積層構造を有しており、ゲート配線及び信号配線の少なくとも一方が、絶縁膜に挟まれた領域に配置されているということである。第二に、スイッチ素子は、複数の薄膜トランジスタによるソースフォロアー型の構成を有するということである。複数の薄膜トランジスタは、信号配線と電気的に接続された読み出し用薄膜トランジスタと、電源供給配線及び読み出し用薄膜トランジスタＴＦＴと電気的に接続された選択用薄膜トランジスタと、で構成される。この２点は全ての実施形態に共通している。また、リセット配線と電気的に接続されたリセット用薄膜トランジスタを有する場合、変換素子内の電荷をリセットできるため好適である。 The main point of this embodiment is that, first, it has a laminated structure in which a plurality of insulating films are arranged between the switch element and the conversion element, and at least one of the gate wiring and the signal wiring is formed on the insulating film. That is, it is arranged in the sandwiched area. Secondly, the switch element has a source follower type configuration with a plurality of thin film transistors. The plurality of thin film transistors includes a reading thin film transistor electrically connected to the signal wiring, and a selection thin film transistor electrically connected to the power supply wiring and the reading thin film transistor TFT. These two points are common to all the embodiments. In addition, a reset thin film transistor electrically connected to the reset wiring is preferable because the charge in the conversion element can be reset.

図１は、本発明の第１の実施形態に関わる画素の平面図で、変換素子１と複数の薄膜トランジスタ（２、３、４）が対となる一画素を示したものである。不図示であるが、画素は、例えば、２０００×２０００個配列される等、数は限定されない。そして、例えば、行又は列毎に画素がそれぞれ配線に共通に接続される。ここで、図２２を用いて、１本の信号配線ｓｉｇの寄生容量の影響について、説明する。ｇ１、ｇ２は、ゲート配線を示す。Ｒ_ｓｉｇ１、Ｒ_ｓｉｇ２、・・・Ｒ_ｓｉｇＮは、信号配線材料の抵抗成分及び配線の断面積や長さによる抵抗成分を示す。Ｃ_ｓｉｇ１、Ｃ_ｓｉｇ２、・・・Ｃ_ｓｉｇＮは、信号配線と交差するゲート配線によって生ずる容量などで構成された信号配線の寄生容量を示す。Ｓは、信号処理回路を示す。本発明のような絶縁基板上に複数の画素を配列した大面積の撮像装置は、配線が２０〜４０ｃｍ程度の長さを有し、１０μｍ程度の幅を有する。従って、半導体チップ上に形成される回路等の１μｍ以下の幅の微細配線の寄生容量の影響より大きくなる。更に、半導体チップの場合と異なり、信号配線と交差する変換素子の電極によって生ずる容量も加わる。撮像装置は、微少な電荷を転送するが、信号配線の抵抗や容量が増加すると、ノイズが増加しやすくなり、Ｓ／Ｎが低下してしまう。また、本実施形態に示すような、ソースフォロアー型の変換素子では、転送する信号が増幅されるため、転送速度が必要になる。このため、高速駆動する際などは、時定数となる信号配線の抵抗と容量の積（Ｒｓｉｇ×Ｃｓｉｇ）を低減する事が必要になる。信号配線とゲート配線の間にゲート絶縁膜が配置される構成においては、０．１μｍ程度で形成されるＴＦＴのゲート絶縁膜を厚くすることで配線の交差部に生ずる寄生容量を低減することができるが、ＴＦＴのオン特性が低下するため好ましくない。 FIG. 1 is a plan view of a pixel according to the first embodiment of the present invention, and shows a pixel in which a conversion element 1 and a plurality of thin film transistors (2, 3, 4) are paired. Although not shown, the number of pixels is not limited, for example, 2000 × 2000 pixels are arranged. For example, the pixels are commonly connected to the wiring for each row or column. Here, the influence of the parasitic capacitance of one signal wiring sig will be described with reference to FIG. g1 and g2 denote gate wirings. R _sig1 , R _sig2 ,... R _sigN indicate the resistance component of the signal wiring material and the resistance component depending on the cross-sectional area and length of the wiring. C _sig1 , C _sig2 ,..., C _sigN indicate the parasitic capacitance of the signal wiring configured by the capacitance generated by the gate wiring intersecting with the signal wiring. S indicates a signal processing circuit. In a large-area imaging device in which a plurality of pixels are arranged on an insulating substrate as in the present invention, the wiring has a length of about 20 to 40 cm and a width of about 10 μm. Therefore, it becomes larger than the influence of the parasitic capacitance of the fine wiring having a width of 1 μm or less such as a circuit formed on the semiconductor chip. Further, unlike the case of the semiconductor chip, a capacitance generated by the electrode of the conversion element intersecting with the signal wiring is also added. The imaging device transfers a minute charge. However, if the resistance and capacitance of the signal wiring increase, noise tends to increase and the S / N decreases. In addition, in the source follower type conversion element as shown in the present embodiment, since the signal to be transferred is amplified, a transfer speed is required. For this reason, when driving at high speed, it is necessary to reduce the product (Rsig × Csig) of the resistance and capacitance of the signal wiring, which becomes a time constant. In the configuration in which the gate insulating film is disposed between the signal wiring and the gate wiring, the parasitic capacitance generated at the intersection of the wiring can be reduced by increasing the thickness of the gate insulating film of the TFT formed with about 0.1 μm. However, it is not preferable because the on-characteristics of the TFT deteriorate.

図１に示すように、一画素には、読み出し用薄膜トランジスタ２と、電源供給配線１３及び読み出し用ＴＦＴと電気的に接続する選択用薄膜トランジスタ３と、リセット配線と電気的に接続されたリセット用薄膜トランジスタ４の３つのＴＦＴが配置されている。以下、読み出し用薄膜トランジスタ２は読み出し用ＴＦＴ２と表記し、選択用薄膜トランジスタ３は選択用ＴＦＴ３と表記し、リセット用薄膜トランジスタ４はリセット用ＴＦＴ４と表記する。なお、以下の記載で薄膜トランジスタのソース電極及びドレイン電極は、電流の向きによって相互に読み替え可能である。 As shown in FIG. 1, one pixel includes a readout thin film transistor 2, a power supply wiring 13 and a selection thin film transistor 3 electrically connected to the readout TFT, and a reset thin film transistor electrically connected to the reset wiring. Four three TFTs are arranged. Hereinafter, the readout thin film transistor 2 is referred to as a readout TFT 2, the selection thin film transistor 3 is referred to as a selection TFT 3, and the reset thin film transistor 4 is referred to as a reset TFT 4. In the following description, the source electrode and the drain electrode of the thin film transistor can be read with each other depending on the direction of current.

読み出し用ＴＦＴ２は、ゲート電極が変換素子の一方の電極に接続され、変換素子に入射した光や放射線の量に応じて動作する。ここで、変換素子の一方の電極とは、後述の図３で示される下部電極である第５の導電層５１である。そして、読み出し用ＴＦＴ２のソース電極１８と信号配線１２はスルーホール１６を介して接続されている。選択用ＴＦＴ３は、オンされて電源供給配線１３から供給された電圧を変換素子１の電位に対応した電圧を信号配線１２に供給する。そして、選択用ＴＦＴ３のソース電極１８はスルーホール１６を介して電源供給配線１３に接続されている。リセット用ＴＦＴ４は、変換素子に蓄積された電荷が読出された後にオンされる。そして、リセット配線１４から供給された電圧（リセット電位）により変換素子内の電荷がリセットされる。リセット用ＴＦＴ４のソース電極１８は、スルーホールを介してリセット配線１４と接続されている。 The readout TFT 2 has a gate electrode connected to one electrode of the conversion element, and operates according to the amount of light or radiation incident on the conversion element. Here, one electrode of the conversion element is a fifth conductive layer 51 which is a lower electrode shown in FIG. 3 described later. The source electrode 18 of the readout TFT 2 and the signal wiring 12 are connected through a through hole 16. The selection TFT 3 is turned on and supplies the voltage supplied from the power supply wiring 13 to the signal wiring 12 corresponding to the potential of the conversion element 1. The source electrode 18 of the selection TFT 3 is connected to the power supply wiring 13 through the through hole 16. The reset TFT 4 is turned on after the charge accumulated in the conversion element is read out. Then, the charge in the conversion element is reset by the voltage (reset potential) supplied from the reset wiring 14. The source electrode 18 of the reset TFT 4 is connected to the reset wiring 14 through a through hole.

変換素子１は、各ＴＦＴの上部に配置されている。変換素子１の下部電極は、スルーホール１６を介して読み出し用ＴＦＴ２のゲート電極１７に接続されている。さらに、変換素子１の下部電極は、スルーホール１６を介してリセット用ＴＦＴ４のドレイン電極１９に接続されている。ここで、変換素子の一方の電極とは、後述の図３で示される下部電極である第５の導電層５１である。 The conversion element 1 is disposed above each TFT. The lower electrode of the conversion element 1 is connected to the gate electrode 17 of the readout TFT 2 through the through hole 16. Further, the lower electrode of the conversion element 1 is connected to the drain electrode 19 of the reset TFT 4 through the through hole 16. Here, one electrode of the conversion element is a fifth conductive layer 51 which is a lower electrode shown in FIG. 3 described later.

図２は、図１中のＡ−Ａ’線に沿った断面図である。図示された読み出し用ＴＦＴ２及び選択用ＴＦＴ３は、非晶質シリコンを用いたボトムゲート型ＴＦＴであり、絶縁基板上に配置されている。各ＴＦＴは、ゲート電極である第１の導電層４１、ゲート絶縁膜である第１の絶縁膜３１、第１の半導体層６１、第１の不純物半導体層６２及び第２の導電層４２から構成されている。図１における第１のゲート配線１１ａ及び第２のゲート配線１１ｂは、絶縁基板２１と第１の絶縁膜３１との間に配置されている（不図示）。第１のゲート配線１１ａは、選択用ＴＦＴ３のゲート電極１７に駆動信号を供給するゲート配線である。第２のゲート配線１１ｂは、リセット用ＴＦＴ４のゲート電極１７に駆動信号を供給するゲート配線である。 FIG. 2 is a cross-sectional view taken along line A-A ′ in FIG. 1. The illustrated readout TFT 2 and selection TFT 3 are bottom-gate TFTs using amorphous silicon, and are arranged on an insulating substrate. Each TFT includes a first conductive layer 41 that is a gate electrode, a first insulating film 31 that is a gate insulating film, a first semiconductor layer 61, a first impurity semiconductor layer 62, and a second conductive layer 42. Has been. The first gate wiring 11a and the second gate wiring 11b in FIG. 1 are disposed between the insulating substrate 21 and the first insulating film 31 (not shown). The first gate line 11 a is a gate line that supplies a drive signal to the gate electrode 17 of the selection TFT 3. The second gate line 11 b is a gate line that supplies a drive signal to the gate electrode 17 of the reset TFT 4.

変換素子１は、第５の導電層５１、変換素子の絶縁膜３３、第２の半導体層７１、オーミックコンタクト層である第２の不純物半導体層７２、透明電極層である第６の導電層５２から成るＭＩＳ型変換素子である。第５の導電層５１は、変換素子１の一方の電極である下部電極である。変換素子１は、複数の薄膜トランジスタ上に配置されている。バイアス配線である第７の導電層５３は、変換素子１に電圧を印加するために配置されている。第６の導電層５２がバイアス配線を兼ねる場合は、第７の導電層５３は無くても良い。そして、保護層３４、シンチレーター層３５が変換素子１上に配置されている。 The conversion element 1 includes a fifth conductive layer 51, a conversion element insulating film 33, a second semiconductor layer 71, a second impurity semiconductor layer 72 that is an ohmic contact layer, and a sixth conductive layer 52 that is a transparent electrode layer. MIS type conversion element consisting of The fifth conductive layer 51 is a lower electrode that is one electrode of the conversion element 1. The conversion element 1 is disposed on a plurality of thin film transistors. The seventh conductive layer 53 that is a bias wiring is arranged to apply a voltage to the conversion element 1. In the case where the sixth conductive layer 52 also serves as the bias wiring, the seventh conductive layer 53 may not be provided. A protective layer 34 and a scintillator layer 35 are disposed on the conversion element 1.

第２の絶縁膜３２は、変換素子と複数のＴＦＴとの間に配置され、複数の絶縁膜（３２ａ、３２ｂ）の積層膜からなる。信号配線、リセット配線及び電源供給配線は、第２の絶縁膜間に配置された第３の導電層４３により構成されている。第２の絶縁膜３２は、低誘電率でかつ、膜厚を厚く形成できる材料が望ましい。本実施形態の第２の絶縁膜３２は、平坦性を有する有機系の絶縁膜である。このような構成は、画素内で大きい面積を有するＴＦＴの特にチャネル領域、ソース電極及びドレイン電極と、上部に形成する各配線や変換素子との容量を低減するために有効である。そして、ＴＦＴが複数配置されている場合、配線数が増加し、配線の交差部が増加するが、配線間の容量の合計を低減するために有効である。さらに、ＴＦＴ上部に形成する各配線の幅を広くしてＴＦＴを覆う構成にして、配線抵抗を積極的に低減しようとした場合に、特に効果的である。この結果、配線間の容量を低減でき、また、図１に示すような各配線の線幅を無理のない線幅で形成することができる。本図では各配線は極端に太くする構成にはしていないが、例えば信号配線やリセット配線、電源供給配線をＴＦＴのゲート電極に重なるような配置や、幅が広い配線とした場合であっても、第２の絶縁膜が間に配置されているため、容量の増加を抑制できる。このような構成によって、各配線の抵抗や容量を低減できるため、抵抗と容量の積からなる配線時定数を下げる事が可能となる。そして、信号配線の抵抗や容量の低減によって、ノイズの少ない画像を得ることができる。また、リセット配線及び電源供給配線の時定数の低減によって、二次元的にアーチファクトのない高品質な画像を得ることができる。ゲート配線についても同様である。ゲート配線を第３の導電層で配置し、信号配線、リセット配線及び電源供給配線を第１の導電層又は第２の導電層で配置し、各ＴＦＴや各配線に大胆にオーバーラップさせても、間に介在する第２の絶縁膜の効果により容量の低減や、抵抗の低減が可能となる。この結果、ゲート配線の配線時定数を低減することが可能となり、駆動速度を向上させることができるため、例えば動画撮影などで違和感のない高品質な動画像を提供することが可能となる。 The second insulating film 32 is disposed between the conversion element and the plurality of TFTs, and is formed of a stacked film of a plurality of insulating films (32a, 32b). The signal wiring, the reset wiring, and the power supply wiring are configured by a third conductive layer 43 disposed between the second insulating films. The second insulating film 32 is preferably made of a material having a low dielectric constant and a large film thickness. The second insulating film 32 of the present embodiment is an organic insulating film having flatness. Such a configuration is effective in reducing the capacitance of the TFT having a large area in the pixel, particularly the channel region, the source electrode and the drain electrode, and each wiring or conversion element formed on the upper part. When a plurality of TFTs are arranged, the number of wirings increases and the number of wiring intersections increases, but this is effective for reducing the total capacitance between the wirings. Furthermore, it is particularly effective when the wiring resistance formed on the TFT is widened to cover the TFT and the wiring resistance is actively reduced. As a result, the capacitance between the wirings can be reduced, and the line width of each wiring as shown in FIG. 1 can be formed with a reasonable line width. In this figure, each wiring is not made extremely thick. However, for example, the signal wiring, reset wiring, and power supply wiring are arranged so as to overlap the gate electrode of the TFT, or the wiring is wide. However, since the second insulating film is disposed therebetween, an increase in capacitance can be suppressed. With such a configuration, the resistance and capacitance of each wiring can be reduced, so that the wiring time constant formed by the product of resistance and capacitance can be lowered. An image with less noise can be obtained by reducing the resistance and capacitance of the signal wiring. Further, by reducing the time constants of the reset wiring and the power supply wiring, a high-quality image free from artifacts can be obtained two-dimensionally. The same applies to the gate wiring. Even if the gate wiring is arranged in the third conductive layer, the signal wiring, the reset wiring and the power supply wiring are arranged in the first conductive layer or the second conductive layer, and each TFT or each wiring is boldly overlapped. The capacitance and resistance can be reduced by the effect of the second insulating film interposed therebetween. As a result, the wiring time constant of the gate wiring can be reduced and the driving speed can be improved, so that it is possible to provide a high-quality moving image that does not give a sense of incongruity, for example, when shooting moving images.

第２の絶縁膜３２の材質は、上部に積層する変換素子の製造プロセスを考慮し、耐熱性が高い、アクリル系・ポリイミド系・シロキサン系の膜が望ましい。そして、有機膜は、膜厚を厚くすることが容易であるため、複数の絶縁膜の各々は１μｍ以上１０μｍ以下、より好ましくは２μｍ以上１０μｍ以下、最も好ましくは３μｍ以上１０μｍ以下で形成することが望ましい。また、複数の絶縁膜の合計膜厚が２０μｍを超えるほど厚くなると、感光性のフォトレジストをコーティングする際に、段差が大きいことでレジストの密着性が悪い領域が発生してしまう。また、段差部の凹部の箇所だけレジストの膜厚が厚くなり、その後の露光、現像プロセスでフォトレジストが感光しきれず、パターン残りが発生してしまう。従って、複数の絶縁膜の合計膜厚を２０μｍ以下にする必要がある。また、変換素子の絶縁基板側とは反対側が放射線の入射側であるため、透明性は重要視されない。このため、耐熱性があれば光透過性はなくても良い。このため、例えば、有機膜の中に感光剤を含んでいても問題なく、感光性を有する有機膜を使用することで、フォトリソグラフィー法により加工でき、プロセスを簡略化できる。また、無機膜であれば、ＳｉＯ_２やＴＥＯＳなどのＣＶＤ膜で１μｍ以上形成することが望ましい。 The material of the second insulating film 32 is preferably an acrylic, polyimide, or siloxane film having high heat resistance in consideration of the manufacturing process of the conversion element laminated on the top. Since the organic film can be easily thickened, each of the plurality of insulating films can be formed with a thickness of 1 μm to 10 μm, more preferably 2 μm to 10 μm, and most preferably 3 μm to 10 μm. desirable. In addition, when the total thickness of the plurality of insulating films exceeds 20 μm, when the photosensitive photoresist is coated, a region having poor resist adhesion occurs due to a large step. Further, the resist film thickness is increased only at the concave portion of the stepped portion, and the photoresist cannot be completely exposed in the subsequent exposure and development processes, resulting in a pattern residue. Therefore, the total film thickness of the plurality of insulating films needs to be 20 μm or less. Moreover, since the side opposite to the insulating substrate side of the conversion element is the radiation incident side, transparency is not regarded as important. For this reason, as long as it has heat resistance, it does not need to have light transmittance. For this reason, for example, even if a photosensitive agent is contained in the organic film, using an organic film having photosensitivity can be processed by a photolithography method, and the process can be simplified. In the case of an inorganic film, it is desirable to form it with a CVD film such as SiO ₂ or TEOS with a thickness of 1 μm or more.

また、各ＴＦＴのソース電極、ドレイン電極及びチャネル領域は、第２の絶縁膜３２で直接覆われているが、各ＴＦＴと第２の絶縁膜３２との間にＴＦＴの保護膜として無機の絶縁膜を配置してもよい。このような構成により、更にＴＦＴの絶縁性の向上や不純物の特性への影響を低減することができる。この保護膜としての無機の絶縁膜は、薄い膜厚でＴＦＴの保護が可能である。従って、容量を充分に低減するためには第２の絶縁膜を必要とする。 Further, the source electrode, drain electrode, and channel region of each TFT are directly covered with the second insulating film 32, but an inorganic insulating film is used as a TFT protective film between each TFT and the second insulating film 32. A membrane may be placed. With such a configuration, it is possible to further improve the insulating properties of the TFT and reduce the influence on the characteristics of impurities. The inorganic insulating film as the protective film can protect the TFT with a thin film thickness. Therefore, the second insulating film is required to sufficiently reduce the capacity.

図３は、図１中のＢ−Ｂ’線に沿った断面図である。 FIG. 3 is a cross-sectional view taken along line B-B ′ in FIG. 1.

図示されたリセット用ＴＦＴ４は、非晶質シリコンを用いたボトムゲート型ＴＦＴであり、絶縁基板上に配置されている。コンタクト部４５は、読み出し用ＴＦＴ２のゲート電極１７と同じ第１の導電層４１の一部である。リセット用ＴＦＴ４及びコンタクト部４５は、それぞれスルーホール１６を介して変換素子１の下部電極である第５の導電層５１に接続されている。第２の絶縁膜のうち、絶縁膜３２ａのスルーホール１６の位置は、絶縁膜３２ｂのスルーホール１６の位置とずれている。これは、リソグラフィー法で形成したスルーホール上に導電層を形成した際、条件によってはスルーホールの中央部で段差が形成され、この段差の上に更にスルーホールを形成すると加工が不安定になるためである。 The illustrated resetting TFT 4 is a bottom gate type TFT using amorphous silicon, and is disposed on an insulating substrate. The contact part 45 is a part of the same first conductive layer 41 as the gate electrode 17 of the readout TFT 2. The reset TFT 4 and the contact portion 45 are connected to the fifth conductive layer 51 which is the lower electrode of the conversion element 1 through the through hole 16. Of the second insulating film, the position of the through hole 16 in the insulating film 32a is shifted from the position of the through hole 16 in the insulating film 32b. This is because when a conductive layer is formed on a through hole formed by lithography, a step is formed at the center of the through hole depending on conditions, and if a further through hole is formed on this step, the processing becomes unstable. Because.

図４は、図１中のＦ−Ｆ’線に沿った断面図である。 4 is a cross-sectional view taken along line F-F ′ in FIG. 1.

図示された第１のゲート配線１１ａは、絶縁基板２１上に配置されている。この第１のゲート配線１１ａと、信号配線１２、電源供給配線１３及びリセット配線１４との間に第１の絶縁膜３１と第２の絶縁膜３２ａとが配置されている。このように、ゲート絶縁膜である第１の絶縁膜３１より厚くできる第２の絶縁膜３２ａを配線間に配置したため、配線の容量を低減することができる。 The illustrated first gate line 11 a is disposed on the insulating substrate 21. A first insulating film 31 and a second insulating film 32a are arranged between the first gate line 11a and the signal line 12, the power supply line 13, and the reset line 14. Thus, since the second insulating film 32a, which can be thicker than the first insulating film 31 that is a gate insulating film, is disposed between the wirings, the capacity of the wirings can be reduced.

図５は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。 FIG. 5 is a plan view of a pixel of the imaging apparatus according to the first embodiment, and is a plan view of a pixel showing an example different from FIG.

図１と異なる点は、第１のゲート配線１１ａがスルーホール１６を介して選択用ＴＦＴ３のゲート電極１７に接続されているということである。そして、第２のゲート配線１１ｂもスルーホール１６を介してリセット用ＴＦＴ４のゲート電極１７に接続されている。 The difference from FIG. 1 is that the first gate wiring 11 a is connected to the gate electrode 17 of the selection TFT 3 through the through hole 16. The second gate wiring 11 b is also connected to the gate electrode 17 of the reset TFT 4 through the through hole 16.

図６は、図５中のＧ−Ｇ’線に沿った断面図である。 FIG. 6 is a cross-sectional view taken along line G-G ′ in FIG. 5.

図示された第１のゲート配線１１ａは、第２の絶縁膜３２ａと３２ｂとの間に配置されている。信号配線１２、電源供給配線１３及びリセット配線１４は、第１の絶縁膜３１と第２の絶縁膜３２ａとの間に配置されている。図５、図６の構成においても、ゲート絶縁膜である第１の絶縁膜３１より厚くできる第２の絶縁膜３２ａを配線間に配置したため、配線の容量を低減することができる。 The illustrated first gate line 11a is disposed between the second insulating films 32a and 32b. The signal wiring 12, the power supply wiring 13, and the reset wiring 14 are disposed between the first insulating film 31 and the second insulating film 32a. 5 and 6 also, the second insulating film 32a, which can be thicker than the first insulating film 31 which is a gate insulating film, is disposed between the wirings, so that the wiring capacity can be reduced.

図７は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。 FIG. 7 is a plan view of a pixel of the imaging apparatus according to the first embodiment, and is a plan view of a pixel showing an example different from FIG.

図１と異なる点は、信号配線の配線幅が太いことである。撮像装置は、信号配線の配線抵抗を下げる事で、ノイズを低減することができ、Ｓ／Ｎを向上させることができる。従来の構成では、信号配線の線幅を太くすると、配線抵抗は低減できるが、配線容量が増加してしまうために、逆にＳ／Ｎの低下につながる場合がある。しかし、図２，図３のように、信号配線を第２の絶縁膜の複数の絶縁膜間に配置することで、信号配線は、ＴＦＴを構成する各電極と容量結合しないため、容量は増加せずに配線抵抗を低減でき、撮像装置のＳ／Ｎを向上することが可能となる。特に、層間絶縁膜が低誘電で膜厚が厚ければなお良い。また、信号配線を構成する金属膜の膜厚を厚くしても、その上部に形成する層間絶縁膜が平坦化性を有する事で金属膜の上に被覆性良く形成し、かつ段差なく成膜することが可能になるため、その後で形成する配線の断線や、絶縁膜の絶縁性などに影響しないため良い。 The difference from FIG. 1 is that the wiring width of the signal wiring is large. The imaging apparatus can reduce noise and improve S / N by reducing the wiring resistance of the signal wiring. In the conventional configuration, if the line width of the signal wiring is increased, the wiring resistance can be reduced. However, since the wiring capacity is increased, the S / N may be decreased. However, as shown in FIG. 2 and FIG. 3, the signal wiring is not capacitively coupled to each electrode constituting the TFT by arranging the signal wiring between the plurality of insulating films of the second insulating film, so that the capacity increases. Therefore, the wiring resistance can be reduced, and the S / N of the imaging apparatus can be improved. In particular, it is better if the interlayer insulating film has a low dielectric constant and a large film thickness. Even if the thickness of the metal film that forms the signal wiring is increased, the interlayer insulating film formed on the upper part of the metal film has a flatness so that it can be formed on the metal film with good coverage and can be formed without any step. Therefore, it is good because it does not affect the disconnection of the wiring to be formed later or the insulating property of the insulating film.

図８は、第１の実施形態に関わる撮像装置の画素の平面図で、図１とは異なる例を示した画素の平面図である。 FIG. 8 is a plan view of a pixel of the imaging apparatus according to the first embodiment, and is a plan view of a pixel showing an example different from FIG.

図１と異なる点は、変換素子に発生した電荷を蓄積する蓄積容量を画素に配置したことである。 The difference from FIG. 1 is that a storage capacitor for storing the charge generated in the conversion element is arranged in the pixel.

蓄積容量８１はグランド電位が供給される一方の電極と、変換素子と読み出し用ＴＦＴとの間に電気的に接続された他方の電極とを有する。一方の電極は、隣接画素と共通にグランド用配線に接続されている。また、一方の電極は、グランド配線ではなく、リセット配線、バイアス配線又は電源供給配線に接続されてもよい。他方の電極は、読み出し用ＴＦＴのゲート電極と同一の導電層で構成されている。 The storage capacitor 81 has one electrode to which a ground potential is supplied and the other electrode electrically connected between the conversion element and the readout TFT. One electrode is connected to the ground wiring in common with adjacent pixels. One electrode may be connected to the reset wiring, the bias wiring, or the power supply wiring instead of the ground wiring. The other electrode is composed of the same conductive layer as the gate electrode of the readout TFT.

蓄積容量は、蓄積容量の電極と、信号配線、リセット配線、バイアス配線及び電源供給配線との間に第２の絶縁膜が配置されているため、配線容量を増加させることなく画素内に配置できる。従って、ノイズを低減することができ、Ｓ／Ｎを向上させることができる。 The storage capacitor can be arranged in the pixel without increasing the wiring capacitance because the second insulating film is arranged between the electrode of the storage capacitor and the signal wiring, reset wiring, bias wiring, and power supply wiring. . Therefore, noise can be reduced and S / N can be improved.

図９は、第１の実施形態に関わる撮像装置の画素の断面図で、図２とは異なる例を示した画素の断面図である。 FIG. 9 is a cross-sectional view of a pixel of the imaging apparatus according to the first embodiment, and is a cross-sectional view of a pixel that shows an example different from FIG.

図２と異なる点は、第２の絶縁膜を３層の積層膜で配置したことである。 The difference from FIG. 2 is that the second insulating film is arranged as a laminated film of three layers.

図９は、図１のＡ−Ａ’断面線に相当する位置における画素の断面図である。第２の絶縁膜３２の絶縁膜３２ｂと絶縁膜３２ｃとの間に選択用ＴＦＴに接続された第１のゲート配線１１ａが配置されている。第１のゲート配線１１ａは、第４の導電層４４により形成されている。このような構成によって、配線の容量を低減することができる。 FIG. 9 is a cross-sectional view of the pixel at a position corresponding to the A-A ′ cross-sectional line of FIG. 1. Between the insulating film 32b and the insulating film 32c of the second insulating film 32, the first gate wiring 11a connected to the selection TFT is disposed. The first gate wiring 11 a is formed by the fourth conductive layer 44. With such a configuration, the capacitance of the wiring can be reduced.

図１０は、第１の実施形態に関わる撮像装置の画素の断面図で、図９とは異なる例を示した画素の断面図である。 FIG. 10 is a cross-sectional view of a pixel of the imaging apparatus according to the first embodiment, and is a cross-sectional view of a pixel illustrating an example different from FIG.

図９と異なる点は、ゲート配線は図２と同様に第１の導電層で配置し、第２の絶縁膜の２ヶ所の層間部に信号配線を配置したことである。 The difference from FIG. 9 is that the gate wiring is arranged in the first conductive layer as in FIG. 2, and the signal wiring is arranged in two interlayer portions of the second insulating film.

図１０は、図１のＡ−Ａ’断面線に相当する位置における画素の断面図である。第２の絶縁膜３２の絶縁膜３２ａと絶縁膜３２ｂとの間に信号配線１２ａが配置されている。さらに、絶縁膜３２ｂと絶縁膜３２ｃとの間に信号配線１２ｂが配置されている。このような構成によって、配線の容量を低減とともに、２系統の読み出し経路を配置することができる。従って、例えば列方向に配置された２画素の信号の転送が可能になる。 FIG. 10 is a cross-sectional view of the pixel at a position corresponding to the A-A ′ cross-sectional line of FIG. 1. The signal wiring 12a is disposed between the insulating film 32a and the insulating film 32b of the second insulating film 32. Further, the signal wiring 12b is disposed between the insulating film 32b and the insulating film 32c. With such a configuration, it is possible to reduce the wiring capacity and arrange two readout paths. Therefore, for example, signals of two pixels arranged in the column direction can be transferred.

図１１は、図１０に示される画素を有する撮像装置の基板内の画素領域と周辺回路との関係を示す概念図である。 FIG. 11 is a conceptual diagram showing a relationship between a pixel region in a substrate and a peripheral circuit of the imaging device having the pixel shown in FIG.

基板内に変換素子が配置された領域と、周辺に配置された信号処理回路部、ゲートドライバ回路部との接続状態を表している。図１０で示したような変換素子を複数の区域に分け、それぞれの区域毎に専用の信号配線を配置してなる撮像装置を、別の構成で示した配置例である。 The connection state of the area | region where the conversion element is arrange | positioned in a board | substrate, the signal processing circuit part arrange | positioned at the periphery, and a gate driver circuit part is represented. FIG. 11 is an arrangement example showing another configuration of an imaging apparatus in which the conversion element as shown in FIG. 10 is divided into a plurality of areas and a dedicated signal wiring is arranged for each area.

図１１では、基板内に配置した変換素子を、区域１〜４の４つの区域に分割し、それぞれに専用の信号配線を配置している。基板の外には、上部の２つの区域から信号を取り込むことができる第一の信号処理回路部１６２と、下部の２つの区域から信号を取り込むことができる第二の信号処理回路部１６３と、を配置している。さらに、それぞれの区域に配置されたゲート電極を制御する第一のゲートドライバ回路部１６４、第二のゲートドライバ回路部１６５を配置している。図には示していないが、変換素子に電圧を印加する共通電極ドライバ回路部及び電源は、前述の信号処理回路部又はゲートドライバ回路部内に配置している。 In FIG. 11, the conversion element arranged in the substrate is divided into four areas 1 to 4, and dedicated signal wirings are arranged in each of the areas. Outside the substrate, a first signal processing circuit unit 162 that can capture signals from the upper two areas, a second signal processing circuit unit 163 that can capture signals from the two lower areas, Is arranged. Further, a first gate driver circuit unit 164 and a second gate driver circuit unit 165 for controlling the gate electrodes arranged in the respective areas are arranged. Although not shown in the drawing, the common electrode driver circuit section and the power source for applying a voltage to the conversion element are arranged in the signal processing circuit section or the gate driver circuit section described above.

このように、画素領域を大きく４つに分けることで、１本の信号配線と接続されるＴＦＴの個数を１／４にすることが可能である。これにより、特にＴＦＴ部のソース電極−ゲート電極間で形成する容量が少なくなり、信号配線の総容量を小さくすることができる。このとき、例えば区域２から第一の信号処理回路部１６２に引き回す配線は、少なくとも区域１を通過する箇所においては上下を絶縁膜である有機材料で挟み込むことで、例えばその上部に変換素子を配置しても形成される容量を小さくすることができる。このため、変換素子の開口率を大きく確保しながら、信号配線の総容量を小さく抑えることができる。また、各区域から一つ選択されたゲート配線４本を同時に駆動し信号処理回路に同時に送ることで、高速駆動を行うことも可能である。 In this manner, the number of TFTs connected to one signal wiring can be reduced to ¼ by dividing the pixel region into four. As a result, the capacitance formed between the source electrode and the gate electrode of the TFT portion is reduced, and the total capacitance of the signal wiring can be reduced. At this time, for example, the wiring routed from the area 2 to the first signal processing circuit unit 162 is sandwiched between organic materials that are insulating films at least in places passing through the area 1, for example, a conversion element is disposed above the wiring element. Even so, the capacitance formed can be reduced. For this reason, the total capacity of the signal wiring can be kept small while ensuring a large aperture ratio of the conversion element. It is also possible to perform high-speed driving by simultaneously driving four gate wirings selected from each area and simultaneously sending them to the signal processing circuit.

ゲート配線については、第一のゲートドライバ回路部１６４と第二のゲートドライバ回路部１６５が、基板内に配置されたゲート配線により互いに接続されていても構わないし、ゲート配線が中央で左右に分離されていても構わない。 With respect to the gate wiring, the first gate driver circuit portion 164 and the second gate driver circuit portion 165 may be connected to each other by a gate wiring arranged in the substrate, and the gate wiring is separated into the right and left at the center. It does not matter.

図１２は、図１に示す画素が配置されたパネルと周辺回路を含む撮像装置の簡易等価回路図である。絶縁基板２１には、変換素子１と複数のＴＦＴ（２、３、４）が対となる画素がマトリックス状に配置されており、各行又は各列に対応した本数の信号配線又はゲート配線が配置されている。複数のＴＦＴは、変換素子１で変換された電荷に応じた信号を読み出すための読み出し用ＴＦＴ２と、読み出す画素を選択するための選択用ＴＦＴ３と、読み出した後に変換素子内の残存電荷をリセットするためのリセット用ＴＦＴ４を有する。ここで、読み出し用ＴＦＴ２は、ゲート電極が変換素子１に接続されたソースフォロアー型のＴＦＴである。信号処理回路部１５０は、信号配線１２により転送された信号を処理する。ゲートドライバー回路部は、第一の駆動回路部と第２の駆動回路部を含み、駆動信号を転送するためにゲート配線と接続されている。第一の駆動回路１５１は、選択用ＴＦＴを制御する。第二の駆動回路１５２は、リセット用ＴＦＴを制御する。共通電極ドライバー回路１５６は、バイアス配線１５にバイアス電圧を供給する。電源１５３は、電源供給配線１３に電圧もしくは電流を供給する。リセット制御回路部１５４は、リセット配線１４に電圧を供給する。また、ソースフォロアー型の読み出し用ＴＦＴ２と選択用ＴＦＴ３の接続関係を入れ替えても良い。すなわち、選択用ＴＦＴ３のソース電極１８と読み出し用ＴＦＴ２のドレイン電極１９を接続し、選択用ＴＦＴ３のドレイン電極１９と信号配線１２と接続した撮像装置は、同様に動作する。 FIG. 12 is a simplified equivalent circuit diagram of an imaging apparatus including a panel on which the pixels shown in FIG. 1 are arranged and a peripheral circuit. On the insulating substrate 21, pixels in which the conversion element 1 and a plurality of TFTs (2, 3, 4) are paired are arranged in a matrix, and the number of signal wirings or gate wirings corresponding to each row or each column is arranged. Has been. The plurality of TFTs are a readout TFT 2 for reading out a signal corresponding to the electric charge converted by the conversion element 1, a selection TFT 3 for selecting a pixel to be read out, and a residual charge in the conversion element after the readout is reset. For resetting. Here, the readout TFT 2 is a source follower type TFT in which a gate electrode is connected to the conversion element 1. The signal processing circuit unit 150 processes the signal transferred by the signal wiring 12. The gate driver circuit unit includes a first drive circuit unit and a second drive circuit unit, and is connected to a gate wiring for transferring a drive signal. The first drive circuit 151 controls the selection TFT. The second drive circuit 152 controls the reset TFT. The common electrode driver circuit 156 supplies a bias voltage to the bias wiring 15. The power source 153 supplies voltage or current to the power supply wiring 13. The reset control circuit unit 154 supplies a voltage to the reset wiring 14. Further, the connection relationship between the source follower type readout TFT 2 and the selection TFT 3 may be switched. That is, the imaging device in which the source electrode 18 of the selection TFT 3 and the drain electrode 19 of the readout TFT 2 are connected and the drain electrode 19 of the selection TFT 3 and the signal wiring 12 are connected operates in the same manner.

以上に述べたように、変換素子と複数のＴＦＴからなる撮像装置において、行もしくは列方向に交差して配置された各配線間に、第２の絶縁膜を構成する少なくとも１層の絶縁膜を挟む構造にすることで、配線の容量を低減することができる。また、レイアウトの自由度が向上することで配線幅を太くし抵抗を下げる事が可能となる。この結果、配線数が多くなっても、配線容量や抵抗の増加に関わる特性不良の発生を防止する事が可能となる。なお、上記の各構成は、自由に組合せ可能である。 As described above, in the imaging device including the conversion element and the plurality of TFTs, at least one insulating film constituting the second insulating film is provided between the wirings arranged to intersect in the row or column direction. With the sandwiched structure, the wiring capacity can be reduced. In addition, since the flexibility of layout is improved, the wiring width can be increased and the resistance can be reduced. As a result, even when the number of wirings increases, it is possible to prevent the occurrence of characteristic defects related to increases in wiring capacity and resistance. Each of the above configurations can be freely combined.

（第２の実施形態）
図１３〜図２１は、本発明に係る第２の実施形態の、撮像装置の画素の平面図、断面図である。 (Second Embodiment)
13 to 21 are a plan view and a cross-sectional view of a pixel of the imaging apparatus according to the second embodiment of the present invention.

本実施形態の要点は、ＴＦＴがトップゲート型の多結晶シリコンＴＦＴである場合においても、ゲート配線及び信号配線の少なくとも一方が、ＴＦＴと変換素子との間に配置された複数の絶縁膜に挟まれた領域に配置されているということである。 The main point of this embodiment is that even when the TFT is a top gate type polycrystalline silicon TFT, at least one of the gate wiring and the signal wiring is sandwiched between a plurality of insulating films arranged between the TFT and the conversion element. It is that it is arranged in the area.

図１３は、本発明の第２の実施形態に係る撮像装置の画素の平面図である。 FIG. 13 is a plan view of a pixel of an imaging apparatus according to the second embodiment of the present invention.

図１３に示すように、第１の実施形態と同様に、一画素には、読み出し用ＴＦＴ２と、電源供給配線１３及び読み出し用ＴＦＴ２とを電気的に接続する選択用ＴＦＴ３と、リセット配線１４と電気的に接続されたリセット用ＴＦＴ４の３つのＴＦＴが配置されている。変換素子、各ＴＦＴ、各配線の接続関係は第１の実施形態と同様である。 As shown in FIG. 13, as in the first embodiment, one pixel includes a readout TFT 2, a selection TFT 3 that electrically connects the power supply wiring 13 and the readout TFT 2, and a reset wiring 14. Three TFTs of reset TFT 4 which are electrically connected are arranged. The connection relationship between the conversion element, each TFT, and each wiring is the same as that in the first embodiment.

図１４は、図１３のＣ−Ｃ′線に沿った断面図である。 14 is a cross-sectional view taken along the line CC ′ of FIG.

図示された読み出し用ＴＦＴ２及び選択用ＴＦＴ３は、多結晶シリコンを用いたトップゲート型ＴＦＴであり、絶縁基板上に配置された第１の絶縁膜３１ａ上に配置されている。各ＴＦＴは、チャネル領域及び不純物領域を有する多結晶シリコン層６１、ゲート絶縁膜である第１の絶縁膜３１ｂ、ゲート電極１７である第１の導電層４１、ソース電極及びドレイン電極を構成する第２の導電層４２から構成されている。図１３における第１のゲート配線１１ａ及び第２のゲート配線１１ｂは、第１の絶縁膜３１ｂと第２の絶縁膜３２ａの間に配置されている（不図示）。前述の第１の実施形態では、ボトムゲート型のＴＦＴを用いているが、ボトムゲート型のＴＦＴが非晶質シリコンを用いて形成された場合、ＴＦＴの移動度が小さいため、ＴＦＴの抵抗を下げるためにチャネル幅を大きくしなければならない。このため、ＴＦＴの各電極間の容量が増加し、この各電極に接続された配線の容量が増加してしまう。そこで、本実施例に示すように、多結晶シリコンを用いたＴＦＴを使用することで、移動度が向上し、ＴＦＴのチャネル幅を小さくする事が可能となり、ＴＦＴの各電極間の容量を低減し、結果、配線抵抗を小さくする事ができる。各ＴＦＴは、ゲート電極に対向する位置に１つのチャネル領域を有するが、例えばダブルゲート型のＴＦＴとすることでリーク電流を更に低減することができる。また、リセット用ＴＦＴ４や選択用ＴＦＴ３など、高い電圧を供給するＴＦＴにダブルゲート構造を用いる事で、ソース・ドレイン電極間の電気的な耐圧を更に向上できる。また、微弱電流を扱う信号配線に接続されるＴＦＴも、ダブルゲート構造にすることでリーク電流を更に低減することができるため、撮像装置のＳ／Ｎを向上できる。 The illustrated readout TFT 2 and selection TFT 3 are top gate TFTs using polycrystalline silicon, and are disposed on a first insulating film 31a disposed on an insulating substrate. Each TFT includes a polycrystalline silicon layer 61 having a channel region and an impurity region, a first insulating film 31b as a gate insulating film, a first conductive layer 41 as a gate electrode 17, and a first electrode constituting a source electrode and a drain electrode. 2 conductive layers 42. The first gate wiring 11a and the second gate wiring 11b in FIG. 13 are disposed between the first insulating film 31b and the second insulating film 32a (not shown). In the first embodiment described above, the bottom gate type TFT is used. However, when the bottom gate type TFT is formed using amorphous silicon, the mobility of the TFT is small. In order to lower it, the channel width must be increased. For this reason, the capacity | capacitance between each electrode of TFT increases, and the capacity | capacitance of the wiring connected to this each electrode will increase. Therefore, as shown in this embodiment, by using a TFT using polycrystalline silicon, the mobility is improved, the channel width of the TFT can be reduced, and the capacitance between each electrode of the TFT is reduced. As a result, the wiring resistance can be reduced. Each TFT has one channel region at a position facing the gate electrode, but leakage current can be further reduced by using, for example, a double gate TFT. Further, by using a double gate structure for the TFT that supplies a high voltage, such as the reset TFT 4 and the selection TFT 3, the electrical withstand voltage between the source and drain electrodes can be further improved. In addition, a TFT connected to a signal wiring that handles a weak current can be further reduced in leakage current by adopting a double gate structure, so that the S / N of the imaging device can be improved.

変換素子１は、第５の導電層５１、変換素子の絶縁膜３３、第２の半導体層７１、オーミックコンタクト層である第２の不純物半導体層７２、透明電極層である第６の導電層５２から成るＭＩＳ型変換素子である。第７の導電層５３は、変換素子１に電圧を印加するためのバイアス配線である。第６の導電層５２がバイアス配線を兼ねる場合は、無くても良い。 The conversion element 1 includes a fifth conductive layer 51, a conversion element insulating film 33, a second semiconductor layer 71, a second impurity semiconductor layer 72 that is an ohmic contact layer, and a sixth conductive layer 52 that is a transparent electrode layer. MIS type conversion element consisting of The seventh conductive layer 53 is a bias wiring for applying a voltage to the conversion element 1. In the case where the sixth conductive layer 52 also serves as a bias wiring, it may be omitted.

第２の絶縁膜３２は、変換素子と複数のＴＦＴとの間に配置され、複数の絶縁膜（３２ａ、３２ｂ）の積層膜からなる。信号配線１２、電源供給配線１３及びリセット配線１４は、第２の絶縁膜間に配置された第２の導電層４２により構成されている。第２の絶縁膜３２は、低誘電率でかつ、膜厚を厚く形成できる膜が望ましく、本実施形態の第２の絶縁膜３２は、平坦性を有する有機系の絶縁膜である。第２の絶縁膜３２の複数の絶縁膜の各々は１μｍ以上１０μｍ以下、より好ましくは２μｍ以上１０μｍ以下、最も好ましくは３μｍ以上１０μｍ以下で形成することが望ましい。また、無機膜であれば、ＳｉＯ_２やＴＥＯＳなどのＣＶＤ膜で１μｍ以上形成することが望ましい。また、複数の絶縁膜３２の合計膜厚が２０μｍを超えるほど厚くなると、感光性のフォトレジストをコーティングする際に、段差が大きいことでレジストの密着性が悪い領域が発生してしまう。また、段差部の凹部の箇所だけレジストの膜厚が厚くなり、その後の露光、現像プロセスでフォトレジストが感光しきれず、パターン残りが発生してしまう。従って、複数の絶縁膜３２の合計膜厚を２０μｍ以下にする必要がある。このような構成は、画素内で大きい面積を有するＴＦＴの特にチャネル領域やソース電極及びドレイン電極と、上部に形成する各配線や変換素子との容量を低減するために有効である。そして、ＴＦＴが複数配置されている場合、配線数が増加し、配線の交差部が増加するが、配線間の容量の合計を低減するために有効である。さらに、ＴＦＴ上部に形成する各配線の幅を広くしてＴＦＴを覆う構成にして、配線抵抗を積極的に低減しようとした場合に、特に効果的である。この結果、配線間の容量を低減でき、また、図１３に示すような各配線の線幅を無理のない線幅で形成することができる。また、配線からの微弱なリーク電流を防止するために、信号配線１２を無機の絶縁膜で挟み込む構成にしても構わない。 The second insulating film 32 is disposed between the conversion element and the plurality of TFTs, and is formed of a stacked film of a plurality of insulating films (32a, 32b). The signal wiring 12, the power supply wiring 13, and the reset wiring 14 are configured by a second conductive layer 42 disposed between the second insulating films. The second insulating film 32 is desirably a film having a low dielectric constant and a large film thickness, and the second insulating film 32 of this embodiment is an organic insulating film having flatness. Each of the plurality of insulating films of the second insulating film 32 is desirably formed with a thickness of 1 μm to 10 μm, more preferably 2 μm to 10 μm, and most preferably 3 μm to 10 μm. In the case of an inorganic film, it is desirable to form it with a CVD film such as SiO ₂ or TEOS with a thickness of 1 μm or more. Further, when the total film thickness of the plurality of insulating films 32 exceeds 20 μm, when the photosensitive photoresist is coated, a region having poor resist adhesion occurs due to a large step. Further, the resist film thickness is increased only at the concave portion of the stepped portion, and the photoresist cannot be completely exposed in the subsequent exposure and development processes, resulting in a pattern residue. Therefore, the total film thickness of the plurality of insulating films 32 needs to be 20 μm or less. Such a configuration is effective for reducing the capacitance of the TFT having a large area in the pixel, in particular, the channel region, the source electrode and the drain electrode, and each wiring or conversion element formed thereon. When a plurality of TFTs are arranged, the number of wirings increases and the number of wiring intersections increases, but this is effective for reducing the total capacitance between the wirings. Furthermore, it is particularly effective when the wiring resistance formed on the TFT is widened to cover the TFT and the wiring resistance is actively reduced. As a result, the capacitance between the wirings can be reduced, and the line width of each wiring as shown in FIG. 13 can be formed with a reasonable line width. Further, in order to prevent a weak leak current from the wiring, the signal wiring 12 may be sandwiched between inorganic insulating films.

図１５は、図１３中のＤ−Ｄ’線に沿った断面図である。 FIG. 15 is a sectional view taken along line D-D ′ in FIG. 13.

図示されたリセット用ＴＦＴ４は、多結晶シリコンを用いたトップゲート型ＴＦＴであり、第１の絶縁膜３１ａ上に配置されている。コンタクト部４５は、読み出し用ＴＦＴ２のゲート電極１７と同じ第１の導電層４１の一部である。リセット用ＴＦＴ４及びコンタクト部４５は、それぞれスルーホール１６を介して変換素子１の下部電極である第５の導電層５１に接続されている。第２の絶縁膜３２ａのスルーホールの位置は、第２の絶縁膜３２ｂのスルーホールの位置とずれている。これは、リソグラフィー法で形成したスルーホール上に導電層を形成した際、条件によってはスルーホールの中央部で段差が形成され、この段差部上に更にスルーホールを形成すると加工が不安定になるためである。 The illustrated reset TFT 4 is a top gate type TFT using polycrystalline silicon, and is disposed on the first insulating film 31a. The contact part 45 is a part of the same first conductive layer 41 as the gate electrode 17 of the readout TFT 2. The reset TFT 4 and the contact portion 45 are connected to the fifth conductive layer 51 which is the lower electrode of the conversion element 1 through the through hole 16. The position of the through hole in the second insulating film 32a is shifted from the position of the through hole in the second insulating film 32b. This is because when a conductive layer is formed on a through hole formed by lithography, a step is formed at the center of the through hole depending on conditions, and if a further through hole is formed on the step, the processing becomes unstable. Because.

図１６は、第２の実施形態に関わる撮像装置の画素の平面図で、図１３とは異なる例を示した画素の平面図である。 FIG. 16 is a plan view of pixels of the imaging apparatus according to the second embodiment, and is a plan view of pixels illustrating an example different from FIG.

図１３に示す画素と異なる点は、第２の絶縁膜が光を吸収する領域と透過する領域を有することである。 The difference from the pixel shown in FIG. 13 is that the second insulating film has a region that absorbs light and a region that transmits light.

図１７は、図１６の開口平面図に示したＥ−Ｅ’部の断面図である。第２の絶縁膜３２ａは、可視光を吸収するブラックマトリックス材料を用いている。第２の絶縁膜３２ｂは、可視光を透過する透明な材料を用いている。同時に、変換素子の下部電極である第５の導電層５１には、ＩＴＯなどの透明導電膜を用いている。ブラックマトリックス材料を用いる事で、変換素子の上部電極である第６の導電層側から可視光が入射された時、可視光が画素と画素の隙間からの透過を低減し、光学的なクロストークを低減できるため、解像度（ＭＴＦ）を向上することができる。更に、絶縁基板２１の変換素子１とは反対側に発光体（不図示）を配置した場合、発光体が発した光は第２の絶縁膜３２ａの開口８２から変換素子１に照射できる。この結果、変換素子１内に蓄積された残存キャリアを、光照射により再結合し除去する事が可能になる。 17 is a cross-sectional view of the E-E ′ portion shown in the opening plan view of FIG. 16. The second insulating film 32a uses a black matrix material that absorbs visible light. The second insulating film 32b is made of a transparent material that transmits visible light. At the same time, a transparent conductive film such as ITO is used for the fifth conductive layer 51 which is the lower electrode of the conversion element. By using a black matrix material, when visible light is incident from the sixth conductive layer side, which is the upper electrode of the conversion element, the visible light is reduced from being transmitted through the gap between the pixels, and optical crosstalk is achieved. Therefore, the resolution (MTF) can be improved. Furthermore, when a light emitter (not shown) is disposed on the opposite side of the insulating substrate 21 from the conversion element 1, light emitted from the light emitter can be applied to the conversion element 1 from the opening 82 of the second insulating film 32a. As a result, the residual carriers accumulated in the conversion element 1 can be recombined and removed by light irradiation.

このように、配線を第２の絶縁膜の間に挟み込むことにより、配線抵抗や容量を低減できる。さらに、レイアウトの自由度が向上する。また、第２の絶縁膜３２に光吸収領域と透過領域を設けることで、ＭＴＦの向上と光リセット機能を有することによる感度の向上が可能になる。 In this manner, the wiring resistance and capacitance can be reduced by sandwiching the wiring between the second insulating films. Furthermore, the degree of freedom in layout is improved. Further, by providing a light absorption region and a transmission region in the second insulating film 32, it is possible to improve the MTF and the sensitivity by having the light reset function.

図１８は、第２の実施形態に関わる撮像装置の画素の平面図で、図１３とは異なる例を示した画素の平面図である。 FIG. 18 is a plan view of a pixel of the imaging apparatus according to the second embodiment, and is a plan view of a pixel showing an example different from FIG.

図１３に示す画素と異なる点は、変換素子１で変換された電荷を増幅せずに読み出す転送用薄膜トランジスタ（以下、転送用ＴＦＴ）を配置した点である。 A difference from the pixel shown in FIG. 13 is that a transfer thin film transistor (hereinafter referred to as a transfer TFT) that reads the electric charge converted by the conversion element 1 without amplifying it is arranged.

図１８は、図１３で示した平面構造に、更に信号配線１２と変換素子１とを直接接続する転送用ＴＦＴ５が配置されている。転送用ＴＦＴ５は、ソースフォロアー型ＴＦＴとは異なり、変換素子１で変換された電荷を直接読み出すために配置されたもので、ソースフォロアー型のように信号を増幅する機能はないものの、微弱電流を高階調で読み出すことができる。例えば、静止画撮影時に高階調な画像を得る場合等に使うと良く、用途に応じた使い分けが可能になるため転送用ＴＦＴ５は静止画用ＴＦＴとして用いられる。この場合、信号配線１２に供給される電流もしくは電圧が小さくなるため、信号配線１２と接続される不図示の信号処理回路部等に、ゲインを切り替える切り替え回路を設ける必要が出てくる。また、転送用ＴＦＴ５は特に微弱な電流を取り扱うため、ダブルゲート構造にすると良い。 In FIG. 18, a transfer TFT 5 that directly connects the signal wiring 12 and the conversion element 1 is arranged on the planar structure shown in FIG. 13. Unlike the source follower type TFT, the transfer TFT 5 is arranged to directly read out the electric charge converted by the conversion element 1, and does not have a function of amplifying a signal like the source follower type, but the weak current is not supplied. It can be read out with high gradation. For example, the transfer TFT 5 is used as a still image TFT because it can be used for obtaining a high-gradation image at the time of still image shooting, and can be selectively used according to the application. In this case, since the current or voltage supplied to the signal wiring 12 becomes small, it is necessary to provide a switching circuit for switching the gain in a signal processing circuit unit (not shown) connected to the signal wiring 12. Further, since the transfer TFT 5 handles a particularly weak current, it is preferable to use a double gate structure.

図１９は、図１８に示す画素を用いたパネルと周辺回路を含む撮像装置の簡易等価回路図である。変換素子１と複数のＴＦＴ（２、３、４、５）が対となる画素はマトリックス状に配置されている。そして、画素の配列に対応した信号配線１２、第１のゲート配線１１ａ及び第２のゲート配線１１ｂとを含む基板と、周囲に配置された信号処理回路１５０、ゲートドライバー回路１５１、１５２と、を有し、撮像装置を構成している。共通電極ドライバー回路部１５６は、バイアス配線１５にバイアス電圧を供給する。電源１５３は、電源供給配線に電流又は電圧を供給する。リセット制御回路部１５４は、リセット配線１４に電圧を供給する。変換素子１で変換された電荷に応じた信号を読み出すための読み出し用ＴＦＴ２と、読み出す画素を選択するための選択用ＴＦＴ３と、読み出した後に変換素子内の残存電荷をリセットするためのリセット用ＴＦＴ４を配置している。ここで、読み出し用ＴＦＴ２は、ゲート電極１７が変換素子１に接続されたソースフォロアー型のＴＦＴである。図１２と異なるのは、変換素子１と信号配線１２を直接接続する転送用ＴＦＴ５を配置している点である。この転送用ＴＦＴ５を設ける事で、転送される信号量は減少するものの、高階調で信号を読み出す事が可能になり、用途に応じて使い分けができるようになる。ソースフォロアー型の読み出し用ＴＦＴ２と選択用ＴＦＴ３の接続関係を入れ替えて、選択用ＴＦＴ３のソース電極１８と読み出し用ＴＦＴ２のドレイン電極１９を接続し、選択用ＴＦＴ３のドレイン電極１９と信号配線１２と接続した撮像装置は、同様に動作する。 FIG. 19 is a simplified equivalent circuit diagram of an imaging device including a panel using the pixels shown in FIG. 18 and peripheral circuits. Pixels in which the conversion element 1 and a plurality of TFTs (2, 3, 4, 5) are paired are arranged in a matrix. Then, a substrate including the signal wiring 12, the first gate wiring 11a and the second gate wiring 11b corresponding to the pixel arrangement, and the signal processing circuit 150 and the gate driver circuits 151 and 152 arranged around the substrate are provided. And an imaging apparatus. The common electrode driver circuit unit 156 supplies a bias voltage to the bias wiring 15. The power supply 153 supplies current or voltage to the power supply wiring. The reset control circuit unit 154 supplies a voltage to the reset wiring 14. A readout TFT 2 for reading out a signal corresponding to the charge converted by the conversion element 1, a selection TFT 3 for selecting a pixel to be read out, and a reset TFT 4 for resetting the residual charge in the conversion element after readout. Is arranged. Here, the readout TFT 2 is a source follower type TFT in which the gate electrode 17 is connected to the conversion element 1. The difference from FIG. 12 is that a transfer TFT 5 that directly connects the conversion element 1 and the signal wiring 12 is arranged. By providing the transfer TFT 5, the amount of signal to be transferred is reduced, but the signal can be read out with high gradation, and can be selectively used according to the application. The connection relationship between the source follower type readout TFT 2 and the selection TFT 3 is switched, the source electrode 18 of the selection TFT 3 and the drain electrode 19 of the readout TFT 2 are connected, and the drain electrode 19 of the selection TFT 3 and the signal wiring 12 are connected. The imaging device thus operated operates similarly.

図２０は、図１９とは異なる簡易等価回路図である。図１９と異なる点は、ソースフォロアー型の読み出し用ＴＦＴを、２つの選択用ＴＦＴ３（第１の選択用薄膜トランジスタ３ａ、第２の選択用薄膜トランジスタ３ｂ）で挟み込んだ点である。信号配線１２にソースフォロアー型のＴＦＴが直接接続されていると、変換素子１に外部から電磁波等のノイズ成分が入射すると、読み出し用ＴＦＴ２のゲート電極１７の電位が変動する。そして、ＴＦＴの空乏状態もしくは蓄積状態が変化し、ソース電極１８及びドレイン電極１９とゲート電極１７の間の容量が微少に変化する。その結果、画素内もしくは信号配線１２の容量分布が発生し、画像のアーチファクトとして見える可能性がある。読み出し用ＴＦＴ２と選択用ＴＦＴ３とが逆の配置であっても同様の影響が発生し、変換素子１と読み出し用ＴＦＴ２を直接接続すると、光が入射した場合に、画素内の容量分布が発生し、画像のアーチファクトとして見える可能性がある。よって、この様に、読み出し用ＴＦＴ２を２つの選択用ＴＦＴ（３ａ、３ｂ）の間に接続することで、変換素子１に電磁波等のノイズ成分が入射しても、画像のアーチファクトを防止できる。また、このような構成は、レイアウトの自由度があるために配置可能で、配線とＴＦＴをオーバーラップしても特性不良につながらない構造であるがゆえに可能になる。なお、第１の実施形態、第２の実施形態に記載した各構成は、自由に組合せ可能である。 FIG. 20 is a simplified equivalent circuit diagram different from FIG. A difference from FIG. 19 is that a source follower type reading TFT is sandwiched between two selection TFTs 3 (a first selection thin film transistor 3a and a second selection thin film transistor 3b). When a source follower type TFT is directly connected to the signal wiring 12, when a noise component such as an electromagnetic wave is incident on the conversion element 1 from the outside, the potential of the gate electrode 17 of the readout TFT 2 varies. Then, the depletion state or accumulation state of the TFT changes, and the capacitance between the source electrode 18 and drain electrode 19 and the gate electrode 17 changes slightly. As a result, a capacitance distribution in the pixel or the signal wiring 12 is generated, which may be seen as an image artifact. Even if the readout TFT 2 and the selection TFT 3 are arranged oppositely, the same effect occurs. When the conversion element 1 and the readout TFT 2 are directly connected, a capacitance distribution in the pixel occurs when light enters. , May appear as image artifacts. Therefore, by connecting the readout TFT 2 between the two selection TFTs (3a, 3b) in this way, image artifacts can be prevented even when noise components such as electromagnetic waves enter the conversion element 1. In addition, such a configuration can be arranged because of the degree of freedom of layout, and is possible because the structure does not lead to characteristic failure even if the wiring and the TFT overlap. In addition, each structure described in 1st Embodiment and 2nd Embodiment can be combined freely.

（応用例）
図２１は本発明の好適な実施の形態に係る放射線撮像装置を放射線撮像システムへ適用した場合の応用例を示したものである。 (Application examples)
FIG. 21 shows an application example when the radiation imaging apparatus according to the preferred embodiment of the present invention is applied to a radiation imaging system.

放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、シンチレーターが上部に配置された放射線撮像装置６０４０に入射する。放射線撮像装置６０４０はイメージセンサーを含みうる。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応してシンチレーターは発光し、これを光電変換して、電気的情報を得る。この情報はディジタルに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。 X-rays 6060 generated by an X-ray tube 6050 serving as a radiation source pass through a chest 6062 of a patient or subject 6061 and enter a radiation imaging apparatus 6040 having a scintillator disposed thereon. The radiation imaging apparatus 6040 can include an image sensor. This incident X-ray includes information inside the body of the patient 6061. The scintillator emits light in response to the incidence of X-rays, and this is photoelectrically converted to obtain electrical information. This information can be digitally converted and image-processed by an image processor 6070 as a signal processing means, and can be observed on a display 6080 as a display means in a control room.

また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。 Further, this information can be transferred to a remote place by transmission processing means such as a telephone line 6090, and can be displayed on a display 6081 serving as a display means such as a doctor room in another place or stored in a recording means such as an optical disk. It is also possible for a doctor to make a diagnosis. Moreover, it can also record on the film 6110 used as a recording medium by the film processor 6100 used as a recording means.

本発明の第１の実施形態に関わる画素の平面図である。It is a top view of the pixel in connection with the 1st Embodiment of this invention. 図１中のＡ−Ａ’線に沿った断面図である。It is sectional drawing along the A-A 'line | wire in FIG. 図１中のＢ−Ｂ’線に沿った断面図である。It is sectional drawing along the B-B 'line in FIG. 図１中のＦ−Ｆ’線に沿った断面図である。FIG. 2 is a cross-sectional view taken along line F-F ′ in FIG. 1. 本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。It is a top view of the pixel different from FIG. 1 in connection with the 1st Embodiment of this invention. 図５中のＧ−Ｇ’線に沿った断面図である。FIG. 6 is a cross-sectional view taken along line G-G ′ in FIG. 5. 本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。It is a top view of the pixel different from FIG. 1 in connection with the 1st Embodiment of this invention. 本発明の第１の実施形態に関わる、図１と異なる画素の平面図である。It is a top view of the pixel different from FIG. 1 in connection with the 1st Embodiment of this invention. 本発明の第１の実施形態に関わる、図２と異なる画素の断面図である。It is sectional drawing of the pixel different from FIG. 2 in connection with the 1st Embodiment of this invention. 本発明の第１の実施形態に関わる、図９と異なる画素の断面図である。It is sectional drawing of the pixel different from FIG. 9 in connection with the 1st Embodiment of this invention. 本発明の第１の実施形態に関わる、図１０に示される画素を有する撮像装置の基板内の画素領域と周辺回路との関係を示す概念図である。It is a conceptual diagram which shows the relationship between the pixel area | region in the board | substrate of an imaging device which has the pixel shown by FIG. 10, and a peripheral circuit in connection with the 1st Embodiment of this invention. 本発明の第１の実施形態に関わる撮像装置の簡易等価回路と周辺回路のイメージ図である。It is an image figure of the simple equivalent circuit and peripheral circuit of the imaging device concerning the 1st Embodiment of this invention. 本発明の第２の実施形態に関わる画素の平面図である。It is a top view of the pixel in connection with the 2nd Embodiment of this invention. 図１３中のＣ−Ｃ’線に沿った断面図である。FIG. 14 is a cross-sectional view taken along line C-C ′ in FIG. 13. 図１３中のＤ−Ｄ’線に沿った断面図である。It is sectional drawing along the D-D 'line in FIG. 本発明の第２の実施形態に関わる、図１３と異なる画素の平面図である。It is a top view of the pixel different from FIG. 13 in connection with the 2nd Embodiment of this invention. 図１６中のＥ−Ｅ’線に沿った断面図である。FIG. 17 is a cross-sectional view taken along line E-E ′ in FIG. 16. 本発明の第２の実施形態に関わる、図１３と異なる画素の平面図である。It is a top view of the pixel different from FIG. 13 in connection with the 2nd Embodiment of this invention. 本発明の第２の実施形態に関わる撮像装置の、簡易等価回路と周辺回路のイメージ図である。It is an image figure of the simple equivalent circuit and peripheral circuit of the imaging device concerning the 2nd Embodiment of this invention. 本発明の第２の実施形態に関わる撮像装置の、図１９とは異なる簡易等価回路と周辺回路のイメージ図である。FIG. 20 is an image diagram of a simple equivalent circuit and peripheral circuits different from those in FIG. 19 of the imaging apparatus according to the second embodiment of the present invention. 本発明による撮像装置の放射線撮像システムへの応用例を示したものである。1 shows an application example of an imaging apparatus according to the present invention to a radiation imaging system. １本の信号配線の簡易等価回路である。It is a simple equivalent circuit of one signal wiring.

Explanation of symbols

１変換素子
２読み出し用薄膜トランジスタ
３（３ａ、３ｂ）選択用薄膜トランジスタ
４リセット用薄膜トランジスタ
５転送用薄膜トランジスタ
１１（１１ａ、１１ｂ、１１ｃ）ゲート配線
１２信号配線
１３電源供給配線
１４リセット配線
１６スルーホール
１７ゲート電極
１８ソース電極
１９ドレイン電極
２１絶縁基板
３１（３１ａ、３１ｂ）第１の絶縁膜
３２（３２ａ、３２ｂ、３３ｃ）第２の絶縁膜
３３絶縁膜
４１第１の導電層
４２第２の導電層
４３第３の導電層
４４第４の導電層
５１第５の導電層
５２第６の導電層
５３第７の導電層 DESCRIPTION OF SYMBOLS 1 Conversion element 2 Reading thin film transistor 3 (3a, 3b) Selection thin film transistor 4 Reset thin film transistor 5 Transfer thin film transistor 11 (11a, 11b, 11c) Gate wiring 12 Signal wiring 13 Power supply wiring 14 Reset wiring 16 Through hole 17 Gate electrode 18 Source electrode 19 Drain electrode 21 Insulating substrate 31 (31a, 31b) First insulating film 32 (32a, 32b, 33c) Second insulating film 33 Insulating film 41 First conductive layer 42 Second conductive layer 43 Second 3rd conductive layer 44 4th conductive layer 51 5th conductive layer 52 6th conductive layer 53 7th conductive layer

Claims

An insulating substrate ;
Each including a conversion element disposed on the insulating substrate, and a plurality of thin film transistors disposed between the insulating substrate and the conversion element, the plurality of thin film transistors being connected to the conversion element by a gate electrode A plurality of pixels, each including a readout thin film transistor electrically connected to the source thin film transistor and a selection thin film transistor electrically connected to a source electrode or a drain electrode of the readout thin film transistor;
Wherein disposed between the insulating substrate and the transducer, signal signal corresponding to the electric charge the transducer light or radiation incident is obtained by converting by said selection thin film transistor is selected to be transferred wire When,
A gate wiring for supplying a driving signal to the gate electrode of the selection TFT,
An imaging device comprising:
A plurality of insulating films are disposed between the plurality of thin film transistors and the signal wiring and the conversion element,
The image pickup apparatus, wherein the gate wiring is disposed between the plurality of insulating films.

2. The imaging device according to claim 1, wherein each of the plurality of insulating films is thicker than a gate insulating film of the plurality of thin film transistors.

3. The imaging apparatus according to claim 1, wherein each of the plurality of insulating films has a thickness of 1 μm to 6 μm.

4. The imaging apparatus according to claim 1, further comprising: a reset thin film transistor for supplying a reset potential, wherein the pixel is connected to the conversion element. 5.

5. The imaging device according to claim 1, wherein the pixel is electrically connected between the conversion element and the signal wiring, and the charge obtained by conversion of the conversion element. 6. An image pickup apparatus having a transfer thin film transistor for transferring the image.

The imaging device according to claim 1, wherein the pixel includes a second selection thin film transistor electrically connected to the gate wiring,
One of the first selection thin film transistor and the second selection thin film transistor is electrically connected to a source electrode and a drain electrode of the readout thin film transistor, respectively.

The imaging apparatus according to claim 1, wherein the readout thin film transistor is a top-gate thin film transistor using polycrystalline silicon.

The imaging apparatus according to claim 1, wherein the conversion element is a combination of a photoelectric conversion element and a scintillator.

The imaging device according to any one of claims 1 to 8,
Signal processing means for processing a signal from the imaging device;
Recording means for recording a signal from the signal processing means;
Display means for displaying a signal from the signal processing means;
A radiation imaging system comprising: a transmission processing unit for transmitting a signal from the signal processing unit.