JP6276905B2 - 縦型半導体装置の性能を精確に強化するための装置アーキテクチャおよび方法 - Google Patents

縦型半導体装置の性能を精確に強化するための装置アーキテクチャおよび方法 Download PDF

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Description

本発明は、縦型半導体装置の仕様を改善する方法および技術に関する。特に、本発明では、装置のトリミングを利用する縦型半導体装置の各種パラメータ仕様を改善する新規性のある方法について詳述する。
半導体の製造工程では、コスト、歩留まり、および性能という競合する目標間でバランスを取らなければならない。市場需要からは製造元にコスト削減の圧力がかかる一方、システム性能が改善されると部品許容誤差をいっそう厳格化する圧力がかかる。多くの用途では、費用効果の高い製造工程で実現可能な性能より、システム性能要件のほうが高くなっている。
同様な問題は、電源部品の製造でも、例えば、ＶＤＭＯＳ、ＩＧＢＴなどディスクリートデバイス（ディスクリート装置）のパラメータ分布の変動、ならびに縦型パワーダイオードの限界効率およびシステム設計でのスイッチングスピードについて存在する。
電源設計者にとって関心の高い主な設計パラメータの２つは、スイッチングＶＤＭＯＳ装置のしきい値電圧（Ｖｔ）とゲート抵抗である。Ｖｔおよびゲート抵抗の変動により、システムのタイミングに関する制約が決定され、その制約が、前記装置を利用する回路の全体的な電源効率定格に影響を及ぼす。Ｖｔおよびゲート抵抗の分布をより厳しく正確に制御すると、数多くの利点が得られる。例えば、それら利点の一部には、システムタイミングの精度向上、保護周波数帯の低減、スイッチング損失の軽減、および効率の向上などがある。この性質の装置パラメータはいくつかあり、それらパラメータの絶対値は、当該パラメータについて観測される変動幅ほど重要ではない。それらの分布をより厳格に制御すると、設計者は、システム設計のトレードオフを柔軟に調整して、特定用途に必要な特定の性能特徴を改善できるようになる。
費用効果の高い製造工程においてパラメータ分布を厳密化するため、長年にわたり種々の技術が使用されてきているが、完全に条件を満たすものはない。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１） 米国特許第７，９６０，９９７号明細書
（特許文献２） 米国特許第５，４４６，３１０号明細書
（特許文献３） 米国特許第５，８３１，２９１号明細書
（特許文献４） 米国特許第７，７８２，０８３号明細書
（特許文献５） 米国特許第５，５６３，４４７号明細書
（特許文献６） 米国特許出願公開第２００９／０２００５７８号明細書
（特許文献７） 米国特許第６，４３３，３８６号明細書
（特許文献８） 米国特許出願公開第２００５／０００７１６０号明細書
先行技術の解決策の１つでは、低コスト処理に集中し、その結果得られた部品をテストし、製造された装置を各種パラメータ分布カテゴリーに仕分けして、許容範囲内のものだけを選別する。ただし、このアプローチでは、選ばれる分布範囲外の廃棄部品数が膨大になるため、コスト高になってしまう。
先行技術のもう１つのアプローチでは、部品の設計を若干修正して、大量の部品を望ましいパラメータ範囲へとシフトさせるようレーザートリミングその他の製造後技術を可能にしている。しかし、この方法は、縦型半導体装置には適切に適用できていない。トリミング技術を縦型半導体装置に適用することが難しい理由は、縦型装置を構成する内部ユニットがすべてウエハーの底側で接続部を共有しているためである。例えば、ＶＤＭＯＳ用ウエハーの底側は、当該装置を構成する全内部ユニット共通のドレイン端子になっている。ＩＧＢＴ用ウエハーの底側は、当該装置を構成する全内部ユニット共通のコレクタ端子になっている。共通端子を伴うこれらのような装置にトリミングを行うには、新規性のある技術、例えば本発明で説明するものを利用することができる。
「縦型」半導体装置とは、主な電流方向が縦方向である半導体装置をいう。パワーディスクリート半導体装置は、縦型半導体装置として構築されることが多い。
好適な実施形態によれば、目標しきい値電圧を包含した異なるしきい値電圧をそれぞれ有する少なくとも２つの並列装置群を使って、ＶＤＭＯＳ、ＩＧＢＴ、または縦型ゲートダイオードのしきい値電圧をレーザートリミングで特定のしきい値電圧に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＶＤＭＯＳ、ＩＧＢＴ、または縦型ゲートダイオードのしきい値電圧を合致させることができる。
別の好適な一実施形態によれば、複数の並列装置セグメントを使って、ＶＤＭＯＳ、ＩＧＢＴ、または縦型ダイオードのオン抵抗または通電能力をレーザートリミングで特定のオン抵抗または通電能力に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＶＤＭＯＳ、ＩＧＢＴ、または縦型ダイオードのオン抵抗または通電能力を合致させることができる。
別の好適な一実施形態によれば、複数の並列ゲート抵抗を使って、ＶＤＭＯＳまたはＩＧＢＴのスイッチング時間をレーザートリミングで特定のスイッチング時間に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＶＤＭＯＳまたはＩＧＢＴのスイッチング時間を合致させることができる。
別の好適な一実施形態によれば、少なくとも２つの異なるしきい値電圧を伴う複数の並列装置セグメントと、複数の並列ゲート抵抗との双方を使って、ＶＤＭＯＳまたはＩＧＢＴのスイッチング時間をレーザートリミングで特定のスイッチング時間に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＶＤＭＯＳまたはＩＧＢＴのスイッチング時間を合致させることができる。
別の好適な一実施形態によれば、複数の並列ゲート抵抗を使って、ＶＤＭＯＳまたはＩＧＢＴのゲート抵抗をレーザートリミングで特定のゲート抵抗に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＶＤＭＯＳまたはＩＧＢＴのゲート抵抗を合致させることができる。
別の好適な一実施形態によれば、目標絶縁破壊電圧を包含した少なくとも２つの異なる絶縁破壊電圧を伴う複数の並列装置素子を使って、縦型ダイオードの絶縁破壊電圧をレーザートリミングで特定の絶縁破壊電圧に近づける方法が提供される。同じ方法を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上の縦型ダイオードの絶縁破壊電圧を合致させることができる。
図１Ａは、複合ＶＤＭＯＳ装置に使用するための、第１のしきい値電圧を伴ったトリミングできないセクションを有する主素子群を例示したものである。 図１Ｂは、２つの異なるしきい値電圧を伴ったトリムセクションを有する、２つの素子群の組み合わせを例示したものである。 図１Ｃは、トリム可能な複合ＶＤＭＯＳ装置に使用するための、複数のトリムセクションおよびｎ番目のしきい値電圧を有するｎ番目の素子群を例示したものである。 図１Ｄは、複数のトリムセクションを有するトリム可能な複合ＶＤＭＯＳ装置内で使用するための、素子群の構成例を示したものである。 図２は、複数のトリムセクションを備えた素子群を、トリムされていない複合しきい値電圧からトリミングして、目標しきい値電圧を達成する手順を例示したものである。 図３Ａは、複数のトリムセクションの素子群と相互接続された主装置を有するトリム可能な複合ＶＤＭＯＳ装置を例示したものである。 図３Ｂは、トリム可能な複合ＶＤＭＯＳ装置用の装置レイアウトを例示したものである。 図４は、複数のトリムセクションを有するトリム可能な複合ＶＤＭＯＳ装置をトリミングして、目標オン抵抗を達成する手順を例示したものである。 図５Ａは、トリム可能なゲート抵抗を有する複合ＶＤＭＯＳ装置を例示したものであり、前記トリム可能なゲート抵抗は、並列接続されたトリム可能なセクションを備え、各トリム可能なセクションはトリムヒューズと直列接続された抵抗を有する。 図５Ｂは、トリム可能なゲート抵抗の構成例を例示したものである。 図６は、トリム可能なゲート抵抗を有する複合ＶＤＭＯＳ装置のスイッチング時間をトリミングする手順を例示したものであり、前記スイッチング時間がトリムされて目標スイッチング時間が達成される。 図７は、トリム可能な複合装置のセットと直列に接続されたトリム可能なゲート抵抗を有する複合ＶＤＭＯＳ装置を例示したものであり、当該複合ＶＤＭＯＳ装置は、まず、しきい値電圧をトリミングし、次に、ゲート抵抗をトリミングすることにより達成されるトリム可能なスイッチング時間を有する。 図８は、トリム可能なゲート抵抗およびトリム可能な複合装置のセットを有する複合ＶＤＭＯＳ装置のスイッチング時間およびしきい値電圧をトリミングする手順を例示したものである。 図９Ａは、寄生容量が軽減されたトリム可能なゲート抵抗を有する複合ＶＤＭＯＳ装置を例示したものであり、前記トリム可能なゲート抵抗は、並列接続されたトリム可能なセクションを含み、各トリム可能なセクションは一対のトリムヒューズと直列接続された抵抗を有する。 図９Ｂは、寄生容量が軽減されたトリム可能なゲート抵抗の構成例を例示したものである。 図１０は、トリム可能なゲート抵抗を有する複合ＶＤＭＯＳ装置のゲート抵抗を、トリムされていない複合ゲート抵抗からトリミングして、目標ゲート抵抗を達成する手順を例示したものである。 図１１Ａは、複合ダイオード装置に使用するための、単一のトリミングできない素子および第１の絶縁破壊電圧を有する主素子群を例示したものである。 図１１Ｂは、トリム可能な複合ダイオード装置に使用するための素子群を例示したものであり、当該素子群は、少なくとも２つのトリム素子および選択可能な絶縁破壊電圧を有する。 図１１Ｃは、トリム可能な複合ダイオード装置に使用するための、１若しくはそれ以上のトリム素子およびｎ番目の絶縁破壊電圧を有するｎ番目の素子群を例示したものである。 図１１Ｄは、トリム可能な複合ダイオード装置に使用するための、複数のトリム素子および構成された強度の絶縁破壊電圧Ｖｎを有する素子群の構成例を例示したものである。 図１２は、絶縁破壊電圧が単調に増加する複数のトリム素子を有したトリム可能な複合ダイオード装置の絶縁破壊電圧をトリミングする手順を例示したものである。
以下、本開示の種々の実施形態の作製および使用について詳述するが、本開示は、多種多様な特定の文脈で具体化できる応用可能な多数の発明概念を提供することを理解すべきである。本明細書に説明する具体的な実施形態は、開示内容を作製および使用する具体的な方法を単に例示したものであって、その範囲を制限するものではない。
ゲート端子、ソース端子、およびドレイン端子を有するＭＯＳＦＥＴトランジスタ装置の「しきい値電圧」は、当該装置の導電チャネルが当該装置のソース端子とドレイン端子を接続し始め、ソース端子とドレイン端子間で有意な電流の導通を可能にする時点における、ゲート−ソース電圧ＶＧＳの値を意味するものと理解される。
「オン抵抗」とは、一定の電圧および／または電流を半導体装置の端子にかけることにより当該半導体装置にバイアス電圧が印加されてオン状態になった時点での、当該半導体装置の抵抗であると一般に理解されている。ＶＤＭＯＳ装置については、例えば、オン抵抗は、ドレイン−ソース電圧（Ｖｄｓ）が０．１Ｖで、ゲート−ソース電圧（Ｖｇｓ）が１０Ｖに設定された場合、ドレイン電流（Ｉｄ）をＶｄｓで除算したものと定義されることが多い。
「スイッチング時間」とは、装置が「オフ」状態から「オン」状態に、または「オン」状態から「オフ」状態に切り替わるのにかかる時間をいう。スイッチング時間は、電圧または電流のどちらかについてオフ状態が平均オン状態値の１０％から９０％に上昇して装置がオンになるまでの所要時間、または電圧または電流のどちらかについてオン状態が平均オン状態値の９０％から１０％に下降して装置がオフになるまでの所要時間を計算して測定される。半導体装置の「有効幅」とは、当該装置の導電領域の幅である。有効幅が大きいほど、装置は大量の電流を流すことができ、有効幅が小さいほど、装置は少量の電流を流すよう制限される。また、有効幅がより大きな装置は、有効幅がより小さい装置よりオン抵抗が小さい。
縦型拡散ＭＯＳＦＥＴまたは縦型ドリフトＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴまたはＶｅｒｔｉｃａｌ−Ｄｒｉｆｔ ＭＯＳＦＥＴ：ＶＤＭＯＳ）とは、電流が縦方向、通常、頂部から底部へ流れるＭＯＳＦＥＴトランジスタである。旧世代の処理では、この装置タイプのチャネル領域で装置のソースおよびドレインのドーピング極性が反対のものは、高温拡散工程により作製されたため、名称に「拡散」が含まれている。名称に含まれる「拡散」は、今日、用語「ドリフト」で置き換えられることがあり、これは、最新装置のほとんどが何らかのタイプのドリフト領域を使って高電圧をサポートしているためである。
縦型ダイオードとは、アノードが装置の片面に位置し、カソードが装置の反対面に位置するため、主な電流方向がそれらの面に垂直になるダイオードである。
縦型ダイオードの絶縁破壊電圧とは、オフ状態の装置が電気的に破壊されて指定レベルの電流を通過させ始める電圧であると一般に定義されている。
絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）とは、絶縁されたゲート端子（ＭＯＳＦＥＴのゲート端子に非常に類似した）を使って、装置をオンにして電流を開始し、また装置をオフにして電流を停止する縦型電流バイポーラトランジスタである。
図１Ａを参照すると、装置素子１００はＶＤＭＯＳ装置１０４を含み、このＶＤＭＯＳ装置１０４は、ゲート電極１０２と、ソース電極１０８と、ドレイン電極１０６とを有する。ＶＤＭＯＳ装置１０４は、しきい値電圧Ｖｔ１を有する。使用時は、前記ドレイン電極と前記ソース電極間に電圧ＶＤＳが印加され、前記ゲート電極と前記ソース電極間に電圧ＶＧＳが印加される。装置素子１００は、複数のトリムセクションを伴う装置素子群のトリムセクションに使用される基本的な装置を形成する。
図１Ｂを参照すると、素子群１１０は、相互接続された２つのＶＤＭＯＳ装置トリムセクションである、トリムセクション１１１およびトリムセクション１１２を含む。素子群１１０は、ゲート端子１１９と、ドレイン端子１２２と、ソース端子１２３とを有する。使用時は、前記ドレイン端子と前記ソース端子間に電圧ＶＤＳが印加され、前記ゲート端子と前記ソース端子間に電圧ＶＧＳが印加される。
トリムセクション１１１は装置１１３を含み、そのドレイン電極はドレイン端子１２２に接続され、そのソース電極はソース端子１２３に接続される。この装置１１３のゲート電極は、絶縁ヒューズ１２０を介してゲート端子１１９に接続される。この装置１１３のゲート電極は、さらに、プルダウン抵抗１１５とそれに直列な有効化ヒューズ１１７を介してソース端子１２３に接続される。装置１１３は、しきい値電圧Ｖｔ２を呈する。
トリムセクション１１２は装置１１４を含み、そのドレイン電極はドレイン端子１２２に接続され、そのソース電極はソース端子１２３に接続される。この装置１１４のゲート電極は、直列に接続された絶縁ヒューズ１２１および絶縁ヒューズ１２０を介してゲート端子１１９に接続される。この装置１１４のゲート電極は、さらに、プルダウン抵抗１１６とそれに直列な有効化ヒューズ１１８を介してソース端子１２３に接続される。装置１１４は、しきい値電圧Ｖｔ３を呈する。素子群１１０は、選択可能なしきい値電圧Ｖｔ２またはＶｔ３を有する。
図１Ｃを参照すると、複合ＶＤＭＯＳ装置１３０の例は、トリミングできないセクション１３１と、トリムセクション１３２および１３３とを含む相互接続されたｎ個のＶＤＭＯＳ装置セクションから成る。トリムセクション１３２とトリムセクション１３３間で相互接続されたトリムセクションは、（ｎ−３）個ある。複合装置１３０は、ゲート端子１４３と、ドレイン端子１４７と、ソース端子１４８とを有する。絶縁ヒューズ１４５および１４６を含むｎ個の絶縁ヒューズのセットは、ゲート端子１４３に直列接続される。使用時は、前記ドレイン端子と前記ソース端子間に電圧ＶＤＳが印加され、前記ゲート端子と前記ソース端子間に電圧ＶＧＳが印加される。
トリミングできないセクション１３１は装置１３４を含み、そのドレイン電極はドレイン端子１４７に接続され、そのソース電極はソース端子１４８に接続される。この装置１３４のゲート電極は、ゲート端子１４３に接続される。装置１３４は、しきい値電圧Ｖｔ１を呈する。
トリムセクション１３２は装置１３５を含み、そのドレイン電極はドレイン端子１４７に接続され、そのソース電極はソース端子１４８に接続される。この装置１３５のゲート電極は、絶縁ヒューズ１４５を介してゲート端子１４３に接続される。この装置１３５のゲート電極は、さらに、プルダウン抵抗１３８とそれに直列な有効化ヒューズ１４１を介してソース端子１４８に接続される。あるいは、前記有効化ヒューズ１４１は、前記プルダウン抵抗に伴う寄生抵抗を軽減するため、前記プルダウン抵抗１３８と前記装置１３５のゲート間に配置することもできる。装置１３５は、しきい値電圧Ｖｔ２を呈する。
トリムセクション１３３は装置１３６を含み、そのドレイン電極はドレイン端子１４７に接続され、そのソース電極はソース端子１４８に接続される。この装置１３６のゲート電極は、絶縁ヒューズ１４５と絶縁ヒューズ１４６間に直列に接続された絶縁ヒューズ１４５、絶縁ヒューズ１４６、およびその中間にある全絶縁ヒューズを介して、ゲート端子１４３に接続される。この装置１３６のゲート電極は、さらに、プルダウン抵抗１３９とそれに直列な有効化ヒューズ１４２を介してソース端子１４８に接続される。装置１３６は、しきい値電圧Ｖｔｎを呈する。
複合装置１３０において、トリムセクション１３２と１３３間の中間トリムセクションは（ｎ−３）個あり、それらは、トリムセクション１３２および１３３と同様に、ゲート端子１４３、ドレイン端子１４７、およびソース端子１４８に相互接続される。１若しくはそれ以上のトリムセクションは、トリミングの目的で、同じしきい値電圧値を有することができる。複合装置１３０の例は、しきい値電圧Ｖｔｎ〜Ｖｔ１範囲の選択可能なしきい値電圧を有し、ここで、Ｖｔｎ<Ｖｔ２<Ｖｔ１である。
有効化ヒューズが、例えば有効化ヒューズ１４２として接続されると、プルダウン抵抗１３９および有効化ヒューズ１４２を介してシャント（分路）が形成され、前記ゲート端子から前記ソース端子まで電流が流れる。前記シャントにより、装置１３６を導通可能にするため、前記ゲート端子から前記ソース端子に装置１３６を通じて不十分な電流が流れる。
トリムセクションは、それに対応した有効化ヒューズが「飛ぶ（溶断される）」と「有効化される」。トリムセクションは、前記トリムセクションと前記ゲート端子１４３間の少なくとも１つの絶縁ヒューズが「溶断」されると、前記素子群から電気的に「絶縁」される。図１Ｃの実施形態において、「絶縁された」トリムセクションはないため、「有効化された」トリムセクションはない。付加的な実施形態のいくつかでは、複合装置１３０の異なる構成がいくつかあり、それらは絶縁および有効化ヒューズを溶断することにより選択可能である。
図１Ｄを参照すると、トリムセクションの絶縁および有効化のさらに別の例が提供されている。図１Ｄにおいて、素子群１５０は、トリミングできないセクション１５１と、トリムセクション１５２、１５３、および１５４とを含む相互接続されたｎ個のＶＤＭＯＳ装置セクションから成る。各トリムセクションは、ゲート電極と、ソース電極と、ドレイン電極とを備えたＶＤＭＯＳ装置を含む。トリムセクション１５３とトリムセクション１５４間で相互接続されたトリムセクション１５５は、（ｎ−４）個ある。素子群１５０は、ゲート端子１５６と、ドレイン端子１５７と、ソース端子１５８とを有する。使用時は、前記ドレイン端子と前記ソース端子間に電圧ＶＤＳが印加され、前記ゲート端子と前記ソース端子間に電圧ＶＧＳが印加される。
絶縁ヒューズ１７２、１７３、および１７４を含むｎ個の絶縁ヒューズのセットは、ゲート端子１５６に直列接続される。絶縁ヒューズ１７３および１７４が溶断されると、ゲート端子１５６は、トリムセクション１５３から、またトリムセクション１５４から切り離される。また、絶縁ヒューズ１７３を溶断すると、トリムセクション１５５がカスケード絶縁され、やはり前記ゲート端子から切り離される。そのため、トリムセクション１５３、１５４、および１５５は、前記ゲート端子から電気的に絶縁されて、ＶＧＳまたはＶＤＳによる電流を流さなくなり、素子群１５０の動作に寄与しなくなる。
ｎ個の有効化ヒューズのセットは有効化ヒューズ１６２、１６３、および１６４を含み、前記ソース端子へのプルダウン抵抗を通じて各トリムセクションの前記ゲート電極を接続する。有効化ヒューズ１６２は溶断されている。有効化ヒューズ１６３および１６４は接続されている。有効化ヒューズ１６２が溶断されているため、トリムセクション１５２の装置は、前記ドレイン端子から前記ソース端子に電流を流すことができる。そのため、トリムセクション１５１および１５２は、前記ドレイン・ソース電圧ＶＤＳに基づき、また前記ゲート・ソース電圧ＶＧＳに制御されて、能動的に電流を流す。素子群１５０のしきい値電圧は、セクション１５１および１５２のうち最小のしきい値電圧である。
図２を参照すると、特定のしきい値電圧に素子群をトリミングする手順２００の一例は、以下のとおりである。工程２０２では、目標しきい値電圧が選択される。工程２０４では、特定の用途に応じ、標準的な線形Ｖｔ測定、または飽和Ｖｔ測定、または面積で重み付けしたドレイン電流仕様に基づいたＶｔ測定を使って、前記複合装置のしきい値電圧が測定される。異なるしきい値電圧を有する各素子群のしきい値電圧は、複合装置のしきい値電圧の測定を使って、または半導体製造工程に一般に見られる個々のテスト装置の測定を使って、決定できる。工程２０６では、工程２０４で測定されたしきい値電圧に基づき、目標しきい値電圧を達成する上で除去すべきトリムセクションの数が計算される。工程２０８では、素子群中、まだ有効な最も右の絶縁ヒューズから始めて、計算された数のトリムセクションが除去されるまで、トリムセクションの絶縁ヒューズが右から左へと溶断されていく。例えば、図１Ｄの場合、絶縁ヒューズの溶断は絶縁ヒューズ１７４から開始され、絶縁ヒューズ１７３で終了する。絶縁ヒューズを右から左へ溶断していくと、当該装置の全体的な合成しきい値電圧が上昇し、目標しきい値電圧に近づいていく。
工程２１０では、前記複合装置のトリム済みしきい値電圧が測定される。工程２１２では、トリム済みしきい値電圧がまだ前記目標しきい値電圧より低い場合、当該手順が工程２０６から繰り返され、前記目標しきい値電圧が達成されるまで反復される。
工程２１２では、前記トリム済みしきい値電圧が前記目標しきい値電圧より大きい場合、または事前定義された許容範囲内で前記目標しきい値電圧に等しい場合、当該手順は工程２１８に移動し、当該素子群内の残りの各トリムセクション（最後に溶断された絶縁ヒューズの左にある各トリムセクション）に対応した有効化ヒューズが溶断されて、それら各トリムセクションが永久的に有効化される。例えば、図１Ｄでは、絶縁ヒューズ１７３が最後に溶断された絶縁ヒューズであるため、有効化ヒューズ１６２が溶断される。
図３Ａを参照すると、複合ＶＤＭＯＳ装置３００は、主装置３０１へと互いに並列接続された装置トリムセクション３３２、３３４、および３３６を含むｍ個の装置トリムセクションから成る。主装置３０１のゲート電極はゲート端子３２２に接続され、主装置３０１のドレイン電極はドレイン端子３３８に接続され、主装置３０１のソース電極はソース端子３４０に接続される。
装置トリムセクション３３２は、絶縁ヒューズ３２４を介して主装置３０１に並列接続される。追加で（ｍ−３）個の装置トリムセクションのセット３３５が、装置トリムセクション３３４と装置トリムセクション３３６間に接続される。絶縁ヒューズ３２４、３２６、および３３０を含むｍ個の絶縁ヒューズのセットは、ゲート端子３２２に直列接続される。前記ドレイン端子と前記ソース端子間に電圧ＶＤＳが印加され、前記ゲート端子と前記ソース端子間に電圧ＶＧＳが印加される。
トリムセクション３３２は装置３０２を含み、そのドレイン電極はドレイン端子３３８に接続され、そのソース電極はソース端子３４０に接続される。この装置３０２のゲート電極は、絶縁ヒューズ３２４を介してゲート端子３２２に接続される。この装置３０２のゲート電極は、さらに、プルダウン抵抗３０８とそれに直列な有効化ヒューズ３１４を介してソース端子３４０に接続される。
トリムセクション３３４は装置３０４を含み、そのドレイン電極はドレイン端子３３８に接続され、そのソース電極はソース端子３４０に接続される。この装置３０４のゲート電極は、絶縁ヒューズ３２６および絶縁ヒューズ３２４を介してゲート端子３２２に接続される。この装置３０４のゲート電極は、さらに、プルダウン抵抗３１０とそれに直列な有効化ヒューズ３１６を介してソース端子３４０に接続される。
トリムセクション３３６は装置３０６を含み、そのドレイン電極はドレイン端子３３８に接続され、そのソース電極はソース端子３４０に接続される。この装置３０６のゲート電極は、絶縁ヒューズ３３０、絶縁ヒューズ３２６、絶縁ヒューズ３２４、および絶縁ヒューズ３３０と絶縁ヒューズ３２６間で直列に接続された全中間絶縁ヒューズを介して、ゲート端子３２２に接続される。この装置３０６のゲート電極は、さらに、プルダウン抵抗３１２とそれに直列な有効化ヒューズ３１８を介してソース端子３４０に接続される。
素子群３００において、トリムセクション３３４と３３６間の中間トリムセクションは（ｍ−３）個あり、それらは、トリムセクション３３２、３３４、および３３６と同様に、ゲート端子３２２、ドレイン端子３３８、およびソース端子３４０に相互接続される。
図３Ｂを参照すると、複合装置３００用の例示的な装置レイアウトは導電面積Ａｔｏｔａｌを有し、導電面積Ａｔｏｔａｌは、主装置３０１の導電面積Ａ０と、装置トリムセクション３３２、３３４、３３５、および３３６のセットの導電面積の和Ａｔｒｉｍとに分割される。前記主装置は、導電面積Ａ０を有し、面積の割合Ｆ０＝Ａ０／Ａｔｏｔａｌだけ、前記複合装置の導電率に寄与する。単一の装置トリムセクションは、導電面積Ａｔｒｉｍを有し、面積の割合Ｆｔｒｉｍ＝Ａｔｒｉｍ／Ａｔｏｔａｌだけ、前記複合装置の導電率に、そして当該複合装置の対応するオン抵抗にも寄与する。
複合装置３００の一実施形態は、電気的に絶縁されたトリムセクションがなく、望ましいオン抵抗より小さいオン抵抗を有する。複合装置３００の別の実施形態は、電気的に絶縁されたトリムセクションがなく、望ましい通電能力より大きい通電能力を有する。追加実施形態において、複合装置３００のオン抵抗は、トリムセクションのサブセットを電気的に絶縁することにより、望ましい許容範囲内で選択できる。別の実施形態において、複合装置３００の通電能力は、トリムセクションのサブセットを電気的に絶縁することにより、望ましい許容範囲内で選択できる。
図４を参照すると、目標オン抵抗に近づけるよう複合装置３００をトリミングする手順４００の一例は、説明される。工程４０２では目標オン抵抗Ｒｔａｒｇｅｔが選択され、ここで、Ｒｔａｒｇｅｔはトリムされていない複合ＶＤＭＯＳ装置のオン抵抗より大きい。工程４０４では、トリムされていない複合ＶＤＭＯＳ装置のオン抵抗が測定される。好適な一実施形態において、このオン抵抗の測定は、当該複合ＶＤＭＯＳ装置の線形領域（ｌｉｎｅａｒ ｒｅｇｉｏｎ）で行われる。オン抵抗測定の条件例は、Ｖｄｓが０．１Ｖに設定され、ＶＧＳが１０Ｖに設定されているときにＩｄ（ドレイン電流）を測定したのち、Ｉｄ／Ｖｄｓとしてオン抵抗を計算するというものである。
工程４０６では、工程４０４で測定されたオン抵抗に基づき、目標オン抵抗を達成する上で除去すべきトリムセクションの数を決定する計算が行われる。測定されたオン抵抗が目標オン抵抗より小さい場合、前記目標オン抵抗と、測定された合成オン抵抗とには、ΔＲ＝（Ｒｔａｒｇｅｔ−Ｒｍｅａｓ）／Ｒｍｅａｓで与えられる正のパーセント差がある。次いで、除去すべきトリムセクションの数がＮｒｅｍｏｖｅ＝ΔＲ／Ｆｔｒｉｍで与えられる。
例えば、主装置およびｎ＝２０個の装置トリムセクションを伴う図３Ｂのような複合ＶＤＭＯＳ装置を考慮し、その場合、主装置が当該複合装置の導電面積の半分（５０％）を有し、各装置トリムセクションが、当該複合装置の導電面積の１４分の１の面積Ａｔｒｉｍを有するとする。すると、Ｆｔｒｉｍ＝Ａｔｒｉｍ／Ａｔｏｔａｌは２．５％である。目標オン抵抗がトリムされていない複合装置の測定されたオン抵抗より５％大きい場合、ΔＲ＝５％をＦｔｒｉｍ＝２．５％で除算すると、前記装置セクションの２つをトリムして前記目標に近づけるべきことが示される。目標オン抵抗がトリムされていない複合装置の測定されたオン抵抗より７％大きい場合は、ΔＲ＝７％をＦｔｒｉｍ＝２．５％で除算すると、前記装置セクションのおよそ３つをトリムして前記目標に近づけるべきことが示される。この実施例は、限定を意図したものではない。他の実施態様では、より多数または少数の装置トリムセクションおよび／または設計により不均等な導電面積を有する装置トリムセクションが伴う。
工程４００は工程４０８へと続き、計算された数のトリムセクションが除去されるまで、まだ有効な最も右の絶縁ヒューズから始めて、絶縁ヒューズが溶断されていく。絶縁ヒューズを右から左へ溶断していくと、当該装置のオン抵抗が増加する。例えば、図３Ａでは、絶縁ヒューズの溶断は絶縁ヒューズ３３０から開始され、絶縁ヒューズ３２４で終了する。工程４１０では、前記複合装置のトリム済みオン抵抗が測定される。
工程４１２では、前記トリム済みオン抵抗が前記目標オン抵抗と比較され、前記トリム済みオン抵抗が前記目標オン抵抗よりまだ低く、かつ、事前定義された前記目標オン抵抗の許容範囲内でない場合は、前記目標オン抵抗が達成されるまで、当該手順が工程４０６から繰り返される。
工程４１２では、前記トリム済みオン抵抗が、事前定義された前記目標オン抵抗の許容範囲内である場合、工程４１８が行われ、その場合、残りの各トリムセクション（最後に溶断された絶縁ヒューズの左にある各トリムセクション）に対応した有効化ヒューズが溶断されて、それら各トリムセクションが永久的に有効化される。例えば、図３Ａでは、絶縁ヒューズ３２６が溶断されている場合、有効化ヒューズ３１４が溶断される。
手順４００と同様な手順が、複合装置の通電能力（導電率）をトリミングして目標通電能力を達成するため行われ、その場合、トリムされていない合成通電能力は、トリム済み合成通電能力を超える。同じ手順を使用すると、同じまたは別個のダイ上にある２若しくはそれ以上のＩＧＢＴ、または２若しくはそれ以上の縦型ダイオードのオン抵抗または通電能力を合致させることができる。
図５Ａを参照すると、ＶＤＭＯＳ装置アーキテクチャの第３の実施形態が記述されており、この場合、トリム可能なＶＤＭＯＳ装置素子５００は、トリム可能なゲート抵抗５０５と直列にゲート端子５１４へ接続されたＶＤＭＯＳ装置５１２を含む。ＶＤＭＯＳ装置５１２は、ソース電極５１８と、ドレイン電極５１６と、ゲート電極５１０とを有し、このゲート電極は固有抵抗５０６を有する。ゲート電極５１０はトリム可能なゲート抵抗５０５に接続され、そのトリム可能なゲート抵抗５０５は、ゲートヒューズのセット５０４とともに並列接続されたｒ個のゲート抵抗のセット５０２を含む。トリム可能なＶＤＭＯＳ装置素子５００のスイッチング時間は、前記ゲートヒューズのセット５０４のうち１若しくはそれ以上を溶断することにより選択することができる。並列なゲート抵抗の数、ｒは、１より大きい任意の数であってよく、装置サイズ制限およびトリム精度要件に基づく。関連実施形態では、前記ｒ個のゲート抵抗のセットの各並列ゲート抵抗が異なる抵抗値を有し、別の関連実施形態では、各並列ゲート抵抗が同じ抵抗値を有する。
図５Ｂを参照すると、前記トリム可能なゲート抵抗の構成例が示されている。トリム可能なゲート抵抗５２５は、ゲート端子５３４とゲート電極５３０間に接続されている。トリム可能なゲート抵抗５２５は、ゲートヒューズ５５１〜５５５を介して並列接続されたトリム可能な抵抗５４０〜５４４を含む。ゲートヒューズ５５１およびゲートヒューズ５５２は、溶断されている。ゲートヒューズ５５３〜５５５は、接続されている。図５Ｂのように構成された当該トリム可能なゲート抵抗の抵抗は、前記抵抗５４２〜５４４の並列抵抗ネットワークの抵抗であり、抵抗５４０〜５４４の元の並列抵抗ネットワークの抵抗より大きい
図６を参照すると、特定のスイッチング時間にＶＤＭＯＳ装置素子５００をトリミングする手順６００の一例は、以下のとおりである。工程６０２では、目標スイッチング時間が選択される。工程６０４では、当該分野で周知の技術を使って、トリムされていない装置のスイッチング時間が測定される。工程６０６では、前記測定されたスイッチング時間が、前記目標スイッチング時間と比較され、その目標スイッチング時間を実現するため溶断しなければならない並列ゲートヒューズの数が予測される。工程６０８では、前記の数の並列ゲートヒューズが溶断されて、それらに対応する並列ゲート抵抗がトリム可能なゲート抵抗５０５から除去される。工程６１０では、前記トリム済みＶＤＭＯＳ装置素子のスイッチング時間Ｔｔｒｉｍが測定される。工程６１２では、前記トリム済みＶＤＭＯＳ装置素子のスイッチング時間Ｔｔｒｉｍが、前記目標スイッチング時間Ｔｔａｒｇｅｔと比較される。Ｔｔｒｉｍが事前定義された許容範囲内でＴｔａｒｇｅｔ以上である場合、当該手順は終了する。ＴｔｒｉｍがまだＴｔａｒｇｅｔ未満である場合は、当該手順が工程６０６から繰り返される。
工程６０６において、溶断すべき並列ゲートヒューズの数は、次のように決定される。スイッチング時間はゲート抵抗に比例するため、一定パーセントだけゲート抵抗が増加すると、それと同じパーセントだけスイッチング時間が増加する。ｒ個の並列抵抗については、各並列ゲート抵抗が同じ抵抗値を有する場合、前記トリム可能な抵抗装置から並列抵抗を１つ除去すると、前記トリム可能な抵抗装置の抵抗値が（１／ｒ）パーセントだけ増加する。前記目標スイッチング時間が測定されたスイッチング時間より大きい場合、前記目標スイッチング時間と、測定されたスイッチング時間とには、ΔＴ＝（Ｔｔａｒｇｅｔ−Ｔｍｅａｓ）／Ｔｍｅａｓで与えられる正のパーセント差がある。次いで、前記トリム可能な抵抗装置から除去すべき並列ゲート抵抗の数と、それに対応して溶断すべきゲートヒューズの数とが、Ｎｒｅｍｏｖｅ＝ｒΔＴで与えられる。
例えば、図５Ｂに示した構成について、トリム可能なゲート抵抗がｒ＝５個ある場合を考慮する。この例では、前記５つのトリム可能なゲート抵抗の各々が同一の抵抗値を有するため、各抵抗をトリミングすると、元の合成ゲート抵抗が２０％（５分の１）増加する。前記目標スイッチング時間値が初期に測定されたスイッチング時間値よりΔＴ＝２０％高い場合はｒΔＴ＝１となり、スイッチング時間を前記目標スイッチング時間に近づけるには、前記トリム可能な抵抗を１つトリムすべきであることが示される。前記目標スイッチング時間値が初期に測定されたゲート抵抗値よりΔＴ＝６５％高い場合はｒΔＴ＝５×０．６５となり、前記目標に近づけるには、前記トリム可能なゲート抵抗を約３つトリムすべきであることが示される。図５Ｂでは、２つのトリム可能なゲート抵抗が除去されて、結果的に前記トリム可能なゲートヒューズがすべて接続されている場合のゲート抵抗より４０％高い目標スイッチング時間が得られる。これは、実施態様の単なる一例である。同様な実施態様には、これより多数または少数のトリム可能なゲート抵抗、および／または設計により不均一な抵抗値を有するゲート抵抗を含めることができる。
図７は、ＶＤＭＯＳ装置アーキテクチャの第４の実施形態を例示したものである。複合装置７００は、内部ゲート端子７０３に接続されたｍ個のトリム可能な複合装置のセット７０６を有する。内部ゲート端子７０３は、トリム可能なゲート抵抗７０２を介してゲート端子７０１に接続される。トリム可能なゲート抵抗７０２は、ｒ個のゲート抵抗ヒューズのセット７０５を介してに並列接続されたｒ個のゲート抵抗のセット７０４を含む。トリム可能なゲート抵抗７０２における並列素子の数、ｒは、１より大きい任意の数であってよく、装置サイズ制限およびトリム精度要件に基づく。
前記ｍ個のトリム可能な複合装置のセット７０６は、トリム可能な複合装置７１０〜トリム可能な複合装置７４０を含む。トリム可能な複合装置７１０は、ｎ１個の相互接続された装置トリムセクションが主装置７２３に接続されたものから成る。前記ｎ１個の相互接続された装置トリムセクションは、トリムセクション７１１〜７１３を含む。主装置７２３のゲート電極は、内部ゲート端子７０３に接続される。絶縁ヒューズ７２７〜７２９を含むｎ１個の絶縁ヒューズのセットは、内部ゲート端子７０３に直列接続される。主装置７２３のドレイン電極は、ドレイン端子７２４に接続される。主装置７２３のソース電極は、ソース端子７２６に接続される。ソース端子７２６とドレイン端子７２４間には、ドレイン−ソース電圧ＶＤＳが印加される。ソース端子７２６とゲート端子７０３間には、ゲート−ソース電圧ＶＧＳが印加される。
トリムセクション７１１はＶＤＭＯＳ装置７１４を含み、そのドレイン電極はドレイン端子７２４に接続され、そのソース電極はソース端子７２６に接続される。このＶＤＭＯＳ装置７１４のゲート電極は、絶縁ヒューズ７２７を介してゲート端子７０３に接続される。このＶＤＭＯＳ装置７１４のゲート電極は、さらに、プルダウン抵抗７１７とそれに直列な有効化ヒューズ７２０を介してソース端子７２６に接続される。
トリムセクション７１２はＶＤＭＯＳ装置７１５を含み、そのドレイン電極はドレイン端子７２４に接続され、そのソース電極はソース端子７２６に接続される。このＶＤＭＯＳ装置７１５のゲート電極は、絶縁ヒューズ７２８および絶縁ヒューズ７２７を介してゲート端子７０３に接続される。このＶＤＭＯＳ装置７１５のゲート電極は、さらに、プルダウン抵抗７１８とそれに直列な有効化ヒューズ７２１を介してソース端子７２６に接続される。
トリムセクション７１３はＶＤＭＯＳ装置７１６を含み、そのドレイン電極はドレイン端子７２４に接続され、そのソース電極はソース端子７２６に接続される。このＶＤＭＯＳ装置７１６のゲート電極は、絶縁ヒューズ７２７〜７２９と、絶縁ヒューズ７２８および７２９を接続する全中間絶縁ヒューズを介して、ゲート端子７０３に接続される。このＶＤＭＯＳ装置７１６のゲート電極は、さらに、プルダウン抵抗７１９とそれに直列な有効化ヒューズ７２２を介してソース端子７２６に接続される。
トリム可能な複合装置７４０は、ｎｍ個の相互接続された装置トリムセクションが主装置７５３に接続されたものから成る。前記ｎｍ個の相互接続された装置トリムセクションは、トリムセクション７４１〜７４３を含む。主装置７５３のゲート電極は、内部ゲート端子７０３に接続される。絶縁ヒューズ７５７〜７５９を含むｎｍ個の絶縁ヒューズのセットは、内部ゲート端子７０３に直列接続される。主装置７５３のドレイン電極は、ドレイン端子７５４に接続される。主装置７５３のソース電極は、ソース端子７５６に接続される。ソース端子７５６とドレイン端子７５４間には、ドレイン−ソース電圧ＶＤＳが印加される。ソース端子７５６とゲート端子７０３間には、ゲート−ソース電圧ＶＧＳが印加される。
トリムセクション７４１はＶＤＭＯＳ装置７４４を含み、そのドレイン電極はドレイン端子７５４に接続され、そのソース電極はソース端子７５６に接続される。このＶＤＭＯＳ装置７４４のゲート電極は、絶縁ヒューズ７５７を介してゲート端子７０３に接続される。このＶＤＭＯＳ装置７４４のゲート電極は、さらに、プルダウン抵抗７４７とそれに直列な有効化ヒューズ７５０を介してソース端子７２６に接続される。
トリムセクション７４２はＶＤＭＯＳ装置７４５を含み、そのドレイン電極はドレイン端子７５４に接続され、そのソース電極はソース端子７５６に接続される。このＶＤＭＯＳ装置７４５のゲート電極は、絶縁ヒューズ７５８および絶縁ヒューズ７５７を介してゲート端子７０３に接続される。このＶＤＭＯＳ装置７４５のゲート電極は、さらに、プルダウン抵抗７４８とそれに直列な有効化ヒューズ７５１を介してソース端子７２６に接続される。
トリムセクション７４３はＶＤＭＯＳ装置７４６を含み、そのドレイン電極はドレイン端子７５４に接続され、そのソース電極はソース端子７５６に接続される。このＶＤＭＯＳ装置７４６のゲート電極は、絶縁ヒューズ７５７〜７５９と、絶縁ヒューズ７５８および７５９を接続する全中間絶縁ヒューズを介して、ゲート端子７０３に接続される。このＶＤＭＯＳ装置７４６のゲート電極は、さらに、プルダウン抵抗７４９とそれに直列な有効化ヒューズ７５２を介してソース端子７２６に接続される。
複合装置７００のスイッチング時間は、ｒ個の前記ゲート抵抗ヒューズのセット７０５のうち１若しくはそれ以上を溶断することにより設定できる。ｍ個のトリム可能な複合装置のセット内のトリム可能な複合装置のしきい値電圧、オン抵抗、および導電率は、当該トリム可能な複合装置内の絶縁ヒューズのセットのうち１若しくはそれ以上を溶断することにより、単独で、または組み合わせて、設定できる。
図８を参照すると、複合装置７００のスイッチング時間をトリミングし、しきい値電圧を個別にトリミングする手順８００の一例は、以下のとおりである。工程８０１では、目標スイッチング時間が選択される。工程８０２では、目標しきい値電圧Ｖｔａｒｇｅｔが選択される。工程８０４では、前記複合装置のしきい値電圧Ｖｍｅａｓが測定される。工程８０６では、ＶｍｅａｓがＶｔａｒｇｅｔと比較される。工程８０６では、事前定義されたしきい値電圧許容範囲内でＶｍｅａｓがＶｔａｒｇｅｔ以上の場合、工程８１２で、残りのトリムセクションの有効化ヒューズを溶断することにより、残りのトリムセクションが有効化され、当該手順は工程８２４へと続く。工程８０６で、ＶｍｅａｓがＶｔａｒｇｅｔ未満の場合、当該手順は、工程８０８へと続き、そこで除去すべき残りのトリムセクションの数が計算される。次いで、工程８１０では、除去すべき残りのトリムセクションの数の前記絶縁ヒューズが、最右のトリムセクションから左へと溶断されていく。この手順は、前記事前定義されたしきい値電圧許容範囲内でＶｍｅａｓがＶｔａｒｇｅｔ以上になるまで、工程８０４から繰り返される。
工程８２４では、前記トリム済み複合装置のスイッチング時間Ｔｍｅａｓが測定される。工程８２６では、測定されたスイッチング時間Ｔｍｅａｓが、前記目標スイッチング時間Ｔｔａｒｇｅｔと比較される。工程８２６では、事前定義されたスイッチング時間許容範囲内でＴｍｅａｓがＴｔａｒｇｅｔ以上である場合、当該手順８００が終了する。工程８２６でＴｍｅａｓがＴｔａｒｇｅｔ未満の場合、工程８２８で、除去すべきゲート抵抗の数が計算される。工程８３０では、前記計算された数のゲートヒューズが溶断される。この手順は、前記事前定義されたスイッチング時間許容範囲内でＴｍｅａｓがＴｔａｒｇｅｔ以上になるまで、工程８２４から繰り返される。
図９Ａを参照すると、ＶＤＭＯＳ装置アーキテクチャの第５の実施形態がトリム可能なＶＤＭＯＳ装置素子９００により記述されており、この場合、トリム可能なゲート抵抗９０５は、ゲート抵抗セグメントごとに２つのヒューズから成る。トリム可能なゲート抵抗９０５は、トリム可能な抵抗素子を必要とする実施形態のいずれでも置き換えることができる。
トリム可能なＶＤＭＯＳ装置素子９００は、トリム可能なゲート抵抗９０５とともにゲート端子９１４に直列接続されたＶＤＭＯＳ装置９１２を含む。ＶＤＭＯＳ装置９１２は、ソース電極９１８と、ドレイン電極９１６と、内部ゲート電極９１０とを有し、この内部ゲート電極は固有抵抗９０６を有する。内部ゲート電極９１０は、トリム可能なゲート抵抗９０５に接続され、そのトリム可能なゲート抵抗９０５は、第１のゲートヒューズのセット９０３および第２のゲートヒューズのセット９０４を介して並列接続されたｒ個のゲート抵抗のセット９０２を含み、これらｒ個のゲート抵抗の各ゲート抵抗は、第１のゲートヒューズを介して前記ゲート端子に直列接続され、さらに、第２のゲートヒューズを介して前記内部ゲート電極に直列接続される。この構成では、前記トリム可能なゲート抵抗９０５で切り離される抵抗に伴う寄生容量が、当該切り離される抵抗に接続した双方のヒューズを溶断することにより軽減される。
並列なゲート抵抗の数、ｒは、１より大きい任意の数であってよく、装置サイズ制限およびトリム精度要件に基づく。関連実施形態では、前記ｒ個のゲート抵抗のセットの各並列ゲート抵抗が異なる抵抗値を有し、別の関連実施形態では、各並列ゲート抵抗が同じ抵抗値を有する。
図９Ｂを参照すると、前記トリム可能なゲート抵抗の構成例が示されている。トリム可能なゲート抵抗９２５は、ゲート端子９３４とゲート電極９３０間に接続されている。トリム可能なゲート抵抗９２５は、ゲートヒューズ９４０を介してゲート端子９３４に接続され、かつ、ゲートヒューズ９６０を介して内部ゲート電極９３０に接続されたトリム可能な抵抗９５０を含む。また、トリム可能なゲート抵抗９２５は、ゲートヒューズ９４１を介してゲート端子９３４に接続され、かつ、ゲートヒューズ９６１を介して内部ゲート電極９３０に接続されたトリム可能な抵抗９５１を含む。トリム可能なゲート抵抗９２５は、ゲートヒューズ９４２に接続され、かつ、ゲートヒューズ９６２に接続されたトリム可能な抵抗９５２も含む。トリム可能なゲート抵抗９２５は、ゲートヒューズ９４３に接続され、かつ、ゲートヒューズ９６３に接続されたトリム可能な抵抗９５３も含む。トリム可能なゲート抵抗９２５は、ゲートヒューズ９４４に接続され、かつ、ゲートヒューズ９６４に接続されたトリム可能な抵抗９５４も含む。
ゲートヒューズ９４２〜９４４およびゲートヒューズ９６２〜９６４は、溶断されている。ゲートヒューズ９４０〜９４１および９６０〜９６２は、接続されている。ゲート抵抗９５２〜９５４は、ゲート端子９３４から、そしてゲート端子９３０から切り離されており、それらに伴う寄生容量をすべて除去している。図９Ｂのように構成された当該トリム可能なゲート抵抗の抵抗は、前記抵抗９５０〜９５１の並列抵抗ネットワークの抵抗であり、抵抗９５０〜９５４の元の並列抵抗ネットワークの抵抗より大きい
図１０を参照すると、図５Ａの前記第３の実施形態または図９Ａの前記第５の実施形態のどちらかのトリム可能なゲート抵抗を使う際、手順１０００を使用すると、前記ゲート抵抗を特定のゲート抵抗にトリムすることができる。例えば、同じまたは別個のダイに手順１０００を使うと、２若しくはそれ以上のＶＤＭＯＳまたはＩＧＢＴのゲート抵抗値を合致させることができる。
工程１００２では、目標ゲート抵抗Ｒｔａｒｇｅｔが決定される。工程１００４では、トリムされていない装置の前記ゲート端子と前記内部ゲート電極間のゲート抵抗Ｒｇａｔｅが、プローブパッドを使って直接測定され、またはサンプル装置またはテスト構造の測定を使って推定される。工程１００６では、前記測定されたゲート抵抗Ｒｇａｔｅが前記目標ゲート抵抗Ｒｔａｒｇｅｔと比較され、ＲｇａｔｅとＲｔａｒｇｅｔの差および当該設計におけるトリム可能な抵抗の数に基づく計算が行われて、前記目標ゲート抵抗を達成するため溶断しなければならないゲートヒューズの数が予測される。工程１００８では、前記計算された数のゲートヒューズが溶断される。工程１０１０では、前記トリムされた装置の前記ゲート抵抗Ｒｇａｔｅが測定される。工程１０１２では、前記トリム済みゲート抵抗および前記目標ゲート抵抗が比較される。工程１０１２で、前記測定されたゲート抵抗が前記目標ゲート抵抗より大きく、または望ましい許容範囲内である場合、当該手順は停止する。工程１０１２で、前記測定されたゲート抵抗が前記目標ゲート抵抗より小さく、かつ、望ましい許容範囲外である場合は、前記ゲート抵抗が前記目標ゲート抵抗より大きくなり、または望ましい許容範囲内になるまで、工程１００６、１００８、および１０１０が繰り返される。
工程１００６では、溶断すべきゲートヒューズの数が決定される。トリム可能な抵抗装置内にｒ個の抵抗がある場合、各抵抗が同じ抵抗値を有するとき、前記トリム可能な抵抗装置から抵抗を１つ除去すると、前記トリム可能な抵抗装置の抵抗値が（１／ｒ）の割合だけ増加する。測定された抵抗が目標抵抗より小さい場合、前記目標抵抗と、測定された抵抗とには、ΔＲｇａｔｅ＝（Ｒｔａｒｇｅｔ−Ｒｇａｔｅ）／Ｒｇａｔｅで与えられる正のパーセント差がある。次いで、除去すべき抵抗の数と、溶断すべきゲートヒューズの数とは、Ｎｒｅｍｏｖｅ＝ｒΔＲｇａｔｅで与えられる。
例えば、図５Ａに示したものと同様な構成について、トリム可能なゲート抵抗がｒ＝５個あり、トリミングできない固有ゲート抵抗が１つある場合を考慮する。この例における前記トリミングできないゲート抵抗は、前記トリム可能な抵抗の値と比べて無視できる値を有する。この例では、各前記トリム可能なゲート抵抗が同一の抵抗値を有するため、各抵抗をトリミングすると、元の合成ゲート抵抗が２０％（５分の１）増加する。前記目標ゲート抵抗値が初期に測定されたゲート抵抗値よりΔＲｇａｔｅ＝２０％高い場合はＮ＝ｒΔＲｇａｔｅ＝５×０．２０となり、前記目標に近づけるには、前記トリム可能なゲート抵抗を１つトリムすべきであることが示される。前記目標ゲート抵抗値が初期に測定されたゲート抵抗値よりΔＲｇａｔｅ＝６５％高い場合はＮ＝ｒΔＲｇａｔｅ＝５×０．６５となり、前記目標に近づけるには、図９Ｂの例に示したように、前記トリム可能なゲート抵抗を約３つトリムすべきであることが示される。
図９Ａの構成の場合は、直列接続された２つのヒューズを溶断して、トリム可能なゲート抵抗とそれに関連する寄生容量を除去しなければならない。同様な実施態様には、これより多数または少数のトリム可能なゲート抵抗、および／または設計により不均一な抵抗値を有するゲート抵抗を含めることができる。
別の実施形態では、目標絶縁破壊電圧を包含した少なくとも２つの異なる絶縁破壊電圧を伴う複数の並列装置素子を使って、レーザートリミングにより、縦型ダイオードに特定の絶縁破壊電圧を得ることができる。これを使用すると、同じまたは別個のダイ上にある２若しくはそれ以上の縦型ダイオードの絶縁破壊電圧を合致させることもできる。図１１Ａ〜１１Ｄがこの実施形態を例示している。第１の素子群は、第１の絶縁破壊電圧（Ｖ１）を伴う１若しくはそれ以上のダイオードを含み、第２の素子群は、第２の絶縁破壊電圧（Ｖ２）を伴う１若しくはそれ以上のダイオードを含み、以降同様で、ｎ番目の素子群は、第ｎの絶縁破壊電圧（Ｖｎ）を有する。この実施形態では、第１の絶縁破壊電圧Ｖ１が第２の絶縁破壊電圧Ｖ２より高く設定され、以降同様で、絶縁破壊電圧Ｖｎ−１は、絶縁破壊電圧Ｖｎより大きい。この装置全体の合成絶縁破壊電圧は、絶縁破壊電圧Ｖ１、Ｖ２、．．．Ｖｎを有する素子の組み合わせおよびサイズにより、この装置用に選択できる最低の目標絶縁破壊電圧より低くなるよう設定されている。素子群内にトリムヒューズを使うと、素子群内で特定のダイオードトリムセクションを無効化することができる。
絶縁破壊電圧とは、オフ状態の装置が電気的に破壊されて指定レベルの電流を通過させ始める電圧であると一般に定義されている。絶縁破壊電圧は、通常、指定値の電流（通常、ナノアンペア範囲）に達するまで、高電圧（Ｖ−ｈｉｇｈ）ノードにかける電圧を、低電圧（Ｖ−ｌｏｗ）ノードにかける電圧に対してランピングする（徐々に上げる）ことにより測定される。
すべての絶縁破壊電圧は、標準的な半導体ＭＯＳ処理技術、例えばイオン注入により設定される。複合装置の合成絶縁破壊電圧は、トリミング後に残ったトリム素子のうち最も低い絶縁破壊電圧により設定される。ダイオードの絶縁破壊は、漏れ電流が急激に増加して絶縁破壊に至る（ｂｒｅａｋｄｏｗｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）現象であるため、絶縁破壊電圧は、この実施形態のように並列素子を除去する場合、より正の値になるようにしかトリムできない。そのため、トリム可能なダイオード装置の合成絶縁破壊電圧は、絶縁破壊電圧を目標範囲へと正方向へトリムするよう、意図的に目標範囲より低く設定される。いずれかのヒューズを溶断するまで、ダイオードトリム素子は、すべて有効化されている。ダイオードトリムセクションは、トリムヒューズを使って、高電圧ノード（Ｖ−ｈｉｇｈ）から切り離される。
図１１Ａを参照すると、ダイオード素子１１００は、低電圧端子１１０３と高電圧端子１１０２間に逆バイアス構成で接続された１若しくはそれ以上のダイオード装置１１０１を含む。ダイオード装置１１０１は、装置電圧Ｖ１で絶縁破壊される。ダイオード素子１１００には、ダイオードトリムセクションを含む１若しくはそれ以上のダイオード素子群（図１１Ｂおよび１１Ｃに例示）が並列接続され、各ダイオードトリムセクションは、各前記ダイオードを無効化する各トリムヒューズと直列接続された１若しくはそれ以上のダイオードを有する。
図１１Ｂを参照すると、素子群１１１０は、１若しくはそれ以上のダイオードトリムセクション（この例では、ｍ個のダイオードトリムセクション）から成り、これらのダイオードトリムセクションは、低電圧端子１１２１と高電圧端子１１２０間に並列接続されている。ダイオードトリムセクション１１１１は、低電圧端子１１２１と高電圧端子１１２０間に、トリムヒューズ１１１５とともに、逆バイアス構成で直列接続されたダイオード１１１４を含む。ダイオードトリムセクション１１１２は、低電圧端子１１２１と高電圧端子１１２０間に、トリムヒューズ１１１７とともに、逆バイアス構成で直列接続されたダイオード１１１６を含む。ダイオードトリムセクション１１１３は、低電圧端子１１２１と高電圧端子１１２０間に、トリムヒューズ１１１９とともに、逆バイアス構成で直列接続されたダイオード１１１８を含む。素子群１１１０では、このほかに（ｍ−３）個のダイオードトリムセクションが低電圧端子１１２１と高電圧端子１１２０間に接続されている。これらすべてのダイオードトリムセクションは、低電圧端子１１２１と高電圧端子１１２０間に並列接続されている。
素子群１１１０内の全ダイオードは、同じ絶縁破壊電圧Ｖ２を有し、ここで、Ｖ２はＶ１より低い。この素子群中の特定のダイオードをトリミング（または無効化）すると、当該複合ダイオード装置全体について特定の絶縁破壊電圧で流すべき目標量の電流をもたらすことができる。
図１１Ｃを参照すると、素子群１１３０は、１若しくはそれ以上のダイオードトリムセクション（この例では、ｋ個のダイオードトリムセクション）から成り、これらのダイオードトリムセクションは、ダイオードトリムセクション１１３１、１１３２、および１１３３を含め、並列接続されている。ダイオードトリムセクション１１３１は、低電圧端子１１４１と高電圧端子１１４０間に、トリムヒューズ１１３４とともに、逆バイアス構成で直列接続されたダイオード１１３７を含む。ダイオードトリムセクション１１３２は、低電圧端子１１４１と高電圧端子１１４０間に、トリムヒューズ１１３５とともに、逆バイアス構成で直列接続されたダイオード１１３８も含む。ダイオードトリムセクション１１３３は、低電圧端子１１４１と高電圧端子１１４０間に、トリムヒューズ１１３６とともに、逆バイアス構成で直列接続されたダイオード１１３９も含む。このほかには、（ｋ−３）個のダイオードトリムセクションが低電圧端子１１４１と高電圧端子１１４０間に接続されている。これらすべてのダイオードトリムセクションは、低電圧端子１１４１と高電圧端子１１４０間に並列接続されている。
素子群１１３０内の全ダイオードは、絶縁破壊電圧Ｖｎを有し、ここで、ＶｎはＶ２およびＶ１より低い。ここでも、この素子群中の特定のダイオードをトリミング（または無効化）すると、当該複合ダイオード装置全体について特定の絶縁破壊電圧で流すべき目標量の電流をもたらすことができる。ダイオード素子群、例えば１１１０および１１３０を、ダイオード素子１１００と並列に組み合わせると、前記ダイオード素子群のうち１若しくはそれ以上のうちからダイオードを選択的に無効化するすることにより、複合ダイオード装置全体の目標絶縁破壊電圧を選択することができる。
図１１Ｄを参照すると、ダイオード素子群の構成が示されている。素子群１１５０は、ダイオードトリムセクション１１５１、１１５２、１１５３、および１１５４を含めて並列接続されたｊ個のダイオードトリムセクションから成る。ダイオードトリムセクション１１５１は、低電圧端子１１８１と高電圧端子１１８０間に、トリムヒューズ１１７１とともに、逆バイアス構成で直列接続されたダイオード１１６１を含む。ダイオードトリムセクション１１５２は、低電圧端子１１８１と高電圧端子１１８０間に、トリムヒューズ１１７２とともに、逆バイアス構成で直列接続されたダイオード１１６２も含む。ダイオードトリムセクション１１５３は、低電圧端子１１８１と高電圧端子１１８０間に、トリムヒューズ１１７３とともに、逆バイアス構成で直列接続されたダイオード１１６３も含む。ダイオードトリムセクション１１５４は、低電圧端子１１８１と高電圧端子１１８０間に、トリムヒューズ１１７４とともに、逆バイアス構成で直列接続されたダイオード１１６４も含む。このほかには、（ｊ−４）個の中間ダイオードトリムセクション１１５５が低電圧端子１１８１と高電圧端子１１８０間に接続されている。これらすべてのダイオードトリムセクションは、低電圧端子１１８１と高電圧端子１１８０間に並列接続されている。
素子群１１５０内の全ダイオードは、同じ絶縁破壊電圧Ｖｎを有し、ここで、Ｖｎは絶縁破壊電圧Ｖ１より低い。
図１１Ｄの構成では、トリムヒューズ１１７１およびトリムヒューズ１１７２を除き、素子群１１５０の全トリムヒューズが溶断されている。素子群１１５０の合成絶縁破壊電圧は、前記ダイオードトリムセクション１１５１および１１５２の絶縁破壊電圧により決定される。装置素子１１００が素子群１１５０と並列接続された複合ダイオード装置において、この複合装置の合成絶縁破壊電圧は、前記装置素子１１００内のダイオードの絶縁破壊電圧と、素子群１１５０内の有効化されたダイオードの絶縁破壊電圧との組み合わせになる。
図１２を参照すると、装置素子１１００および素子群１１３０を含む複合ダイオード装置を、特定の絶縁破壊電圧へとトリミングする手順１２００の一例は、以下のとおりである。工程１２０２では、目標絶縁破壊電圧が選択される。工程１２０４では、トリムされていない複合ダイオード装置の絶縁破壊電圧が、前記Ｖ−ｈｉｇｈとＶ−ｌｏｗ端子間で測定される。工程１２０６では、前記測定された絶縁破壊電圧、前記目標絶縁破壊電圧、および各絶縁破壊トリム素子間での絶縁破壊電圧の期待差に基づき、前記素子群内のどのダイオードトリム素子をトリムすべきか決定する計算が行われる。次に、工程１２０８では、トリムすべきことが示された前記ダイオードトリム素子のヒューズが溶断される。示されたダイオードトリム素子に対応したトリムヒューズを溶断すると、前記Ｖ−ｈｉｇｈとＶ−ｌｏｗ端子と間に並列接続された残りのダイオードトリム素子のセットが残る。工程１２１０では、前記トリム済み複合装置の絶縁破壊電圧ＶＢｔｒｉｍが測定される。
工程１２１２では、事前定義された許容範囲内で、前記測定された絶縁破壊電圧が前記目標絶縁破壊電圧以上である場合、当該手順は終了する。工程１２１２では、前記測定された絶縁破壊電圧ＶＢｔｒｉｍが、まだ前記目標絶縁破壊電圧ＶＢｔａｒｇｅｔより低く、または前記事前定義された許容範囲外である場合、当該手順は、前記目標絶縁破壊電圧が達成されるまで、工程１２０６、１２０８、１２１０、および１２１２を繰り返す。
例えば、合成絶縁破壊電圧の目標を４９５Ｖに選択するとする。複合トリム可能ダイオード装置がｍ＝１０個のダイオード素子群を含み、その各々がトリム素子を１つ含み、かつ、前記トリム可能な素子群間での絶縁破壊電圧の期待差が１Ｖである場合、４９５Ｖと設定された合成絶縁破壊電圧を結果として得るには、ダイオードトリム素子１０、９、８、７、および６（４９０Ｖ、４９１Ｖ、４９２Ｖ、４９３Ｖ、および４９４Ｖの絶縁破壊電圧に対応する）をトリムする必要がある。
これは、実施態様の単なる一例である。同様な実施態様としては、１より多くの素子および／または不均一な数の素子を含むトリム可能な素子群などがある。前記素子群とその内部の素子は、装置面積で重み付けした差を含め、絶縁破壊電圧の期待差を不均一に有するよう設計することもできる。
以上の諸実施形態では、複合装置の動作から装置トリム素子を無効化または除去して装置パラメータを変更し、例えば前記複合装置について、しきい値電圧を上げ、オン抵抗を上げ、通電能力を下げ、スイッチング時間を長くし、または絶縁破壊電圧を上げる例を例示しているが、上述したアーキテクチャは、ヒューズリンクを溶断してトリム素子を追加し、あるいは複合装置全体に対してトリム素子の動作を有効化することにより、トリム素子も有効化し、または前記複合装置の動作に追加されるよう修正でき、これにより上述と同じ技術を使って当該複合装置に望ましいパラメータを増減させることもできる。
本開示に示した諸実施形態は、本発明の実施可能な例を提供することを目的としているが、本発明を限定することを目的としたものではない。ＶＤＭＯＳに加え、他の装置タイプも、トリム可能な素子群における基本装置として使用することができる。例えば、本開示の方法およびアーキテクチャを使って、複合トリム可能絶縁ゲートバイポーラトランジスタ装置および他の縦型ＭＯＳＦＥＴ装置を構築することもできる。また、本明細書に開示した諸実施形態は、特定のトリミング装置および方法による限定を目的としたものではない。例えば、前記トリミングは、適切なレーザーからのレーザー光を適用することにより溶断されるレーザーヒューズ、電気的にプログラム可能なヒューズ、例えば電荷トラッピング不揮発性記憶素子と併用されている電気的にプログラム可能なヒューズ、そして電気的に溶断可能なヒューズおよびアンチヒューズにより実現できる。

Claims (7)

  1. ドレイン端子と、ソース端子と、ゲート端子とを有する縦型電界効果装置を作製する方法であって、
    前記ドレイン端子、前記ソース端子、および前記ゲート端子に接続された第１の電界効果装置を提供する工程と、
    トリムセクションの各装置のゲート電極の各々が第１のヒューズのセットのうち１個のヒューズにより前記ソース端子に接続され、さらにそのゲート電極の各々が直列に接続された第２のヒューズのセットのうち少なくとも１個のヒューズにより前記ゲート端子に接続された第２の電界効果装置のセットを提供する工程と、
    装置パラメータ測定値を測定する工程と、
    前記装置パラメータ測定値を目標値と比較する工程と、
    前記装置パラメータ測定値が前記目標値を満たす場合、前記第１のヒューズのセットのうち少なくとも１個のヒューズを溶断する工程と
    を有する方法。
  2. 請求項１記載の方法において、前記溶断する工程は、さらに、前記第１のヒューズのセットのうち複数のヒューズを溶断する工程を有するものである方法。
  3. 請求項１記載の方法において、さらに、
    前記装置パラメータ測定値が前記目標値を満たさない場合、前記第２のヒューズのセットのうち少なくとも１個のヒューズを溶断する工程を有するものである方法。
  4. 請求項１記載の方法において、前記測定する工程は、さらに、しきい値電圧を測定する工程を有するものである方法。
  5. 請求項１記載の方法において、前記測定する工程は、さらに、オン抵抗を測定する工程を有するものである方法。
  6. 請求項１記載の方法において、前記第２の電界効果装置のセットを提供する工程は、さらに、前記第１のヒューズのセットに接続された抵抗のセットを提供する工程を有するものである方法。
  7. 請求項１記載の方法において、前記ゲート端子は、さらに、トリム可能な並列抵抗ネットワークに接続され、さらに、
    前記並列抵抗ネットワークの抵抗に直列な少なくとも１個のヒューズを溶断する工程を有するものである方法。
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