KR20150092212A - 수직 반도체 디바이스의 정밀도 개선을 위한 디바이스 아키텍처 및 방법 - Google Patents

수직 반도체 디바이스의 정밀도 개선을 위한 디바이스 아키텍처 및 방법 Download PDF

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토마스 이. 삼세 해링톤
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Abstract

일반적으로 이산 반도체로서 알려진 디바이스들 클래스에서 발견되는 수직 반도체 디바이스들의 주요한 전기 사양의 향상은 이러한 디바이스들이 이용되는 시스템들의 성능 달성과 전력 효율에 직접적인 영향을 미친다. 부정확한 수직 디바이스 사양들은 시스템 구축자들이 그들의 요구되는 사양 타겟들을에 대해 선출된 디바이스들을 스크리닝하거나 또는 원하는 것보다 낮은 성능 또는 낮은 효율을 가진 그들 시스템을 설계하게끔 한다. 수직 반도체 디바이스에 대해 원하는 타겟 사양을 달성하기 위한 아키텍처 및 방법이 개시된다. 임계 전압의 정확한 트리밍은 온-저항 및 스위칭 시간의 타겟팅을 향상시킨다. 게이트 저항의 정확한 트리밍은 스위칭 시간의 타겟팅 역시 향상시킨다. 디바이스의 유효 폭의 정확한 트리밍은 온-저항 및 전류 운반 능력의 타겟팅을 향상시킨다. 디바이스 파라미터들은 단일 디바이스를 개선시키기 위해 트리밍되거나, 또는 파라미터 사양이 두 개 이상의 디바이스들에 대한 사양들에 매치하도록 타겟팅된다.

Description

수직 반도체 디바이스의 정밀도 개선을 위한 디바이스 아키텍처 및 방법 {DEVICE ARCHITECTURE AND METHOD FOR PRECISION ENHANCEMENT OF VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 일반적으로 수직 반도체 디바이스의 사양을 개선하기 위한 방법들 및 기법들에 관한 것이다. 특히, 본 발명은 상세하게는 디바이스 트리밍을 이용하여 수직 반도체 디바이스의 다양한 파라미터의 사양들을 개선하기 위한 신규한 방법들에 관한 것이다.
반도체 제조 공정들은 비용, 수율 및 성능의 상충하는 목표들의 균형을 맞추어야 한다. 시장 수요들은 제조업자들이 비용을 줄이게끔 하지만, 향상된 시스템 성능은 부품의 공차를 매우 타이트하게 만든다. 많은 어플리케이션들에서, 시스템 성능 요건들은 비용 효율적인 제조 공정에서 달성될 수 있는 것을 초과한다.
유사한 문제들이 전력 공급 부품의 제조시에 존재하는 바, 예를 들어 VDMOS, IGBTs 및 수직 파워 다이오드들과 같은 이산(discrete) 디바이스들의 파라미터적 분포들에서의 변화들이 시스템 설계들에서 효율성 및 스위칭 속도를 제한한다.
전력 공급 설계자들이 관심있는 두 개의 주된(primary) 설계 파라미터들은 스위칭 VDMOS 디바이스의 임계 전압(Vt)과 게이트 저항이다. 임계 전압(Vt) 및 게이트 저항의 변화들은 디바이스를 이용하는 회로에 대한 전체 전력 공급 효율 등급들을 전파하는 시스템 타이밍 제약들을 결정한다. 임계 전압(Vt) 및 게이트 저항 분포들의 타이트하고 더 정확한 제어는 많은 장점을 제공한다. 예를 들어, 이들 이점들 중 일부는 가까운 시스템 타이밍, 보호 대역의 감소, 더 낮은 스위칭 손실 및 효율성 증가를 포함한다. 이러한 특성의 여러 디바이스 파라미터들이 있는 바, 이 파라미터의 절대값은 파라미터에 대해 관찰된 변화의 폭만큼 중요하지 않다. 이들 분포들의 더 타이트한 제어들은 설계자에게 시스템 설계에서 특별한 어플리케이션에 대해 필요한 특정 성능 특성을 개선하는 트레이드오프를 만들도록 유연성을 제공한다.
다양한 기법들이 비용 효율적인 제조 공정으로부터 파라미터 분포들을 타이트하게 하기 위해 수년에 걸쳐 사용되어 왔지만, 어느것도 완전하게 만족스럽지 못하였다.
종래 기술의 하나의 해결책은, 저가의 공정에 집중하고, 결과적인 구성 부품들을 테스트하고, 제조 디바이스들을 다양한 파라미터 분포 카테고리들로 분류하고, 허용범위에 있는 것들만을 선택하는 것이었다. 그러나, 전체 모집단으로부터 분포 범위 밖의 다수의 부품은 폐기해야하기 때문에, 이러한 접근 방식은 비용을 증가시킨다.
종래 기술의 또 다른 접근법은 바람직한 파라미터 범위에 다수의 부품들을 이동하기 위해 레이저 또는 다른 포스트 제작 기법들로 트리밍할 수 있도록 부품들의 설계를 약간 수정하는 것이었다. 그러나,이 방법은 수직 반도체 디바이스들에 성공적으로 적용되지 않았다. 트리밍 기법들이 수직 반도체 디바이스들에 적용되는 것이 어려운 이유는 수직 디바이스를 구성하는 내부 유닛들 모두가 웨이퍼의 하단 측에 공통 접속을 가지기 때문이다. 예를 들어, VDMOS 용 웨이퍼의 하단면은 디바이스를 구성하는 모든 내부 유닛의 공통 드레인 단자이다. IGBT 용 웨이퍼의 바닥면은 디바이스를 구성하는 모든 내부 유닛들 용 공통 컬렉터 단자(collector terminal)이다. 공통 단자들을 갖는 이러한 디바이스들과 같은 디바이스 상에 트리밍을 구현하기 위해, 본 발명에 기재된 것들과 같은 새로운 기술들이 사용될 수 있다.
"수직" 반도체 디바이스들은 전류의 흐름의 주요 방향이 수직인 반도체 디바이스들이다. 전력 이산(discrete) 반도체 디바이스들은 종종 수직 반도체 디바이스들로서 조립된다.
하나의 바람직한 실시 예에 따르면, 적어도 두 개의 병렬 디바이스 그룹들을 사용하여 VDMOS, IGBT, 또는 수직 게이트 다이오드의 특정 임계 전압을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공되는 바, 각각의 그룹은 서로 다른 임계 전압을 가지고, 이 서로 다른 임계 전압들은 타겟 임계 전압을 브락켓(bracketing)한다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 VDMOSs, IGBTs, 또는 수직 게이트-다이오드들의 임계 전압을 매치하는데 사용될 수 있다.
다른 바람직한 실시 예에 따르면, 복수의 병렬 디바이스 세그먼트들을 사용하여 VDMOS, IGBT, 또는 수직 다이오드의 특정 온-저항 또는 전류 운반 능력을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공된다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 VDMOSs, IGBTs, 또는 수직 다이오드들의 온-저항 또는 전류 운반 능력을 매치하는데 사용될 수 있다.
다른 바람직한 실시 예에 따르면, 복수의 병렬 게이트 저항들을 사용하여 VDMOS 또는 IGBT의 특정 스위칭 시간을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공된다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 VDMOSs 또는 IGBTs의 스위칭 시간을 매치하는데 사용될 수 있다.
다른 바람직한 실시 예에 따르면, 적어도 두 개의 상이한 임계 전압들 및 복수의 병렬 게이트 저항들을 가진 두 가지 복수의 병렬 디바이스 세그먼트들을 사용하여 VDMOS 또는 IGBT의 특정 스위칭 시간을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공된다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 VDMOSs 또는 IGBTs의 스위칭 시간을 매치하는데 사용될 수 있다.
다른 바람직한 실시 예에 따르면, 복수의 병렬 게이트 저항들을 사용하여 VDMOS 또는 IGBT의 특정 게이트 저항을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공된다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 VDMOSs 또는 IGBTs의 게이트 저항을 매치하는데 사용될 수 있다.
다른 바람직한 실시 예에 따르면, 타겟 항복 전압을 브락켓하는 적어도 두 개의 서로 다른 항복 전압들을 가진 복수의 병렬 디바이스 소자들을 사용하여 수직 다이오드의 특정 항복 전압을 레이저 트리밍을 통해 타겟팅하기 위한 방법이 제공된다. 동일한 방법이 동일 또는 별도의 다이 상의 둘 이상의 수직 다이오드들의 항복 전압을 매치하는데 사용될 수 있다.
도 1a는 복합(composite) VDMOS 디바이스에 사용하기 위해, 제1 임계 전압과 함께 비 트리밍가능한 섹션을 가진 주된 디바이스 그룹을 도시한다.
도 1b는 두 개의 상이한 임계 전압들과 함께 트리밍 섹션들을 가진 두 개의 소자 그룹들의 결합을 도시한다.
도 1c는 트리밍가능한 복합 VDMOS 디바이스에 사용하기 위해 복수의 트리밍 섹션들 및 제n 임계 전압을 가진 제n 소자 그룹을 도시한다.
도 1d는 복수의 트리밍 섹션들을 가진 트리밍가능한 복합 VDMOS 디바이스 내에 사용하기 위한 소자 그룹의 구성의 일례를 도시한다.
도 2는 타겟 임계 전압에 달성하기 위해 비 트리밍된 복합 임계 전압으로부터 복수의 트리밍 섹션들을 가진 소자 그룹을 트리밍하기 위한 절차를 도시한다.
도 3a는 복수의 트리밍 섹션들의 소자 그룹과 상호 연결된 주된 디바이스를 가진 트리밍가능한 복합 VDMOS 디바이스를 도시한다.
도 3b는 트리밍가능한 복합 VDMOS 디바이스에 대한 디바이스 레이아웃을 도시한다.
도 4는 온-저항 타겟(taget on-resistance)을 달성하기 위해 복수의 트리밍 섹션들을 가진 트리밍가능한 복합 VDMOS 디바이스를 트리밍하기 위한 절차를 도시한다.
도 5a는 트림 퓨즈와 직렬인 저항을 가진 각각의 트림 섹션과 병렬 연결된 트림 섹션들을 가진 게이트 저항을 구비한 복합 VDMOS 디바이스를 도시한다.
도 5b는 트리밍가능한 게이트 저항 구성의 일례를 도시한다.
도 6은 트리밍가능한 게이트 저항을 가진 복합 VDMOS 디바이스의 스위칭 시간을 트리밍하기 위한 절차이며, 여기서 스위칭 시간이 목표한 스위칭 시간을 달성하기 위해 트리밍된다.
도 7은 트리밍가능한 복합 디바이스들의 한 세트와 직렬 연결된 트리밍가능한 게이트 저항을 구비한 복합 VDMOS 디바이스를 도시한 것이며, 복합 VDMOS 디바이스는 먼저 임계 전압을 트리밍하며 그리고 후속적으로 게이트 저항을 트리밍함으로써 달성되는 트리밍가능한 스위칭 시간을 갖는다.
도 8은 트리밍가능한 게이트 저항을 가진 복합 VDMOS 디바이스 및 트리밍가능한 복합 디바이스들의 한 세트의 스위칭 시간 및 임계 전압을 트리밍하기 위한 절차이다.
도 9a는 병렬 연결된 트림 섹션들 - 각각의 트림 섹션은 한 쌍의 트림 퓨즈들과 직렬인 저항을 가짐 - 를 포함하는 감소된 기생 캐패시턴스를 가진 트리밍 게이트 저항을 구비한 복합 VDMOS 디바이스를 도시한다.
도 9b는 감소된 기생 캐패시턴스를 가진 트리밍가능한 게이트 저항의 구성의 일례를 도시한다.
도 10은 타겟 게이트 저항을 달성하기 위해 비 트리밍된 복합 게이트 저항으로부터 트리밍가능한 게이트 저항을 가진 복합 VDMOS 디바이스의 게이트 저항을 트리밍하기 위한 절차를 도시한다.
도 11a는 복합 다이오드 디바이스에 사용하기 위한 단일 비 트리밍가능한 소자 및 제1 항복 전압을 구비한 주된 소자 그룹을 도시한다.
도 11b는 적어도 두 개의 트림 소자들 및 선택가능한 항복 전압을 가지는 트리밍가능한 복합 다이오드 디바이스에 사용하기 위한 소자 그룹을 도시한다.
도 11c는 트리밍가능한 복합 다이오드 디바이스에 사용하기 위한 하나 이상의 트림 소자들 및 제n 항복 전압을 가진 제n 소자 그룹을 도시한다.
도 11d는 조정 가능한 복합 다이오드 디바이스에 사용하기 위한 복수의 트림 소자들 및 항복 전압(Vn)의 구성된 강도를 가진 소자 그룹의 구성의 일례를 도시한다.
도 12는 단조롭게(monotonically) 증가하는 항복 전압들을 갖는 복수의 트림 소자들을 구비한 트리밍 복합 다이오드 디바이스의 항복 전압을 트리밍하기 위한 절차이다.
본 발명의 다양한 실시 예들을 만들고 사용하는 것이 아래에서 상세히 설명되지만, 본 발명은 다양한 특정 콘텍스트들에서 구현될 수 있는 많은 적용 가능한 발명의 개념들을 제공한다는 것이 이해되어야 한다. 여기서 논의되는 특이한 실시 양태들은 개시된 것을 만들고 사용하는 특정 방법들을 단지 예시하고 있으며, 발명의 범위를 제한하지 않는다.
게이트 단자, 소스 단자 및 드레인 단자를 갖는 MOSFET 트랜지스터 소자에서 "임계 전압"은, 소스 및 드레인 단자들 사이에 상당한 전류가 흐르도록, 소자의 전도성 채널이 상기 다바이스의 소스 단자 및 드레인 단자를 연결하기 시작할 때의 게이트 - 소스 간 전압(VGS)의 값을 의미하는 것으로 이해된다.
"온-저항"은 일반적으로 반도체 디바이스의 단자들에 특정 전압 및/또는 전류를 인가함으로써 반도체 디바이스가 온-상태로 바이어스될 때 반도체 디바이스의 저항인 것으로 이해된다. VDMOS 디바이스의 경우, 예를 들어, 온 - 저항은 드레인-소스 전압(VDS)이 0.1 V로 설정되고 그리고 게이트-소스 전압(VGS)이 10 V로 설정될 때 드레인-소스 전압(VDS)으로 나눈 드레인 전류(Id)로 자주 정의된다.
"스위칭 시간"은 디바이스에 대해 "오프" 상태로부터 "온" 상태로 또는 "온" 상태로부터 "오프" 상태로 스위칭하는데 걸리는 시간을 의미한다. 스위칭 시간은, 오프 상태에 대해 전압 또는 전류의 상태 값에 대한 평균이 10 %에서 90 %로 상승하여 디바이스를 온시키는데 필요한 시간, 또는 온 상태에 대해 전압 또는 전류의 상태 값에 대한 평균이 90%에서 10%로 떨어져서 디바이스를 오프시키는데 필요한 시간을 계산함으로써 측정된다. 반도체 디바이스의 "유효 폭"은 디바이스의 전도성 영역의 폭이다. 큰 유효 폭은 디바이스가 더 많은 양의 전류를 운반하도록 하고, 작은 유효 폭은 디바이스가 소량의 전류를 운반하도록 제약한다. 큰 유효 폭을 가진 디바이스는 또한 작은 유효 폭을 가진 디바이스보다 더 작은 온-저항을 가질 수 있다.
수직 확산된 MOSFET 또는 수직 드리프트 MOSFET(VDMOS)는 전류의 흐름이, 일반적으로 상단에서 하단으로, 수직인 MOSFET 트랜지스터이다. 공정의 이전 세대에서, 디바이스의 소스 및 드레인과 반대 도핑 극성의 이 디바이스 유형의 채널 영역은, 고온 확산 단계에 의해 만들어졌고 따라서 "확산형(diffused)"으로 불린다. 가장 최신의 디바이스들이 높은 전압을 지원하기 위해 드리프트 영역의 어떤 타입을 이용하는 바와 같이, 상기 "확산형"이라는 명명은, 오늘 날 용어 "드리프트"로 자주 대체된다.
수직 다이오드는 애노드가 소자의 일면에 위치하고 캐소드가 소자의 반대면에 위치되어 있는 다이오드여서, 다이오드 전류 흐름의 주된 방향이 이들 표면들에 대해 수직이다.
수직 다이오드의 항복 전압은 오프 상태 디바이스가 전기적으로 파괴되어 특정 레벨의 전류를 통과시키기 시작하는 전압으로 보통 정의된다.
절연 게이트 바이폴라 트랜지스터(또는 IGBT)는, 소자를 턴온(turn on)시켜 전류 흐름을 시작하고 디바이스를 오프시켜 전류를 정지시키기 위해 (MOSFET의 게이트 단자와 매우 유사한)절연 게이트 단자를 이용하는 수직 전류 흐름 바이폴라 트랜지스터이다.
도 1a를 참조하면, 디바이스 소자(100)는 게이트 전극(102), 소스 전극 (108) 및 드레인 전극(106)을 갖는 VDMOS 디바이스(104)를 포함한다. VDMOS 디바이스(104)는 임계 전압(Vt1)을 갖는다. 사용시, 전압(VDS)은 드레인 전극과 소스 전극 사이에 인가되며 그리고 전압(VGS)은 게이트 전극과 소스 전극 사이에 인가된다. 디바이스 소자(100)는 복수의 트림 섹션들을 가진 다바이스 소자 그룹의 트림 세션에 사용되는 주된 디바이스를 형성한다.
도 1b를 참조하면, 소자 그룹(110)은 두 개의 상호 연결 VDMOS 디바이스 트림 섹션들인, 트림 섹션(111) 및 트림 섹션(112)을 포함한다. 소자 그룹(110)은 게이트 단자 (119), 드레인 단자(122) 및 소스 단자(123)를 갖는다. 사용시, 전압(VDS)은 드레인 단자와 소스 단자 사이에 인가되며, 그리고 전압(VGS)은 게이트 단자와 소스 단자 사이에 인가된다
트림 섹션(111)은 드레인 단자(122)에 연결된 드레인 전극과 소스 단자(123)에 연결된 소스 전극을 가진 디바이스(113)를 포함한다. 디바이스 (113)의 상기 게이트 전극은 격리 퓨즈(120)를 통해 게이트 단자(119)에 연결된다. 디바이스(113)의 상기 게이트 전극은 활성화 퓨즈(117)와 직렬인 풀다운 저항(115)을 통해 소스 단자(123)에 연결된다. 디바이스(113)는 임계 전압(Vt2)을 보인다.
트림 섹션(112)은 드레인 단자(122)와 연결된 드레인 전극과 소스 단자(123)와 연결된 소스 전극을 가진 디바이스(114)를 포함한다. 디바이스(114)의 상기 게이트 전극은 직렬로 연결된 격리 퓨즈(120) 및 격리 퓨즈(121)를 통해 게이트 단자(119)와 연결된다. 디바이스(114)의 상기 게이트 전극은 활성화 퓨즈(118)와 직렬인 풀다운 저항(116)을 통해 소스 단자(123)와 추가로 연결된다. 디바이스(114)는 임계 전압(Vt3)을 보인다. 소자 그룹(110)은 선택가능한 임계 전압 Vt2 또는 Vt3를 가진다.
도 1c를 참조하면, 예시적인 복합 VDMOS 디바이스(130)는 비 트리밍가능한 섹션(131) 및 트림 섹션들(132, 133)을 포함하는 n 개의 상호 연결된 VDMOS 디바이스들로 구성된다. 트림 섹션(132)과 트림 섹션(133) 사이에 상호 연결된 (n-3) 개의 트림 섹션들이 있다. 복합 디바이스 (130)는 게이트 단자(143), 드레인 단자(147) 및 소스 단자(148)를 갖는다. 격리 퓨즈들(145, 146)을 포함하는 n개의 격리 퓨즈들의 세트는 게이트 단자(143)에 직렬로 연결된다. 사용시, 전압(VDS)이 상기 드레인 단자와 상기 소스 단자 사이에 인가되며 그리고 전압(VGS)이 게이트 단자와 소스 단자 사이에 인가된다.
비트리밍가능 섹션(131)은 드레인 단자(147)에 연결된 드레인 전극과 소스 단자(148)에 연결된 소스 전극을 가진 디바이스(134)를 포함한다. 디바이스(134)의 상기 게이트 전극은 게이트 단자(143)에 연결된다. 디바이스(134)는 임계 전압(Vt1)을 보인다.
트림 섹션(132)은 드레인 단자(147)에 연결된 드레인 전극과 소스 단자(148)에 연결된 소스 전극을 가진 디바이스(135)를 포함한다. 디바이스(135)의 상기 게이트 전극은 격리 퓨즈(145)를 통해 게이트 단자(143)에 연결된다. 디바이스(135)의 상기 게이트 전극은 활성화 퓨즈(141)와 직렬인 풀다운 저항(138)을 통해 소스 단자(148)에 추가로 연결된다. 대안적으로, 활성화 퓨즈(141)는 풀다운 저항과 관련된 어떤 기생 저항을 감소시키기 위해 풀다운 저항(138)과 디바이스(135)의 상기 게이트 사이에 배치될 수 있다. 디바이스(135)는 임계 전압(Vt2)을 보인다.
트림 섹션(133)은 드레인 단자(147)와 연결된 드레인 전극과 소스 단자(148)와 연결된 소스 전극을 가진 디바이스(136)를 포함한다. 디바이스(136)의 상기 게이트 전극은 격리 퓨즈(145), 격리 퓨즈(146), 및 격리 퓨즈(145)와 격리 퓨즈(145) 간에 직렬 연결된 모든 중간 격리 퓨즈들을 통해 게이트 단자(143)에 연결된다. 디바이스(136)의 상기 게이트 전극은 활성화 퓨즈(142)와 직렬인 풀다운 저항 (139)을 통해 소스 단자(148)에 추가로 연결된다. 디바이스(136)는 임계 전압(Vtn)을 보인다.
게이트 단자(143), 드레인 단자(147) 및 소스 단자(148)에 트림 섹션(132, 133)과 유사하게 상호 연결된 복합 디바이스(130) 내에 있는 트림 섹션(132, 133) 사이에는 n-3 중간 트림 섹션들이 있다. 하나 이상의 트림 섹션들은 트리밍 목적을 위해 동일한 임계 전압 값을 가질 수 있다. 예시적인 복합 디바이스(130)는 Vtn 와 Vt1 (여기서, Vtn < Vt2 < Vt1) 사이의 임계 전압 범위에 있는 선택가능한 임계 전압을 갖는다.
활성화 퓨즈가 연결될 때, 예를 들어 활성화 퓨즈(142)에는 풀다운 저항(139) 및 활성화 퓨즈(142)를 통해 션트(shunt)가 형성되는데 여기서 전류는 게이트 단자로부터 소스 단자로 흐른다. 상기 션트 때문에, 디바이스(136)가 도전되게 하기 위해 디바이스(136)를 통해 상기 게이트 단자로부터 상기 소스 단자로 불충분한 전류가 흐른다.
트림 섹션은 그것과 대응하는 활성화 퓨즈가 "끊어질(blown)" 때 "활성화"된다. 트림 섹션은 상기 트림 섹션과 상기 게이트 단자(143) 사이에 있는 적어도 하나의 격리 퓨즈가 "끊어질" 때 소자 그룹으로부터 전기적으로 "격리"된다. 도 1c의 실시예에서, 비 트림 섹션들은 "격리"되며 그리고 비 트림 섹션들은 "활성화"된다. 다수의 추가적인 실시 예들에서는, 격리 및 활성화 퓨즈들을 끊음(blowing)으로써 선택 가능한 복합 디바이스(130)의 다수의 다른 구성들이 있다.
도 1d를 참조하면, 트림 섹션들의 격리 및 활성화의 추가적인 예가 제공된다. 도 1d에서, 소자 그룹(150)은 비트리밍가능한 섹션(151) 및 트림 섹션들(152, 153, 154)을 포함하는 n 개의 상호 연결 VDMOS 디바이스 섹션들로 구성된다. 각각의 트림 섹션은 게이트 전극, 소스 전극 및 드레인 전극을 가진 VDMOS 디바이스를 포함한다. 트림 섹션들(153, 154) 사이에 (n-4)개의 트림 섹션들(155)이 있다. 소자 그룹(150)은 게이트 단자(156), 드레인 단자(157)와 소스 단자(158)를 갖는다. 사용시, 전압(VDS)은 드레인 단자와 소스 단자 사이에 인가되며 그리고 전압(VGS)은 게이트 단자 및 소스 단자 사이에 인가된다.
격리 퓨즈들(172, 173, 174)을 포함하는 n 격리 퓨즈들의 세트는 게이트 단자(156)에 직렬로 연결된다. 격리 퓨즈들(173, 174)은 끊어져(blown), 게이트 단자(156)를 트림 섹션(153) 및 트림 섹션(154)으로부터 연결해제시킨다. 격리 퓨즈 (173)를 끊는 것(blowing)은 결과적으로, 게이트 단자로부터 역시 연결해제되는 트림 섹션들(155)의 캐스캐이드식 격리가 이루어지게 한다. 그러므로, 트림 섹션들(153, 154, 155)은 게이트 단자로부터 전기적으로 절연되며 그리고 VGS 또는 VDS 의 결과로서 어떤 전류도 인출하지 않으며 그리고 소자 그룹(150)의 동작에 기여하지 않는다.
n 개의 활성화 퓨즈들의 세트는 풀다운 저항을 통해 각각의 트림 섹션에 있는 게이트 전극들을 상기 소스 단자에 연결시켜 주는 활성화 퓨즈들(162, 163, 164)을 포함한다. 활성화 퓨즈(162)는 끊어진다. 활성화 퓨즈들(163, 164)은 연결된다. 활성화 퓨즈(162)가 끊어지므로, 트림 섹션(152)의 디바이스는 드레인 단자로부터 소스 단자로 전류를 전도한다. 그러므로, 트림 섹션들(151, 152)은 드레인 소스 전압(VDS)에 따라 그리고 게이트 소스 전압(VGS)에 의해 제어되는 바와 같이 적극적으로 전류를 전도한다. 소자 그룹(150)의 임계 전압은 트림 섹션들(151, 152)의 가장 작은 임계 전압이다.
도 2를 참조하면, 소자 그룹을 특정 임계 전압으로 트리밍하기 위한 예시적인 절차(200)는 다음과 같다. 단계(202)에서, 타겟 임계 전압이 선택된다. 단계 (204)에서, 복합 디바이스의 임계 전압은, 특정한 어플리케이션에 따라, 표준 선형 Vt 측정법, 또는 포화 Vt 측정법, 또는 면적 가중 드레인 전류 사양에 기초한 Vt 측정법을 사용하여 측정될 수 있다. 상이한 임계 전압들을 가진 각각의 소자 그룹의 임계 전압은 복합 디바이스의 임계 전압의 측정법 또는 반도체 제조 공정들에서 전형적으로 발견되는 개별 테스트 디바이스들의 측정법을 사용하여 결정될 수 있다. 단계(206)에서, 단계(204)로부터의 측정된 임계 전압에 기초하여, 타겟 임계 전압을 달성하기 위해 제거할 트림 섹션들의 수의 계산이 이루어진다. 단계(208)에서, 아직 활성인 소자 그룹 내의 가장 오른쪽 격리 퓨즈로 시작해서, 트림 섹션들에 대한 격리 퓨즈들은 계산된 수의 트림 섹션들이 제거될 때까지 오른쪽에서 왼쪽으로 끊어진다. 예를 들어, 도 1d에서, 격리 퓨즈들은 격리 퓨즈(174)로 시작하여 격리 퓨즈(173)를 끝으로 끊어진다. 오른쪽으로부터 왼쪽으로 격리 퓨즈들을 끊어지게 하는 것은 디바이스의 모든 복합 임계 전압을 타겟 임계 전압에 접근하는 임계 전압으로 증가시킨다.
단계(210)에서, 복합 디바이스의 상기 트리밍된 임계 전압이 측정된다. 단계(212)에서, 만약 상기 트리밍된 임계 전압이 타겟 임계 전압보다 여전히 작다면, 단계(206)로 시작해서 타겟 임계 전압이 달성될 때까지, 절차는 반복된다.
단계(212)에서, 만약 트리밍된 임계 전압이 타겟 임계 전압보다 크거나 소정의 공차 내에 있는 타겟 임계 전압과 동일하다면, 절차는 단계(218)로 이동하여, 소자 그룹에 남아 있는 각각의 트림 섹션(마지막으로 끊어진 격리 퓨즈의 왼쪽에 있는 각각의 트림 섹션)은 해당하는 활성화 퓨즈를 끊음으로써 영구적으로 인에이블된다. 예를 들어, 도 1d에서, 활성화 퓨즈(162)는 격리 퓨즈(173)가 마지막으로 끊어진 격리 퓨즈이므로 끊어진다.
도 3a를 참조하면, 복합 VDMOS 디바이스(300)는 서로 그리고 주된 디바이스(301)에 병렬로 연결된 디바이스 트림 섹션들(332, 334, 336)을 포함하는 m 개의 디바이스 트림 섹션들 세트로 구성된다. 주된 디바이스(301)의 게이트 전극은 게이트 단자 (322)에 연결되고, 주된 디바이스(301)의 드레인 전극은 드레인 단자(338)에 연결되며 그리고 주된 디바이스(301)의 소스 전극은 소스 단자(340)에 연결된다.
디바이스 트림 섹션(332)은 격리 퓨즈(324)를 통해 주된 디바이스(301)에 병렬로 연결된다. (m-3) 디바이스 트림 섹션들(335)의 추가 세트는 디바이스 트림 섹션(334)과 디바이스 트림 섹션(336) 사이에 연결된다. 격리 퓨즈들(324, 326, 330)을 포함한 m개의 격리 퓨즈들의 세트는 게이트 단자(322)에 직렬로 연결된다. 전압(VDS)은 드레인 단자와 소스 단자 사이에 인가되며 그리고 전압(VGS)은 게이트 단자와 소스 단자 사이에 인가된다.
트림 섹션(332)은 드레인 단자(338)에 연결된 드레인 전극과 소스 단자(340)에 연결된 소스 전극을 가진 디바이스(302)를 포함한다. 디바이스(302)의 상기 게이트 전극은 격리 퓨즈(324)를 통해 게이트 단자(322)에 연결된다. 디바이스(302)의 상기 게이트 전극은 활성화 퓨즈(314)와 직렬인 풀다운 저항(308)을 통해 소스 단자(340)에 추가로 연결된다.
트림 섹션(334)은 드레인 단자(338)에 연결된 드레인 전극과 소스 단자(340)에 연결된 소스 전극을 가진 디바이스(304)를 포함한다. 디바이스(304)의 상기 게이트 전극은 격리 퓨즈(326) 및 격리 퓨즈(324)를 통해 게이트 단자(322)에 연결된다. 소자 (304)의 상기 게이트 전극은 활성화 퓨즈(316)와 직렬인 풀다운 저항(310)을 통해 소스 단자(340)에 추가로 연결된다.
트림 섹션(336)은 드레인 단자(338)에 연결된 드레인 전극과 소스 단자(340)에 연결된 소스 전극을 가진 디바이스(306)를 포함한다. 디바이스(306)의 상기 게이트 전극은 격리 퓨즈(330), 격리 퓨즈(326), 격리 퓨즈(324) 그리고 격리 퓨즈(330)와 격리 퓨즈(326) 사이에 직렬 연결된 모든 중간 격리 퓨즈들을 통해 게이트 단자(322)에 연결된다. 디바이스(306)의 상기 게이트 전극은 활성화 퓨즈(318)와 직렬인 풀다운 저항(312)을 통해 소스 단자(340)에 추가로 연결된다.
게이트 단자(322), 드레인 단자(338) 및 소스 단자(340)에 트림 섹션들(332, 334, 336)과 유사하게 상호 연결된 소자 그룹(300) 내의 트림 섹션들(334, 336) 사이에는 (m-3)개의 중간 트림 섹션들이 있다.
도 3b를 참조하면, 복합 디바이스(300)용 예시적인 디바이스 레이아웃은 주된 디바이스(301)의 전도 면적(A0)과 디바이스 트림 섹션들(332, 334, 335, 336)의 세트의 전도 면적들(Atrim)의 합 사이에 나누어진 전도 면적(Atotal)을 갖는다. 전도 면적 (A0)을 가진 상기 주된 디바이스는 면적 분률 F0 = A0 / Atotal이 상기 복합 디바이스의 컨덕턴스(conductance)에 기여한다. 전도 면적(Atrim)을 갖는 단일 디바이스 트림 섹션은 복합 디바이스의 컨덕턴스 및 상기 복합 디바이스의 해당 온-저항에 기여한다.
전기적으로 격리되지 않은 트림 섹션들을 가진 복합 디바이스(300)의 실시 예에서, 복합 디바이스(300)는 원하는 온-저항보다 작은 온-저항을 갖는다. 전기적으로 격리되지 않은 트림 섹션들을 가진 복합 디바이스(300)의 다른 실시 예에서, 복합 디바이스(300)는 원하는 전류 운반 능력보다 더 큰 전류 운반 능력을 갖는다. 추가적인 실시 예에서, 복합 디바이스(300)의 온-저항은 트림 섹션들의 서브세트를 전기적으로 분리시킴으로써 원하는 공차 범위 내에서 선택 가능하다. 다른 실시 예에서, 복합 디바이스(300)의 전류 운반 능력은 트림 섹션들의 서브 세트를 전기적으로 격리시킴으로써 원하는 공차 범위 내에서 선택 가능하다.
도 4를 참조하면, 복합 디바이스(300)를 타겟 온-저항으로 트리밍하기 위한 예시적인 절차(400)는 다음과 같이 설명된다. 단계(402)에서, 타겟 온-저항(Rtarget)이 선택되고, 여기서, 타겟 온-저항(Rtarget)은 비트리밍된(untrimmed) 복합 VDMOS 디바이스의 온-저항보다 더 크다. 단계(404)에서, 비트밍된 복합 VDMOS 디바이스의 온-저항이 측정된다. 바람직한 실시 예에서, 온-저항의 측정은 복합 VDMOS 디바이스의 선형 영역에서 수행된다. 온-저항을 측정하기 위한 예시적인 조건들은 Vgs가 10 V로 설정되고 Vds 가 0.1 V로 설정될 때 Id (드레인 전류)를 측정하기 위한 것이며; 그 다음에 온-저항은 Id / Vds 로 계산된다.
단계(406)에서, 단계(404)로부터 측정된 온-저항에 기초하여, 타겟 온-저항을 달성하기 위해 얼마나 많은 트림 섹션들이 제거되어야 하는 지를 결정하기 위한 계산이 이루어진다. 측정된 온-저항이 타겟 온-저항보다 작을 때, ΔR = (Rtarget - Rmeas) / Rmeas 에 의해 주어진 측정된 복합 온-저항 및 타겟 온-저항 사이에는 양의 퍼센티지 차이가 존재한다. 그래서, 제거할 트림 섹션들의 수는 Nremove = ΔR / Ftrim에 의해 주어진다.
예를 들어, 주된 디바이스 및 n = 20 다바이스 트림 섹션들을 가진 도 3b에 도시된 바와 같은 복합 VDMOS 디바이스 - 여기서 상기 주된 디바이스는 상기 복합 디바이스의 전도 면적(Atotal)의 1/2 (50%)를 가지며 그리고 각각의 디바이스 트림 섹션은 상기 복합 디바이스의 전도 면적의 1/40의 면적(Atrim)을 가짐 - 을 고려해보자. 그래서 Ftrim = Atrim / Atotal은 2.5%이다. 만약 타겟 온-저항이 비트리밍된 복합 디바이스의 측정된 온-저항보다 5% 더 크다면, Ftrim = 2.5%에 의해 ΔR = 5%를 분할하는 것은 두 개의 디바이스 섹션들이 상기 목표에 접근하도록 트리밍되어야 한다는 것을 나타낸다. 만약 타겟 온-저항은 측정된 온-저항보다 7% 더 크다면, 2.5%에 의해 7%를 분할하는 것은 대략 3 개의 디바이스 섹션들(device sections)이 타겟 온-저항에 접근하도록 트리밍되어야 한다는 것을 나타낸다. 이러한 예시적인 구현은 제한하고자 하는 것은 아니다. 다른 구현들은 더 많은 또는 더 적은 디바이스 트림 섹션들 및/또는 설계에 의해 동일하지 않은 전도 면적들을 가진 디바이스 트림 섹션들을 수반할 수 있다.
상기 절차(400)는 단계(408)에서 계속되는데, 여기서, 여전히 활성인 가장 오른쪽 격리 퓨즈에서 시작하여, 격리 퓨즈들은 계산된 수의 트림 섹션들이 제거될 때까지 끊어진다. 오른쪽으로부터 왼쪽으로 격리 퓨즈들을 끊어지게 하는 것은 디바이스의 전체 온-저항을 증가시킨다. 예를 들어, 도 3a에서, 격리 퓨즈들은 격리 퓨즈(330)에서 시작되어 격리 퓨즈(324)에서 끊어짐이 종료된다. 단계(410)에서, 복합 디바이스의 트리밍된 온-저항이 측정된다.
단계(412)에서, 상기 트리밍된 온-저항은 타겟 온-저항과 비교되며 그리고 트리밍된 온-저항이 상기 타겟 온-저항보다 여전히 작고 상기 타겟 온-저항의 미리 정의된 공차 내에 있지 않다면, 단계(406)에서 시작하여 상기 타겟 온-저항이 달성될 때까지 절차는 반복된다.
단계(412)에서, 만약 상기 트리밍된 온-저항이 상기 타겟 온-저항의 미리 정의된 공차 범위 내에 있다면, 단계(418)가 수행되며 여기서, 각각의 나머지 트림 섹션(마지막 끊어진 격리 퓨즈의 왼쪽에 있는 각각의 트림 섹션)는 그것의 대응하는 활성화 퓨즈를 끊어지게 함으로써 영구적으로 인에이블된다. 예를 들어, 도 3a에서, 활성화 퓨즈(314)는 격리 퓨즈(326)가 끊어질 때 끊어진다.
타겟 전류 운반 능력을 충족시키기 위해 복합 디바이스의 전류 운반 능력(컨덕턴스)을 트리밍하기 위한 절차(400)와 유사한 절차가 뒤따르는데, 여기서 상기 비 트리밍된 복합 전류 운반 능력은 트리밍된 전류 운반 능력보다 더 크다. 이 동일한 절차는 동일 또는 별도의 다이 상에 두 개 이상의 IGBTs 또는 두 개 이상의 수직 다이오드들의 온-저항 또는 전류 운반 능력을 매치하는데 사용될 수 있다.
도 5a를 참조하면, VDMOS 디바이스 아키텍처의 제3 실시 예가 설명되며, 여기서 트리밍가능한 VDMOS 디바이스 소자(500)는 게이트 단자(514)에 트리밍가능한 게이트 저항(505)과 직렬 연결된 VDMOS 디바이스(512)를 포함한다. VDMOS 디바이스(512)는 소스 전극(518), 드레인 전극(516) 및 게이트 전극(510)을 가지며, 여기서 상기 게이트 전극은 고유 저항(506)을 갖는다. 게이트 전극(510)은 게이트 퓨즈들(504) 세트를 통해 병렬로 연결된 r 게이트 저항들(502) 세트를 포함하는 트리밍가능한 게이트 저항(505)에 연결된다. 트리밍가능한 VDMOS 디바이스 소자(500)의 스위칭 시간은 하나 이상 세트의 게이트 퓨즈들 (504)을 끊음으로써 선택 가능하다. 병렬 게이트 저항들(r)의 수는 디바이스의 크기 제한과 트림 정밀도 요건들에 기초하여 1보다 더 큰 임의의 수일 수 있다. 관련된 실시 예에서, r 게이트 저항들의 세트에 있는 각각의 병렬 게이트 저항은 서로 다른 저항을 가지며 그리고 다른 관련된 실시 예에서 각각의 병렬 게이트 저항은 동일한 저항을 갖는다.
도 5b를 참조하면, 트리밍가능한 게이트 저항의 구성의 일례가 도시된다. 트리밍가능한 게이트 저항(525)은 게이트 단자(534)와 게이트 전극(530) 사이에 연결된다. 트리밍가능한 게이트 저항(525)은 게이트 퓨즈들(551 내지 555)을 통해 병렬 연결된 트리밍가능한 저항들(540 내지 544)을 포함한다. 게이트 퓨즈(551) 및 게이트 퓨즈(552)는 끊어진다. 게이트 퓨즈들(553, 554, 555)은 연결된다. 도 5b에 구성된 바와 같이 상기 트리밍가능한 게이트 저항의 저항(resistance)은 저항들(540 내지 544)의 원래의 병렬 저항 네트워크의 저항보다 더 큰 저항들(542 내지 544)의 병렬 저항 네트워크의 저항이다.
도 6을 참조하면, 특정 스위칭 시간으로 VDMOS 디바이스 소자(500)를 트리밍하기 위한 절차(600)의 일례는 다음과 같다. 단계(602)에서, 타겟 스위칭 시간이 선택된다. 단계(604)에서, 비 트리밍된 디바이스의 스위칭 시간은 업계에서 공지된 기술들을 사용하여 측정된다. 단계(606)에서, 측정된 스위칭 시간은 타겟 스위칭 시간과 비교되며 그리고 타겟 스위칭 시간을 달성하기 위해 끊어져야 되는 병렬 게이트 퓨즈들 수의 예측이 이루어진다. 단계(608)에서, 상기 수의 병렬 게이트 퓨즈들은 끊어지게 하여, 그들과 대응하는 병렬 게이트 저항들을 트리밍가능한 게이트 저항(505)으로부터 제거한다. 단계(610)에서, 트리밍된 VDMOS 디바이스 소자의 스위칭 시간(Ttrim)이 측정된다. 단계(612)에서, 트리밍된 VDMOS 디바이스 소자의 스위칭 시간(Ttrim)은 타겟 스위칭 시간(Ttarget)과 비교된다. 만약 Ttrim이 미리 정의된 공차 내에 있는 Ttarget 보다 크거나 또는 동일하다면, 그 다음 절차는 종료한다. 만약 Ttrim이 Ttarget 보다 여전히 작다면, 절차는 단계(606)에서 반복된다.
단계(606)에서, 끊기 위한 병렬 게이트 퓨즈들 수가 다음과 같이 결정된다. 스위칭 시간은 게이트 저항(resistance)에 비례한다. 따라서, 특정 퍼센티지 만큼의 게이트 저항의 증가는 동일한 퍼센티지만큼 스위칭 시간을 증가시킨다. 다수의 r 병렬 저항들 - 각각의 병렬 게이트 저항은 동일한 저항을 가짐- 의 경우에, 하나의 병렬 저항을 트리밍 저항 디바이스로부터 제거하는 것은 (1/r) 퍼센트만큼 의해 트리밍가능한 저항 디바이스의 저항을 상승시킨다. 타겟 스위칭 시간이 측정된 스위칭 시간보다 더 클 때, 타겟 ΔT = (Ttarget - Tmeas) / Tmeas 에 의해 주어진, 타겟 스위칭 시간과 측정된 스위칭 시간 사이에 양의 퍼센티지 차이(positive percentage difference)가 존재한다. 그리고, 트리밍가능한 저항 디바이스로부터 제거할 병렬 게이트 저항들 수, 그리고 끊기 위한 게이트 퓨즈들의 대응하는 수는 Nremove = rΔT에 의해 주어진다.
예를 들어, r = 5 (다섯) 트리밍가능한 게이트 저항들을 갖는 도 5b에 도시된 구성을 고려한다. 이 예에서, 다섯 트리밍가능한 저항들 각각은 동일한 저항값을 가지므로, 각각의 저항을 트리밍 오프(trimming off)하는 것은 20 % (1/5) 만큼 원래의 복합 게이트 저항을 증가시킨다. 만약 타겟 스위칭 시간 값이 초기에 측정된 스위칭 시간 값보다 ΔT = 20% 높으면, rΔT = 1이고, 이는 트리밍가능한 저항들 중 하나가 스위칭 시간이 타겟 스위칭 시간에 접근하도록 트리밍되어야 한다는 것을 나타낸다. 만약 타겟 스위칭 시간 값이 초기에 측정된 게이트 저항값보다 65% 더 높으면, rΔT = (5) (0.65)이고, 이는 약 3개의 트리밍 게이트 저항들이 타겟에 접근하도록 트리밍되어야 한다는 것을 나타낸다. 도 5b에서, 두 개의 트리밍가능한 게이트 저항들이 제거되므로, 타겟 스위칭 시간이 연결된 모든 트리밍 게이트 퓨즈들을 가진 게이트 저항보다 40% 더 높아지게 된다. 이는 단지 구현의 한 예이다. 유사한 구현들이 더 많거나 적은 트리밍가능한 게이트 저항들 및/또는 설계에 의해 동일하지 않은 저항값을 갖는 게이트 저항들을 포함할 수 있다.
도 7은 VDMOS 디바이스 아키텍쳐에 대한 제 4 실시 예를 도시한다. 복합 디바이스(700)는 내부 게이트 단자(703)에 연결된 m 개의 트리밍가능한 복합 디바이스들(706) 세트를 포함한다. 내부 게이트 단자(703)는 트리밍가능한 게이트 저항(702)을 통해 게이트 단자(701)에 연결된다. 트리밍가능한 게이트 저항(702)은 r 게이트 저항 퓨즈들(705) 세트를 통해 병렬로 연결된 r 게이트 저항들(704) 세트를 포함한다. 트리밍가능한 게이트 저항(702) 내에 있는 병렬 소자들의 수(r)는 디바이스 크기 제한들 및 트림 정밀도 요건들에 기초한, 1 보다 더 큰 임의의 수일 수 있다.
m 개의 트리밍가능한 복합 디바이스들(706) 세트는 트리밍가능한 복합 디바이스(740)를 거쳐 트리밍가능한 복합 디바이스(710)를 포함한다. 트리밍 복합 디바이스(710)는 주된 디바이스(723)에 연결된 n1 상호 연결 디바이스 트림 섹션들로 구성된다. 상기 n1 상호 연결 디바이스 트림 섹션들은 트림 섹션들(711 내지 713)을 포함한다. 주된 디바이스(723)의 게이트 전극은 내부 게이트 단자(703)에 연결된다. 격리 퓨즈들(727 내지 729)을 포함하는 n1 격리 퓨즈들은 내부 게이트 단자 (703)에 직렬로 연결된다. 주된 디바이스(723)의 드레인 전극은 드레인 단자(724)에 연결된다. 주된 디바이스(723)의 소스 전극은 소스 단자(726)에 연결된다. 드레인-소스 전압(VDS)은 소스 단자(726)와 드레인 단자(724) 사이에 인가된다. 게이트-소스 전압(VGS)은 소스 단자(726)와 게이트 단자(703) 사이에 인가된다.
트림 섹션(711)은 드레인 단자(724)에 연결된 드레인 전극 및 소스 단자(726)에 연결된 소스 전극을 가진 VDMOS 디바이스(714)를 포함한다. VDMOS 디바이스(714)의 게이트 전극은 격리 퓨즈(727)를 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스 (714)의 게이트 전극은 활성화 퓨즈(720)와 직렬인 풀다운 저항(717)을 통해 소스 단자 (726)에 추가로 연결된다.
트림 섹션(712)은 드레인 단자(724)에 연결된 드레인 전극 및 소스 단자(726)에 연결된 소스 전극을 가진 VDMOS 디바이스(715)를 포함한다. VDMOS 디바이스(715)의 게이트 전극은 격리 퓨즈(728) 및 격리 퓨즈(727)를 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스(715)의 게이트 전극은 활성화 퓨즈(721)와 직렬인 풀다운 저항 (718)을 통해 소스 단자(726)에 추가로 연결된다.
트림 섹션(713)은 드레인 단자(724)에 연결된 드레인 전극 및 소스 단자(726)에 연결된 소스 전극을 가진 VDMOS 디바이스(716)를 포함한다. VDMOS 디바이스(716)의 게이트 전극은 격리 퓨즈들(727 내지 729) 및 격리 퓨즈들(728, 729)을 연결하는 모든 중간 격리 퓨즈들을 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스(716)의 게이트 전극은 활성화 퓨즈(722)와 직렬인 풀다운 저항(719)을 통해 소스 단자 (726)에 추가로 연결된다.
트리밍가능한 복합 디바이스(740)는 주된 디바이스(753)에 연결된 nm 상호 연결 디바이스 트림 섹션들로 구성된다. 상기 nm 상호 연결 디바이스 트림 섹션들은 트림 섹션들(741 내지 743)을 포함한다. 주된 디바이스(753)의 게이트 전극은 내부 게이트 단자(703)에 연결된다. 격리 퓨즈들(757 내지 759)을 포함한 nm 격리 퓨즈들의 세트는 내부 게이트 단자(703)에 직렬로 연결된다. 주된 디바이스(753)의 드레인 전극은 드레인 단자(754)에 연결된다. 주된 디바이스(753)의 소스 전극은 소스 단자(756)에 연결된다. 드레인-소스 전압(VDS)은 소스 단자(756)와 드레인 단자(754) 사이에 인가된다. 게이트-소스 전압(VGS)은 소스 단자(756)와 게이트 단자(703) 사이에 인가된다.
트림 섹션(741)은 드레인 단자(754)에 연결된 드레인 전극 및 소스 단자(756)에 연결된 소스 전극을 가진 VDMOS 디바이스(744)를 포함한다. VDMOS 디바이스(744)의 게이트 전극은 격리 퓨즈(757)를 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스 (744)의 게이트 전극은 활성화 퓨즈(750)와 직렬인 풀다운 저항(747)을 통해 소스 단자(756)에 추가로 연결된다.
트림 섹션(742)은 드레인 단자(754)에 연결된 드레인 전극 및 소스 단자(756)에 연결된 소스 전극을 가진 VDMOS 디바이스(745)를 포함한다. VDMOS 디바이스(745)의 게이트 전극은 격리 퓨즈(758) 및 격리 퓨즈(757)를 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스(745)의 게이트 전극은 활성화 퓨즈(751)와 직렬인 풀다운 저항 (748)을 통해 소스 단자(756)에 추가로 연결된다.
트림 섹션(743)은 드레인 단자(754)에 연결된 드레인 전극 및 소스 단자(756)에 연결된 소스 전극을 가진 VDMOS 디바이스(746)를 포함한다. VDMOS 디바이스(746)의 게이트 전극은 격리 퓨즈들(757 내지 759) 및 격리 퓨즈들(758, 759)을 연결하는 모든 중간 격리 퓨즈들을 통해 내부 게이트 단자(703)에 연결된다. VDMOS 디바이스(746)의 게이트 전극은 활성화 퓨즈(752)와 직렬인 풀다운 저항(749)을 통해 소스 단자 (756)에 추가로 연결된다.
복합 디바이스(700)의 스위칭 시간은 하나 이상의 r 게이트 저항 퓨즈들(705)의 세트를 끊음으로써 구성할 수 있다. m 트리밍가능한 복합 디바이스의 세트 내에 있는 트리밍가능한 복합 디바이스의 임계 전압, 온-저항 및 컨덕턴스는 트리밍 복합 디바이스 내의 하나 이상의 격리 퓨즈들의 세트를 끊음으로써 단독으로 또는 조합하여 구성할 수 있다.
도 8을 참조하면, 복합 디바이스(700)의 스위칭 시간을 트리밍 및 임계 전압을 독립적으로 트리밍하기 위한 절차(800)의 일례는 다음과 같다. 단계(801)에서, 타겟 스위칭 시간이 선택된다. 단계(802)에서, 타겟 임계 전압(Vtarget)은 선택된다. 단계(804)에서, 복합 디바이스의 임계 전압(Vmeas)이 측정된다. 단계(806)에서, Vmeas은 Vtarget과 비교된다. 만약, 단계(806)에서, Vmeas가 미리 정의된 임계 전압 공차 내의 Vtarget보다 크거나 또는 동일하다면, 그 다음 단계(812)에서, 나머지 트림 섹션들은 활성화 퓨즈들을 끊음으로써 활성화되며 그리고 절차는 단계(824)에서 계속된다. 만약, 단계 (806)에서, Vmeas가 Vtarget보다 작다면, 절차가 단계(808)에서 계속되며, 이 단계(808)에서 제거할 나머지 트림 섹션들의 수가 계산된다. 그 다음, 단계(810)에서, 가장 오른쪽 트림 섹션으로부터 왼쪽으로 진행하여, 격리 퓨즈들은 제거할 상기 수의 나머지 트림 섹션들에 대해 끊어진다. 절차는 단계(804)에서, Vmeas이 미리 정의된 임계 전압 공차 내의 Vtarget보다 더 크거나 또는 동일할 때까지, 반복된다.
단계(824)에서, 트리밍된 복합 디바이스의 스위칭 시간(Tmeas)이 측정된다. 단계 (826)에서, 측정된 스위칭 시간(Tmeas)은 타겟 스위칭 시간(Ttarget)과 비교된다. 만약, 단계(826)에서, Tmeas이 미리 정의된 스위칭 시간 공차 내의 Ttarget보다 더 크거나 또는 동일하다면, 절차(800)는 종료된다. 만약, 단계(826)에서, Tmeas이 Ttarget보다 작다면, 단계(828)에서, 제거할 게이트 저항들의 수가 계산된다. 단계(830)에서, 계산된 수의 게이트 퓨즈들이 끊어진다. 절차는, Tmeas이 미리 정의된 스위칭 시간 공차 내의 Ttarget보다 더 크거나 또는 동일할 때까지, 단계(824)에서 반복된다.
도 9a를 참조하면, VDMOS 디바이스 아키텍처의 제5 실시 예는 트리밍가능한 VDMOS 디바이스 소자(900)에 의해 설명되어지며, 트리밍가능한 게이트 저항(905)은 게이트 저항 세그먼트 당 두 개의 퓨즈로 구성된다. 트리밍가능한 게이트 저항(905)은 트리밍가능한 저항 소자를 요하는 임의의 실시 예들로 대체될 수 있다.
트리밍가능한 VDMOS 디바이스 소자(900)는 게이트 단자(914)에 트리밍가능한 게이트 저항 (905)과 직렬로 연결된 VDMOS 디바이스(912)를 포함한다. VDMOS 디바이스(912)는 소스 전극 (918), 드레인 전극(916) 및 내부 게이트 전극(910)을 가지며, 내부 게이트 전극은 고유 저항(906)을 갖는다. 내부 게이트 전극(910)은 트리밍가능한 게이트 저항(905)에 연결되며, 상기 트리밍가능한 게이트 저항(905)은 게이트 퓨즈들(903)의 제1 세트 및 게이트 퓨즈들(904)의 제2 세트를 통해 병렬로 연결된 r 게이트 저항들(902)의 세트를 포함하며, r 게이트 저항들의 세트에 있는 각각의 게이트 저항은 제1 게이트 퓨즈를 통해 게이트 단자에 직렬로 연결되며 그리고 제2 게이트 퓨즈를 통해 내부 게이트 전극에 직렬로 추가 연결된다. 이 구성에서, 트리밍가능한 게이트 저항(905)에서 연결되지 않은 어떤 저항들과 관련된 기생 캐패시턴스(parasitic capacitance)는 연결되지 않은 저항에 대한 연결 퓨즈들을 끊음으로써 감소된다.
병렬 게이트 저항(r)의 수는 디바이스 크기 제한들 및 트림 정밀도 요건들에 근거한 1 보다 더 큰 임의의 수일 수 있다. 관련된 실시 예에서, r 게이트 저항들의 세트에 있는 각각의 병렬 게이트 저항은 서로 다른 저항을 가지며 그리고 다른 관련된 실시 예에서 각각의 병렬 게이트 저항은 동일한 저항을 갖는다.
도 9b를 참조하면, 트리밍가능한 게이트 저항의 예시적인 구성이 도시되어 있다. 트리밍가능한 게이트 저항(925)은 게이트 단자(934)와 게이트 전극(930) 사이에 연결된다. 트리밍가능한 게이트 저항(925)은 게이트 퓨즈(940)를 통해 게이트 단자(934)에 연결되며 그리고 게이트 퓨즈(960)를 통해 내부 게이트 전극(930)에 연결된 트리밍 가능한 저항(950)을 포함한다. 트리밍가능한 게이트 저항(925)은 또한 게이트 퓨즈(941)를 통해 게이트 단자(934)에 연결되며 그리고 게이트 퓨즈(961)를 통해 내부 게이트 전극(930)에 연결된 트리밍가능한 저항(951)을 포함한다. 트리밍가능한 게이트 저항(925)은 또한 게이트 퓨즈(942)에 연결되며 그리고 게이트 퓨즈(962)에 연결된 트리밍가능한 저항(952)을 포함한다. 트리밍가능한 게이트 저항(925)은 또한 게이트 퓨즈(943)에 연결되며 그리고 게이트 퓨즈(963)에 연결된 트리밍가능한 저항(953)을 포함한다. 트리밍가능한 게이트 저항(925)은 또한 게이트 퓨즈(944)에 연결되며 그리고 게이트 퓨즈(964)에 연결된 트리밍가능한 저항(954)을 포함한다.
게이트 퓨즈들(942 내지 944) 및 게이트 퓨즈들(962 내지 964)은 끊어진다. 게이트 퓨즈들(940 내지 941) 및 (960 내지 962)은 연결된다. 게이트 저항들(952 내지 954)은 게이트 단자(930) 및 게이트 단자(934)로부터 연결해제되어 그들과 관련된 임의의 기생 캐패시턴스를 제거한다. 도 9b에 구성된 바와 같이 트리밍가능한 게이트 저항의 저항은 저항들(950 내지 954)의 본래의 병렬 저항 네트워크의 저항보다 더 큰 저항들(950 내지 951)의 병렬 저항 네트워크의 저항이다.
도 10을 참조하면, 도 5a의 제3 실시 예 또는 도 9a의 제5 실시 예의 트리밍가능한 게이트 저항 사용시, 절차(1000)는 게이트 저항을 특정 게이트 저항으로 트리밍하기 위해 사용될 수 있다. 예를 들어, 두 개 이상의 VDMOSs 또는 IGBTs의 게이트 저항들은 동일 또는 별도의 다이 상에서 절차(1000)를 사용하여 매치될 수 있다.
단계(1002)에서, 타겟 게이트 저항(Rtarget)이 결정된다. 단계(1004)에서, 비트리밍된 디바이스의 게이트 단자와 내부 게이트 전극 사이의 게이트 저항(Rgate)은 프로브 패드들을 사용하여 직접 측정되거나 또는 샘플 디바이스들 또는 테스트 구조들의 측정들을 이용하여 추정된다. 단계(1006)에서, 측정된 게이트 저항(Rgate)은 타겟 게이트 저항(Rtarget)과 비교되며, 그리고 Rgate 와 Rtarget 간의 차이 및 설계에서의 트리밍가능한 저항들의 수에 기초하여, 타겟 게이트 저항을 달성하기 위해 끊어져야 되는 게이트 퓨즈들의 수를 예측하기 위해 계산이 수행된다. 단계(1008)에서, 계산된 수의 게이트 퓨즈들은 끊어진다. 단계(1010)에서, 트리밍된 디바이스의 게이트 저항(Rgate)이 측정된다. 단계(1012)에서, 트리밍된 게이트 저항 및 타겟 게이트 저항이 비교된다. 만약, 단계(1012)에서, 측정된 게이트 저항이 타겟 게이트 저항의 원하는 공차보다 크거나 또는 공차 내에 있다면, 절차는 중단된다. 만약, 단계(1012)에서, 측정된 게이트 저항이 타겟 게이트 저항보다 작으며 그리고 원하는 공차 밖에 있다면, 단계들(1006, 1008, 1010)은 게이트 저항이 타겟 게이트 저항의 원하는 공차보다 크거나 또는 공차 내에 있을 때까지 반복된다.
단계(1006)에서, 끊을 게이트 퓨즈들 수가 결정된다. 각각의 저항이 동일한 저항을 갖는 트리밍가능한 저항 디바이스 내의 r 개의저항들의 수의 경우, 트리밍가능한 저항 디바이스로부터 하나의 저항을 제거하는 것은 분율 1/r만큼 트리밍가능한 저항 디바이스의 저항을 상승시킨다. 측정된 저항이 타겟 저항보다 작을 때, ΔRgate = (Rtarget - Rgate) / Rgate 에 의해 주어진 타겟 저항과 측정된 저항 사이의 양의 퍼센티지 차이가 존재한다. 그리고, 제거하는 저항들 수, 그리고 끊어지는 게이트 퓨즈들 수는 (Nremove = rΔRgate 에 의해 주어진다.
예를 들어, r = 5 (다섯) 트리밍가능한 게이트 저항들 및 하나의 비 트리밍가능한 고유 게이트 저항을 갖는 도 5a에 도시된 것과 유사한 구성을 고려한다. 이 실시 예에서의 상기 비 트리밍가능한 게이트 저항은 트리밍가능한 저항들의 값에 비해 무시할 수 있는 값을 갖는다. 이 예에서, 트리밍가능한 저항들 각각은 동일한 저항값을 가지므로, 각각의 저항을 트리밍 오프하는 것은 20% (1/5)만큼 본래의 복합 게이트 저항을 증가시킨다. 만약 타겟 게이트 저항값이 초기 측정된 게이트 저항값보다 ΔRgate = 20% 더 높다면, N = rΔRgate = (5)(0.20)이고, 이는 트리밍가능한 저항들 중 하나가 타겟에 접근하도록 트리밍되어야 하는 것을 나타낸다. 만약 타겟 게이트 저항값이 초기 측정된 게이트 저항값보다 65% 더 높다면, N = rΔRgate = (5)(0.65)이고, 이는 약 3 개의 트리밍 게이트 저항들이 도 9b의 실시 예에서 도시된 바와 같이 타겟에 접근하도록 트리밍되어야 하는 것을 나타낸다.
도 9a의 구성의 경우, 두 개의 직렬 연결된 퓨즈들은 트리밍가능한 게이트 저항 및 관련된 기생 캐패시턴스를 제거하기 위해 끊어져야 된다. 유사한 구현들이 더 많은 또는 적은 트리밍 게이트 저항들 및/또는 설계에 의해 동일하지 않은 저항값들을 가진 게이트 저항들을 포함할 수 있다.
다른 실시 예에서, 수직 다이오드의 특정 항복 전압은 타겟 항복 전압을 브라켓트하는 적어도 두 개의 상이한 항복 전압을 가진 복수의 병렬 디바이스 소자들을 이용하여 레이저 트리밍을 통해 얻어질 수 있다. 이는 또한 동일 또는 별도의 다이 상에 두 개 이상의 수직 다이오드들의 항복 전압을 매치하는데 사용될 수 있다. 도 11a 내지 11d는 이 실시 예를 설명한다. 제1 소자 그룹은 제1 항복 전압(V1)을 가진 하나 이상의 다이오드들을 포함하고, 제2 소자 그룹은 제2 항복 전압(V2)을 가진 하나 이상의 다이오드들을 포함하며, 동일한 방식으로, 제n 소자 그룹은 제n 항복 전압 레벨(Vn)을 가진다. 이 실시 예에서, 항복 전압(V1)은 제2 항복 전압 (V2)보다 더 높게 설정되며 그리고 동일한 방식으로, 항복 전압(Vn -1)은 항복 전압(Vn)보다 더 높게 설정된다. 전체 디바이스의 복합 항복 전압은, 항복 전압(V1, V2, .., Vn)을 가지는 소자들의 조합 및 크기에 의해 디바이스에 대한 가장 낮은 선택 타겟 항복 전압보다 더 낮게 설정된다. 트림 퓨즈들은 소자 그룹 내에 있는 특정 다이오드 트림 섹션을 다세이블(disable)시키기 위해 소자 그룹에 사용될 수 있다.
항복 전압은 보통, 오프 상태 디바이스가 전기적으로 파괴되어 특정 레벨의 전류를 통과시키기 시작하는 전압으로 정의된다. 상기 항복 전압은, 전형적으로 나노 암페어 범위내의 특정 값의 전류에 도달될 때까지 전압을 저전압(V-low) 노드에 대하여 고전압(V-high) 노드로 램핑함(ramping)으로써 전형적으로 측정된다.
모든 항복 전압들은 이온 주입과 같은 표준 반도체 MOS 공정 기법들에 의해 설정된다. 복합 디바이스의 복합 항복 전압은 트리밍후 남는 트림 소자들의 가장 낮은 항복 전압에 의해 설정된다. 다이오드 고장은 항복 누설 전류 현상이기 때문에, 항복 전압은 단지 이 실시 예에서와 같이 병렬 소자들을 제거할 때 더 양의 값이 되도록 트리밍될 수 있다. 따라서, 트리밍가능한 다이오드 디바이스의 복합 항복 전압은 항복 전압을 양의 값 쪽으로(positively) 타겟 범위 내로 트리밍하기 위해 타겟 범위보다 낮게 의도적으로 설정한다. 어떤 퓨즈들이 끊어지기 전에, 모든 다이오드 트림 소자들은 인에이블(또는 활성화)된다. 트림 퓨즈들은 높은 전압 노드(V-high)로부터 연결해제함으로써 다이오드 트림 섹션을 연결해제하기 위해 사용된다.
도 11a를 참조하면, 다이오드 소자(1100)는 역 바이어스 구성에서 저전압 단자(1103)와 고전압 단자(1102) 사이에 연결된 하나 이상의 다이오드 디바이스들 (1101)을 포함한다. 다이오드 디바이스(1101)는 V1의 디바이스 항복 전압을 달성한다. 다이오드 소자(1100)와의 병렬 연결에서, 다이오드 트림 섹션들을 포함하는 다이오드 소자(1100)와 병렬로 연결된 하나 이상의 다이오드 소자 그룹들(도 11b 및 11c에서 설명됨)이 존재하며 여기서, 각 다이오드 트림 섹션은 각각의 다이오드를 디세이블시키기 위해 각 트림 퓨즈와 직렬로 연결된 하나 이상의 다이오드들을 포함한다.
도 11b를 참조하면, 소자 그룹(1110)은 저전압 단자(1121)와 저전압 단자(1120) 사이에 병렬로 연결된 하나 이상의 다이오드 트림 섹션들(이 실시 예에서, m 다이오드 트림 섹션들)로 구성된다. 다이오드 트림 섹션(1111)은 역 바이어스 구성에서 저전압 단자(1121)와 고전압 단자(1120) 사이의 트림 퓨즈 (1115)와 직렬로 연결된 다이오드(1114)를 포함한다. 다이오드 트림 섹션(1112)은 역 바이어스 구성에서 저전압 단자(1121)와 고전압 단자(1120) 사이의 트림 섹션(1117)과 직렬로 연결된 다이오드(1116)를 포함한다. 다이오드 트림 섹션(1113)은 역 바이어스 구성에서 저전압 단자(1121)와 고전압 단자(1120) 사이의 트림 퓨즈(1119)와 직렬로 연결된 다이오드(1118)를 포함한다. 저전압 단자(1121)와 고전압 단자 (1120) 사이에 연결된 소자 그룹(1110)에 (m-3) 추가 다이오드 트림 섹션들이 존재한다. 모든 다이오드 트림 섹션들은 저전압 단자(1121) 및 고전압 단자(1120) 사이에 병렬로 연결된다.
소자 그룹(1110) 내의 모든 다이오드들은 동일한 항복 전압(V2)을 가지며, 여기서, V2는 V1보다 낮다. 소자 그룹 내의 특정 다이오드들을 트리밍(또는 디세이블)함으로써, 전체 복합 다이오드 디바이스에 대한 특정 항복 전압에서 패스되는 전류의 타겟 량이 달성될 수 있다.
도 11c를 참조하면, 소자 그룹(1130)은 다이오드 트림 섹션들(1131, 1132, 1133)을 포함하는 병렬로 연결된 하나 이상의 다이오드 트림 섹션들(이 실시 예에서, k 다이오드 트림 섹션들)로 구성된다. 다이오드 트림 섹션(1131) 역 바이어스 구성에서 저전압 단자(1141)와 고전압 단자(1140) 사이의 트림 퓨즈(1134)와 직렬로 연결된 다이오드(1137)를 포함한다. 다이오드 트림 섹션(1132)은 역 바이어스 구성에서 저전압 단자(1140)와 고전압 단자(1140) 사이의 트림 퓨즈(1135)와 직렬로 연결된 다이오드(1138)를 포함한다. 다이오드 트림 섹션(1133)은 역 바이어스 구성에서 저전압 단자(1141)와 고전압 단자(1140) 사이의 트림 퓨즈(1136)와 직렬로 연결된 다이오드(1139)를 포함한다. 저전압 단자(1141)와 고전압 단자 (1140) 사이에 연결된 (k-3) 추가 다이오드 트림 섹션들이 존재한다. 모든 다이오드 트림 섹션들은 저전압 단자(1141)와 고전압 단자(1140) 사이에 병렬로 연결된다.
소자 그룹(1130) 내의 모든 다이오드들은 항복 전압(Vn)을 가지며 여기서, Vn는 V1 및 V2보다 낮다. 또한, 소자 그룹 내의 특정 다이오드들을 트리밍(또는 비디세이블) 함으로써, 전체 복합 다이오드 디바이스에 대한 특정 항복 전압에서 전달되는 전류의 타겟 량은 달성될 수 있다. 1110 및 1130과 같은 다이오드 소자 그룹들을 다이오드 소자(1100)와 병렬로 결합해서, 전체 복합 다이오드 디바이스에 대한 타겟 항복 전압은 하나 이상의 다이오드 소자 그룹들 내에 있는 다이오드들을 선택적으로 디세이블시킴으로써 선택될 수 있다.
도 11d를 참조하면, 다이오드 소자 그룹의 구성이 도시된다. 소자 그룹 (1150)은 다이오드 트림 섹션들(1151, 1152, 1153, 1154)을 포함하는 병렬로 연결된 j 다이오드 트림 섹션들을 포함한다. 다이오드 트림 섹션(1151)은 역 바이어스에서 저전압 단자(1181)와 고전압 단자(1180) 사이의 트림 퓨즈(1171)와 직렬로 연결된 다이오드(1161)를 포함한다. 다이오드 트림 섹션(1152)은 역 바이어스에서 저전압 단자(1181)와 고전압 단자(1180) 사이의 트림 퓨즈(1172)와 직렬로 연결된 다이오드(1162)를 포함한다. 다이오드 트림 섹션(1153)은 역 바이어스에서 저전압 단자(1181)와 고전압 단자(1180) 사이의 트림 퓨즈(1173)와 직렬로 연결된 다이오드(1163)를 포함한다. 다이오드 트림 섹션(1154)은 역 바이어스에서 저전압 단자(1181)와 고전압 단자(1180) 사이의 트림 퓨즈(1174)와 직렬로 연결된 다이오드(1164)를 포함한다. 저전압 단자(1181)와 고전압 단자(1180) 사이에 연결된 (j-4) 중간 다이오드 트림 섹션들(1155)이 존재한다. 모든 다이오드 트림 섹션들은 저전압 단자(1181) 및 고전압 단자(1180)에 병렬로 연결된다.
소자 그룹(1150) 내의 모든 다이오드들은 동일한 항복 전압(Vn)을 가지며 여기서, Vn는 항복 전압 V1보다 낮다.
도 11d의 구성에서, 트림 퓨즈(1171) 및 트림 퓨즈(1172)를 제외하고 소자 그룹(1150) 내의 모들 트림 퓨즈들은 끊어진다. 소자 그룹(1150)의 복합 항복 전압은 다이오드 트림 섹션들(1151, 1152)의 항복 전압에 의해 결정된다. 디바이스 소자 (1100)가 소자 그룹(115)과 병렬로 연결된 복합 다이오드 디바이스에 있어서, 복합 디바이스의 복합 항복 전압은 디바이스 소자(1100)에 있는 다이오드(들)에 대한 항복 전압들 및 소자 그룹(1150)에 있는 인에이블(또는 활성화) 다이오드들에 대한 항복 전압들의 조합이 될 것이다.
도 12를 참조하면, 디바이스 소자(1100) 및 소자 그룹(1130)을 포함하는 복합 다이오드 디바이스를 특정 항복 전압으로 트리밍하기 위한 절차(1200)의 일례는 다음과 같다. 단계(1202)에서, 타겟 항복 전압이 선택된다. 단계(1204)에서, 비 트리밍된 복합 다이오드 디바이스의 항복 전압이 V-high와 V-low 단자들 사이에서 측정된다. 단계(1206)에서, 측정된 항복 전압, 타겟 항복 전압, 및 각 항복 트림 소자들 간 항복 전압의 예상 차이에 기초하여, 소자 그룹 내의 어느 다이오드 트림 소자들이 트리밍되어야 하지를 결정하기 위한 계산이 이루어진다. 그 다음, 단계(1208)에서, 퓨즈들은 트리밍되도록 표시된 다이오드 트림 소자에 대해 끊어진다. 표시된 다이오드 트림 소자들에 대응하는 트림 퓨즈들을 끊는 것은 V- high와 V-low 단자들 사이에 병렬로 연결된 나머지 다이오드 트림 소자들의 세트를 남길 것이다. 단계(1210)에서, 트리밍된 복합 디바이스의 항복 전압(VBtrim)이 측정된다.
단계(1212)에서, 만약 측정된 항복 전압이 미리 정의된 공차 내의 타겟 항복 전압보다 크거나 또는 동일하다면, 절차는 종료된다. 만약, 단계 (1212)에서, 측정된 항복 전압(VBtrim)이 타겟 항복 전압(VBtarget)보다 여전히 작으며 그리고 미리 정의된 공차 밖에 있다면, 절차는 상기 타겟 항복 전압이 달성될 때까지 단계들(1206, 1208, 1210, 1212)을 반복한다.
예를 들어, 복합 항복 전압 타겟는 495 V가 되도록 선택된다. 만약 복합 트리밍가능한 다이오드 디바이스가 m = 10 다이오드 소자 그룹들 - 상기 그룹 각각이 하나의 트림 소자를 포함함 - 을 포함하며, 그리고 트리밍 소자 그룹들 사이의 항복 전압 예상 차이가 1 V라면, 다이오드 트림 소자들 #10, #9, #8, #7, 그리고 #6 (490 V, 491 V, 492 V, 493 V, 및 494 V의 항복 전압에 대응하는)은 결과적인 복합 항복 전압이 495 V에 설정되도록 하기 위해 트리밍될 필요가 있다.
이는 단지 구현의 한 예이다. 유사한 구현들이 하나 이상의 소자 및/또는 동일하지 않은 수의 소자들을 포함하는 트리밍가능한 소자 그룹들을 포함할 수 있다. 소자 그룹들 및 이 그룹 내의 소자들은 또한 디바이스의 면적 가중치의 차이들을 포함한 예상 항복 전압 부등(unequal) 차이들을 가지도록 갖도록 설계될 수 있다.
전술한 실시 예들은, 디바이스 트림 소자들이 임계 전압 증가, 온-저항 증가, 전류 운반 능력 감소, 스위칭 시간 증가, 또는 복합 디바이스에 대한 항복 전압 증가와 같이 디바이스 파라미터들을 변경하기 위해 복합 디바이스 동작으로부터 디세이블 또는 제거되는 예들을 설명하지만, 설명된 아키텍처(architecture)는, 트림 소자를 추가하기 위해 또는 그렇지 않으면 트림 소자의 동작을 전체 복합 디바이스에 대해 인에이블하기 위해 퓨즈 링크들을 끊음으로써 트림 소자들이 또한 인에이블되거나 복합 디바이스 동작에 추가되어 상기에서 설명된 동일한 기술들을 이용하여 복합 디바이스에 대한 원하는 파라미터를 증가 또는 감소시킬 수 있도록 수정될 수 있다.
본 발명에서 제시한 실시 예들은 본 발명의 구현가능한 예들을 제공하기 위한 것이지만, 본 발명을 한정하려는 의도는 아니다. VDMOS 이외에 다른 디바이스 타입들이 트리밍가능한 소자 그룹의 주된 디바이스로서 사용될 수 있다. 예를 들어, 복합 트리밍 절연 게이트 바이폴라 트랜지스터 디바이스들 및 다른 수직 MOSFET 디바이스들이 본 발명의 방법들 및 아키텍처들을 사용하여 구성될 수 있다. 개시된 실시 예들은 또한 특정 트리밍 디바이스들 및 방법들에 의해 한정되는 것이 아니다. 예를 들어, 트리밍은 적합한 레이저로부터 레이저 광을 인가함으로써 끊어지는 레이저 퓨즈들, 전하 트래핑 비휘발성 메모리 소자들과 연계하여 사용되는 전기적으로 프로그램 가능한 퓨즈들과 같은 전기적으로 프로그램 가능한 퓨즈들, 및 전기적으로 끊을 수 있는 퓨즈들과 안티-퓨즈들로 달성될 수 있다.

Claims (20)

  1. 트리밍가능한 수직 반도체 디바이스로서,
    제1 수직 반도체 디바이스;
    상기 제1 수직 반도체 디바이스에 병렬로 연결된 제2 수직 반도체 디바이스들의 세트를 포함하며; 그리고,
    상기 제2 수직 반도체 디바이스들의 세트 각각은, 상기 제1 수직 반도체 디바이스에 연결되어 상기 트리밍가능한 수직 반도체 디바이스를 트리밍하는 활성화 링크를 구비함과 아울러, 상기 제1 수직 반도체 디바이스에 연결되어 상기 제2 반도체 디바이스들의 세트의 캐스케이드(cascade) 격리를 하는 격리 링크를 구비하는 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 수직 반도체 디바이스들의 세트 각각은, 상기 활성화 링크에 연결된 저항을 더 구비하는 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  3. 제1항에 있어서,
    상기 활성화 링크는 레이저 퓨즈인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  4. 제1항에 있어서,
    상기 활성화 링크는 전기적으로 프로그램 가능한 퓨즈인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  5. 제4항에 있어서,
    상기 전기적으로 프로그램 가능한 퓨즈는 비휘발성 메모리 소자를 갖는 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  6. 제1항에 있어서,
    상기 수직 반도체 디바이스는 전계 효과 디바이스인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  7. 트리밍가능한 수직 반도체 디바이스로서,
    제1 게이트 단자, 제1 소스 단자 및 제1 드레인 단자를 가진 제1 수직 반도체 디바이스와;
    제2 게이트 단자, 제2 소스 단자 및 제2 드레인 단자를 가진 제2 수직 반도체 디바이스 - 상기 제1 수직 반도체 디바이스는 상기 제2 수직 반도체 디바이스에 병렬로 연결됨 - 와;
    상기 제1 게이트 단자와 제2 게이트 단자 사이에 연결된 격리 퓨즈와; 그리고
    상기 제1 소스 단자와 제2 게이트 단자 사이에 연결된 활성화 퓨즈를 포함하는 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  8. 제7항에 있어서,
    제3 수직 반도체 디바이스들의 세트, 제2 격리 퓨즈들의 세트 및 제2 활성화 퓨즈들의 세트를 더 구비하고;
    상기 제3 수직 반도체 디바이스들의 세트의 각각은 제3 게이트 단자, 제3 소스 단자 및 제3 드레인 단자를 가지며,
    상기 제3 반도체 디바이스들의 세트의 각각은 상기 제1 수직 반도체 디바이스에 병렬로 연결되며,
    상기 제2 격리 퓨즈들의 세트의 각각은 상기 제1 게이트 단자와 상기 제3 수직 반도체 디바이스들의 세트의 각 제3 게이트 단자와의 사이에 연결되며; 그리고
    상기 제2 활성화 퓨즈들의 세트 각각은 상기 제1 소스 단자와 상기 제3 수직 반도체 디바이스들의 세트의 각 제3 게이트 단자와의 사이에 연결된 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  9. 제8항에 있어서,
    제1 저항들의 세트를 더 구비하고; 그리고,
    상기 제1 저항들의 세트의 저항 각각은, 상기 제2 격리 퓨즈들의 세트 각각과 상기 제3 수직 반도체 디바이스들의 세트의 각 제3 게이트 단자와의 사이에 연결된 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  10. 제7항에 있어서, 상기 활성화 퓨즈와 상기 제2 게이트 단자 사이에 연결된 제1 저항을 더 구비하는 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  11. 제7항에 있어서,
    상기 제1 수직 반도체 디바이스는 MOSFET 디바이스이며 그리고 상기 제2 수직 반도체 디바이스는 MOSFET 디바이스인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  12. 제7항에 있어서,
    상기 제1 수직 반도체 디바이스는 IGBT 디바이스이며 그리고 상기 제2 수직 반도체 디바이스는 IGBT 디바이스인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  13. 제7항에 있어서,
    상기 제1 수직 반도체 디바이스는 VDMOS 디바이스이며 그리고 상기 제2 수직 반도체 디바이스는 VDMOS 디바이스인 것을 특징으로 하는 트리밍가능한 수직 반도체 디바이스.
  14. 드레인 단자, 소스 단자 및 게이트 단자를 갖는 수직 전계 효과 디바이스를 제조하는 방법으로서,
    상기 드레인 단자, 상기 소스 단자 및 상기 게이트 단자에 연결된 제1 전계 효과 디바이스를 제공하는 단계;
    병렬 활성화 퓨즈들의 세트에 의해 상기 소스 단자에 연결되고, 직렬 격리 퓨즈들의 세트에 의해 상기 게이트 단자에 연결된 제2 전계 효과 디바이스들의 세트를 제공하는 단계;
    디바이스 파라미터를 측정하는 단계;
    상기 디바이스 파라미터를 타겟 값과 비교하는 단계; 및
    만약 상기 디바이스 파라미터가 상기 타겟 값을 충족하면, 상기 병렬 활성화 퓨즈들의 세트 중의 병렬 활성화 퓨즈를 끊는(blowing) 단계를 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  15. 제14항에 있어서,
    상기 끊는 단계는 상기 병렬 활성화 퓨즈들의 세트 중의 복수의 병렬 활성화 퓨즈들을 끊는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  16. 제14항에 있어서,
    만약 상기 디바이스 파라미터가 상기 타겟 값을 충족하지 않으면, 상기 직렬 격리 퓨즈들의 세트 중의 직렬 격리 퓨즈를 끊는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  17. 제14항에 있어서,
    상기 측정 단계는 임계 전압을 측정하는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  18. 제14항에 있어서,
    상기 측정 단계는 온-저항 전압을 측정하는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  19. 제14항에 있어서,
    상기 제2 전계 효과 디바이스들의 세트를 제공하는 단계는,
    상기 병렬 활성화 퓨즈들의 세트에 연결된 저항들의 세트를 제공하는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
  20. 제14항에 있어서,
    상기 게이트 단자는 트리밍가능한 병렬 저항 네트워크에 추가로 연결되며 그리고 상기 병렬 저항 네트워크 중의 병렬 저항 퓨즈를 끊는 단계를 더 포함하는 것을 특징으로 하는 수직 전계 효과 디바이스 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704598B2 (en) * 2014-12-27 2017-07-11 Intel Corporation Use of in-field programmable fuses in the PCH dye
DE112016007041B4 (de) 2016-07-04 2022-09-29 Mitsubishi Electric Corporation Herstellungsverfahren für eine halbleitervorrichtung
US11011481B2 (en) * 2016-12-29 2021-05-18 Intel Corporation Configurable resistor
CN107065997B (zh) * 2017-02-09 2018-10-26 张帅 修调功率器件输入电阻的控制方法
CN107769767B (zh) * 2017-10-16 2021-03-09 苏州浪潮智能科技有限公司 一种电阻修调电路及方法
US10650888B1 (en) * 2018-12-26 2020-05-12 Micron Technology, Inc. Tuning voltages in a read circuit
DE112020001798T5 (de) * 2019-04-08 2022-01-20 Rohm Co. Ltd. Verfahren zur messung eines bauelementparameters
WO2022205169A1 (zh) * 2021-03-31 2022-10-06 华为技术有限公司 一种场效应晶体管、其制作方法、开关电路及电路板
CN115684864B (zh) * 2023-01-05 2023-03-31 佛山市联动科技股份有限公司 适于开关时间测试和阈值电压测试的测试电路及测试方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3532383A1 (de) * 1985-09-11 1987-03-19 Bosch Gmbh Robert Multizellentransistor
US4779060A (en) * 1987-06-01 1988-10-18 Gentron Corporation Linear power amplifying system
JP2664793B2 (ja) * 1990-04-06 1997-10-22 株式会社東芝 半導体装置の製造方法
US5446310A (en) * 1992-06-08 1995-08-29 North Carolina State University Integrated circuit power device with external disabling of defective devices and method of fabricating same
US5563447A (en) * 1993-09-07 1996-10-08 Delco Electronics Corp. High power semiconductor switch module
JPH08316327A (ja) * 1995-05-18 1996-11-29 Sony Corp 半導体装置の製造方法
GB9605672D0 (en) 1996-03-18 1996-05-22 Westinghouse Brake & Signal Insulated gate bipolar transistors
KR100251528B1 (ko) * 1997-10-22 2000-04-15 김덕중 복수개의 센스 소오스 패드를 구비한 센스 전계효과 트랜지스터
US20050007160A1 (en) * 2003-07-10 2005-01-13 Neff Robert M. R. Tunable differential transconductor and adjustment method
US7271643B2 (en) * 2005-05-26 2007-09-18 International Business Machines Corporation Circuit for blowing an electrically blowable fuse in SOI technologies
US7782083B2 (en) * 2006-12-14 2010-08-24 Cambridge Semiconductor Limited Trimming circuits and methods
US7960997B2 (en) * 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
DE102009047670B4 (de) * 2009-12-08 2020-07-30 Robert Bosch Gmbh Schaltungseinrichtung mit einem Halbleiter-Bauelement
JP2012160538A (ja) * 2011-01-31 2012-08-23 Elpida Memory Inc 半導体装置
KR20130017349A (ko) * 2011-08-10 2013-02-20 삼성전자주식회사 모니터링 패드 및 이를 포함하는 반도체 장치

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