JP6265799B2 - Semiconductor light emitting device - Google Patents
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Description
本発明は、ビアタイプの半導体発光素子を含む半導体発光装置に関する。 The present invention relates to a semiconductor light emitting device including a via type semiconductor light emitting element.
GaN等の窒化物半導体を用いた半導体発光素子は、紫外光ないし青色光を発光することができ、さらに蛍光体を利用することにより白色光を発光することができる。このような半導体発光素子は、たとえば車両用灯具などの照明器具に用いられている。 A semiconductor light emitting device using a nitride semiconductor such as GaN can emit ultraviolet light or blue light, and can emit white light by using a phosphor. Such a semiconductor light emitting element is used for lighting equipment such as a vehicular lamp.
半導体発光素子は、たとえば、n型GaN層、発光性を有する活性層およびp型GaN層が積層する光半導体積層と、n型およびp型GaN層に接触して、光半導体積層に電流を注入することができる電極と、から構成される。半導体発光素子は、電極の構造や配置位置に応じて、ビアタイプ(たとえば特許文献1〜3)や対向電極タイプ、フリップチップタイプ等に分類される。
The semiconductor light emitting device is, for example, an n-type GaN layer, an optical semiconductor laminate in which a light emitting active layer and a p-type GaN layer are laminated, and an electric current is injected into the optical semiconductor laminate in contact with the n-type and p-type GaN layers. And an electrode that can. Semiconductor light emitting devices are classified into via types (for example,
本発明の目的は、ビアタイプの半導体発光素子を含む半導体発光装置であって、信頼性が高い半導体発光装置を提供することにある。 An object of the present invention is to provide a semiconductor light emitting device including a via type semiconductor light emitting element and having high reliability.
本発明の主な観点によれば、第1導電型の第1半導体層、発光性を有する活性層、および、該第1導電型とは異なる第2導電型の第2半導体層が順次積層する光半導体積層であって、前記第2半導体層および前記活性層を貫通するビアホールを備え、該ビアホールの底面に前記第1半導体層が表出する光半導体積層と、前記ビアホール内に配置され、該ビアホールの底面に表出する前記第1半導体層と電気的に接続するビア電極と、前記第2半導体層表面に前記ビアホールを避けるように配置され、該第2半導体層と電気的に接続する表面電極と、前記表面電極上に配置され、前記ビア電極が露出する第1コンタクトホール、および、前記表面電極の一部が露出する第2コンタクトホールを備える絶縁膜と、前記絶縁膜上に配置され、前記第1コンタクトホールにおいて前記ビア電極と接触する第1導電部材と、前記絶縁膜上に前記第1導電部材と間隙を空けて配置され、前記第2コンタクトホールにおいて前記表面電極と接触する第2導電部材と、を含み、前記光半導体積層は、平面視において、第1の長さL1を有する第1の縁部、該第1の縁部と対向し、第2の長さL2を有する第2の縁部、該第1および第2の縁部の一方の終端に結合し、第3の長さL3を有する第3の縁部、および、該第1および第2の縁部の他方の終端に結合し、第4の長さL4を有する第4の縁部、を含む外縁を有し、前記第2コンタクトホールは、前記光半導体積層面内に投影されたときに、前記第3の縁部から0.15×L1離れた範囲までであって、前記第1の縁部から0.06×L3離れた範囲までの角領域内、および、前記第4の縁部から0.15×L1離れた範囲までであって、前記第1の縁部から0.06×L4離れた範囲までの角領域内に、配設されている半導体発光装置、が提供される。 According to the main aspect of the present invention, a first conductivity type first semiconductor layer, a light emitting active layer, and a second conductivity type second semiconductor layer different from the first conductivity type are sequentially stacked. An optical semiconductor stack comprising a via hole penetrating the second semiconductor layer and the active layer, wherein the first semiconductor layer is exposed on the bottom surface of the via hole; and disposed in the via hole, A via electrode electrically connected to the first semiconductor layer exposed on the bottom surface of the via hole, and a surface electrically disposed on the surface of the second semiconductor layer so as to avoid the via hole and electrically connected to the second semiconductor layer An insulating film including an electrode, a first contact hole that is disposed on the surface electrode and from which the via electrode is exposed, and a second contact hole in which a part of the surface electrode is exposed; and the insulating film is disposed on the insulating film. The first A first conductive member in contact with the via electrode in a contact hole; a second conductive member disposed on the insulating film with a gap from the first conductive member; and in contact with the surface electrode in the second contact hole; The optical semiconductor stack includes a first edge having a first length L1 and a second edge having a second length L2 facing the first edge in a plan view. Coupled to one end of the first and second edges, to a third edge having a third length L3, and to the other end of the first and second edges And an outer edge including a fourth edge having a fourth length L4, and the second contact hole is projected from the third edge when projected into the optical semiconductor stacked surface. Up to a range 0.15 × L1 apart and 0.06 × L3 away from the first edge. Up to the corner region and up to 0.15 × L1 away from the fourth edge, and within the corner region up to 0.06 × L4 away from the first edge, Disposed semiconductor light emitting devices are provided.
信頼性が高い半導体発光装置が得られる。 A highly reliable semiconductor light emitting device can be obtained.
最初に、本発明の実施例による半導体発光装置(LED装置)の製造方法について説明する。LED装置は、支持基板上に複数の半導体発光素子(LED素子)、たとえば4つのLED素子が一方向に配列する構成を有する。4つのLED素子は、すべて同様の構成を有するものとする。以下では、単一のLED素子に着目して、その製造方法について主に説明する。 First, a method for manufacturing a semiconductor light emitting device (LED device) according to an embodiment of the present invention will be described. The LED device has a configuration in which a plurality of semiconductor light emitting elements (LED elements), for example, four LED elements are arranged in one direction on a support substrate. All four LED elements shall have the same configuration. In the following, focusing on a single LED element, its manufacturing method will be mainly described.
図1A〜図1Fは、成長基板10上にデバイス構造体102を形成する様子を示す断面図である。なお、図中に示す各構成要素の相対的なサイズや位置関係などは、実際のものとは異なっている。
1A to 1F are cross-sectional views showing how the
最初に、成長基板10として、C面サファイア基板を準備する。なお、成長基板10には、サファイア基板のほかに、スピネル基板やZnO(酸化亜鉛)基板などを用いることができる。その後、成長基板10をサーマルクリーニングする。具体的には、水素雰囲気中において、成長基板10を、1000℃で10分間加熱する。
First, a C-plane sapphire substrate is prepared as the
次に、図1Aに示すように、MOCVD(有機金属化学気相成長)法などにより、成長基板10上に、AlxInyGa1−x−yN(0≦x≦1,0≦y≦1)で表現される窒化物半導体層(光半導体積層20)を形成する。
Next, as shown in FIG. 1A, Al x In y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y) is formed on the
具体的には、まず、基板温度を500℃にし、10.4μmol/minの流量でTMG(トリメチルガリウム)を、3.3SLMの流量でNH3を、3分間供給する。これにより、成長基板10上にGaNからなるバッファ層が成長する。続いて、基板温度を1000℃にして、バッファ層を結晶化させる。
Specifically, first, the substrate temperature is set to 500 ° C., TMG (trimethylgallium) is supplied at a flow rate of 10.4 μmol / min, and NH 3 is supplied at a flow rate of 3.3 SLM for 3 minutes. As a result, a buffer layer made of GaN grows on the
その後、基板温度を保持したまま、45μmol/minの流量でTMGを、4.4SLMの流量でNH3を、20分間供給する。これにより、バッファ層上にGaNからなる下地層が成長する。バッファ層および下地層は、下地バッファ層21を構成する。
Thereafter, while maintaining the substrate temperature, TMG is supplied at a flow rate of 45 μmol / min and NH 3 is supplied at a flow rate of 4.4 SLM for 20 minutes. Thereby, an underlayer made of GaN grows on the buffer layer. The buffer layer and the base layer constitute the
その後、基板温度を保持したまま、45μmol/minの流量でTMGを、4.4SLMの流量でNH3を、2.7×10−9μmol/minの流量でSiH4を、120分間供給する。これにより、下地バッファ層21上に、層厚が7μm程度であるSiドープGaN層(n型GaN層)が成長する。n型GaN層は、n型半導体層22を構成する。
Thereafter, while maintaining the substrate temperature, TMG is supplied at a flow rate of 45 μmol / min, NH 3 is supplied at a flow rate of 4.4 SLM, and SiH 4 is supplied at a flow rate of 2.7 × 10 −9 μmol / min for 120 minutes. As a result, a Si-doped GaN layer (n-type GaN layer) having a thickness of about 7 μm is grown on the
その後、基板温度を700℃にし、3.6μmol/minの流量でTMGを、10μmol/minの流量でTMI(トリメチルインジウム)を、4.4SLMの流量でNH3を、33秒間供給し、InGaNからなる井戸層(層厚2.2nm程度)を成長させる。続いて、TMIの供給を停止して、TMGおよびNH3を320秒間供給し、GaNからなる障壁層(層厚15nm程度)を成長させる。そして、井戸層および障壁層の成長を交互に(たとえば5周期分)繰り返して、n型半導体層22上に、多重量子井戸構造を有する活性層23を形成する。
Thereafter, the substrate temperature is set to 700 ° C., TMG is supplied at a flow rate of 3.6 μmol / min, TMI (trimethylindium) is supplied at a flow rate of 10 μmol / min, and NH 3 is supplied at a flow rate of 4.4 SLM for 33 seconds. A well layer (with a thickness of about 2.2 nm) is grown. Subsequently, the supply of TMI is stopped, TMG and NH 3 are supplied for 320 seconds, and a barrier layer (layer thickness of about 15 nm) made of GaN is grown. Then, the growth of the well layer and the barrier layer is repeated alternately (for example, for five periods) to form the
その後、基板温度を870℃にし、8.1μmol/minの流量でTMGを、4.4SLMの流量でNH3を、2.9×10−7μmol/minの流量でCP2Mg(ビスシクロペンタディエニルマグネシウム)を、5分間供給する。これにより、活性層23上に、層厚が500nm程度であるMgドープGaN層(p型GaN層)が成長する。p型GaN層は、p型半導体層24を構成する。
Thereafter, the substrate temperature is set to 870 ° C., TMG at a flow rate of 8.1 μmol / min, NH 3 at a flow rate of 4.4 SLM, and CP2Mg (biscyclopentadienyl) at a flow rate of 2.9 × 10 −7 μmol / min. Magnesium) is fed for 5 minutes. As a result, an Mg-doped GaN layer (p-type GaN layer) having a thickness of about 500 nm is grown on the
以上により、成長基板10上に、下地バッファ層21を介して、n型半導体層22、活性層23、および、p型半導体層24、が順次積層する光半導体積層20が形成される。
As described above, the optical semiconductor stack 20 in which the n-
次に、リフトオフ法により、光半導体積層20(p型半導体層24)表面に、開口部30hを含むp側電極(表面電極)30を形成する。p側電極30は、たとえばITO(インジウム錫酸化物)膜/Ag膜/TiW膜/Ti膜/Pt膜/Au膜/Ti膜の導電性多層膜からなる。p側電極30は、p型半導体層24表面において、p型半導体層24と電気的に接続している。なお、図中において、p側電極30は、単一の開口部30hを含むものとして示されているが、実際には、多数の開口部30hを含むものとする(図2参照)。
Next, the p-side electrode (surface electrode) 30 including the opening 30h is formed on the surface of the optical semiconductor stack 20 (p-type semiconductor layer 24) by a lift-off method. The p-
次に、図1Bに示すように、レジストマスクを用いた塩素ガスによるドライエッチング法により、光半導体積層20の、開口部30hに対応する領域、および、p側電極30よりも外側の領域を除去する。これにより、光半導体積層30にビア20bおよび外側溝20dが形成される。ビア20bおよび外側溝20dは、少なくともp型半導体層24および活性層23を貫通し、それらの底面にはn型半導体層22が表出する。
Next, as shown in FIG. 1B, the region corresponding to the opening 30h and the region outside the p-
次に、図1Cに示すように、ビア20bの底面を除く領域にフロート層40を形成する。まず、スパッタ法などにより、p側電極30を含む光半導体積層20の上面全面に、膜厚300nm程度のSiO2膜を成膜する。なお、SiO2膜は、SiN膜などに代替してもよい。続いて、レジストマスクを用いたCF4/Ar混合ガスによるドライエッチング法により、ビア20b底面に成膜されたSiO2膜をエッチングする。このとき、ビア20bの底面に、n型半導体層22が露出する。これにより、少なくともp側電極30およびビア20bの側面を覆うSiO2膜、つまりフロート層40が形成される。
Next, as shown in FIG. 1C, the
次に、図1Dに示すように、リフトオフ法により、ビア20b内にn側電極(ビア電極)50を形成する。n側電極50は、たとえばTi膜/Al膜/Ti膜/Pt膜/Au膜の金属多層膜からなる。n側電極50は、ビア20bの底面において、n型半導体層22と電気的に接続している。なお、ビア20bの側面はフロート層40により覆われているため、n側電極50は活性層23およびp型半導体層24とは電気的に接続しない。
Next, as shown in FIG. 1D, an n-side electrode (via electrode) 50 is formed in the via 20b by a lift-off method. The n-
次に、図1Eに示すように、レジストマスクを用いた塩素ガスによるドライエッチング法により、フロート層40のうちp側電極30の上方に位置する一部分を除去し、p側電極30の一部を露出させる。ここで、便宜的に、フロート層40のうちp側電極30よりも上方に位置する部分(フロート層40の表面部分)を、絶縁膜41と呼ぶこととする。また、絶縁膜41表面において、p側電極30が露出している部分をpコンタクトホール41pと呼び、n側電極50が露出している部分をnコンタクトホール41nと呼ぶこととする。
Next, as shown in FIG. 1E, a portion of the
次に、図1Fに示すように、リフトオフ法により、フロート層40上、特に絶縁膜41上に、Ti膜/Pt膜/Au膜の金属多層膜からなる導電層60を形成する。導電層60は、nコンタクトホール41nにおいてn側電極50と接触する第1導電部材61と、pコンタクトホール41pにおいてp側電極30と接触する第2導電部材62と、を含む。第1導電部材61および第2導電部材62は、間隙60gを空けて形成されており、相互に電気的に絶縁されている。
Next, as shown in FIG. 1F, a
その後、レジストマスクを用いた塩素ガスによるドライエッチング法により、外側溝20d内において、フロート層40および光半導体積層20を貫通する分離溝20iを形成する。分離溝20iは、LED素子の外縁を画定する。
Thereafter, a separation groove 20 i penetrating the
以上により、成長基板10上に、光半導体積層20から導電層60までの構成要素を含むデバイス構造体102が形成される。
As described above, the
図2A〜図2Cは、それぞれ、光半導体積層20表面におけるp側電極30およびn側電極50の配置関係、絶縁膜41表面におけるpコンタクトホール41pおよびnコンタクトホール41nの配置関係、ならびに、導電層60のパターンを示す平面図である。分離溝20iによって画定された光半導体積層20は、たとえば、短辺が650〜700μm程度であり、長辺が1300〜1350μm程度である長方形状の平面形状を有する。ここで、光半導体積層20の短辺を構成する縁部(外縁)をそれぞれ第1および第2の縁部S1,S2と呼び、長辺を構成する縁部(外縁)をそれぞれ第3および第4の縁部S3,S4と呼ぶこととする。
2A to 2C show the arrangement relationship of the p-
図2Aに示すように、p側電極30(図中、相対的にピッチが広い斜線模様で示されている)およびn側電極50(図中、相対的にピッチが狭い斜線模様で示されている)は、それぞれ光半導体積層20表面に形成されている。p側電極30は、n側電極50を避けて、光半導体積層20表面に全面的に設けられている。n側電極50(ないしビア20b)は、たとえば円形状の平面形状を有し、光半導体積層20面内に一様に分布するように設けられている。なお、図中において、n側電極50は、3行5列の行列状に分布するように示されているが、実際には、たとえば6行11列の行列状に分布するように設けられる。なお、n側電極50の平面形状は、円形状に限らず、楕円状や矩形状であってもかまわない。また、分布様態も、行列状に限らない。
As shown in FIG. 2A, a p-side electrode 30 (shown in a hatched pattern with a relatively large pitch) and an n-side electrode 50 (shown in a hatched pattern with a relatively narrow pitch in the figure). Are formed on the surface of the
図2Bに示すように、フロート層40は、光半導体積層20を全体的に覆うように形成されている。フロート層40(ないしフロート層40のうちp側電極30よりも上方に位置する絶縁膜41)には、p側電極30を覗くことができるpコンタクトホール41p、および、n側電極50を覗くことができるnコンタクトホール41nが設けられている。pコンタクトホール41pは、光半導体積層20の第1および第3の縁部S1,S3に近い角領域、および、第1および第4の縁部S1,S4に近い角領域に設けられている。
As shown in FIG. 2B, the
図2Cに示すように、導電層60は、フロート層40表面、特に絶縁膜41上に形成されている。導電層60は、n側電極50(図中、破線によって示されている)と接触する第1導電部材61、および、p側電極30(図中、破線によって示されている)と接触する第2導電部材62を含んでパターニングされている。また、第1導電部材61および第2導電部材62は、間隙60gを空けてパターニングされている。
As shown in FIG. 2C, the
図3A〜図3Cは、デバイス構造体102から成長基板10を分離し、LED素子101およびLED装置100を完成させる様子を示す断面図である。
3A to 3C are cross-sectional views showing a state in which the
まず、デバイス構造体102を支持するための支持基板71を準備する(図3A参照)。 支持基板71には、たとえばSi基板が用いられる。なお、支持基板71には、熱膨張係数がサファイア(7.5×10−6/K)やGaN(5.6×10−6/K)に近く、熱伝導率が高い部材を用いることが好ましい。例えば、Siのほかにも、Ge、Mo、CuW、AlN等を用いることができる。支持基板71にSi基板を用いた場合、たとえば、当該Si基板の表面を熱酸化させることにより、SiO2からなる絶縁層71aを形成する。
First, a
その後、支持基板71(絶縁層71a)表面に、リフトオフ法などにより、AuSn(Sn:20wt%)からなる接合層72を形成する。接合層72は、第1接合部材72a、および、第2接合部材72bを含む。第1接合部材72aおよび第2接合部材72bは、間隙72gを空けて成形されており、相互に電気的に絶縁されている(図3D参照)。
Thereafter, a
次に、図3Aに示すように、準備した支持基板71と、すでに作製したデバイス構造体102とを、接合層72と導電層60とが対向するように配置する。このとき、接合層72および導電層60は、接合層72の間隙72gの位置と導電層60の間隙60gの位置とが一致するように、また、第1導電部材61と第1接合部材72aとが相対し、第2導電部材62と第2接合部材72bとが相対するように配置される。
Next, as shown in FIG. 3A, the
次に、図3Bに示すように、支持基板71とデバイス構造体102とを貼り合せて、3MPaで加圧しながら300℃に加熱した状態で10分間保持する。続いて、室温まで冷却して、接合層72と導電層60とを融着接合する。
Next, as shown in FIG. 3B, the
その後、レーザリフトオフ法により、成長基板10とデバイス構造体102(光半導体積層20)とを分離する。具体的には、成長基板10(サファイア基板)側からKrFエキシマレーザ光(波長248nm,照射エネルギ密度800〜900mJ/cm2)を照射する。そのレーザ光は、成長基板10を透過して、下地バッファ層21(GaN層)に吸収される。下地バッファ層21は、光吸収に伴う発熱により分解される。これにより、成長基板10と光半導体積層20とが分離され、n型半導体層22が露出する。
Thereafter, the
以降、便宜的に、支持基板71とデバイス構造体102の配置関係を上下反転して示す。
Hereinafter, for convenience, the arrangement relationship between the
次に、図3Cに示すように、光半導体積層20のn型半導体層22表面に、いわゆるマイクロコーン構造層22aを形成する。具体的には、n型半導体層22表面を、たとえばTMAH(水酸化フェニルトリメチルアンモニウム)水溶液(温度約70℃,濃度約25%)などによりウエットエッチングする。マイクロコーン構造層22aの形成は、LED素子の光取出し効率(n型半導体層表面から出射される光量/活性層において放出される光量)の向上に寄与する。
Next, as shown in FIG. 3C, a so-called microcone structure layer 22 a is formed on the surface of the n-
次に、n型半導体層22(マイクロコーン構造層22a)表面に、化学気相堆積(CVD)法などにより、SiO2などからなる表面保護膜80を形成する。以上により、LED装置100を構成する個々のLED素子101が完成する。
Next, a surface
図3Dは、支持基板71上に形成された接合層72のパターンを示す平面図である。接合層72は、第1導電部材61(図中、破線によって示されている)と接続する第1接合部材72a、および、第2導電部材62(図中、破線によって示されている)と接続する第2接合部材72bを含んでパターニングされている。接合層72は、その間隙72gが導電層60の間隙60gと重なるようにパターニングされている。
FIG. 3D is a plan view showing a pattern of the
なお、第1接合部材72aは、隣接するLED素子のp側電極と電気的に接続されている。また、第2接合部材72bは、隣接するLED素子のn側電極と電気的に接続されている(図3E参照)。
The
LED素子101が完成した後、たとえば、LED素子101が4つ配列するサイズで、支持基板71をレーザスクライブ又は、ダイシングにより分割する。以上により、LED装置100が完成する。なお、その後、たとえば黄色蛍光体を含む樹脂を、支持基板71全面に複数のLED素子101を覆うように滴下し、硬化させて、蛍光層を形成してもよい。
After the
図3Eは、LED装置100を示す平面図である。LED装置100は、たとえば4つのLED素子101が支持基板71上に一方向に配列する構成を有する。4つのLED素子101は、接合層72を介して、それぞれ電気的に直列に接続されている。
FIG. 3E is a plan view showing the
支持基板71の両端に配置される接合層72は、電源103と接続するパッド電極72aを構成する。電源103は、パッド電極72a(接合層72)を介して、LED素子101に電力を供給することができる。
The bonding layers 72 disposed at both ends of the
再び、図3Cを参照する。電源103から供給される電子は、個々のLED素子101において、接合層72の第1接合部材72aから導電層60の第1導電部材61に移動し、さらに、nコンタクトホール41nにおいて接続するn側電極50へと移動する。また、電源103から供給される正孔は、個々のLED素子101において、接合層72の第2接合部材72bから導電層60の第2導電部材62に移動し、さらに、pコンタクトホール41pにおいて接続するp側電極30へと移動する。p側電極30およびn側電極50から光半導体積層20に注入される正孔および電子は活性層23において再結合し、この再結合にかかるエネルギが光(および熱)として放出される。なお、このとき、電流としては、第2接合部材72bから第1接合部材72aに向かって流れる。
Reference is again made to FIG. 3C. Electrons supplied from the
本発明者らは、実施例によるLED装置に加え、さらに参考例によるLED装置を作製し、それらLED装置(ないしLED素子)の電流密度測定および信頼性評価を行った。 In addition to the LED device by an Example, the present inventors produced the LED device by a reference example, and measured the current density of these LED devices (or LED element), and evaluated reliability.
図4Aは、参考例によるLED素子において、光半導体積層20、ならびに、pコンタクトホール41pおよびnコンタクトホール41nの配置関係を示す平面図である。参考例のLED素子では、pコンタクトホール41pが、第1の縁部S1の中央付近に3箇所設けられている。なお、nコンタクトホール41nは、光半導体積層20面内において、たとえば行列状に分布して設けられている。
FIG. 4A is a plan view showing an arrangement relationship between the
ここで、pコンタクトホール41p各々は、第1の縁部S1に沿う方向の長さがLvであり、第3ないし第4の縁部S3,S4に沿う方向の長さ(幅)がLhであるとする。また、pコンタクトホール41p各々は第1の縁部S1から距離Dh離れており、第3および第4の縁部S3,S4に近い両側のpコンタクトホール41pは第3および第4の縁部S3,S4からそれぞれ距離Dv離れているものとする。なお、光半導体積層20は、短辺の長さ(つまり第1および第2の縁部S1,S2の長さ)がLsであり、長辺の長さ(つまり第3および第4の縁部S3,S4の長さ)がLlであるとする。
Here, each of the
また、第1の縁部S1に平行なX軸を定義する。X軸方向において、第1の縁部S1における第3の縁部S3側の終端を位置Ps1、第4の縁部S4側の終端を位置Ps2と定義する。さらに、X軸方向において、第3の縁部S3に最も近いnコンタクトホール41nの中心を位置Pe1、第4の縁部S4に最も近いnコンタクトホール41nの中心を位置Pe2と定義する。
In addition, an X axis parallel to the first edge S1 is defined. In the X-axis direction, the end on the third edge S3 side in the first edge S1 is defined as a position Ps1, and the end on the fourth edge S4 side is defined as a position Ps2. Further, in the X-axis direction, the center of the
本発明者らは、以下のような条件を有するLED素子について、光半導体積層20のIVB−IVB断面における電流密度分布を測定した。なお、光半導体積層20のIVB−IVB断面は、第1の縁部S1(つまりX軸方向)に沿う断面であって、pコンタクトホール41pの配置位置に対応する断面である。
The present inventors measured the current density distribution in the IVB-IVB cross section of the
測定にかかる参考例のLED素子は、第1および第2の縁部S1,S2の長さ(短辺の長さ、X軸方向における位置P1から位置P2までの長さ)Lsが約700μmであり、第3および第4の縁部S3,S4の長さ(長辺の長さ)Llが約1350μmである。pコンタクトホール41p各々の長さLvは約55μmであり、幅Lhは約40μmである。また、第1の縁部S1からpコンタクトホール41p各々までの距離Dhは約50μmであり、第3および第4の縁部S3,S4から両側のpコンタクトホール41pまでの距離Dvは約120μmである。LED装置(直接接続された4つのLED素子)には、約10W(電圧10V,電流1A)の電力が供給される。
In the LED element of the reference example related to the measurement, the length Ls of the first and second edge portions S1 and S2 (the length of the short side, the length from the position P1 to the position P2 in the X-axis direction) Ls is about 700 μm. The length (long side length) Ll of the third and fourth edge portions S3 and S4 is about 1350 μm. Each
図4Bは、光半導体積層20のIVB−IVB断面における電流密度分布を示すグラフである。横軸は光半導体積層のX軸方向に沿う位置を示し、縦軸はピーク値により規格化された電流密度を示す。このグラフから、光半導体積層20のIVB−IVB断面において、その中央部分に電流が相対的に多く流れることがわかる。ピーク値における電流密度と位置Pe1,Pe2の電流密度との差分を電流集中度Idとしたとき、光半導体積層20のIVB−IVB断面における電流集中度Idは、約17%程度であった。
FIG. 4B is a graph showing a current density distribution in the IVB-IVB cross section of the
本発明者らは、さらに、上記条件を有するLED素子を含むLED装置について、信頼性評価を行った。具体的には、当該LED装置を高温多湿環境下で連続通電する試験を行った。その結果、100時間程度連続通電すると、光半導体積層20が破損してしまう、特に、光半導体積層20の第1の縁部S1近傍が著しく破損してしまうことが確認された。これは、光半導体積層20の、pコンタクトホール41pの配置位置に対応する部分(IVB−IVB断面における中央部分)に、電流が集中して流れるためだと考えられる。
The present inventors further performed reliability evaluation on an LED device including an LED element having the above conditions. Specifically, a test was conducted in which the LED device was continuously energized in a hot and humid environment. As a result, it was confirmed that when the energization was continued for about 100 hours, the
図5Aは、実施例によるLED素子において、光半導体積層20、ならびに、pコンタクトホール41pおよびnコンタクトホール41nの配置関係を詳細に示す平面図である。実施例のLED素子では、pコンタクトホール41pが、光半導体積層20の第1および第3の縁部S1,S3に近い角領域、および、第1および第4の縁部S1,S4に近い角領域に2箇所設けられている。
FIG. 5A is a plan view showing in detail an arrangement relationship between the
本発明者らは、以下のような条件を有するLED素子について、光半導体積層20のVB−VB断面における電流密度分布を測定した。なお、光半導体積層20のVB−VB断面は、第1の縁部S1(つまりX軸方向)に沿う断面であって、pコンタクトホール41pの配置位置に対応する断面である。
The present inventors measured the current density distribution in the VB-VB cross section of the
測定にかかる実施例のLED素子は、第1および第2の縁部S1,S2の長さLsが約700μmであり、第3および第4の縁部S3,S4の長さLlが約1350μmである。pコンタクトホール41pの長さLvは約20μmであり、幅Lhは約20μmである。また、第1の縁部S1からpコンタクトホール41pまでの距離Dhは約20μmであり、第3および第4の縁部S3,S4各々からpコンタクトホール41pまでの距離Dvは約20μmである。LED装置(直接接続された4つのLED素子)には、約10W(電圧10V,電流1A)の電力が供給される。
In the LED element according to the measurement example, the length Ls of the first and second edges S1 and S2 is about 700 μm, and the length Ll of the third and fourth edges S3 and S4 is about 1350 μm. is there. The length Lv of the
図5Bは、光半導体積層20のVB−VB断面における電流密度分布を示すグラフである。このグラフから、光半導体積層20のVB−VB断面における電流密度分布は、比較的フラットであることがわかる。つまり、光半導体積層20のVB−VB断面において、電流が特定の部分に集中して流れるのではなく、広く分散して比較的均一に流れることがわかる。光半導体積層20のVB−VB断面における電流集中度Idは、約6%程度であった。
FIG. 5B is a graph showing a current density distribution in the VB-VB cross section of the
本発明者らは、さらに、上記条件を有するLED素子を含むLED装置について、信頼性評価を行った。その結果、1000時間以上連続通電しても光半導体積層20が破損しないことが確認された。これは、pコンタクトホール41pの配置位置に対応する光半導体積層20断面において、特定の部分に電流が集中して流れるのではなく、広く分散して電流が流れるためだと考えられる。
The present inventors further performed reliability evaluation on an LED device including an LED element having the above conditions. As a result, it was confirmed that the
このような測定結果から、pコンタクトホール41pが、平面視において、光半導体積層20の角領域に設けられることにより、光半導体積層20の電流密度分布が均一化され、LED素子(ないしLED装置)の信頼性が改善することがわかった。なお、光半導体積層20における電流密度分布の均一化は、LED素子の信頼性改善のほかに、LED素子における発光強度分布(輝度分布)の均一化にも寄与するであろう。
From such a measurement result, the
なお、pコンタクトホール41pのサイズや形状、配置位置などは、上記条件のみに限られない。pコンタクトホール41pが、少なくとも、第1の縁部S1から40μm(=Dh+Lh)離れた範囲までであって、第3および第4の縁部S3,S4各々から40μm(=Dv+Lv)離れた範囲までの角領域内に配設されることにより、LED素子の信頼性が改善すると考えられる。つまり、pコンタクトホール41pが、少なくとも、第1の縁部S1からLl×3%(≒(Dh+Lh)/Ll)離れた範囲までであって、第3および第4の縁部S3,S4各々からLs×6%(≒(Dv+Lv)/Ls)離れた範囲までの角領域内に配設されることにより、LED素子の信頼性が改善すると考えられる。
The size, shape, arrangement position, etc. of the
さらに、本発明者らによる見積もりによれば、pコンタクトホール41pが、第1の縁部S1から80μm程度離れた範囲(図5Aに示す範囲Ah)までであって、第3および第4の縁部S3,S4各々から100μm程度離れた範囲(図5Aに示す範囲Av)までの領域(図5Aに示す領域20c)内に配設されることにより、LED素子の信頼性が改善しうる。つまり、pコンタクトホール41pが、第1の縁部S1からLl×6%(≒80μm/1350μm)離れた範囲までであって、第3および第4の縁部S3,S4各々からLs×15%(≒100μm/700μm)離れた範囲までの領域20c内に配設されることにより、LED素子の信頼性が改善しうる。なお、この領域20c内であれば、pコンタクトホール41pの形状やサイズ、配設数などは、特に限定されないであろう。
Furthermore, according to the estimation by the present inventors, the
以上、実施例および変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。たとえば、LED素子の平面形状は長方形状に限定されるものではなく、また、LED素子の配列数も4つに限定されるものではない。その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。 As mentioned above, although this invention was demonstrated along the Example and the modification, this invention is not limited to these. For example, the planar shape of the LED elements is not limited to a rectangular shape, and the number of LED elements arranged is not limited to four. It will be apparent to those skilled in the art that other various modifications, improvements, combinations, and the like are possible.
10…成長基板、20…光半導体積層、21…下地バッファ層、22…n型半導体層、23…活性層(発光層)、24…p型半導体層、30…p側電極(表面電極)、40…フロート層、41…絶縁膜、41n…nコンタクトホール、41p…pコンタクトホール、50…n側電極(ビア電極)、60…導電層、71…支持基板、72…接合層、80…表面保護膜、100…LED装置、101…LED素子、102…デバイス構造体、103…電源。
DESCRIPTION OF
Claims (5)
前記ビアホール内に配置され、該ビアホールの底面に表出する前記第1半導体層と電気的に接続するビア電極と、
前記第2半導体層表面に前記ビアホールを避けるように配置され、該第2半導体層と電気的に接続する表面電極と、
前記表面電極上に配置され、前記ビア電極が露出する第1コンタクトホール、および、前記表面電極の一部が露出する第2コンタクトホールを備える絶縁膜と、
前記絶縁膜上に配置され、前記第1コンタクトホールにおいて前記ビア電極と接触する第1導電部材と、
前記絶縁膜上に前記第1導電部材と間隙を空けて配置され、前記第2コンタクトホールにおいて前記表面電極と接触する第2導電部材と、
を含み、
前記光半導体積層は、平面視において、第1の長さL1を有する第1の縁部、該第1の縁部と対向し、第2の長さL2を有する第2の縁部、該第1および第2の縁部の一方の終端に結合し、第3の長さL3を有する第3の縁部、および、該第1および第2の縁部の他方の終端に結合し、第4の長さL4を有する第4の縁部、を含む外縁を有し、
前記第2コンタクトホールは、前記光半導体積層面内に投影されたときに、前記第1の縁部から0.06×L3離れた範囲までであって、前記第3の縁部から0.15×L1離れた範囲までの角領域内、および、前記第1の縁部から0.06×L4離れた範囲までであって、前記第4の縁部から0.15×L1離れた範囲までの角領域内に、配設されている、
半導体発光装置。 An optical semiconductor stack in which a first semiconductor layer of a first conductivity type, an active layer having a light emitting property, and a second semiconductor layer of a second conductivity type different from the first conductivity type are sequentially stacked, A semiconductor layer and a via hole penetrating the active layer, and an optical semiconductor stack in which the first semiconductor layer is exposed on a bottom surface of the via hole;
A via electrode disposed in the via hole and electrically connected to the first semiconductor layer exposed on a bottom surface of the via hole;
A surface electrode disposed on the surface of the second semiconductor layer so as to avoid the via hole, and electrically connected to the second semiconductor layer;
A first contact hole disposed on the surface electrode and exposing the via electrode; and an insulating film comprising a second contact hole exposing a part of the surface electrode;
A first conductive member disposed on the insulating film and in contact with the via electrode in the first contact hole;
A second conductive member disposed on the insulating film with a gap from the first conductive member and contacting the surface electrode in the second contact hole;
Including
The optical semiconductor stack includes a first edge having a first length L1, a second edge having a second length L2, opposite to the first edge, and the second edge in the plan view. Coupled to one end of the first and second edges, coupled to a third edge having a third length L3, and to the other end of the first and second edges; An outer edge including a fourth edge having a length L4 of
The second contact hole has a range of 0.06 × L3 away from the first edge when projected into the optical semiconductor stack, and is 0.15 away from the third edge. × L1 in the angular region up to the range and up to 0.06 × L4 away from the first edge, up to 0.15 × L1 away from the fourth edge Arranged in the corner area,
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