JP6260206B2 - アナログデジタル変換装置 - Google Patents

Description

本発明は、アナログ信号をデジタル信号に変換する技術に関する。

従来、アナログデジタル変換においては、高速にサンプリングし、ローパスフィルタ（ＬＰＦ）を作用させて不要な高周波領域のノイズをカットすることにより量子化ノイズを圧縮することができる、いわゆるノイズシェーピング効果が得られることが知られている。

この技術を具体化するアナログデジタル（ＡＤ）変換装置の一例が、特許文献１等に記載されている。即ち、図１６に示すように、ＡＤ変換装置１００では、同じ周波数ｆｓを有し１８０度位相が異なる二つの動作クロックＣＫ１，ＣＫ２をサンプリングクロックとし、二つのＡＤ変換器１１１，１１２を動作させることで変換データＡＤ１，ＡＤ２を取得する。この変換データＡＤ１，ＡＤ２を、マルチプレクサ１２１によってマージすることにより、変換データＡＤ１，ＡＤ２の２倍のサンプリングレートを有するマージデータＭＸＤを生成し、このマージデータＭＸＤから、移動和演算器１２２によって４移動和データＡＤＤを求める。更に、ダウンサンプラ１２３によってダウンサンプリングを行うことによって、変換データＡＤ１，ＡＤ２と同じサンプリングレートの高分解能なＡＤ変換データＤｏｕｔを得る（図１７参照）。但し、図１６に示す構成は、特許文献１に記載された構成を簡略化したものである。

なお、マルチプレクサ１２１での選択を切り替える切替信号ＳＷを生成するＳＷ信号生成部１２４および移動和演算器１２２は、動作クロックＣＫ１，ＣＫ２の２倍の周波数を有する動作クロックＣＫ３によって動作させている。

米国特許出願公開第２０１２／０１５４１９２号明細書

図１７にも示したように、２倍のサンプリングレートを有するマージデータＭＸＤを用いて４移動和を求める演算をリアルタイムで実行するには、動作クロックＣＫ１，ＣＫ２の２倍の速度を有する動作クロックＣＫ３が必要である。このため、処理速度の高速化に伴い演算処理を行うデジタル回路のタイミング制約が厳しく設計が困難になるという問題や、高速なクロックのために消費電力も増大するという問題があった。

本発明は、こうした問題に鑑みてなされたものであり、回路設計が容易で低消費電力なアナログデジタル変換装置を提供することを目的とする。

本発明のアナログデジタル変換装置は、変換実行部とフィルタ処理部とを備える。変換実行部は、同じ周波数の動作クロックに従って動作するｍ個のアナログデジタル変換器を、動作クロックの１／ｍ周期分ずつ位相をずらして動作させることによって、動作クロックの１周期当たりｍ個の変換データを生成する。フィルタ処理部は、変換実行部で生成された変換データに基づき、前記動作クロックの１周期当たり１個のＡＤ変換データを生成する。但し、フィルタ処理部は、加算器と移動和演算器を備えている。そして、加算器は、動作クロックの１周期毎に、該動作クロックの１周期の間に生成されるｍ個の変換データの加算値を求める。移動和演算器は、動作クロックの１周期毎に、加算器の出力ｎ個分の移動和を求め、該移動和をＡＤ変換データとして出力する。

このような構成によれば、フィルタ処理部を、変換実行部で使用する動作クロックと同じ周波数のクロックによって動作させることができる。その結果、回路設計が容易にすることができ、消費電力も抑えることができる。

なお、フィルタ処理部は、以下のように構成されていてもよい。即ち、変換実行部を構成するアナログデジタル変換器のそれぞれについて移動和演算器を設け、これらｍ個の移動和演算器がそれぞれ対応するアナログデジタル変換器の出力ｎ個分の移動和を、動作クロックの１周期毎に求める。そして、加算器が、動作クロックの１周期毎に、動作クロックの１周期の間に生成されるｍ個の移動和の加算値を求め、該加算値をＡＤ変換データとして出力する。

この場合も、フィルタ処理部を、変換実行部で使用する動作クロックと同じ周波数のクロックによって動作させることができるため、上述の構成を有するものと同様の効果を得ることができる。

なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。

また、本発明は、前述したアナログデジタル変換装置の他、当該アナログデジタル変換装置を構成要素とするシステムなど、種々の形態で実現することができる。

第１実施形態のＡＤ変換装置の構成を示すブロック図である。 移動和演算器の詳細な構成を示す回路図である。 第１実施形態のＡＤ変換装置の動作を説明するタイミング図である。 第１実施形態の変形例のＡＤ変換装置の構成を示すブロック図である。 第１実施形態の変形例のＡＤ変換装置の動作を説明するタイミング図である。 第２実施形態のＡＤ変換装置の構成を示すブロック図である。 第２実施形態のＡＤ変換装置の動作を説明するタイミング図である。 第３実施形態のＡＤ変換装置の構成を示すブロック図である。 第３実施形態のＡＤ変換装置の動作を説明するタイミング図である。 第４実施形態のＡＤ変換装置の構成を示すブロック図である。 第４実施形態のＡＤ変換装置の動作を説明するタイミング図である。 第５実施形態のＡＤ変換装置の構成を示すブロック図である。 第５実施形態のＡＤ変換装置の動作を説明するタイミング図である。 第６実施形態のＡＤ変換装置の構成を示すブロック図である。 第７実施形態のＡＤ変換装置の構成を示すブロック図である。 従来装置の構成を示すブロック図である。 従来装置の動作を説明するタイミング図である。

以下に本発明が適用された実施形態について、図面を用いて説明する。
［第１実施形態］
＜全体構成＞
図１に示すアナログデジタル（ＡＤ）変換装置１は、変換実行部１０と、フィルタ処理部２０と、クロック生成部３０とを備える。

クロック生成部３０は、基準クロックＣＬＫ（周波数ｆｓ）に基づき、基準クロックＣＬＫと同じ周波数を有し、互いの位相が１８０度異なる二つの動作クロックＣＫ１，ＣＫ２を生成する。なお、動作クロックＣＫ１，ＣＫ２のうち一方は、基準クロックＣＬＫそのものであってもよい。

変換実行部１０は、アナログ入力信号Ａｉｎを動作クロックＣＫ１に従ってＡＤ変換するＡＤ変換器１１と、アナログ入力信号Ａｉｎを動作クロックＣＫ２に従ってＡＤ変換するＡＤ変換器１２とを備える。

フィルタ処理部２０は、加算器２１と移動和演算器２２とを備える。加算器２１は、動作クロックＣＫ１に従って動作し、動作クロックＣＫ１の１周期毎に、ＡＤ変換器１１による変換データＡＤ１とＡＤ変換器１２による変換データＡＤ２とを加算した結果である加算データＭＤを出力する。移動和演算器２２は、動作クロックＣＫ１に従って動作し、動作クロックＣＫ１の１周期毎に、２周期分の加算データＭＤの移動和を求め、その移動和をＡＤ変換データＤｏｕｔとして出力する。なお、移動和演算器２２は、図２に示すように、動作クロックＣＫ１に従って加算データＭＤをシフトする２段のシフトレジスタを構成する一対のＤ型フリップフロップ（ＤＦＦ）回路２２１，２２２と、両ＤＦＦ回路２２１，２２２の出力を加算する加算器２２３とで構成されている。但し、加算器２２３は、図中で明示はしないが、加算結果を、ＤＦＦ回路２２１，２２２を動作させるものと同じ動作クロックＣＫ１でラッチした結果を出力するものとする。

＜動作＞
このように構成されたＡＤ変換装置１では、図３に示すように、二つのＡＤ変換器１１，１２は、アナログ入力信号ＡｉｎをＡＤ変換した結果Ｓ１，Ｓ２，…を、変換データＡＤ１，ＡＤ２として、動作クロックＣＫ１，ＣＫ２の１／２半周期毎に交互に出力する。そして、加算器２１は、動作クロックＣＫ１の立ち上がりタイミングで、その時点でＡＤ変換器１１，１２が出力している変換データＡＤ１，ＡＤ２を加算し、その加算した結果を加算データＭＤとして出力する。従って、加算データＭＤの値は、変換データＡＤ１の値がＳ１からＳ３に切り替わるタイミングでＳ１＋Ｓ２に切り替わり、以下１周期毎に同様のタイミングでＳ３＋Ｓ４，Ｓ５＋Ｓ６…に切り替わる。また、移動和演算器２２は、２周期前の加算データＭＤと１周期前の加算データを加算した結果をＡＤ変換データＤｏｕｔとして出力する。従って、ＡＤ変換データＤｏｕｔの値は、加算データＭＤがＳ３＋Ｓ４からＳ５＋Ｓ６に切り替わるタイミングでＳ１＋Ｓ２＋Ｓ３＋Ｓ４に切り替わり、以後１周期毎に同様のタイミングで、Ｓ３＋Ｓ４＋Ｓ５＋Ｓ６，Ｓ５＋Ｓ６＋Ｓ７＋Ｓ８…に切り替わる。

＜効果＞
以上説明したように、ＡＤ変換装置１によれば、タイムインタリーブにより動作クロックＣＫ１，ＣＫ２の２倍のサンプリングレートとなる変換データＡＤ１，ＡＤ２を生成し、その変換データＡＤ１，ＡＤ２に対してフィルタ処理を施すことによってＡＤ変換データＤｏｕｔの量子化雑音を低減する、いわゆるノイズシェーピングを行っているため、図１６，図１７に示した従来装置と同様に、高分解能なＡＤ変換データＤｏｕｔを得ることができる。

しかも、フィルタ処理部２０は、動作クロックＣＫ１，ＣＫ２の２倍のサンプリングレートを有する変換データＡＤ１，ＡＤ２を扱うにも関わらず、動作クロックＣＫ１によって動作させることができるため、回路設計を容易にすることができると共に、消費電力を抑えることができる。

＜変形例＞
なお、本実施形態では、フィルタ処理部２０を、動作クロックＣＫ１に従って動作するように構成したが、図４に示すＡＤ変換装置２のように、動作クロックＣＫ２に従って動作するように構成してもよい。この場合、図５に示すように、フィルタ処理部２０の動作が、動作クロックＣＫ１，ＣＫ２の１／２周期分だけずれる以外は、ＡＤ変換装置１の場合と同様に動作する。

［第２実施形態］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

前述した第１実施形態およびその変形例では、フィルタ処理部２０を、変換実行部１０を動作させる動作クロックＣＫ１，ＣＫ２のいずれかによって動作させている。
これに対し、本実施形態のＡＤ変換装置３では、図６に示すように、クロック生成部３０ａによって、動作クロックＣＫ１，ＣＫ２とは同じ周波数で、かつ、いずれとも位相が異なる動作クロックＣＫ３を生成し、この動作クロックＣＫ３によって、フィルタ処理部２０を動作させている。

なお、動作クロックＣＫ３は、例えば図７に示すように、動作クロックＣＫ２より９０度遅れた位相を有するように設定する。なお、動作クロックＣＫ３のタイミング（位相）は、これに限るものではなく、変換データＡＤ１，ＡＤ２の信号レベルが安定したタイミングで立ち上がりエッジが現れるように設定されていればよい。

＜効果＞
ＡＤ変換装置３によれば、第１実施形態と同様の効果が得られるだけでなく、これらより早いタイミングでＡＤ変換データＤｏｕｔを得ることができる。

［第３実施形態］
第３実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

前述した第１実施形態では、ＡＤ変換器１１，１２が出力する変換データＡＤ１，ＡＤ２をそのまま加算器２１に供給している。
これに対し、本実施形態のＡＤ変換装置４では、図８に示すように、フィルタ処理部２０ａに、加算器２１および移動和演算器２２に使用するものと同じ動作クロックＣＫ１に従って、変換データＡＤ１をラッチするＤＦＦ２３と、同じく動作クロックＣＫ１に従って、変換データＡＤ２をラッチするＤＦＦ２４とを設け、このＤＦＦ２３が出力するラッチデータＡＤＦ１およびＤＦＦ２４が出力するラッチデータＡＤＦ２を加算器２１に供給するように構成されている。

＜効果＞
このように構成されたＡＤ変換装置４では、第１実施形態と同様の効果が得られるだけでなく、図９に示すように、加算器２１での加算対象となる二つのデータＡＤＦ１，ＡＤＦ２が同じタイミングで供給されるため、加算器２１の動作時間に余裕を持たせることができ、加算器２１を容易かつ安価に設計することができる。

＜変形例＞
なお、本実施形態では、フィルタ処理部２０ａに動作クロックＣＫ１を供給するように構成したが、第１実施形態の変形例と同様に動作クロックＣＫ２を供給するように構成したり、第２実施形態と同様に、クロック生成部３０ａが生成する動作クロックＣＫ３を供給するように構成したりしてもよい。

［第４実施形態］
第４実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

本実施形態のＡＤ変換装置５は、フィルタ処理部２０ｂの構成が第１実施形態とは異なっている。即ち、図１０に示すように、フィルタ処理部２０ｂは、一対の移動和演算器２５，２６と加算器２７とを備える。移動和演算器２５は、動作クロックＣＫ１に従って動作し、動作クロックＣＫ１の１周期毎に、２周期分の変換データＡＤ１の移動和を求める。一方、移動和演算器２６は、動作クロックＣＫ２に従って動作し、動作クロックＣＫ２の１周期毎に、２周期分の変換データＡＤ２の移動和を求める。そして、加算器２７は、動作クロックＣＫ１に従って動作し、動作クロックＣＫ１の１周期毎に、移動和演算器２５の演算結果ＡＤＤ１と、移動和演算器２６の演算結果ＡＤＤ２とを加算した結果である加算データを、ＡＤ変換データＤｏｕｔとして出力する。なお、移動和演算器２５，２６は、移動和演算器２２と同様に構成されたものである（図２参照）。

＜動作＞
このように構成されたＡＤ変換装置５では、図１１に示すように、二つのＡＤ変換器１１，１２は、アナログ入力信号ＡｉｎをＡＤ変換した結果Ｓ１，Ｓ２，…を、変換データＡＤ１，ＡＤ２として、動作クロックＣＫ１，ＣＫ２の１／２半周期毎に交互に出力する。そして、移動和演算器２５は、２周期前および１周期前の変換データＡＤ１を加算した結果を演算結果ＡＤＤ１として出力する。また、移動和演算器２６は、２周期前および１周期前の変換データＡＤ２を加算した結果を演算結果ＡＤＤ２として出力する。従って、演算結果ＡＤＤ１の値は、変換データＡＤ１がＳ３からＳ５に切り替わるタイミングでＳ１＋Ｓ３に切り替わり、以後１周期毎にＳ３＋Ｓ５，Ｓ５＋Ｓ７…に切り替わる。また、演算結果ＡＤＤ２の値は、変換データＡＤ２がＳ４からＳ６に切り替わるタイミングでＳ２＋Ｓ４に切り替わり、以後１周期毎にＳ４＋Ｓ６，Ｓ６＋Ｓ８に切り替わる。また、加算器２７は、クロックＣＫ１の立ち上がりタイミングで、その時点で移動和演算器２５，２６が出力している演算結果ＡＤＤ１，ＡＤＤ２を加算し、その加算した結果をＡＤ変換データＤｏｕｔとして出力する。従って、ＡＤ変換データＤｏｕｔは、変換データＡＤ１がＳ５からＳ７に切り替わるタイミングで、Ｓ１＋Ｓ２＋Ｓ３＋Ｓ４に切り替わり、以後、１周期毎に、Ｓ３＋Ｓ４＋Ｓ５＋Ｓ６，Ｓ５＋Ｓ６＋Ｓ７＋Ｓ８…に切り替わる。

＜効果＞
以上説明したように、ＡＤ変換装置５によれば、タイムインタリーブにより動作クロックＣＫ１，ＣＫ２の２倍のサンプリングレートとなる変換データＡＤ１，ＡＤ２を生成し、その変換データＡＤ１，ＡＤ２に対してフィルタ処理を施すことによってＡＤ変換データＤｏｕｔの量子化雑音を低減する、いわゆるノイズシェーピングを行っているため、高分解能なＡＤ変換データＤｏｕｔを得ることができる。

しかも、フィルタ処理部２０ｂは、動作クロックＣＫ１，ＣＫ２の２倍のサンプリングレートを有する変換データＡＤ１，ＡＤ２を扱うにも関わらず、動作クロックＣＫ１，ＣＫ２によって動作させることができるため、回路設計を容易にすることができると共に、消費電力を抑えることができる。

＜変形例＞
なお、本実施形態では、加算器２７を、動作クロックＣＫ１に従って動作するように構成したが、動作クロックＣＫ２に従って動作するように構成してもよい。

［第５実施形態］
第５実施形態は、基本的な構成は第４実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

前述した第４実施形態およびその変形例では、加算器２７を動作クロックＣＫ１，ＣＫ２のいずれかによって動作させている。
これに対し、本実施形態のＡＤ変換装置６では、図１２に示すように、クロック生成部３０ａによって、動作クロックＣＫ１，ＣＫ２とは同じ周波数で、かつ、いずれとも位相が異なる動作クロックＣＫ３を生成し、この動作クロックＣＫ３によって、加算器２７を動作させている。

なお、動作クロックＣＫ３は、例えば図１３に示すように、動作クロックＣＫ２より９０度遅れた位相を有するように設定する。なお、動作クロックＣＫ３のタイミング（位相）は、これに限るものではなく、変換データＡＤ１，ＡＤ２の信号レベルが安定したタイミングで立ち上がりエッジが現れるように設定されていればよい。

＜効果＞
ＡＤ変換装置３によれば、第４実施形態と同様の効果が得られるだけでなく、これらより早いタイミングでＡＤ変換データＤｏｕｔを得ることができる。

［第６実施形態］
第６実施形態は、基本的な構成は第４実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

前述した第４実施形態では、移動和演算器２５，２６が出力する演算結果ＡＤＤ１，ＡＤＤ２をそのまま加算器２７に供給するように構成されている。
これに対し、本実施形態のＡＤ変換装置７では、図１４に示すように、フィルタ処理部２０ｃに、加算器２７に使用するものと同じ動作クロックＣＫ１に従って、演算結果ＡＤＤ１をラッチするＤＦＦ２３ａと、同じく動作クロックＣＫ１に従って、演算結果ＡＤＤ２をラッチするＤＦＦ２４ａとを設け、このＤＦＦ２３ａが出力するラッチデータＡＤＦ１およびＤＦＦ２４ａが出力するラッチデータＡＤＦ２を加算器２７に供給するように構成されている。

＜効果＞
このように構成されたＡＤ変換装置７では、第４実施形態と同様の効果が得られるだけでなく、加算器２７での加算対象となる二つのデータＡＤＦ１，ＡＤＦ２が同じタイミングで供給されるため、加算器２７の動作時間に余裕を持たせることができ、加算器２７を容易かつ安価に設計することができる。

＜変形例＞
なお、本実施形態では、ＤＦＦ２３ａ，２４ａ、加算器２７を動作クロックＣＫ１で動作させるように構成したが、動作クロックＣＫ２や、クロック生成部３０ａが生成する動作クロックＣＫ３で動作させるように構成してもよい。

［第７実施形態］
第７実施形態は、基本的な構成は第４実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。

前述した第４実施形態では、ＡＤ変換器１１，１２が出力する変換データＡＤ１，ＡＤ２をそのまま移動和演算器２５，２６に供給するように構成されている。
これに対し、本実施形態のＡＤ変換装置８では、図１５に示すように、フィルタ処理部２０ｄに、動作クロックＣＫ１に従って、変換データＡＤ１をラッチするＤＦＦ２３ｂと、同じく動作クロックＣＫ１に従って、変換データＡＤ２をラッチするＤＦＦ２４ｂとを設け、このＤＦＦ２３ｂが出力するラッチデータＡＤＦ１を移動和演算器２５に供給し、ＤＦＦ２４ｂが出力するラッチデータＡＤＦ２を移動和演算器２６に供給すると共に、移動和演算器２６は、フィルタ処理部２０ｄを構成せる他の部位と同様に動作クロックＣＫ１に従って動作するように構成されている。

＜効果＞
このように構成されたＡＤ変換装置８では、第４実施形態と同様の効果が得られるだけでなく、加算器２７での加算対象となる二つのデータＡＤＤ１，ＡＤＤ２が同じタイミングで供給されるため、第６実施形態と同様に、加算器２７の動作時間に余裕を持たせることができ、加算器２７を容易かつ安価に設計することができる。

＜変形例＞
なお、本実施形態では、フィルタ処理部２０ｄを動作クロックＣＫ１で動作させるように構成したが、動作クロックＣＫ２や、クロック生成部３０ａが生成する動作クロックＣＫ３で動作させるように構成してもよい。

［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。

（１）上記実施形態では、変換実行部１０を、２個のＡＤ変換器１１，１２によって構成したが、３個以上のＡＤ変換器によって構成してもよい。
（２）本発明の各構成要素は概念的なものであり、上記実施形態に限定されない。例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合したりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加、置換等してもよい。

１〜８…アナログデジタル（ＡＤ）変換装置 １０…変換実行部 １１，１２…ＡＤ変換器 ２０，２０ａ〜２０ｄ…フィルタ処理部 ２１，２７，２２３…加算器 ２２，２５，２６…移動和演算器 ２３，２３ａ，２３ｂ，２４，２４ａ，２４ｂ，２２１，２２２…Ｄ型フリップフロップ（ＤＦＦ）回路 ３０，３０ａ…クロック生成部、

Claims (5)

1. 同じ周波数の動作クロックに従って動作するｍ個のアナログデジタル変換器を、前記動作クロックの１／ｍ周期分ずつ位相をずらして動作させることによって、前記動作クロックの１周期当たりｍ個の変換データを生成する変換実行部（１０）と、
   前記変換実行部で生成された変換データに基づき、前記動作クロックの１周期当たり１個のＡＤ変換データを生成するフィルタ処理部（２０ｂ，２０ｃ，２０ｄ）と、
   を備え、
   前記フィルタ処理部は、
   前記動作クロックの１周期毎に、前記変換実行部を構成する前記アナログデジタル変換器のそれぞれについて、該アナログデジタル変換器の出力ｎ個分の移動和を求めるｍ個の移動和演算器（２５，２６）と、
   前記動作クロックの１周期毎に、該動作クロックの１周期の間に生成されるｍ個の前記移動和の加算値を求め、該加算値を前記ＡＤ変換データとして出力する加算器（２７）と、
   を備えることを特徴とするアナログデジタル変換装置。
2. 前記フィルタ処理部（２０ｃ）は、
   前記動作クロックの１周期毎に、該動作クロックの１周期の間に生成されるｍ個の前記移動和を同じタイミングでラッチするｍ個のラッチ回路（２３ａ，２４ａ）を備え、
   前記加算器は、前記ラッチ回路にラッチされたデータに従って前記加算値を求めることを特徴とする請求項１に記載のアナログデジタル変換装置。
3. 前記移動和演算器を動作させるクロックとして、前記移動和の算出対象となる前記変換データの供給元となる前記アナログデジタル変換器と同じ動作クロックを用い、
   前記移動和演算器より後段を動作させるクロックとして、前記変換実行部で使用するｍ種類の前記動作クロックのうちいずれか一つを用いることを特徴とする請求項１または請
   求項２に記載のアナログデジタル変換装置。
4. 前記フィルタ処理部（２０ｄ）は、
   前記動作クロックの１周期毎に、該動作クロックの１周期の間に生成されるｍ個のＡＤ変換データを同じタイミングでラッチするｍ個のラッチ回路（２３ｂ，２４ｂ）を備え、
   前記移動和演算器は、前記ラッチ回路にラッチされたデータに従って前記移動和を求めることを特徴とする請求項１に記載のアナログデジタル変換装置。
5. 前記フィルタ処理部を動作させるクロックとして、前記変換実行部で使用するｍ種類の前記動作クロックのうちいずれか一つを用いることを特徴とする請求項４に記載のアナログデジタル変換装置。