JP6255982B2 - 検証支援プログラム、および検証支援方法 - Google Patents

Description

本発明は、検証支援プログラム、および検証支援方法に関する。

従来、回路の性能値を模擬するモデル関数に含まれるパラメータを確率変数とし、当該確率変数の値のうち最も回路の性能値が悪くなる値を検索する技術が公知である。例えば、確率変数が張る空間内における所定の良品率に対応する等確率面上または等確率面で囲まれる領域内において性能値が最大値または最小値をとる点を探索して最悪条件とする技術が公知である（例えば、以下特許文献１，２参照。）。また、例えば、システム全体をメモリセル、センスアンプなどの複数の小さいブロックに分割し、ブロックごとに確率変数の値についてモンテカルロシミュレーションを実行することによってシステムレベルの歩留まりを推定する技術が公知である（例えば、以下特許文献３参照。）。

また、従来、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に含まれるメモリセルと、センスアンプと、を同時に考慮して歩留まりを計算する技術が公知である（例えば、以下非特許文献１参照。）。

国際公開第２００８／１０２６８１号 特開２０１２−１０３８６１号公報 特表２０１０−５１２６４５号公報

"Ａｎ Ａｎａｌｙｔｉｃａｌ Ｍｏｄｅｌ ｆｏｒ Ｐｅｒｆｏｒｍａｎｃｅ Ｙｉｅｌｄ Ｏｆ Ｎａｎｏｓｃａｌｅ ＳＲＡＭ Ａｃｃｏｕｎｔｉｎｇ ｆｏｒ ｔｈｅ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ Ｓｔｒｏｂｅ Ｓｉｇｎａｌ"，Ｊｏｓｅｐｈ Ｆ．Ｒｙａｎ，Ｓｕｄｈａｎｓｈｕ Ｋｈａｎｎａ，Ｂｅｎｔｏｎ Ｈ．Ｃａｌｈｏｕｎ，ＩＳＬＰＥＤ ２０１１，ｐｐ．２９７−３０２

しかしながら、検証の対象回路に含まれる各部分回路において性能値が同時に最悪となる可能性は低いため、各部分回路の性能値が最悪となる各確率変数の各値に基づき対象回路の性能値を検証すると精度が低い。また、各部分回路について確率変数の各値をモンテカルロシミュレーションによって発生させて対象回路の性能値を検証すると時間がかかる。このように、上述した従来技術では、対象回路の検証を効率よく行うことができないという問題点がある。

１つの側面では、本発明は、検証の効率化を図ることができる検証支援プログラム、および検証支援方法を提供することを目的とする。

本発明の一側面によれば、検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が所定条件を満たす第１組み合わせを探索し、探索によって得られた前記第１組み合わせに基づき導出した前記第２回路の良品率に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が所定条件を満たす第２組み合わせを探索する検証支援プログラム、および検証支援方法が提案される。

本発明の一態様によれば、検証の効率化を図ることができる。

図１は、本発明に係る検証支援装置による一動作例を示す説明図である。 図２は、ＳＲＡＭに含まれるメモリセルとＳＡの回路例を示す説明図である。 図３は、ＳＲＡＭの性能指標である読み出し時間例を示す説明図である。 図４は、検証支援装置のハードウェア構成例を示すブロック図である。 図５は、検証支援装置の機能的構成を示すブロック図である。 図６は、メモリセルの各設計パラメータの設定例を示す説明図である。 図７は、ワーストケース探索例を示す説明図である。 図８は、各組によるサンプリング結果例を示す説明図である。 図９は、センスアンプの各設計パラメータの設定例を示す説明図である。 図１０は、検証支援装置による検証支援処理手順例を示すフローチャート（その１）である。 図１１は、検証支援装置による検証支援処理手順例を示すフローチャート（その２）である。

以下に添付図面を参照して、本発明にかかる検証支援プログラム、および検証支援方法の実施の形態を詳細に説明する。

図１は、本発明に係る検証支援装置による一動作例を示す説明図である。検証支援装置１００は、対象回路の性能値が最も悪くなる、検証の対象回路に含まれる第１回路の設計に関する複数の変数の各値の組み合わせと、対象回路に含まれる第２回路の設計に関する複数の変数の各値の組み合わせと、を探索するコンピュータである。例えば、検証の対象回路はＳＲＡＭであり、第１回路はセンスアンプであり、第２回路はメモリセルである。センスアンプは、メモリセルのビット線間の電位差を増幅する増幅回路である。

例えば、トランジスタの特性のばらつきが大きくなると、メモリセルが不良になる可能性が高い。トランジスタの特性のばらつきとしては、例えば、チップ間ばらつき、チップ内ばらつきなどの製造ばらつきが挙げられる。チップ内ばらつきとは、トランジスタごとの製造のばらつきである。チップ間ばらつきとは、チップごとの製造のばらつきであり、チップ間ばらつきに関しては、チップ内の全てのトランジスタは同一のばらつきである。トランジスタの微細化により、複数のトランジスタの特性が同様にばらつくチップ間ばらつきより、個々のトランジスタの特性がランダムにばらつくチップ間ばらつきの方が大きくなる傾向がある。ＳＲＡＭはアナログ回路であり、その性能は回路の各トランジスタの特性のバランスに大きく依存するため、チップ内ばらつきのＳＲＡＭ歩留まりへの影響が大きい。例えば、図２を用いて後述するようにメモリセルは、６つのトランジスタを有する。ここで、メモリセルの設計パラメータには、例えば、メモリセルに含まれるトランジスタごとにチャネル長Ｌ、チャネル幅Ｗ、閾値電圧Ｖｔｈなどがある。また、例えば、図２を用いて後述するようにセンスアンプは、５つのトランジスタを有する。センスアンプの設計パラメータには、例えば、センスアンプに含まれるトランジスタごとにチャネル長Ｌ、チャネル幅Ｗ、閾値電圧Ｖｔｈなどがある。ただし、不良となる設計パラメータの値は、仕様に基づいて決定される設計値とは離れた値である。例えば、１０［ＭＢｉｔ］のＳＲＡＭにおいて歩留まりが９９［％］の場合、メモリセルの不良率は、（１／１００）^{1/(10・10^6)}である。１０＾６は１０の６乗を示す。

そこで、例えば、メモリセルとセンスアンプとの両方を同時に解析するために、モンテカルロシミュレーションによってメモリセルとセンスアンプとの両方の複数の設計パラメータの各値をランダムに多数発生させる技術がある。１つのメモリセルの不良率が１０^-9程度の場合、十分な精度を得るには１０億回以上のシミュレーションが必要となる。これにより、ＳＲＡＭの性能値が最も悪くなる各設計パラメータの値の組み合わせを精度よく特定可能であるが、ランダムに設計パラメータを発生させる都度、メモリセルとセンスアンプとの両方のアナログ動作のシミュレーションが行われる。例えば、アナログ動作のシミュレーションについては、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）などの回路シミュレータが用いられる。そのため、検証の精度は高くなるが、最悪性能を与える各トランジスタのパラメータ値の組み合わせの特定にかかる時間が膨大になる。ここで、ＳＲＡＭの性能値は、例えば、メモリセルからの読み出し時間Ｔ_readである。読み出し時間Ｔ_readは、後述するように、メモリセルのビット線間の電位差がセンスアンプのオフセット電位差Ｖ_OSになるまでの時間である。

また、ＳＲＡＭ全体において指定された良品率に対応するメモリセルの複数の変数の各値の複数の組み合わせのうち、読み出し時間Ｔ_readが最も悪くなる組み合わせを探索する場合がある。ここでの探索方法は、例えば特許文献１，２などに記載の技術である。この場合、複数の変数の各値の組み合わせ候補の各々について組み合わせ候補を用いたメモリセルのアナログ動作のシミュレーションが行われる際、センスアンプの性能値は固定値として扱われる。センスアンプの性能値は、例えば、センスアンプのオフセット電位差Ｖ_OSである。ここでは、例えば、ＳＲＡＭ全体において指定された良品率に対応するセンスアンプの複数の変数の各値の組み合わせに基づいてセンスアンプのアナログ動作のシミュレーションを行った場合に、最も悪いオフセット電位差が固定値として扱われる。

このように、センスアンプとメモリセルとのいずれもが最悪となった場合における複数の変数の各値の組み合わせが特定される。しかしながら、センスアンプとメモリセルとのいずれにおいてもばらつきが最悪となる状態が発生することは確率的に低い。そのため、いずれにおいてもばらつきが最悪となる各変数の各値を、ＳＲＡＭを利用した製品の性能検証に流用すると、例えば読み出し時間であれば、各性能検証において遅延マージンが大きくなる。例えばＳＲＡＭを利用した高性能なサーバでは、遅延マージンが大きいと、実際の能力よりも製品の性能が落ちることになる。

そこで、本実施の形態では、検証支援装置１００は、読み出し時間を算出可能な関数を生成する。そして、検証支援装置１００は、該関数で得た該性能値が最悪となるセンスアンプの設計に関する複数の変数の各値を探索し、その値を用いて最後に該性能値が最悪となるセルの設計に関する複数の変数の各値を探索結果により探索する。これにより、センスアンプおよびセルの同時解析と同等精度の解析を効率よく行うことができる。解析の効率とは、精度に対する解析時間である。

まず、図１（１）に示すように、検証支援装置１００は、センスアンプの性能値であるオフセット電位差Ｖ_OSと、メモリセルの良品率を示す良品情報と、の複数の組を取得する。良品情報とは、直接的または間接的に良品率を示す情報である。本実施の形態では、良品率を、歩留まり、または良品と不良品の境界となる性能値のｚ得点によって表すが、図１（１）の例では、良品率はｚ得点σ_Cによって表す。ｚ得点とは、ある確率分布の平均と標準偏差が与えられたとき、その確率分布のあるサンプル値に対して、サンプル値から平均値を引き、標準偏差で割ったもので、サンプル値が平均値から標準偏差いくつ分離れているかを示す値である。取得されるメモリセルの良品率やセンスアンプの良品率については、例えば、ＳＲＡＭ全体の指定される良品率によって定まる。

つぎに、図１（１）に示すように、検証支援装置１００は、複数の組の各々について、メモリセルの設計に関する複数の第１変数の各値であって、ｚ得点σ_Cに対応する各値と、組のオフセット電位差と、に基づく読み出し時間Ｔ_readを取得する。ｚ得点σ_Cに対応する各値とは、メモリセルの設計に関する複数の第１変数を複数の第１確率変数とした場合に、第１確率変数が張る空間内における組のｚ得点に対応する等確率面上における複数の第１確率変数の各値である。また、当該ｚ得点σ_Cに対応する各値の組み合わせが複数ある。そして、取得される読み出し時間Ｔ_readは、当該組み合わせの各々に基づくメモリセルのアナログ動作のシミュレーションによって得られる各読み出し時間Ｔ_readのうち、最も長い読み出し時間Ｔ_read ^worstである。ここで、取得される読み出し時間Ｔ_readは、特許文献１，２などに記載されたワーストケース探索によって得られたワーストケースにおける読み出し時間である。ワーストケースとは、変数の各値の組み合わせのうち、指標となる性能値が最も悪い組み合わせである。ワーストケースや第１確率変数が張る空間については、例えば特許文献１，２などに詳細が記載されてあるため、詳細な説明を省略する。また、以降メモリセルのアナログ動作のシミュレーションは、省略してメモリセルのシミュレーションと称する。

そして、図１（２）に示すように、検証支援装置１００は、オフセット電位差Ｖ_OSと、ｚ得点σ_Cとに基づいて読み出し時間Ｔ_readを算出可能な関数を、取得した各読み出し時間Ｔ_readによって生成する。具体的には、検証支援装置１００は、複数の組の各々についての読み出し時間Ｔ_readを回帰分析することによって、当該関数を生成する。ここで、図１（２）の例では、生成される関数をｆ（Ｖ_OS，σ_C）と表し、オフセット電位差Ｖ_OSと、ｚ得点σ_Cとが与えられると、最も長い読み出し時間Ｔ_read ^worstが算出できる。

そして、図１（３）に示すように、検証支援装置１００は、センスアンプの設計に関する複数の第２変数の各値であって、センスアンプの良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、第１組み合わせを探索する。センスアンプの良品率の所定範囲とは、例えば、０〜指定されたＳＲＡＭ全体のｚ得点までの範囲である。第１組み合わせは、第１組み合わせ候補に基づくオフセット電位差と、第１組み合わせ候補に基づき導出したメモリセルのｚ得点と、を生成した関数ｆに与えて算出した読み出し時間Ｔ_read ^worstが所定条件を満たす第１組み合わせ候補である。また、第１組み合わせ候補に基づくオフセット電位差とは、第１組み合わせ候補に基づいてセンスアンプのアナログ動作のシミュレーションを行った場合に得られるオフセット電位差である。また、読み出し時間Ｔ_read ^worstが所定条件を満たす第１組み合わせ候補とは、読み出し時間Ｔ_read ^worstが最も長い第１組み合わせ候補である。図１（３）に示すように、センスアンプの設計に関する複数の第２変数を複数の第２確率変数ｘとした場合に、第２確率変数が張る空間内における所定範囲内の各ｚ得点に対応する等確率面上における複数の第２確率変数の各値である。図１（３）の例では、第２確率変数としてｘ_１とｘ_２を示す。図１（３）の例において、円上にある第２確率変数の各値の組み合わせは、ｚ得点の絶対値が同一である。第２確率変数が張る空間については、例えば特許文献１，２などに記載されてあるため、詳細な説明を省略する。また、以降センスアンプのアナログ動作のシミュレーションは、省略してセンスアンプのシミュレーションと称する。

ここでは、検証支援装置１００は、特許文献１，２などに記載されたワーストケース探索を利用して、関数ｆによって得られる読み出し時間Ｔ_read ^worstが最悪となる組み合わせを探索する。このように、関数ｆを利用することによってセンスアンプの解析において、メモリセルの解析を同時に行わずに間接的に読み出し時間Ｔ_readが算出可能となる。

そして、検証支援装置１００は、探索によって得られた第１組み合わせに基づき導出したメモリセルの良品率に対応する各値の複数の第２組み合わせ候補から、第２組み合わせを探索する。第２組み合わせ候補は、第１組み合わせに基づくオフセット電位差と第２組み合わせ候補とに基づく読み出し時間Ｔ_readが所定条件を満たす第２組み合わせ候補である。第１組み合わせに基づくオフセット電位差と第２組み合わせ候補とに基づく読み出し時間Ｔ_readとは、オフセット電位差Ｖ_OSと第２組み合わせ候補とに基づいてメモリセルのシミュレーションを行うことにより得られる読み出し時間である。所定条件を満たす第２組み合わせ候補とは、当該読み出し時間Ｔ_readが最も長い読み出し時間Ｔ_readである第２組み合わせ候補である。探索によって得られた第１組み合わせに基づき導出したメモリセルの良品率とは、例えば、第１組み合わせに対応するｚ得点σ_Sと指定されたｚ得点σ_Tとに基づいて算出されるｚ得点σ_Cである。図１（４）に示すように、第１確率変数ｙが張る空間内における導出したｚ得点σ_Cに対応する等確率面上における複数の第１確率変数ｙの各値である。図１（４）の例では、第１確率変数ｙとしてｙ_１とｙ_２を示す。ここでは、検証支援装置１００は、特許文献１，２などに記載されたワーストケース探索を利用して、読み出し時間Ｔ_readが最悪となる組み合わせを探索する。

このようにして、センスアンプおよびセルの同時検証と同等精度の検証を効率よく行うことができるため、検証の効率とは、精度に対する解析時間である。

図２は、ＳＲＡＭに含まれるメモリセルとＳＡの回路例を示す説明図である。図２に示すように、複数のメモリセルｃｅｌｌと、複数のメモリセルｃｅｌｌの第１のビット線ＢＬＴと第２のビット線ＢＬＣとの間の電位差を増幅するセンスアンプＳＡと、を一つのカラムとし、ＳＲＡＭ２００は、複数のカラムを有する。

メモリセルｃｅｌｌは、６個のトランジスタＴｒｃ₁〜Ｔｒｃ₆を有する。トランジスタＴｒｃ₃とトランジスタＴｒｃ₅とは、ドライバ・トランジスタであり、ＮＭＯＳである。トランジスタＴｒｃ₁とトランジスタＴｒｃ₆とは、アクセス・トランジスタであり、ＮＭＯＳである。トランジスタＴｒｃ₂とトランジスタＴｒｃ₄とは、負荷トランジスタであり、ＰＭＯＳである。トランジスタＴｒｃ₁とトランジスタＴｒｃ₄とのゲートは、共通のワード線に接続される。トランジスタＴｒｃ₁の一方の端子は、第１のビット線ＢＬＴに接続され、トランジスタＴｒｃ₆の一方の端子は、第２のビット線ＢＬＣに接続される。また、メモリセルｃｅｌｌは電源ＶｄｄとグランドＧＮＤに接続される。なお、グランドＧＮＤの電位を０とする。メモリセルｃｅｌｌの内部ノードｎ１およびｎ２は、いずれか一方が電源電位あるいはそれに近い値のとき他方がグランド電位あるいはそれに近い値となり、ｎ１とｎ２のいずれが電源電位あるいはそれに近い値にあるかによってメモリセルｃｅｌｌは１と０の情報を記憶する。

図２に示すセンスアンプＳＡは、ラッチ型のセンスアンプであり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータのたすきがけ構成である。センスアンプＳＡは、５個のトランジスタＴｒｓ₁〜Ｔｒｓ₅を有する。トランジスタＴｒｓ₁とトランジスタＴｒｓ₃とはＰＭＯＳである。トランジスタＴｒｓ₂とトランジスタＴｒｓ₄とはＮＭＯＳである。ノードｄ１は第１のビット線ＢＬＴと接続され、ノードｄ２は第２のビット線ＢＬＣと接続される。

図３は、ＳＲＡＭの性能指標である読み出し時間例を示す説明図である。読み出し時間Ｔ_readは、読み出し開始時刻から第１のビット線ＢＬＴの電位ｖ１と第２のビット線ＢＬＣの電位ｖ２との電位差の絶対値がオフセット電位差Ｖ_OSとなる時刻までの時間である。

（検証支援装置１００のハードウェア構成例）
図４は、検証支援装置のハードウェア構成例を示すブロック図である。図４において、検証支援装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２と、ＲＡＭ４０３と、ディスクドライブ４０４と、ディスク４０５と、を有している。検証支援装置１００は、Ｉ／Ｆ（Ｉｎｔｅｒ／Ｆａｃｅ）４０６と、入力装置４０７と、出力装置４０８と、を有している。また、各部はバス４００によってそれぞれ接続されている。

ここで、ＣＰＵ４０１は、検証支援装置１００の全体の制御を司る。ＲＯＭ４０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ４０３は、ＣＰＵ４０１のワークエリアとして使用される。ディスクドライブ４０４は、ＣＰＵ４０１の制御にしたがってディスク４０５に対するデータのリード／ライトを制御する。ディスク４０５は、ディスクドライブ４０４の制御で書き込まれたデータを記憶する。ディスク４０５としては、磁気ディスク、光ディスクなどが挙げられる。

Ｉ／Ｆ４０６は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワークＮＥＴに接続され、このネットワークＮＥＴを介して他の装置に接続される。そして、Ｉ／Ｆ４０６は、ネットワークＮＥＴと内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ４０６には、例えばモデムやＬＡＮアダプタなどを採用することができる。

入力装置４０７は、キーボード、マウス、タッチパネルなど利用者の操作により、各種データの入力を行うインターフェースである。また、入力装置４０７は、カメラから画像や動画を取り込むこともできる。また、入力装置４０７は、マイクから音声を取り込むこともできる。出力装置４０８は、ＣＰＵ４０１の指示により、データを出力するインターフェースである。出力装置４０８には、ディスプレイやプリンタが挙げられる。

（検証支援装置１００の機能的構成例）
図５は、検証支援装置の機能的構成を示すブロック図である。検証支援装置１００は、制御部５０１を含む。また、検証支援装置１００は、セル回路情報５０２、ＳＡ回路情報５０３、セル搭載数ｃｎ、ＳＡ搭載数ｓｎ、ばらつきモデル情報５０４、指定歩留などを入力データとして得て、後述する第１組み合わせや第２組み合わせなどを出力する。

セル回路情報５０２は、メモリセルｃｅｌｌを示す回路情報であって、例えば、メモリセルｃｅｌｌのシミュレーションを実行可能な情報が含まれる。また、セル回路情報５０２は、メモリセルｃｅｌｌの設計に関する複数の第１確率変数の各々に基づくメモリセルｃｅｌｌの設計パラメータを設定可能である。また、ＳＡ回路情報５０３は、センスアンプＳＡを示す回路情報であって、例えば、センスアンプＳＡのシミュレーションを実行可能な情報が含まれる。また、ＳＡ回路情報５０３は、センスアンプＳＡの設計に関する複数の第２確率変数の各々に基づくセンスアンプＳＡの設計パラメータを設定可能である。

セル搭載数ｃｎは、検証対象のＳＲＡＭ２００に含まれるメモリセルｃｅｌｌの数である。ＳＡ搭載数ｓｎは、検証対象のＳＲＡＭ２００に含まれるセンスアンプＳＡの数である。指定歩留は、検証対象のＳＲＡＭ２００において許容される歩留まりであり、ＳＲＡＭ２００の検証者や設計者などによって定められる値である。ばらつきモデル情報５０４は、第１確率変数の各々についてｚ得点を与えて第１確率変数の値が算出可能なモデル式、や第２確率変数の各々についてｚ得点を与えて第２確率変数の値が算出可能なモデル式を有する。

また、制御部５０１の処理は、例えば、ＣＰＵ４０１がアクセス可能な記憶装置に記憶された検証支援プログラムにコーディングされている。そして、ＣＰＵ４０１が記憶装置から検証支援プログラムを読み出して、検証支援プログラムにコーディングされている処理を実行する。これにより、各部の処理が実現される。また、各部の処理結果は、例えば、ＲＡＭ４０３、ディスク４０５などの記憶装置に記憶される。また、制御部５０１は、モデル関数生成部５１１と、ＳＡワーストケース探索部５１２と、セルワーストケース探索部５１３と、を有する。また、制御部５０１は、ＳＡ回路情報５０３、セル回路情報５０２を回路シミュレータ５１４に与えることによって、センスアンプＳＡ、メモリセルｃｅｌｌの各々のシミュレーションを行うことができる。回路シミュレータ５１４は、例えば、ＳＰＩＣＥである。

また、本実施の形態における検証支援処理手順は手順１〜３に分けられる。手順１では、検証支援装置１００は、モデル関数の作成処理を行う。つぎに、手順２では、検証支援装置１００は、モデル関数によって得られる性能値を指標としたセンスアンプＳＡのワーストケースの第１探索処理を行う。そして、手順３では、検証支援装置１００は、第１探索処理により得られたワーストケースに基づく入力オフセット電位差と、該ワーストケースに基づくメモリセルｃｅｌｌの良品率と、に基づいて、メモリセルｃｅｌｌのワーストケースの第２探索処理を行う。ここで、手順１の詳細については、モデル関数生成部５１１を用いて説明し、手順２の詳細については、ＳＡワーストケース探索部５１２を用いて説明し、手順３の詳細については、セルワーストケース探索部５１３を用いて説明する。

＜手順１＞
まず、モデル関数生成部５１１は、対象回路の良品率を示す良品情報を取得する。ここで、検証の対象回路は、ＳＲＡＭ２００である。ＳＲＡＭ２００の良品率を示す良品情報は、直接的または間接的に良品率を示す情報である。本実施の形態では、良品率を、歩留まり、または歩留まりによって得られる良品と不良品の境界となる性能値のｚ得点によって表す。そして、モデル関数生成部５１１は、取得した良品情報が示すＳＲＡＭ２００の良品率と、センスアンプＳＡの数とメモリセルｃｅｌｌの数とに基づく値と、に基づいてメモリセルｃｅｌｌの良品率の範囲を導出する。センスアンプＳＡの数とメモリセルｃｅｌｌの数とに基づく値とは、後述するＳＡ当たりセル数である。つぎに、モデル関数生成部５１１は、センスアンプＳＡの性能値と、メモリセルｃｅｌｌの良品率を示す良品情報と、の複数の組を取得する。メモリセルｃｅｌｌの良品率を示す良品情報は、直接的または間接的に良品率を示す情報である。また、複数の組の各々の良品情報が示す良品率は、導出したメモリセルｃｅｌｌの良品率の範囲に含まれる値である。

具体的に、モデル関数生成部５１１は、指定歩留と、ＳＲＡＭ２００に含まれるメモリセルｃｅｌｌの数と、ＳＲＡＭ２００に含まれるセンスアンプＳＡの数と、を取得する。メモリセルｃｅｌｌの数は、セル搭載数ｃｎと称し、センスアンプＳＡの数をＳＡ搭載数ｓｎと称する。つぎに、具体的に、モデル関数生成部５１１は、指定歩留に基づいて、ｚ得点σ_Tを算出する。より具体的に、モデル関数生成部５１１は、歩留まりに基づいてｚ得点を算出可能な関数に、指定歩留^1/SA搭載数^snを与えることによってｚ得点σ_Tを算出する。歩留まりに基づいてｚ得点を算出可能な関数は、歩留σ変換関数と称する。ここでは、歩留σ変換関数に指定歩留^1/SA搭載数^snを与えることを、歩留σ変換関数（指定歩留^1/SA搭載数^sn）とも表す。ｚ得点に基づいて歩留まりを算出可能な関数を以下式（１）に示す。ｚ得点に基づいて歩留まりを算出可能な関数は、σ歩留変換関数と称する。歩留σ変換関数は、σ歩留変換関数の逆関数によって表される。例えば、指定歩留が０．９９８６５５の場合、ｚ得点は３（単位は標準偏差σ）である。

つぎに、具体的に、モデル関数生成部５１１は、１センスアンプＳＡ当たりのセル数を算出する。１センスアンプＳＡ当たりのセル数は、ＳＡ当たりセル数と称する。モデル関数生成部５１１は、ＳＡ当たりセル数を以下式（２）によって算出する。

ＳＡ当たりセル数＝セル搭載数ｃｎ／ＳＡ搭載数ｓｎ・・・（２）

そして、具体的に、モデル関数生成部５１１は、１メモリセルｃｅｌｌ当たりのｚ得点σ_Cの最大値を算出する。１メモリセルｃｅｌｌ当たりのｚ得点σ_Cの最大値は、ｚ得点σ_C ^maxと表す。より具体的に、モデル関数生成部５１１は、ｚ得点σ_C ^maxを以下式（３）によって算出する。

σ_C ^max＝歩留σ変換関数（σ歩留変換関数（σ_T）^{1/SA当たりセル数}）・・・（３）

そして、モデル関数生成部５１１は、例えば、［０，Ｖｄｄ／１０］の範囲に含まれるオフセット電位差Ｖ_OSと、［０，σ_C ^max］の範囲に含まれるｚ得点σ_Cと、の複数の組を取得する。

つぎに、モデル関数生成部５１１は、複数の組の各々について、メモリセルｃｅｌｌの設計に関する複数の第１変数の各値であって、組の良品率に対応する各値と組の性能値とに基づくＳＲＡＭ２００の性能値を取得する。そして、モデル関数生成部５１１は、オフセット電位差Ｖ_OSとメモリセルｃｅｌｌの良品率を示す良品情報とに基づいてＳＲＡＭ２００の性能値が算出可能な関数を、取得したＳＲＡＭ２００の各性能値によって生成する。具体的に、モデル関数生成部５１１は、ワーストケース探索部５２１と、フィッティング部５２２と、を有する。

具体的に、ワーストケース探索部５２１は、複数の組の各々について、組のｚ得点σ_Cに対応する複数の第１変数の各値の組み合わせ候補と組の性能値とに基づくＳＲＡＭ２００の性能値のうち、所定条件を満たす性能値を探索する。ここで、所定条件を満たす性能値とは、例えば、最も大きい性能値である。ここで、第１変数の各値の組み合わせ候補は複数ある。

ここでは、例えばメモリセルｃｅｌｌの設計に関する複数の第１変数を複数の第１確率変数とする。そして、ワーストケース探索部５２１は、複数の第１確率変数が張る空間内における組み合わせのｚ得点に対応する等確率面上または等確率面に囲われた領域内における複数の第１確率変数の各値と、組み合わせの性能値と、によってワーストケース探索を行う。また、例えば、複数の第１確率変数は設計値との差分値であり、複数の第１確率変数が張る空間の原点が設計値である。また、設計値とは、仕様によって定められた値である。ワーストケース探索部５２１によるワーストケース探索は、上述した例えば特許文献１，２などにおけるメモリセルｃｅｌｌの性能値のワーストケース探索と同様であるため、ここでは簡易的に説明する。

まず、ワーストケース探索部５２１は、複数の第１確率変数が張る空間内における組み合わせのｚ得点に対応する等確率面上または等確率面で囲まれる領域内におけるいずれかの複数の第１確率変数の各値を取得する。等確率面とは、ｚ得点が等しい面である。例えば、ワーストケース探索部５２１は、探索の最初では、設計値あるいは設計者により指定された初期値を第一確率変数の値として取得する。探索の途中では、前段階で更新された値を取得する。

そして、ワーストケース探索部５２１は、セル回路情報５０２に設定可能なメモリセルｃｅｌｌの各設計パラメータを算出可能なモデル式に、取得した複数の第１確率変数の各値を代入することによって、メモリセルｃｅｌｌの各設計パラメータを設定する。

図６は、メモリセルの各設計パラメータの設定例を示す説明図である。例えば、トランジスタＴｒｃ_i（ｉ＝１〜６）の設計パラメータは、チャネル長Ｌｃ_iとチャネル幅Ｗｃ_iと閾値電圧Ｖｔｈｃ_iとがある。チャネル長Ｌｃ_i ^dとチャネル幅Ｗｃ_i ^dと閾値電圧Ｖｔｈｃ_i ^dとは、それぞれ設計値である。ｙ_j（ｊ＝１〜１８）は、第１確率変数である。ＳＤ_Lci、ＳＤ_Wci、ＳＤ_vthciはそれぞれチャネル長Ｌｃ_i、チャネル幅Ｗｃ_i、閾値電圧Ｖｔｈｃ_iの標準偏差である（ｉ＝１〜６）。例えば、トランジスタＴｒｃ₁の設計パラメータであるチャネル長Ｌｃ₁は、第１確率変数ｙ₁の値を代入することにより、メモリセルｃｅｌｌを示すセル回路情報５０２に含まれるチャネル長Ｌｃ₁を設定する。

図５に示したワーストケース探索部５２１は、設定後のセル回路情報５０２と、組のオフセット電位差Ｖ_OSと、に基づいて、メモリセルｃｅｌｌのシミュレーションを行うことにより、メモリセルｃｅｌｌの性能値を取得する。

図７は、ワーストケース探索例を示す説明図である。図５に示したワーストケース探索部５２１は、第１確率変数ｙの各々について、現在の各第１確率変数ｙの値から所定量変更した場合のメモリセルｃｅｌｌのシミュレーションを行う。所定量は、例えば検証者によって定められた値とする。そして、ワーストケース探索部５２１は、第１確率変数ｙの各々について、メモリセルｃｅｌｌの性能値の勾配を計算する。

そして、ワーストケース探索部５２１は、第１確率変数ｙの各々について算出した勾配に基づいて、メモリセルｃｅｌｌの性能値が悪化すると推定される複数の第１確率変数ｙの各値によって設計パラメータを設定する。このように、ワーストケース探索部５２１は、性能値の算出処理と、勾配を算出する処理と、を繰り返すことによって、ワーストケースを探索する。

図８は、各組によるサンプリング結果例を示す説明図である。テーブル８００には、オフセット電位差Ｖ_OSとｚ得点σ_Cとの組の各々について、ワーストケースにおける読み出し時間Ｔ_read ^worstが設定されている。図８の例では、オフセット電位差Ｖ_OSついて［０，Ｖｄｄ／１０］の範囲が、０．０２・Ｖｄｄ、０．０４・Ｖｄｄ、０．０６・Ｖｄｄ、０．０８・Ｖｄｄ、０．１０・Ｖｄｄの５段に区切られている。また、ｚ得点σ_Cについて［０，σ_C ^max］の範囲が、０、０．２・σ_C ^max、０．４・σ_C ^max、０．６・σ_C ^max、０．８・σ_C ^max、１．０・σ_C ^maxの５段階に区切られている。

つぎに、図５に示したフィッティング部５２２は、組の各々についての読み出し時間Ｔ_read ^worstを用いた回帰分析によって、オフセット電位差Ｖ_OSとメモリセルｃｅｌｌのｚ得点σ_Cとに基づいて読み出し時間Ｔ_read ^worstが算出可能なモデル関数ｆを生成する。モデル関数は、例えば、以下式（４）によって表される。式（４）におけるａ，ｂ，ｃは回帰分析によって得られた係数である。

Ｔ_read ^worst＝ａ・Ｖ_OS＋ｂ・σ_C＋ｃ・・・（４）

＜手順２＞
ＳＡワーストケース探索部５１２は、センスアンプＳＡの設計に関する複数の第２変数の各値であって、センスアンプＳＡの良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、所定条件を満たす第１組み合わせを探索する。第１組み合わせは、モデル関数によって得られる読み出し時間Ｔ_read ^worstが所定条件を満たす第１組み合わせ候補である。ここで、モデル関数には、第１組み合わせ候補に基づくオフセット電位差Ｖ_OSと、第１組み合わせ候補に基づき導出したメモリセルｃｅｌｌのｚ得点σ_Cと、が与えられる。読み出し時間Ｔ_read ^worstが所定条件を満たす第１組み合わせとは、読み出し時間Ｔ_read ^worstが最も長い第１組み合わせである。ここでの第１組み合わせの探索では、オフセット電位差Ｖ_OSが最も悪い第２確率変数の組み合わせを探索するのではなく、モデル関数に与えて得られる読み出し時間Ｔ_read ^worstが最も長くなる第２確率変数の組み合わせを探索する。ここで、所定範囲は、［０，σ_T］である。

例えば、オフセット電位差Ｖ_OSを算出するためのセンスアンプＳＡの設計に関する複数の第２変数を第２確率変数とする。ＳＡワーストケース探索部５１２は、複数の第２確率変数が張る空間内における所定範囲の各々に対応する等確率面上または等確率面に囲われた領域内において、モデル関数によって得られる読み出し時間Ｔ_read ^worstを指標として、ワーストケース探索を行う。ＳＡワーストケース探索部５１２は、ばらつきモデル情報５０４に含まれる第２確率変数の各々について第２確率変数を算出可能なモデルによって、所定範囲内のいずれかのｚ得点σ_sに対応する第２確率変数の各値を取得する。第２確率変数を算出可能なモデルは、上述した第１確率変数を算出可能なモデルと同様である。

ＳＡワーストケース探索部５１２は、取得した複数の第２確率変数の各値に基づいてセンスアンプＳＡの各設計パラメータを設定する。

図９は、センスアンプの各設計パラメータの設定例を示す説明図である。例えば、トランジスタＴｒｓ_m（ｍ＝１〜５）の設計パラメータは、チャネル長Ｌｓ_mとチャネル幅Ｗｓ_mと閾値電圧Ｖｔｈｓ_mとがある。チャネル長Ｌｓ_m ^dとチャネル幅Ｗｓ_m ^dと閾値電圧Ｖｔｈｓ_m ^dとは、それぞれ設計値である。ｘ_n（ｎ＝１〜１５）は、第２確率変数である。ＳＤ_Lsm、ＳＤ_Wsm、ＳＤ_Vthsmはそれぞれチャネル長Ｌｓ_m、チャネル幅Ｗｓ_m、閾値電圧Ｖｔｈｓ_mの標準偏差である（ｍ＝１〜５）。例えば、トランジスタＴｒｓ₁の設計パラメータであるチャネル長Ｌｓ₁は、第２確率変数ｘ₁の値を代入することにより、メモリセルｃｅｌｌを示す回路情報に含まれるチャネル長Ｌｓ₁を設定する。

図５に示したＳＡワーストケース探索部５１２は、設定後のセンスアンプＳＡを示すＳＡ回路情報５０３に基づいて、センスアンプＳＡのシミュレーションを行うことによって、オフセット電位差Ｖ_OSを導出する。ＳＡワーストケース探索部５１２は、ｚ得点σ_sと目標のｚ得点σ_Tとに基づいてメモリセルｃｅｌｌ当たりのｚ得点σ_Cを算出する。より具体的に、ＳＡワーストケース探索部５１２は、ｚ得点σ_Cを以下式（５）、（６）によって算出することができる。

σ_Ccol ²＝σ_T ²−σ_S ²・・・（５）
σ_C＝歩留σ変換関数（σ歩留変換関数（σ_Ccol）^{1/SA当たりセル数}）・・・（６）

σ_Ccolは、１カラム当たりのｚ得点である。ＳＡワーストケース探索部５１２は、導出したオフセット電位差Ｖ_OSとｚ得点σ_Cをモデル関数ｆに代入することによって、読み出し時間Ｔ_read ^worstを算出する。

また、ＳＡワーストケース探索部５１２は、第２確率変数ｘの各々について、現在の各第２確率変数ｘの値から所定量変更した場合のシミュレーションを行う。そして、ＳＡワーストケース探索部５１２は、第２確率変数ｘの各々について、読み出し時間Ｔ_read ^worstの勾配を計算する。

そして、ＳＡワーストケース探索部５１２は、第２確率変数の各々について算出した勾配に基づいて、読み出し時間Ｔ_read ^worstが悪化すると推定される複数の第２確率変数の各値によって設計パラメータを設定する。このように、ＳＡワーストケース探索部５１２は、性能値の算出処理と、勾配を算出する処理と、を繰り返すことによって、複数の第２確率変数の各値の第１組み合わせ候補から、第１組み合わせを探索する。上述したように、ワーストケースの探索については、従来技術と同様であるため、詳細な説明を省略する。

＜手順３＞
セルワーストケース探索部５１３は、探索によって得られた第１組み合わせに基づいて導出したメモリセルｃｅｌｌの良品率に対応する複数の第１確率変数ｙの各値の複数の第２組み合わせ候補のうち、第２組み合わせを探索する。第２組み合わせは、第１組み合わせに基づくオフセット電位差Ｖ_OSと第２組み合わせ候補とに基づくＳＲＡＭ２００の性能値が所定条件を満たす第２組み合わせ候補である。メモリセルｃｅｌｌの良品率であるｚ得点σ_Cは、上述した式（５），式（６）によって算出可能である。また、ＳＲＡＭ２００の性能値が所定条件を満たす第２組み合わせ候補とは、ＳＲＡＭ２００の性能値が最も悪くなる第２組み合わせ候補である。

具体的に、セルワーストケース探索部５１３は、上述したように、メモリセルｃｅｌｌの良品率に対応する複数の第１確率変数ｙの各値の第２組み合わせ候補に基づいてメモリセルｃｅｌｌの各設計パラメータをセル回路情報５０２に設定する。そして、セルワーストケース探索部５１３は、第１組み合わせに基づくオフセット電位差Ｖ_OSと設定後のセル回路情報５０２とに基づいてメモリセルｃｅｌｌのシミュレーションを行うことによって、読み出し時間Ｔ_readを導出する。このようにして、導出した読み出し時間Ｔ_readを指標として、セルワーストケース探索部５１３は、複数の第２組み合わせ候補から、導出した読み出し時間Ｔ_readが最も長い第２組み合わせを探索する。第２組み合わせの探索方法については、従来技術であるため、詳細な説明を省略する。

（検証支援装置１００による検証支援処理手順例）
図１０および図１１は、検証支援装置による検証支援処理手順例を示すフローチャートである。まず、検証支援装置１００は、セル回路情報５０２とＳＡ回路情報５０３とを入力データとして取得する（ステップＳ１００１）。検証支援装置１００は、セル搭載数ｃｎとＳＡ搭載数ｓｎとを入力データとして取得する（ステップＳ１００２）。検証支援装置１００は、ばらつきモデル情報５０４と指定歩留とを取得する（ステップＳ１００３）。ステップＳ１００１〜ステップＳ１００３については同時に行われてもよいし、順番は特に限定しない。

検証支援装置１００は、σ_T＝歩留σ変換関数（指定歩留^{1/SA搭載数sn}）を算出する（ステップＳ１００４）。検証支援装置１００は、ＳＡ当たりセル数＝セル搭載数ｃｎ／ＳＡ搭載数ｓｎを行う（ステップＳ１００５）。検証支援装置１００は、σ_C ^max＝歩留σ変換関数（σ歩留変換関数（σ_T）^{1/SA当たりセル数}）を行う（ステップＳ１００６）。検証支援装置１００は、オフセット電位差Ｖ_OSの範囲［０，Ｖｄｄ／１０］とｚ得点σ_Cの範囲［０，σ_C ^max］とから代表点の組（Ｖ_OS，σ_C）の集合Ｐを取得する（ステップＳ１００７）。

検証支援装置１００は、集合Ｐに含まれる組の各々について、ワーストケース探索を行うことにより、Ｔ_read ^worstを取得する（ステップＳ１００８）。検証支援装置１００は、集合Ｐに含まれる各組と、該組について取得した読み出し時間Ｔ_read ^worstとによって回帰分析し、ｆ（Ｖ_OS，σ_C）を生成する（ステップＳ１００９）。

検証支援装置１００は、センスアンプＳＡのｚ得点σ_Sの範囲［０，σ_T］に対応する第２確率変数の各値の第１組み合わせ候補から、生成したモデル関数によって算出した読み出し時間Ｔ_read ^worstが最も長い第１組み合わせを探索する（ステップＳ１１０１）。上述したように、検証支援装置１００は、第１組み合わせ候補に対応するｚ得点σ_Sに基づいて導出したｚ得点σ_Cと、第１組み合わせ候補に基づいてセンスアンプＳＡのシミュレーションを行って得られたオフセット電位差と、をモデル関数ｆに与える。これにより、検証支援装置１００は、読み出し時間Ｔ_read ^worstを算出する。

つぎに、検証支援装置１００は、第１組み合わせに基づき導出したｚ得点σ_Cに対応する第１確率変数の各値の第２組み合わせ候補から第２組み合わせを探索する（ステップＳ１１０２）。ここでは、上述したように、第１組み合わせに基づき導出したｚ得点σ_Cは、第１組み合わせ候補に対応するｚ得点σ_Sに基づいて導出したｚ得点σ_Cであり、上述した式（５），（６）などによって算出される。検証支援装置１００は、第１組み合わせと、第１組み合わせに基づくオフセット電位差と、第２組み合わせと、第２組み合わせに基づく読み出し時間Ｔ_read ^worstと、を出力し（ステップＳ１１０３）、一連の処理を終了する。

以上説明したように、検証支援装置１００は、ＳＲＡＭの性能値を算出可能な関数を生成し、該関数で得た該性能値が最悪となるセンスアンプの変数の値を探索し、探索結果により該性能値が最悪となるセルの変数の値を探索する。これにより、ＳＲＡＭの性能値を指標にして、センスアンプの検証を行うことができる。そのため、モンテカルロシミュレーションを利用したセンスアンプおよびメモリセルの同時解析と同等程度の精度で検証を行うことができ、かつモンテカルロシミュレーションよりも検証にかかる時間を短縮できる。したがって、検証の効率化を図ることができる。

また、検証支援装置１００は、ＳＲＡＭの良品率と、ＳＲＡＭに含まれるセンスアンプの数とメモリセルの数とに基づく値と、に基づいて、取得する複数の組のメモリセルの良品率の範囲を導出する。これにより、指定されたＳＲＡＭの良品率を満たすような性能値が得られる関数を生成することができ、検証精度の向上を図ることができる。

また、検証支援装置１００は、ＳＲＡＭの性能値を算出可能な関数を回帰分析によって生成する。これにより、性能値が得られる関数を容易に生成することができる。

また、センスアンプの変数の値を探索する際のセンスアンプの良品率の所定範囲は、ＳＲＡＭの良品率に基づいて定まる。これにより、ＳＲＡＭの良品率を満たす各変数の値を探索することができ、検証精度の向上を図ることができる。

また、検証支援装置１００は、センスアンプの性能値とメモリセルの良品率との複数の組の各々について、組の良品率に対応する各値と組の性能値とに基づくＳＲＡＭの性能値から、所定条件を満たす対象回路の性能値を取得する。これにより、各組における最も悪い性能値によって関数を生成することが可能となり、検証精度の向上を図ることができる。

なお、本実施の形態で説明した検証支援方法は、予め用意された検証支援プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本検証支援プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、検証支援プログラムは、インターネット等のネットワークを介して配布されてもよい。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）コンピュータに、
検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、
取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、
前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、
前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が所定条件を満たす第１組み合わせを探索し、
探索によって得られた前記第１組み合わせに基づき導出した前記第２回路の良品率に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が所定条件を満たす第２組み合わせを探索する、
処理を実行させることを特徴とする検証支援プログラム。

（付記２）前記第２回路はメモリセルであり、前記第１回路は前記メモリセルのビット線間を増幅する増幅回路であることを特徴とする付記１に記載の検証支援プログラム。

（付記３）前記対象回路の性能値は、前記対象回路の読み出し時間であり、前記増幅回路の性能値は、前記増幅回路のオフセット電位差であることを特徴とする付記２に記載の検証支援プログラム。

（付記４）前記コンピュータに、
前記良品情報（以下、「第１良品情報」と称する。）と異なる前記対象回路の良品率を示す第２良品情報を取得し、
前記第２良品情報が示す前記良品率と、前記対象回路に含まれる前記第１回路の数と前記対象回路に含まれる前記第２回路の数とに基づく値と、に基づいて前記第２回路の良品率の範囲を導出する処理を実行させ、
前記複数の組を取得する処理では、前記第１回路の性能値と、導出した前記第２回路の良品率の範囲から選択された前記第２回路の良品率を示す前記第１良品情報と、の複数の組を取得することを特徴とする付記１〜３のいずれか一つに記載の検証支援プログラム。

（付記５）前記関数を生成する処理では、取得した前記対象回路の各性能値を用いた回帰分析によって生成することを特徴とする付記１〜４のいずれか一つに記載の検証支援プログラム。

（付記６）前記コンピュータに、
前記良品情報（以下、「第１良品情報」と称する。）と異なる前記対象回路の良品率を示す第２良品情報を取得する処理を実行させ、
前記所定範囲は、取得した前記第２良品情報が示す前記良品率に基づくことを特徴とする付記１〜５のいずれか一つに記載の検証支援プログラム。

（付記７）前記対象回路の性能値を取得する処理では、取得した前記複数の組の各々について、前記組の前記良品情報が示す前記良品率に対応する各値と前記組の前記性能値とに基づく前記対象回路の性能値から、所定条件を満たす前記対象回路の性能値を取得することを特徴とする付記１〜６のいずれか一つに記載の検証支援プログラム。

（付記８）コンピュータが、
検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、
取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、
前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、
前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が所定条件を満たす第１組み合わせを探索し、
探索によって得られた前記第１組み合わせに基づき導出した前記第２回路の良品率に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が所定条件を満たす第２組み合わせを探索する、
処理を実行することを特徴とする検証支援方法。

（付記９）検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、
取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、
前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、
前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が所定条件を満たす第１組み合わせを探索し、
探索によって得られた前記第１組み合わせに基づき導出した前記第２回路の良品率に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が所定条件を満たす第２組み合わせを探索する、
処理をコンピュータに実行させる検証支援プログラムを記録したことを特徴とする記録媒体。

１００ 検証支援装置
２００ ＳＲＡＭ
４０１ ＣＰＵ
５０１ 制御部
５０２ セル回路情報
５０３ ＳＡ回路情報
５１１ モデル関数生成部
５１２ ＳＡワーストケース探索部
５１３ セルワーストケース探索部
５１４ 回路シミュレータ
５２１ ワーストケース探索部
５２２ フィッティング部
ｙ_１，ｙ_２，ｙ_j 第１確率変数
ｘ_１，ｘ_２，ｘ_n 第２確率変数
σ_C，σ_T，σ_S，σ_Ccol，σ_C ^max ｚ得点
ｃｅｌｌ メモリセル
ＳＡ センスアンプ
ＢＬＴ 第１のビット線
ＢＬＣ 第２のビット線
Ｖ_OS オフセット電位差
ｃｎ セル搭載数
ｓｎ ＳＡ搭載数

Claims (6)

1. コンピュータに、
   検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、
   取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、
   前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、
   前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が最悪となる第１組み合わせを探索し、
   前記第１回路の良品率の所定範囲と、探索によって得られた前記第１組み合わせの良品率を示す良品情報と、に基づき導出した前記第２回路の良品率を示す良品情報に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が最悪となる第２組み合わせを探索する、
   処理を実行させることを特徴とする検証支援プログラム。
2. 前記第２回路はメモリセルであり、前記第１回路は前記メモリセルのビット線間を増幅する増幅回路であることを特徴とする請求項１に記載の検証支援プログラム。
3. 前記コンピュータに、
   前記第２回路の良品率を示す良品情報（以下、「第１良品情報」と称する。）と異なる前記対象回路の良品率を示す第２良品情報を取得し、
   前記第２良品情報が示す前記良品率と、前記対象回路に含まれる前記第１回路の数と前記対象回路に含まれる前記第２回路の数とに基づく値と、に基づいて前記第２回路の良品率の範囲を導出する処理を実行させ、
   前記複数の組を取得する処理では、前記第１回路の性能値と、導出した前記第２回路の良品率の範囲から選択された前記第２回路の良品率を示す前記第１良品情報と、の複数の組を取得することを特徴とする請求項１または２に記載の検証支援プログラム。
4. 前記コンピュータに、
   前記第２回路の良品率を示す良品情報（以下、「第１良品情報」と称する。）と異なる前記対象回路の良品率を示す第２良品情報を取得する処理を実行させ、
   前記所定範囲は、取得した前記第２良品情報が示す前記良品率に基づくことを特徴とする請求項１〜３のいずれか一つに記載の検証支援プログラム。
5. 前記対象回路の性能値を取得する処理では、取得した前記複数の組の各々について、前記組の前記良品情報が示す前記良品率に対応する各値と前記組の前記性能値とに基づく前記対象回路の性能値から、最悪となる前記対象回路の性能値を取得することを特徴とする請求項１〜４のいずれか一つに記載の検証支援プログラム。
6. コンピュータが、
   検証の対象回路に含まれる第１回路の性能値と、前記対象回路に含まれる前記第１回路と異なる第２回路の良品率を示す良品情報と、の複数の組を取得し、
   取得した前記複数の組の各々について、前記第２回路の設計に関する複数の第１確率変数の各値であって、前記組の前記良品情報が示す前記良品率に対応する各値と、前記組の前記性能値と、に基づく前記対象回路の性能値を取得し、
   前記第１回路の性能値と、前記第２回路の良品率を示す良品情報と、に基づいて前記対象回路の性能値を算出可能な関数を、取得した前記対象回路の各性能値によって生成し、
   前記第１回路の設計に関する複数の第２確率変数の各値であって、前記第１回路の良品率の所定範囲に対応する各値の複数の第１組み合わせ候補から、前記第１組み合わせ候補に基づく前記第１回路の性能値と、前記第１組み合わせ候補に基づき導出した前記第２回路の良品率を示す良品情報と、を生成した前記関数に与えて算出した前記対象回路の性能値が最悪となる第１組み合わせを探索し、
   前記第１回路の良品率の所定範囲と、探索によって得られた前記第１組み合わせの良品率を示す良品情報と、に基づき導出した前記第２回路の良品率を示す良品情報に対応する各値の複数の第２組み合わせ候補から、前記第１組み合わせに基づく前記第１回路の性能値と前記第２組み合わせ候補とに基づく前記対象回路の性能値が最悪となる第２組み合わせを探索する、
   処理を実行することを特徴とする検証支援方法。

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