CN115438609A - 电路模拟方法与电路模拟系统 - Google Patents

Abstract

本发明涉及一种电路模拟方法，其包括下列操作：根据一第一网表档与一制程模型数据并行地执行多个蒙特卡罗模拟以产生一效能模拟结果，其中该第一网表档用于指示一电路系统中的一基本电路；根据该效能模拟结果选出低于一预定良率的多个元件参数；以及根据这些元件参数确认该电路系统的一预估良率是否符合该预定良率。

Description

电路模拟方法与电路模拟系统

技术领域

本发明涉及一种电路模拟方法，特别涉及一种可预估存储器整体良率的电路模拟方法与电路模拟系统。

背景技术

芯片的良率通常会使用数学模型或常态分布函数来进行推估。然而，随着制程发展，先进制程下的晶体管元件特性在部分条件下并不符合原有的分布方式。因此，并无法准确推得该芯片的良率。另一方面，若使用蒙特卡罗模拟来对芯片中的所有电路进行验证，可以取得较为准确的预估良率，然而，此种模拟方式相当耗时，几乎无法在有限的开发时程中实现。

发明内容

在本发明的一些实施例中，电路模拟方法包含下列操作：根据一第一网表档与一制程模型数据并行地执行多个蒙特卡罗模拟以产生一效能模拟结果，其中该第一网表档用于指示一电路系统中的一基本电路；根据该效能模拟结果选出低于一预定良率的多个元件参数；以及根据这些元件参数确认该电路系统的一预估良率是否符合该预定良率。

在本发明的一些实施例中，电路模拟系统包含至少一存储器电路以及至少一处理器电路。至少一存储器电路用以储存多个代码。至少一处理器电路用以执行该至少一存储器电路中的这些代码，以及：根据一第一网表档与一制程模型资料并行地执行多个蒙特卡罗模拟以产生一效能模拟结果，其中该第一网表档用于指示一电路系统中的一基本电路；根据该效能模拟结果选出低于一预定良率的多个元件参数；以及根据这些元件参数确认该电路系统的一预估良率是否符合该预定良率。

有关本发明的特征、实作与功效，现配合图示对优选实施例详细说明如下。

附图说明

图1为根据本发明的一些实施例绘制的一种电路模拟系统的示意图；

图2A为根据本发明的一些实施例绘制的电路系统的示意图；

图2B为根据本发明的一些实施例绘制的对3000个电路系统进行模拟的设定条件的示意图；

图3为根据本发明的一些实施例绘制的一种电路模拟方法的流程图；以及

图4为根据本发明的一些实施例绘制的图1的效能模拟结果的示意图。

具体实施方式

本说明书所使用的所有词汇具有其通常的含义。上述词汇为在普遍常用字典中的定义，在本发明内容中所包括的、任一在此讨论的词汇的使用例子，仅作为示例，不应限制本发明的范围与含义。同样地，本发明也不仅以在此说明书中所示出的各种实施例为限。

关于本说明书中所使用的“耦接”或“连接”，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指两个或多个元件相互操作或动作。如本说明书所用，用语“电路系统(circuitry)”可为由至少一电路(circuit)所形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。

如本说明书所用，用语“与/或”包括了所列出关联项目中的一个或多个的任何组合。在本说明书中，所使用的第一、第二与第三等词汇，用于描述并辨别各个元件。因此，在本说明书中的第一元件也可被称为第二元件，而不脱离本发明的本意。为便于理解，各图示中的类似元件将被指定为相同标号。

图1为根据本发明的一些实施例绘制的一种电路模拟系统100的示意图。在一些实施例中，电路模拟系统100可用于执行图3中的电路模拟方法，以推估电路系统的良率。

电路模拟系统100包括至少一处理器电路110、至少一存储器电路120以及至少一输入/输出(input/output，I/O)界面130。至少一处理器电路110耦接到至少一存储器电路120以及至少一I/O界面130。在不同实施例中，至少一处理器电路110可为(但不限于)中央处理单元(CPU)、专用集成电路(Application-specific integrated circuit)或分散式处理系统等等。用来实施至少一处理器电路110的各种电路或单元均属于本发明所涵盖的范围。

至少一存储器电路120储存至少一代码，其用于辅助设计集成电路。例如该至少一代码由多个指令集所编码而成，其中多个指令集用于对集成电路执行蒙特卡罗模拟(MonteCarlo Simulation)与/或其他电路模拟，以验证集成电路的效能与/或良率。在一些实施例中，至少一处理器电路110可执行储存于至少一存储器电路120的代码，以执行图3的电路模拟方法300的操作。在一些实施例中，至少一存储器电路120可储存用于指示图2A中的存储器单元电路214的网表(netlist)档D1以及制程模型数据DA，以供至少一处理器电路110进行蒙特卡罗模拟或各种电路模拟。在一些实施例中，制程模型数据DA为制程厂提供的数据，其用于定义一特定制程中的多个元件参数。在一些实施例中，至少一存储器电路120可储存前述多种模拟的模拟结果(例如为效能模拟结果PR)，以供至少一处理器电路110进行后续分析。在一些实施例中，至少一存储器电路120还储存至少一电脑辅助设计软件，其用于根据网表档D1或网表档D2进行电路模拟与/或前述的蒙特卡罗模拟。例如，该至少一电脑辅助设计软件可为(但不限于)HSPICE。

在一些实施例中，至少一存储器电路120为非暂态电脑可读取储存媒介，其储存用于进行电路模拟的至少一代码。例如，至少一存储器电路120储存有用于执行电路模拟方法300的多个可执行指令。在一些实施例中，电脑可读取储存媒介可为(但不限于)电性、磁性、光学、红外线与/或半导体装置。例如，电脑可读取储存媒介包括(但不限于)半导体或固态存储器、磁带、可移除式电脑磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘与/或光学磁盘。在一些实施例中，光学磁盘包括(但不限于)只读光盘(CD-ROM)、可重复录写光盘(CD-R/W)与/或数字影音光盘(DVD)。

至少一I/O界面130可由各种控制装置接收多个数据(例如为网表档D1、制程模型数据DA、预定良率的数值、网表档D2等等)与/或指令，其中这些控制装置可由电路设计者或验证工程师操控。据此，电路模拟系统100可由来自至少一I/O界面130的输入或命令操控。在一些实施例中，至少一I/O界面130包括一屏幕，其设置以显示代码执行的状态与/或蒙特卡罗模拟的实验结果。在一些实施例中，至少一I/O界面130可包括(但不限于)包括图形化用户界面(GUI)。在一些实施例中，至少一I/O界面130可包括(但不限于)键盘、数字键盘、鼠标、轨迹球、触控屏、与/或游标方向键中的至少一个，以发送命令给至少一I/O界面130。

图2A为根据本发明的一些实施例绘制的电路系统200的示意图。在一些实施例中，图1的电路模拟系统100可对电路系统200中的一个或多个电路进行电路模拟。

在一些实施例中，电路系统200可为存储器。例如，电路系统200可为(但不限于)静态随机存取存储器。例如，电路系统200包括128个控制逻辑电路210。每个控制逻辑电路210包括64个感测放大器电路212与多个存储器单元(memory cell)电路214。例如，每个感测放大器电路212可用于读取128个存储器单元电路214。换句话说，电路系统200包括64×128个存储器单元电路214。

在一些实施例中，每个存储器单元电路214可为(但不限于)包括六个晶体管的存储器单元，其可用于储存一个比特。在其他实施例中，存储器单元电路214可包括更多的晶体管。详细而言，如图2A所示，存储器单元电路214包括晶体管M1、晶体管M2、晶体管M3、晶体管M4、晶体管M5以及晶体管M6。晶体管M1的第一端(例如为漏极)耦接至节点A，晶体管M1的控制端(例如为闸极)耦接至节点B，晶体管M1的第二端(例如为源极)用于接收电压VCC，且晶体管M1的基极(未示出)接收电压VCC。晶体管M2的第一端耦接至节点B，晶体管M2的控制端耦接至节点A，晶体管M2的第二端用于接收电压VCC，且晶体管M2的基极(未示出)接收电压VCC。晶体管M3的第一端耦接至节点A，晶体管M3的控制端耦接至节点B，晶体管M3的第二端用于接收电压VSS，且晶体管M3的基极(未示出)接收电压VSS。晶体管M4的第一端耦接至节点B，晶体管M4的控制端耦接至节点A，晶体管M4的第二端用于接收电压VSS，且晶体管M4的基极(未示出)接收电压VSS。晶体管M5的第一端耦接至位线BL，晶体管M5的控制端耦接至字线WL，晶体管M5的第二端耦接至节点A，且晶体管M5的基极(未示出)接收电压VSS。晶体管M6的第一端耦接至位线BLB，晶体管M6的控制端耦接至字线WL，晶体管M6的第二端耦接至节点B，且晶体管M6的基极(未示出)接收电压VSS。

图2B为根据本发明的一些实施例绘制的对3000个电路系统200进行模拟的设定条件的示意图。在此例子中，依据电路系统200的最低操作速度(例如为存储器的读/写速度)或是最高功率消耗等效能指标，3000个电路系统200的良率对应于3个标准差(3σ)。在此条件下，可根据一概率密度函数(例如为，但不限于，高斯分布函数)进行积分，以推得各个电路所对应的标准差。例如，3000个电路系统200中每一个的多个控制逻辑电路210(即采样数为3000×128)所对应的良率约为4.25σ。依此类推，3000个电路系统200中每一个的感测放大器电路212(即采样数为3000×128×64)所对应的良率约为5.1σ。3000个电路系统200中每一个的存储器单元电路214(即采样数为3000×128×64×128)所对应的良率约为5.95σ。通过上述分析，应当可以理解，若单一存储器单元电路214的良率约为6σ，可让3000个电路系统200的良率符合3σ。

在一些相关技术中，通过对芯片里的所有电路执行多次蒙特卡罗模拟来取得芯片的预估良率。然而，在这些技术中，若是电路个数过多，整体模拟会相当耗时。以图2B的例子来说，这些技术需要对至少3000×128×64×128个存储器单元电路214、3000×128×64个感测放大器电路212以及3000×128个控制逻辑电路210进行数次蒙特卡罗模拟。在另一些相关技术中，通过对芯片里的所有电路以及常态分布来取得芯片的预估良率。然而，先进制程中具有小尺寸与/或低临界电压晶体管的元件变异通常不符合常态分布。因此，这些技术无法对使用先进制程实施的芯片取得准确的预估良率。相较于上述这些技术，通过图3中的电路模拟方法300，电路模拟系统100可以有效率地推估芯片的预估良率，并可更准确地分析出以先进制程实施的芯片的预估良率。

图3为根据本发明的一些实施例绘制的一种电路模拟方法300的流程图。在一些实施例中，电路模拟方法300的各种操作可实作为一计算机程序，并储存于非暂态电脑可读取记录媒体(未示出)。在一些实施例中，电路模拟方法300可由(但不限于)图1的电路模拟系统100执行。为易于说明，以下将一并说明电路模拟系统100与电路模拟方法300的相关操作。

在操作S310中，根据第一网表档以及制程模型数据并行地执行多个蒙特卡罗模拟，以产生效能模拟结果，其中第一网表档用于指示电路系统中的基本电路。在一些实施例中，基本电路可为电路系统中具有最少晶体管个数的可独立运作电路。以图2A的电路系统200为例，基本电路可为存储器单元电路214。第一网表档可为图1的网表档D1，其用于指示基本电路(在本例中为存储器单元电路214)内部的连接关系。在一些实施例中，网表档D1的内容符合一预定类型的语法，且此语法能够以可被电路模拟系统100辨识的格式记录。在一些实施例中，预定类型的语法为BERKELEY SPICE语法。另一些实施例中，预定类型的语法为HSPICE语法。以HSPICE为例，网表档D1的内容如下：

在上面的网表档D1中，第1列至第6列分别定义图2A中存储器单元电路214的晶体管M1至晶体管M6的各个端点。以第1列为例，在第1列的描述中，A代表晶体管M1的漏极耦接至节点A。B代表晶体管M1的闸极耦接至节点B。第一个VCC代表晶体管的M1的源极接收电压VCC。第二个VCC代表晶体管的M1的基极接收电压VCC。pch代表晶体管M1为P型晶体管，其对应的多个元件参数储存于制程参数数据DA。类似地，nch代表对应的晶体管为N型晶体管，其对应的多个元件参数储存于制程参数数据DA。依此类推，应当可以理解网表档D1与存储器单元电路214之间的对应关系。上述网表档D1的内容仅用于示例，且本发明并不以此为限。实际应用中，网表档D1的内容还可以包括(但不限于)各个晶体管M1～M6的尺寸设定等。

在一些实施例中，至少一处理器电路110可将网表档D1以及制程参数数据DA传送至多个工作站或模拟机台(未示出)，以并行地执行数个蒙特卡罗模拟来取得效能模拟结果PR。在一些实施例中，前述的蒙特卡罗模拟可以在测试存储器单元电路214的效能(例如为，但不限于，读取速度、写入速度或是功率消耗)的过程中，根据网表档D1与制程参数数据DA随机地对多个晶体管M1与M6的相关元件参数加入不定量的变异或偏移。换句话说，效能模拟结果PR可用于指示存储器单元电路214在这些变异或偏移下的操作速度或功率消耗分布。至少一处理器电路110可接收并合并多个蒙特卡罗模拟的执行结果，以产生效能模拟结果PR。

参照图4，图4为根据本发明的一些实施例绘制的图1的效能模拟结果PR的示意图。在合并多个蒙特卡罗模拟的执行结果后，至少一处理器电路110可以根据多个采样与其对应的效能产生对应的概率分布图(相当于效能模拟结果PR)。在图4中，每个采样(以白点表示)对应于一组元件参数CR。举例而言，此组元件参数包括基本电路(例如为存储器单元电路214)中至少一晶体管的接面深度、氧化层厚度、通道长度偏移、通道宽度偏移、临界电压、载流子迁移率或漏致势垒降低(drain induce barrier lowing，DIBL)值中的至少一个。其中，接面深度、氧化层厚度、通道长度偏移、通道宽度偏移等参数属于全局(global)元件参数，其主要关联于芯片(die)与芯片之间的变异。临界电压、载流子迁移率或DIBL值属于本地(local)元件参数，其主要关联于单一芯片内的变异。上述关于元件参数CR中的参数种类仅用于示例，且本发明并不以此为限。各种可能影响电路效能的元件参数均属于本发明所涵盖的范围。

继续参照图3，在操作S320中，根据效能模拟结果选出低于预定良率的多个元件参数。若预定良率为2990/3000，代表3000个电路系统200仅能有10个电路系统200失效。如图4所示，若总模拟次数(或采样个数)为3000次，根据预定良率的要求，至少一处理器电路110可自效能模拟结果PR中选出离效能平均值差异最大的前10组元件参数(例如为多个采样S1～S10分别对应的多组元件参数CR)。

继续参照图3，操作S330中，根据这些元件参数确认电路系统的预估良率。在不同实施例中，操作S330可包括步骤S330-1或步骤S330-2。在步骤S330-1中，根据这些多个元件参数以及概率密度函数计算电路系统的预估良率。如图4所示，取出的多个采样S1～S10中离平均值最近的采样为采样S10，且采样S10位置对应于N个标准差(即Nσ，其例如可为，但不限于，前述的6σ)。类似于图2B，至少一处理器电路110可利用概率密度函数(例如为，但不限于，高斯函数)以及在效能模拟结果PR中落入N个标准差内的多个采样的个数进行积分。如此，至少一处理器电路110可计算电路系统200对应的预估良率，并确认此预估良率是否符合预定良率。

或者，在步骤S330-2中，储存这些元件参数为提取模型数据，并根据提取模型数据与第二网表档执行电路模拟，以确认电路系统的预估良率是否符合预定良率，其中第二网表档用于指示电路系统。例如，至少一处理器电路110可将图4中的多个采样S1～S10所对应的10组元件参数储存为提取模型数据DB，并储存提取模型数据DB到至少一存储器电路120中。如图1所示，至少一存储器电路120还储存网表档D2，其中网表档D2用于指示图2A的电路系统200。至少一处理器电路110可根据提取模型数据DB与网表档D2执行电路模拟，以确认电路系统200的预估良率是否符合预定良率。例如，在第一次模拟中，至少一处理器电路110可自提取模型数据DB中选取出第1组元件参数，并根据网表档D2套用此组元件参数至电路系统200中的多个晶体管，以执行电路模拟来确认电路系统200的效能。在第二次模拟中，至少一处理器电路110可自提取模型数据DB中选取出第2组元件参数，并根据网表档D2套用此组元件参数至电路系统200中的多个晶体管，以执行电路模拟来确认电路系统200的效能。依此类推，至少一处理器电路110可确认电路系统200在这10组元件参数下的效能是否符合预定良率的要求。通过上述设置方式，可有效率地估测电路系统200的预估良率。若电路系统200在套用这10组元件参数下都可以正确运作，代表电路系统200符合预定良率的要求。

相较于先前提及的相关技术，多个蒙特卡罗模拟对晶体管数目较少的基本电路(例如为存储器单元电路214)执行。如此，可以大幅减少模拟时间。通过上述模拟来产生提取模型数据DB，可有效率地评估电路系统200的良率。此外，相较于仅使用常态分布估算的相关技术，上述的推估方式是使用蒙特卡罗模拟来尽量涵盖可能的变异，故可适用于评估以先进制程实施的芯片良率。另一方面，提取模型数据DB还可用于预估使用相同基本电路的其他电路系统的良率，因此可有效地缩短芯片开发时程。

上述电路模拟方法300的多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本发明的各实施例的操作方式与范围下，电路模拟方法300下的各种操作当可适当地增加、替换、省略或以不同顺序执行(例如可以是同时执行或是部分同时执行)。

上述以存储器(即电路系统200)以及存储器单元电路214为例说明，但本发明并不以此为限。各种类型的电路系统与基本电路均属于本发明所涵盖的范围。换句话说，在其他的实施例中，电路系统200可不为存储器，且电路系统200的基本电路也可不为存储器单元电路。

综上所述，本发明一些实施例中的电路模拟方法与电路模拟系统可利用具有较少晶体管个数的基本电路提取出可能影响良率的多组元件参数，并利用这些元件参数来推估整体电路系统的良率。如此，可减少模拟时间并可产生准确的模拟结果。

虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域中具有普通知识的技术人员可依据本发明中明示或隐含的内容对本发明的技术特征施以变化，所有这些变化均可能属于本发明所要求的专利保护范围，换句话说，本发明的专利保护范围应根据权利要求书所界定为准。

附图标记说明：

100：电路模拟系统

110：至少一处理器电路

120：至少一存储器电路

130：至少一输入/输出界面

200：电路系统

210：控制逻辑电路

212：感测放大器电路

214：存储器单元电路

300：电路模拟方法

A、B：节点

BL、BLB：位线

CR：元件参数

D1、D2：网表档

DA：制程模型数据

DB：提取模型数据

M1～M6：晶体管

PR：效能模拟结果

S1～S10：采样

S310、S320、S330：操作

S330-1、S330-2：步骤

VCC、VSS：电压

WL：字线

Claims (10)

1.一种电路模拟方法，包括：

根据一第一网表(netlist)档与一制程模型数据并行地执行多个蒙特卡罗模拟以产生一效能模拟结果，其中所述第一网表档用于指示一电路系统中的一基本电路；

根据所述效能模拟结果选出低于一预定良率的多个元件参数；以及

根据所述多个元件参数确认所述电路系统的一预估良率是否符合所述预定良率。

2.根据权利要求1所述的电路模拟方法，其特征在于，所述电路系统为一存储器，且所述基本电路为所述存储器中用于储存一个比特的一存储器单元电路。

3.根据权利要求1所述的电路模拟方法，其特征在于，所述基本电路为包括六个晶体管的一存储器单元电路。

4.根据权利要求1所述的电路模拟方法，其特征在于，所述效能模拟结果用于指示所述基本电路的一操作速度或一功率消耗的分布。

5.根据权利要求1所述的电路模拟方法，其特征在于，所述多个元件参数包括所述基本电路中的至少一晶体管的一接面深度、一氧化层厚度、一通道长度偏移、一通道宽度偏移、一临界电压、一载流子迁移率或一漏致势垒降低(drain induce barrierlowing)值中的至少一个。

6.根据权利要求1所述的电路模拟方法，其特征在于，根据所述多个元件参数确认所述电路系统的所述预估良率是否符合所述预定良率，包括：

根据所述多个元件参数与一概率密度函数计算所述电路系统的所述预估良率。

7.根据权利要求1所述的电路模拟方法，其特征在于，根据所述多个元件参数确认所述电路系统的所述预估良率是否符合所述预定良率，包括：

储存所述多个元件参数为一提取模型数据；以及

根据所述提取模型数据与一第二网表档进行一电路模拟，以确认所述预估良率是否符合所述预定良率，其中所述第二网表档用于指示所述电路系统。

8.一种电路模拟系统，包括：

至少一存储器电路，用于储存多个代码；以及至少一处理器电路，用于执行所述至少一存储器电路中的所述多个代码，以及

根据一第一网表档与一制程模型数据并行地执行多个蒙特卡罗模拟以产生一效能模拟结果，其中所述第一网表档用于指示一电路系统中的一基本电路；

根据所述效能模拟结果选出低于一预定良率的多个元件参数；以及

根据所述多个元件参数确认所述电路系统的一预估良率是否符合所述预定良率。

9.根据权利要求8所述的电路模拟系统，其特征在于，所述至少一处理器电路用于根据所述多个元件参数与一概率密度函数计算所述电路系统的所述预估良率，以确认所述预估良率是否符合所述预定良率。

10.根据权利要求8所述的电路模拟系统，其特征在于，所述至少一处理器电路用于储存所述多个元件参数为一提取模型数据，并根据所述提取模型数据与一第二网表档进行一电路模拟，以确认所述预估良率是否符合所述预定良率。

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