TWI774381B - 電路模擬方法與電路模擬系統 - Google Patents

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Abstract

電路模擬方法包含下列操作：根據一第一網表檔與一製程模型資料並行地執行複數個蒙地卡羅模擬以產生一效能模擬結果，其中該第一網表檔用於指示一電路系統中的一基本電路；根據該效能模擬結果選出低於一預定良率的複數個元件參數；以及根據該些元件參數確認該電路系統的一預估良率是否符合該預定良率。

Description

電路模擬方法與電路模擬系統
本案是關於電路模擬方法，尤其是關於可預估記憶體整體良率的電路模擬方法與電路模擬系統。
晶片的良率通常會使用數學模型或常態分布函數來進行推估。然而，隨著製程發展，先進製程下的電晶體的元件特性在部分條件下並不符合原有的分布方式。如此，並無法準確推得該晶片的良率。另一方面，若使用蒙地卡羅模擬來對晶片中的所有電路進行驗證，可以取得較為準確的預估良率。然而，此種模擬方式相當耗時，幾乎是無法在有限的開發時程中實現。
於一些實施例中，電路模擬方法包含下列操作：根據一第一網表檔與一製程模型資料並行地執行複數個蒙地卡羅模擬以產生一效能模擬結果，其中該第一網表檔用於指示一電路系統中的一基本電路；根據該效能模擬結果選出低於一預定良率的複數個元件參數；以及根據該些元件參數確認該電路系統的一預估良率是否符合該預定良率。
於一些實施例中，電路模擬系統包含至少一記憶體電路以及至少一處理器電路。至少一記憶體電路用以儲存複數個程式碼。至少一處理器電路用以執行該至少一記憶體電路中的該些程式碼，以：根據一第一網表檔與一製程模型資料並行地執行複數個蒙地卡羅模擬以產生一效能模擬結果，其中該第一網表檔用於指示一電路系統中的一基本電路；根據該效能模擬結果選出低於一預定良率的複數個元件參數；以及根據該些元件參數確認該電路系統的一預估良率是否符合該預定良率。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100:電路模擬系統
110:至少一處理器電路
120:至少一記憶體電路
130:至少一輸入/輸出介面
200:電路系統
210:控制邏輯電路
212:感測放大器電路
214:記憶體單元電路
300:電路模擬方法
A,B:節點
BL,BLB:位元線
CR:元件參數
D1,D2:網表檔
DA:製程模型資料
DB:萃取模型資料
M1~M6:電晶體
PR:效能模擬結果
S1~S10:取樣
S310,S320,S330:操作
S330-1,S330-2:步驟
VCC,VSS:電壓
WL:字元線
〔圖1〕為根據本案一些實施例繪製一種電路模擬系統的示意圖；〔圖2A〕為根據本案一些實施例繪製電路系統的示意圖；〔圖2B〕為根據本案一些實施例繪製對3000個電路系統進行模擬的設定條件之示意圖；〔圖3〕為根據本案一些實施例繪製一種電路模擬方法的流程圖；以及〔圖4〕為根據本案一些實施例繪製圖1的效能模擬結果的示意圖。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅 為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統(circuitry)』可為由至少一電路(circuit)所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製一種電路模擬系統100的示意圖。於一些實施例中，電路模擬系統100可用於執行圖3中的電路模擬方法300，以推估電路系統的良率。
電路模擬系統100包含至少一處理器電路110、至少一記憶體電路120以及至少一輸入/輸出(input/output,I/O)介面130。至少一處理器電路110耦接到至少一記憶體電路120以及至少一I/O介面130。於不同實施例中，至少一處理器電路110可為(但不限於)中央處理單元(CPU)、特殊應用積體電路(Application-specific integrated circuit)或分散式處理系統等等。用來實施至少一處理器電路110的各種電路或單元皆為本案所涵蓋的範圍。
至少一記憶體電路120儲存至少一程式碼，其用以輔助設計積體電路。例如該至少一程式碼由多個指令集所編碼而成，其中多個指令集用以對 積體電路執行蒙地卡羅模擬(Monte Carlo Simulation)與/或其他電路模擬，以驗證積體電路的效能與/或良率。於一些實施例中，至少一處理器電路110可執行儲存於至少一記憶體電路120的程式碼，以執行圖3的電路模擬方法300的操作。於一些實施例中，至少一記憶體電路120可儲存用於指示圖2A中的記憶體單元電路214的網表(netlist)檔D1以及製程模型資料DA，以供至少一處理器電路110進行蒙地卡羅模擬或各種電路模擬。於一些實施例中，製程模型資料DA為製程廠提供的資料，其用以定義一特定製程中的多個元件參數。於一些實施例中，至少一記憶體電路120可儲存前述多種模擬的模擬結果(例如為效能模擬結果PR)，以供至少一處理器電路110進行後續分析。於一些實施例中，至少一記憶體電路120更儲存至少一電腦輔助設計軟體，其用以根據網表檔D1(或網表檔D2)進行電路模擬與/或前述的蒙地卡羅模擬。例如，該至少一電腦輔助設計軟體可為(但不限於)HSPICE。
於一些實施例中，至少一記憶體電路120為非暫態電腦可讀取儲存媒介，其儲存用以進行電路模擬的至少一程式碼。例如，至少一記憶體電路120儲存有用以執行電路模擬方法300的多個可執行指令。於一些實施例中，電腦可讀取儲存媒介可為(但不限於)電性、磁性、光學、紅外線與/或半導體裝置。例如，電腦可讀取儲存媒介包含(但不限於)半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁碟與/或光學磁碟。於一些實施例中，光學磁碟包含(但不限於)唯讀記憶光碟(CD-ROM)、可重複錄寫光碟(CD-R/W)與/或數位影音光碟(DVD)。
至少一I/O介面130可由各種控制裝置接收多個資料(例如為網表檔D1、製程模型資料DA、預定良率之數值、網表檔D2等等)與/或指令，其中該些控制裝置可由電路設計者或驗證工程師操控。據此，電路模擬系統100可由來自至少一I/O介面130的輸入或命令被操控。於一些實施例中，至少一I/O介面130包含一螢幕，其設置以顯示程式碼執行的狀態與/或蒙地卡羅模擬的實驗結果。於一些實施例中，至少一I/O介面130可包含(但不限於)包含圖形化用戶介面(GUI)。於一些實施例中，至少一I/O介面130可包含(但不限於)鍵盤、數字鍵盤、滑鼠、軌跡球、觸控螢幕、與/或游標方向鍵中至少一者，以發送命令給至少一處理器電路110。
圖2A為根據本案一些實施例繪製電路系統200的示意圖。於一些實施例中，圖1的電路模擬系統100可對電路系統200中的一或多個電路進行電路模擬。
於一些實施例中，電路系統200可為記憶體。例如，電路系統200可為(但不限於)靜態隨機存取記憶體。例如，電路系統200包含128個控制邏輯電路210。每個控制邏輯電路210包含64個感測放大器電路212與多個記憶體單元(memory cell)電路214。例如，每個感測放大器電路212可用以讀取128個記憶體單元電路214。換言之，電路系統200包含128×64×128個記憶體單元電路214。
於一些實施例中，每個記憶體單元電路214可為(但不限於)包含六個電晶體的記憶體單元，其可用以儲存一位元。於其他實施例中，記憶體單元電路214可包含更多電晶體。詳細而言，如圖2A所示，記憶體單元電路214包含電晶體M1、電晶體M2、電晶體M3、電晶體M4、電晶體M5以及電晶體 M6。電晶體M1的第一端(例如為汲極)耦接至節點A，電晶體M1的控制端(例如為閘極)耦接至節點B，電晶體M1的第二端(例如為源極)用以接收電壓VCC，且電晶體M1的基極(未示出)接收電壓VCC。電晶體M2的第一端耦接至節點B，電晶體M2的控制端耦接至節點A，電晶體M2的第二端用以接收電壓VCC，且電晶體M2的基極(未示出)接收電壓VCC。電晶體M3的第一端耦接至節點A，電晶體M3的控制端耦接至節點B，電晶體M3的第二端用以接收電壓VSS，且電晶體M3的基極(未示出)接收電壓VSS。電晶體M4的第一端耦接至節點B，電晶體M4的控制端耦接至節點A，電晶體M4的第二端用以接收電壓VSS，且電晶體M4的基極(未示出)接收電壓VSS。電晶體M5的第一端耦接至位元線BL，電晶體M5的控制端耦接至字元線WL，電晶體M5的第二端耦接至節點A，且電晶體M5的基極(未示出)接收電壓VSS。電晶體M6的第一端耦接至位元線BLB，電晶體M6的控制端耦接至字元線WL，電晶體M6的第二端耦接至節點B，且電晶體M6的基極(未示出)接收電壓VSS。
圖2B為根據本案一些實施例繪製對3000個電路系統200進行模擬的設定條件之示意圖。在此例子中，依據電路系統200的最低操作速度(例如為記憶體的讀/寫速度)或是最高功率消耗等效能指標，3000個電路系統200的良率對應於3個標準差(3σ)。於此條件下，可根據一機率密度函數(例如為，但不限於，高斯分布函數)進行積分，以推得各個電路所對應的標準差。例如，3000個電路系統200中每一者的多個控制邏輯電路210(即取樣數為3000×128)所對應的良率約為4.25σ。依此類推，3000個電路系統200中每一者的感測放大器電路212(即取樣數為3000×128×64)所對應的良率約為5.1σ。3000個電路系統200中每一者的記憶體單元電路214(即取樣數為 3000×128×64×128)所對應的良率約為5.95σ。藉由上述分析，應可理解，若單一記憶體單元電路214的良率約為6σ，可讓3000個電路系統200的良率符合3σ。
於一些相關技術中，是透過對晶片裡的所有電路執行多次蒙地卡羅模擬來取得晶片的預估良率。然而，於此些技術中，若是電路個數過多，整體模擬會相當耗時。以圖2B的例子來說，這些技術需要對至少3000×128×64×128個記憶體單元電路214、3000×128×64個感測放大器電路212以及3000×128個控制邏輯電路210進行數次蒙地卡羅模擬。於另一些相關技術中，是透過對晶片裡的所有電路以及常態分布來取得晶片的預估良率。然而，先進製程中具有小尺寸與/或低臨界電壓之電晶體的元件變異通常不符合常態分布。如此，此些技術無法對使用先進製程實施的晶片取得準確的預估良率。相較於上述這些技術，藉由圖3中的電路模擬方法300，電路模擬系統100可以有效率地推估晶片的預估良率，並可更準確地分析出以先進製程實施的晶片之預估良率。
圖3為根據本案一些實施例繪製一種電路模擬方法300的流程圖。於一些實施例中，電路模擬方法300的各種操作可實作為一電腦程式，並儲存於非暫態電腦可讀取記錄媒體(未示出)。於一些實施例中，電路模擬方法300可由(但不限於)圖1的電路模擬系統100執行。為易於說明，以下將一併說明電路模擬系統100與電路模擬方法300的相關操作。
於操作S310，根據第一網表檔以及製程模型資料並行地執行複數個蒙地卡羅模擬，以產生效能模擬結果，其中第一網表檔用於指示電路系統中的基本電路。於一些實施例中，基本電路可為電路系統中具有最少電晶體個數的可獨立運作電路。以圖2A的電路系統200為例，基本電路可為記憶體單元 電路214。第一網表檔可為圖1的網表檔D1，其用以指示基本電路(於本例中為記憶體單元電路214)內部的連接關係。於一些實施例中，網表檔D1的內容符合一預定類型的語法，且此語法能夠以可被電路模擬系統100辨識的格式記錄。於一些實施例中，預定類型的語法為BERKELEY SPICE語法。於另一些實施例中，預定類型的語法為HSPICE語法。以HSPICE為例，網表檔D1的內容如下：M1 A B VCC VCC pch M2 B A VCC VCC pch M3 A B VSS VSS nch M4 B A VSS VSS nch M5 BL WL A VSS nch M6 BLB WL B VSS nch
在上面的網表檔D1中，第1列至第6列分別定義圖2A中記憶體單元電路214之電晶體M1至電晶體M6的各個端點。以第1列為例，在第1列的描述中，A代表電晶體M1的汲極耦接至節點A。B代表電晶體M1的閘極耦接至節點B。第一個VCC代表電晶體M1的源極接收電壓VCC。第二個VCC代表電晶體M1的基極接收電壓VCC。pch代表電晶體M1為P型電晶體，其對應的多個元件參數儲存於製程參數資料DA。類似地，nch代表對應的電晶體為N型電晶體，其對應的多個元件參數儲存於製程參數資料DA。依此類推，應可理解網表檔D1與記憶體單元電路214之間的對應關係。上述網表檔D1的內容用於示例，且本案並不以此為限。於實際應用中，網表檔D1的內容還可以包含(但不限於)各個電晶體M1~M6的尺寸設定等等。
於一些實施例中，至少一處理器電路110可將網表檔D1以及製程參數資料DA傳送至多個工作站或模擬機台(未示出)，以並行地執行數個蒙地卡羅模擬來取得效能模擬結果PR。於一些實施例中，前述的蒙地卡羅模擬可以在測試記憶體單元電路214的效能(例如為，但不限於，讀取速度、寫入速度或是功率消耗)的過程中，根據網表檔D1與製程參數資料DA隨機地對多個電晶體M1~M6的相關元件參數加入不定量的變異或偏移。換言之，效能模擬結果PR可用以指示記憶體單元電路214在這些變異或偏移下的操作速度或功率消耗之分布。至少一處理器電路110可接收並合併多個蒙地卡羅模擬的執行結果，以產生效能模擬結果PR。
參照圖4，圖4為根據本案一些實施例繪製圖1的效能模擬結果PR的示意圖。在合併多個蒙地卡羅模擬的執行結果後，至少一處理器電路110可以根據多個取樣與其對應的效能產生對應的機率分布圖(相當於效能模擬結果PR)。於圖4中，每個取樣(以白點表示)對應於一組元件參數CR。舉例而言，此組元件參數包含基本電路(例如為記憶體單元電路214)中至少一電晶體之接面深度、氧化層厚度、通道長度偏移、通道寬度偏移、臨界電壓、載子遷移率或汲極引發位能障礙(drain induce barrier lowing,DIBL)值中至少一者。其中，接面深度、氧化層厚度、通道長度偏移、通道寬度偏移等參數屬於全局(global)元件參數，其主要關聯於晶片(die)與晶片之間的變異。臨界電壓、載子遷移率或DIBL值屬於本地(local)元件參數，其主要關聯於單一晶片內的變異。上述關於元件參數CR中的參數種類用於示例，且本案並不以此為限。各種可能影響電路效能的元件參數皆為本案所涵蓋的範圍。
繼續參照圖3，於操作S320中，根據效能模擬結果選出低於預定良率的複數個元件參數。若預定良率為2990/3000，代表3000個電路系統200僅能有10個電路系統200失效。如圖4所示，若總共的模擬次數(或取樣個數)為3000次，根據預定良率的要求，至少一處理器電路110可自效能模擬結果PR中選出離效能平均值差異最大的前10組元件參數(例如為多個取樣S1~S10分別對應的多組元件參數CR)。
繼續參照圖3，於操作S330中，根據該些元件參數確認電路系統的預估良率。於不同實施例中，操作S330可包含步驟S330-1或步驟S330-2。於步驟S330-1中，根據該些多個元件參數以及機率密度函數計算電路系統的預估良率。如圖4所示，取出的多個取樣S1~S10中離平均值最近的取樣為取樣S10，且取樣S10位置對應於N個標準差(即Nσ，其例如可為，但不限於，前述的6σ)。類似於圖2B，至少一處理器電路110可利用機率密度函數(例如為，但不限於，高斯函數)以及在效能模擬結果PR中落入N個標準差內的多個取樣之個數進行積分。如此，至少一處理器電路110可計算電路系統200對應的預估良率，並確認此預估良率是否符合預定良率。
或者，於步驟S330-2中，儲存該些元件參數為萃取模型資料，並根據萃取模型資料與第二網表檔執行電路模擬，以確認電路系統的預估良率是否符合預定良率，其中第二網表檔用於指示電路系統。例如，至少一處理器電路110可將圖4中的多個取樣S1~S10所對應的10組元件參數儲存為萃取模型資料DB，並儲存萃取模型資料DB到至少一記憶體電路120中。如圖1所示，至少一記憶體電路120更儲存網表檔D2，其中網表檔D2用以指示圖2A的電路系統200。至少一處理器電路110可根據萃取模型資料DB與網表檔D2執行電路模 擬，以確認電路系統200之預估良率是否符合預定良率。例如，在第一次模擬中，至少一處理器電路110可自萃取模型資料DB選取出第1組元件參數，並根據網表檔D2套用此組元件參數至電路系統200中的多個電晶體，以執行電路模擬來確認電路系統200的效能。在第二次模擬中，至少一處理器電路110可自萃取模型資料DB選取出第2組元件參數，並根據網表檔D2套用此組元件參數至電路系統200中的多個電晶體，以執行電路模擬來確認電路系統200的效能。依此類推，至少一處理器電路110可確認電路系統200在這10組元件參數下的效能是否有符合預定良率的要求。藉由上述設置方式，可有效率地估測電路系統200的預估良率。若電路系統200在套用這10組元件參數下都可以正確運作，代表電路系統200有符合預定良率的要求。
相較於先前提及的相關技術，多個蒙地卡羅模擬是對電晶體數目較少的基本電路(例如為記憶體單元電路214)執行。如此，可以大幅減少模擬時間。藉由上述模擬來產生萃取模型資料DB，可有效率地評估電路系統200的良率。此外，相較於僅使用常態分布估算的相關技術，上述的推估方式是使用蒙地卡羅模擬來盡量涵蓋可能的變異，故可適用於評估以先進製程實施的晶片良率。另一方面，萃取模型資料DB還可用於預估有使用相同基本電路的其他電路系統之良率，故可有效地縮短晶片開發時程。
上述電路模擬方法300的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在電路模擬方法300下的各種操作當可適當地增加、替換、省略或以不同順序執行(例如可以是同時執行或是部分同時執行)。
上述以記憶體(即電路系統200)以及記憶體單元電路214為例說明，但本案並不以此為限。各種類型的電路系統與基本電路皆為本案所涵蓋的範圍。換句話說，於其他的實施例中，電路系統200可不為記憶體，且電路系統200的基本電路也可不為記憶體單元電路。
綜上所述，本案一些實施例中的電路模擬方法與電路模擬系統可利用具有較少電晶體個數之基本電路萃取出可能影響良率的多組元件參數，並利用這些元件參數來推估整體電路系統之良率。如此，可減少模擬時間並可產生準確的模擬結果。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
S310,S320,S330:操作
S330-1,S330-2:步驟

Claims (10)

  1. 一種電路模擬方法，包含：根據一第一網表(netlist)檔與一製程模型資料並行地執行複數個蒙地卡羅模擬以產生一效能模擬結果，其中該第一網表檔用於指示一電路系統中的一基本電路，且該第一網表檔不指示該電路系統中的所有電路；根據該效能模擬結果選出低於一預定良率的複數個元件參數；以及根據該些元件參數執行一機率密度函數或一電路模擬，以確認該電路系統的一預估良率是否符合該預定良率。
  2. 如請求項1之電路模擬方法，其中該電路系統為一記憶體，且該基本電路為該記憶體中用於儲存一位元的一記憶體單元電路。
  3. 如請求項1之電路模擬方法，其中該基本電路為包含六個電晶體的一記憶體單元電路。
  4. 如請求項1之電路模擬方法，其中該效能模擬結果用以指示該基本電路的一操作速度或一功率消耗之分布。
  5. 如請求項1之電路模擬方法，其中該些元件參數包含該基本電路中的至少一電晶體之一接面深度、一氧化層厚度、一通道長度偏移、一通道寬度偏移、一臨界電壓、一載子遷移率或一汲極引發位能障礙(drain induce barrier lowing)值中至少一者。
  6. 如請求項1之電路模擬方法，其中根據該些元件參數執行該機率密度函數或該電路模擬，以確認該電路系統的該預估良率是否符合該預定良率包含：根據該些元件參數執行該機率密度函數計算該電路系統的該預估良率。
  7. 如請求項1之電路模擬方法，其中根據該些元件參數執行該機率密度函數或該電路模擬，以確認該電路系統的該預估良率是否符合該預定良率包含：儲存該些元件參數為一萃取模型資料；以及根據該萃取模型資料與一第二網表檔進行該電路模擬，以確認該預估良率是否符合該預定良率，其中該第二網表檔用以指示該電路系統。
  8. 一種電路模擬系統，包含：至少一記憶體電路，用以儲存複數個程式碼；以及至少一處理器電路，用以執行該至少一記憶體電路中的該些程式碼，以：根據一第一網表檔與一製程模型資料並行地執行複數個蒙地卡羅模擬以產生一效能模擬結果，其中該第一網表檔用於指示一電路系統中的一基本電路，且該第一網表檔不指示該電路系統中的所有電路；根據該效能模擬結果選出低於一預定良率的複數個元件參數；以及根據該些元件參數執行一機率密度函數或執行一電路模擬，以確認該電路系統的一預估良率是否符合該預定良率。
  9. 如請求項8之電路模擬系統，其中該至少一處理器電路用以根據該些元件參數執行該機率密度函數計算該電路系統的該預估良率，以確認該預估良率是否符合該預定良率。
  10. 如請求項8之電路模擬系統，其中該至少一處理器電路用以儲存該些元件參數為一萃取模型資料，並根據該萃取模型資料與一第二網表檔進行該電路模擬，以確認該預估良率是否符合該預定良率。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150339414A1 (en) * 2014-02-28 2015-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for process variation analysis of an integrated circuit
CN109388839A (zh) * 2017-08-14 2019-02-26 龙芯中科技术有限公司 时钟系统性能分析方法及装置
US20190065630A1 (en) * 2017-08-30 2019-02-28 Samsung Electronics Co., Ltd. Apparatus for predicting yield of semiconductor integrated circuit and method for manufacturing semiconductor device using the same
TW202018544A (zh) * 2018-11-08 2020-05-16 瑞昱半導體股份有限公司 決定積體電路之電壓以及找出電壓與電路參數之關係的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150339414A1 (en) * 2014-02-28 2015-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for process variation analysis of an integrated circuit
CN109388839A (zh) * 2017-08-14 2019-02-26 龙芯中科技术有限公司 时钟系统性能分析方法及装置
US20190065630A1 (en) * 2017-08-30 2019-02-28 Samsung Electronics Co., Ltd. Apparatus for predicting yield of semiconductor integrated circuit and method for manufacturing semiconductor device using the same
TW202018544A (zh) * 2018-11-08 2020-05-16 瑞昱半導體股份有限公司 決定積體電路之電壓以及找出電壓與電路參數之關係的方法

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