JP6249631B2 - Harmonic processing circuit - Google Patents
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Description
本発明は、マイクロ波やミリ波などの高周波信号の高調波を処理する高調波処理回路に関する。 The present invention relates to a harmonic processing circuit that processes harmonics of high-frequency signals such as microwaves and millimeter waves.
図１３は従来の高調波処理回路を示す構成図である。
図において、ＦＥＴ(Field Effect Transistor：電界効果トランジスタ)１は、高周波信号を増幅する。
伝送線路２は、ＦＥＴ１のゲートに接続され、基本波信号の２倍波で１／４波長よりも長い線路長（λ／４＋α＠２ｆｏ）を有する。
伝送線路３は、伝送線路２の点Ｙに接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
伝送線路４は、伝送線路２の点Ｘに接続され、２倍波で１／４波長の線路長（λ／４＠２ｆｏ）を有する。
外部負荷１１は、伝送線路２に接続される。
FIG. 13 is a block diagram showing a conventional harmonic processing circuit.
In the figure, a FET (Field Effect Transistor) 1 amplifies a high frequency signal.
The
The
The
The
次に動作について説明する。
従来の回路構成は、ＦＥＴ１端から、伝送線路２〜４が接続され、さらに、その外側に外部負荷１１となる回路が接続される。
この構成により、効率が最大となる理由を説明する。
Next, the operation will be described.
In the conventional circuit configuration,
The reason why the efficiency is maximized by this configuration will be described.
図１４に、ＦＥＴ１の効率が最小および最大となるＦＥＴ１端から外側の２倍波負荷を見たときのインピーダンスをスミスチャート上に示す。
スミスチャート上には、ＦＥＴ１の効率が最小となる領域と、最大となる領域を示している。
ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を、図中の効率が最大となる領域に合わせることで、ＦＥＴ１の効率は最大になる。
FIG. 14 shows on the Smith chart the impedance when viewing the second harmonic wave load from the end of FET 1 where the efficiency of FET 1 is minimum and maximum.
On the Smith chart, a region where the efficiency of the FET 1 is minimum and a region where the efficiency is maximum are shown.
The efficiency of the FET 1 is maximized by matching the second harmonic load impedance Γfet (2fo) viewed from the end of the FET 1 to the region where the efficiency is maximized in the figure.
図１３の従来の回路において、オープンスタブである伝送線路４は、２倍波でλ／４の線路長を有するため、点Ｘでは２倍波でショート点となり、点Ｘにおける２倍波のインピーダンスは、スミスチャート上のショート点に位置する。
次に、２倍波でλ／４＋αの線路長を有する伝送線路２により、点Ｙの２倍波インピーダンスは、スミスチャート上のオープン点付近まで移動する。
最後に、２倍波でλ／４より短い線路長を有する伝送線路３により、２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を、スミスチャート上の効率が最大となる領域まで回す。
以上の回路構成により、ＦＥＴ１は、高効率な動作を実現することができる（例えば、下記特許文献１参照）。
In the conventional circuit of FIG. 13, the
Next, the second harmonic impedance at the point Y moves to the vicinity of the open point on the Smith chart by the
Finally, the second harmonic wave load impedance Γfet (2fo) is turned to a region where the efficiency on the Smith chart is maximized by the
With the above circuit configuration, the FET 1 can realize a highly efficient operation (see, for example, Patent Document 1 below).
従来の高調波処理回路は、以上のように構成されているので、伝送線路２〜４の外側の外部負荷１１の２倍波反射係数ΓＬ（２ｆｏ）が大きくなった場合において、ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、その影響を受けやすくなる。
例えば、ある２倍波反射係数ΓＬ（２ｆｏ）において、２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、効率が最大となるインピーダンス領域から外れる。
その結果、ＦＥＴ１の効率は、低下する。
Since the conventional harmonic processing circuit is configured as described above, when the second harmonic reflection coefficient ΓL (2fo) of the
For example, in a certain second harmonic reflection coefficient ΓL (2fo), the second harmonic load impedance Γfet (2fo) deviates from the impedance region where the efficiency is maximum.
As a result, the efficiency of FET1 decreases.
本発明は、上記のような課題を解決するためになされたもので、外部負荷の２倍波反射係数に対する２倍波負荷インピーダンスへの影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現する高調波処理回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and suppresses the influence on the second harmonic load impedance with respect to the second harmonic reflection coefficient of the external load, suppresses a decrease in efficiency, and is robust and wideband. An object of the present invention is to obtain a harmonic processing circuit that realizes the performance.
本発明の高調波処理回路は、能動素子に接続され、基本波信号の２倍波で１／４波長よりも長い線路長を有する主線路と、主線路の能動素子に接続された一端に接続され、２倍波で１／４波長よりも短い線路長を有する第１のオープンスタブと、主線路の他端に接続され、２倍波で１／４波長の線路長を有する第２のオープンスタブと、主線路、第１のオープンスタブ、第２のオープンスタブと各接続箇所との間、および主線路中のうちの少なくとも一つ以上に配置された抵抗とを備えたものである。 The harmonic processing circuit of the present invention is connected to an active element, and is connected to a main line having a line length that is a second harmonic of a fundamental wave signal and longer than ¼ wavelength, and one end connected to the active element of the main line. A first open stub having a line length shorter than a quarter wavelength by a second harmonic, and a second open having a line length of a quarter wavelength by a second harmonic connected to the other end of the main line. A stub, a main line, a first open stub, a second open stub and a resistor disposed between at least one of the connection points and in the main line are provided.
本発明によれば、能動素子に接続された主線路、主線路の能動素子に接続された一端に接続された第１のオープンスタブ、主線路の他端に接続された第２のオープンスタブと各接続箇所との間、および主線路中のうちの少なくとも一つ以上に配置された抵抗を備えた。
よって、外部負荷の２倍波反射係数に対する２倍波負荷インピーダンスへの影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現することができる効果がある。
According to the present invention, a main line connected to the active element, a first open stub connected to one end connected to the active element of the main line, a second open stub connected to the other end of the main line, A resistor is provided between each connection point and at least one of the main lines.
Therefore, there is an effect that the influence on the second harmonic load impedance with respect to the second harmonic reflection coefficient of the external load can be suppressed to be small, a decrease in efficiency can be suppressed, and a robust and broadband property can be realized.
実施の形態１．
図１は本発明の実施の形態１による高調波処理回路を示す構成図である。
図において、ＦＥＴ(能動素子)１は、高周波信号を増幅する。
伝送線路（主線路）２は、ＦＥＴ１のゲートに接続され、基本波信号の２倍波で１／４波長よりも長い線路長（λ／４＋α＠２ｆｏ）を有する。
伝送線路（第１のオープンスタブ）３は、伝送線路２のＦＥＴ１側に接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
伝送線路（第２のオープンスタブ）４は、伝送線路２の反ＦＥＴ１側に接続され、２倍波で１／４波長の線路長（λ／４＠２ｆｏ）を有する。
抵抗５は、伝送線路２と伝送線路４との間に接続される。
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a harmonic processing circuit according to Embodiment 1 of the present invention.
In the figure, an FET (active element) 1 amplifies a high frequency signal.
The transmission line (main line) 2 is connected to the gate of the FET 1 and has a line length (λ / 4 + α @ 2fo) that is a double wave of the fundamental wave signal and longer than a quarter wavelength.
The transmission line (first open stub) 3 is connected to the FET 1 side of the
The transmission line (second open stub) 4 is connected to the side opposite to the FET 1 of the
The
次に動作について説明する。
従来の回路構成と比べて、伝送線路２に接続される伝送線路４の根元に、抵抗５が接続されている。
この抵抗５を入れることによる効果を説明する。
Next, the operation will be described.
Compared to the conventional circuit configuration, a
The effect of inserting this
図２（ａ）は抵抗５がない従来の回路構成において、伝送線路２〜４の外側の外部負荷の２倍波反射係数ΓＬ（２ｆｏ）が大きい場合に、２倍波反射係数ΓＬ（２ｆｏ）の２倍波位相が３６０°変化したときの、ＦＥＴ１端から見た２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）を示す。
２倍波反射係数ΓＬ（２ｆｏ）の負荷条件が変化したときの２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、スミスチャートの左下全体で大きく変化しており、図１４で示した効率が最大となる領域から２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）は、移動しやすく、得られる効率にばらつきがでる。
FIG. 2A shows a conventional circuit configuration having no
The second harmonic load impedance Γfet (2fo) when the load condition of the second harmonic reflection coefficient ΓL (2fo) changes greatly changes in the entire lower left of the Smith chart, and the efficiency shown in FIG. 14 is maximized. From the region, the second harmonic load impedance Γfet (2fo) is easy to move, and the obtained efficiency varies.
一方、本実施の形態１の回路構成のように、従来の回路構成に抵抗５を組み合わせることで、２倍波反射係数ΓＬ（２ｆｏ）の２倍波位相に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）の変化量を小さく抑えることができ、効率が最大となる領域からの移動量を小さく抑え、効率のばらつきを抑えることができる。
On the other hand, by combining the
本実施の形態１によれば、抵抗５を、伝送線路２と伝送線路４との間に接続するようにした。
よって、外部負荷の２倍波反射係数ΓＬ（２ｆｏ）に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）への影響を小さく抑え、効率の低下を抑制し、ロバストかつ広帯域性を実現することができる。
また、伝送線路４の根元は、２倍波でショート点のため、伝送線路４の根元では、抵抗５が良く見えるため、上記効果を大きくすることができる。
According to the first embodiment, the
Therefore, it is possible to suppress the influence on the second harmonic load impedance Γfet (2fo) with respect to the second harmonic reflection coefficient ΓL (2fo) of the external load, to suppress a decrease in efficiency, and to realize a robust and broadband property.
In addition, since the base of the
なお、上記実施の形態１によれば、ＦＥＴ１のゲートに、伝送線路２〜４を接続した例について説明したが、ＦＥＴ１のドレインに、伝送線路２〜４を接続したものであっても、同様な効果を奏する。 In addition, according to the said Embodiment 1, although the example which connected the transmission lines 2-4 to the gate of FET1 was demonstrated, even if it is what connected the transmission lines 2-4 to the drain of FET1, it is the same. Has an effect.
実施の形態２．
図３は本発明の実施の形態２による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２と伝送線路３との間に接続される。
その他の構成については、上記実施の形態１と同様である。
FIG. 3 is a block diagram showing a harmonic processing circuit according to the second embodiment of the present invention.
In the figure, the
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
上記実施の形態１では、伝送線路４の根元に抵抗５を入れていたが、伝送線路４の根元は２倍波でショート点のため、伝送線路４の根元では抵抗５は２倍波で良く見えるため、効果が大きい。
しかし、抵抗５が良く見える場合は、抵抗５が損失となりやすい。
抵抗５が見えると、２倍波の反射係数は小さく（スミスチャートの中央に寄る）なり、効率が最大となるインピーダンスからずれ得る。
そこで、伝送線路２を介した後の２倍波インピーダンスがある程度（ショート点と比べて）高くなった伝送線路３の根元に抵抗５を入れることで、２倍波に対する損失の低減を実現し、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。
Next, the operation will be described.
In the first embodiment, the
However, if the
When the
Therefore, by introducing a
本実施の形態２によれば、抵抗５を、伝送線路２と伝送線路３との間に接続するようにした。
よって、上記実施の形態１の効果に加え、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐことができる。
According to the second embodiment, the
Therefore, in addition to the effect of the first embodiment, it is possible to prevent the second harmonic reflection coefficient ΓL (2fo) from becoming too small.
実施の形態３．
図４は本発明の実施の形態３による高調波処理回路を示す構成図である。
図において、伝送線路（第１のオープンスタブ）３ａ，３ｂは、伝送線路２のＦＥＴ１側に接続され、２倍波で１／４波長よりも短い線路長（＜λ／４＠２ｆｏ）を有する。
その他の構成については、上記実施の形態１と同様である。
FIG. 4 is a block diagram showing a harmonic processing circuit according to the third embodiment of the present invention.
In the figure, transmission lines (first open stubs) 3a and 3b are connected to the FET1 side of the
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
上記実施の形態１では、伝送線路２〜４および抵抗５で構成された回路を示したが、伝送線路３を、２つの伝送線路３ａ，３ｂが対称となるように配置した回路構成としても良い。
伝送線路３を、２つの伝送線路３ａ，３ｂとしたことにより、２つの伝送線路３ａ，３ｂにより１つの伝送線路３の容量を満たせば良く、伝送線路の線路長を低減することができる。
なお、２つの伝送線路３ａ，３ｂの線路長は、同じでなくとも良い。
また、伝送線路３ａ，３ｂは、３つ以上の複数であっても良い。
Next, the operation will be described.
In the first embodiment, the circuit constituted by the
By setting the
Note that the line lengths of the two
The
本実施の形態３によれば、伝送線路３を、２つの伝送線路３ａ，３ｂからなるようにした。
よって、上記実施の形態１の効果に加え、伝送線路３ａ，３ｂの線路長を低減することができる。
According to the third embodiment, the
Therefore, in addition to the effect of the first embodiment, the line lengths of the
実施の形態４．
図５は本発明の実施の形態４による高調波処理回路を示す構成図である。
図において、抵抗５ａは、伝送線路２と伝送線路３ａとの間に接続され、抵抗５ｂは、伝送線路２と伝送線路３ｂとの間に接続される。
その他の構成については、上記実施の形態３と同様である。
FIG. 5 is a block diagram showing a harmonic processing circuit according to
In the figure, the
Other configurations are the same as those in the third embodiment.
次に動作について説明する。
本実施の形態４では、上記実施の形態３で示した回路構成において、抵抗５の接続箇所を、伝送線路４の根元から伝送線路３ａ，３ｂの根元に変更する。
抵抗５ａ，５ｂの抵抗値の最適化により、所望の２倍波負荷インピーダンスを実現することができる。
Next, the operation will be described.
In the fourth embodiment, in the circuit configuration shown in the third embodiment, the connection location of the
By optimizing the resistance values of the
本実施の形態４によれば、抵抗５ａを、伝送線路２と伝送線路３ａとの間に接続し、抵抗５ｂを、伝送線路２と伝送線路３ｂとの間に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の接続箇所を増やすことにより、設計の自由度を増やすことができる。
According to the fourth embodiment, the
Therefore, in addition to the effect of the first embodiment, the degree of design freedom can be increased by increasing the number of connection points of the
実施の形態５．
図６は本発明の実施の形態５による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２と伝送線路４との間に接続される。
その他の構成については、上記実施の形態４と同様である。
FIG. 6 is a block diagram showing a harmonic processing circuit according to the fifth embodiment of the present invention.
In the figure, the
Other configurations are the same as those in the fourth embodiment.
次に動作について説明する。
本実施の形態５では、上記実施の形態４で示した回路構成において、抵抗５を伝送線路４の根元に追加する。
抵抗５，５ａ，５ｂの各抵抗値の最適化により、所望の２倍波負荷インピーダンスを実現することができる。
Next, the operation will be described.
In the fifth embodiment, a
By optimizing the resistance values of the
本実施の形態５によれば、抵抗５を、伝送線路２と伝送線路４との間に接続すると共に、抵抗５ａを、伝送線路２と伝送線路３ａとの間に接続し、抵抗５ｂを、伝送線路２と伝送線路３ｂとの間に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の接続箇所を増やすことにより、設計の自由度を増やすことができる。
According to the fifth embodiment, the
Therefore, in addition to the effect of the first embodiment, the degree of design freedom can be increased by increasing the number of connection points of the
実施の形態６．
図７は本発明の実施の形態６による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の伝送線路４との接続箇所側に接続される。
その他の構成については、上記実施の形態１と同様である。
Embodiment 6 FIG.
FIG. 7 is a block diagram showing a harmonic processing circuit according to the sixth embodiment of the present invention.
In the figure, the
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
本実施の形態６では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の伝送線路４の直近に配置する。
抵抗５の位置は、伝送線路４の根元にあることから、２倍波ではショート点のため２倍波インピーダンスに対する抵抗５の効果は大きい。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待できる。
Next, the operation will be described.
In the sixth embodiment, the
Since the position of the
In addition, since the
本実施の形態６によれば、抵抗５を、伝送線路２の伝送線路４との接続箇所側に接続するようにした。
よって、上記実施の形態１の効果に加え、抵抗５の位置は、伝送線路４の根元にあることから、上記効果を大きくすることができる。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待することができる。
According to the sixth embodiment, the
Therefore, in addition to the effect of the first embodiment, since the position of the
In addition, since the
実施の形態７．
図８は本発明の実施の形態７による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の伝送線路３との接続箇所側に接続される。
その他の構成については、上記実施の形態１と同様である。
Embodiment 7 FIG.
FIG. 8 is a block diagram showing a harmonic processing circuit according to the seventh embodiment of the present invention.
In the figure, the
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
本実施の形態７では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の伝送線路３の直近に配置する。
伝送線路３の根元の２倍波インピーダンスは、上記実施の形態６で配置した抵抗５の位置と比較して高くなっており、２倍波での損失を小さく抑えることで、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待できる。
Next, the operation will be described.
In the seventh embodiment, the
The second harmonic impedance at the base of the
In addition, since the
本実施の形態７によれば、抵抗５を、伝送線路２の伝送線路３との接続箇所側に接続するようにした。
よって、上記実施の形態１の効果に加え、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐことができる。
また、抵抗５は、ＦＥＴ１に対し直列抵抗となるため、２倍波インピーダンスに対し、ロバストな設計が可能になるだけではなく、ＦＥＴ１の安定性向上などの付随的な効果も期待することができる。
According to the seventh embodiment, the
Therefore, in addition to the effect of the first embodiment, it is possible to prevent the second harmonic reflection coefficient ΓL (2fo) from becoming too small.
In addition, since the
実施の形態８．
図９は本発明の実施の形態８による高調波処理回路を示す構成図である。
図において、抵抗５は、伝送線路２の間に接続される。
その他の構成については、上記実施の形態１と同様である。
Embodiment 8 FIG.
FIG. 9 is a block diagram showing a harmonic processing circuit according to the eighth embodiment of the present invention.
In the figure, the
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
本実施の形態８では、上記実施の形態１で示した回路構成において、抵抗５を伝送線路２の間に接続する。
伝送線路２において、伝送線路４側は２倍波でショート、伝送線路３側は２倍波でインピーダンスが高くなっており、抵抗５を伝送線路２の間に接続することで、最適な位置に抵抗５を入れることができる。
Next, the operation will be described.
In the eighth embodiment, the
In the
本実施の形態８によれば、抵抗５を、伝送線路２中の任意の位置に接続するようにした。
よって、上記実施の形態１の効果に加え、外部負荷の２倍波反射係数ΓＬ（２ｆｏ）に対する２倍波負荷インピーダンスΓｆｅｔ（２ｆｏ）への影響を小さく抑える上で、最適な位置に抵抗５を入れることができる。
According to the eighth embodiment, the
Therefore, in addition to the effect of the first embodiment, in order to reduce the influence of the second harmonic reflection impedance ΓL (2fo) of the external load on the second harmonic load impedance Γfet (2fo), the
実施の形態９．
図１０は本発明の実施の形態９による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路４に置き換えられたものである。
その他の構成については、上記実施の形態１と同様である。
Embodiment 9 FIG.
FIG. 10 is a block diagram showing a harmonic processing circuit according to the ninth embodiment of the present invention.
In the figure, the discrete capacitor 6 is replaced with a
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
本実施の形態９では、上記実施の形態１で示した回路構成において、伝送線路４の代わりに、ディスクリートキャパシタ６を置き換える。
オープンスタブにより構成された伝送線路４は、周波数帯域に対してインピーダンスの変化量が大きいが、ディスクリートキャパシタ６を使用することで、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。
Next, the operation will be described.
In the ninth embodiment, the discrete capacitor 6 is replaced in place of the
The
本実施の形態９によれば、伝送線路４を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態１の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。
According to the ninth embodiment, the
Therefore, in addition to the effect of the first embodiment, it is possible to reduce the dependency of the impedance on the frequency and realize a wide band characteristic.
実施の形態１０．
図１１は本発明の実施の形態１０による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路３に置き換えられたものである。
その他の構成については、上記実施の形態１と同様である。
Embodiment 10 FIG.
FIG. 11 is a block diagram showing a harmonic processing circuit according to the tenth embodiment of the present invention.
In the figure, the discrete capacitor 6 is replaced with a
Other configurations are the same as those in the first embodiment.
次に動作について説明する。
本実施の形態１０では、上記実施の形態１で示した回路構成において、伝送線路３の代わりに、ディスクリートキャパシタ６を置き換える。
オープンスタブにより構成された伝送線路３は、周波数帯域に対してインピーダンスの変化量が大きいが、ディスクリートキャパシタ６を使用することで、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。
Next, the operation will be described.
In the tenth embodiment, the discrete capacitor 6 is replaced in place of the
The
本実施の形態１０によれば、伝送線路３を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態１の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。
According to the tenth embodiment, the
Therefore, in addition to the effect of the first embodiment, it is possible to reduce the dependency of the impedance on the frequency and realize a wide band characteristic.
実施の形態１１．
図１２は本発明の実施の形態１１による高調波処理回路を示す構成図である。
図において、ディスクリートキャパシタ６は、伝送線路３に置き換えられたものである。
その他の構成については、上記実施の形態２と同様である。
FIG. 12 is a block diagram showing a harmonic processing circuit according to the eleventh embodiment of the present invention.
In the figure, the discrete capacitor 6 is replaced with a
Other configurations are the same as those in the second embodiment.
次に動作について説明する。
本実施の形態１１では、上記実施の形態２で示した回路構成において、伝送線路３の代わりに、ディスクリートキャパシタ６を置き換える。
上記実施の形態２で示したように、抵抗５により、２倍波反射係数ΓＬ（２ｆｏ）が小さくなりすぎることを防ぐ。
また、ディスクリートキャパシタ６により、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現する。
Next, the operation will be described.
In the eleventh embodiment, the discrete capacitor 6 is replaced in place of the
As shown in the second embodiment, the
In addition, the discrete capacitor 6 reduces the dependence of the impedance on the frequency and realizes a wide band characteristic.
本実施の形態１１によれば、伝送線路３を、ディスクリートキャパシタ６に置き換えるようにした。
よって、上記実施の形態２の効果に加え、周波数に対するインピーダンスの依存性を小さくし、広帯域な特性を実現することができる。
According to the eleventh embodiment, the
Therefore, in addition to the effect of the second embodiment, it is possible to reduce the dependency of the impedance on the frequency and realize a wide band characteristic.
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the present invention, within the scope of the invention, any combination of the embodiments, or any modification of any component in each embodiment, or omission of any component in each embodiment is possible. .
以上の発明は、高出力増幅器(HPA; High power amplifier)、ディスクリート品、MMICで実施することが可能である。 The above invention can be implemented by a high power amplifier (HPA), a discrete product, or an MMIC.
１ ＦＥＴ(能動素子)、２ 伝送線路（主線路）、３，３ａ，３ｂ 伝送線路（第１のオープンスタブ）、４ 伝送線路（第２のオープンスタブ）、５，５ａ，５ｂ 抵抗、６ ディスクリートキャパシタ。 1 FET (active element), 2 transmission line (main line), 3, 3a, 3b transmission line (first open stub), 4 transmission line (second open stub), 5, 5a, 5b resistance, 6 discrete Capacitor.
Claims (12)
上記主線路の上記能動素子に接続された一端に接続され、２倍波で１／４波長よりも短い線路長を有する第１のオープンスタブと、
上記主線路の他端に接続され、２倍波で１／４波長の線路長を有する第２のオープンスタブと、
上記主線路、上記第１のオープンスタブ、上記第２のオープンスタブと各接続箇所との間、および上記主線路中のうちの少なくとも一つ以上に配置された抵抗とを備えた高調波処理回路。 A main line connected to the active element and having a line length longer than a quarter wavelength at a second harmonic of the fundamental signal;
A first open stub connected to one end of the main line connected to the active element and having a line length shorter than a quarter wavelength at a second harmonic;
A second open stub connected to the other end of the main line and having a line length of ¼ wavelength at a second harmonic;
A harmonic processing circuit comprising the main line, the first open stub, the second open stub and a resistor disposed between at least one of the connection points and the main line. .
上記主線路と上記第２のオープンスタブとの間に接続されたことを特徴とする請求項１記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 1, wherein the harmonic processing circuit is connected between the main line and the second open stub.
上記主線路と上記第１のオープンスタブとの間に接続されたことを特徴とする請求項１記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 1, wherein the harmonic processing circuit is connected between the main line and the first open stub.
複数のオープンスタブからなることを特徴とする請求項１記載の高調波処理回路。 The first open stub is
The harmonic processing circuit according to claim 1, comprising a plurality of open stubs.
上記主線路と上記第１のオープンスタブを構成する各オープンスタブとの間に各々接続されたことを特徴とする請求項４記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 4, wherein the harmonic processing circuit is connected between the main line and each open stub constituting the first open stub.
上記主線路と上記第１のオープンスタブを構成する各オープンスタブとの間に各々接続されると共に、
上記主線路と上記第２のオープンスタブとの間に接続されたことを特徴とする請求項４記載の高調波処理回路。 The resistance is
Each is connected between the main line and each open stub constituting the first open stub,
The harmonic processing circuit according to claim 4, wherein the harmonic processing circuit is connected between the main line and the second open stub.
上記主線路の上記第２のオープンスタブとの接続箇所側に接続されたことを特徴とする請求項１記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 1, wherein the harmonic processing circuit is connected to a connection portion side of the main line with the second open stub.
上記主線路の上記第１のオープンスタブとの接続箇所側に接続されたことを特徴とする請求項１記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 1, wherein the harmonic processing circuit is connected to a connection portion side of the main line with the first open stub.
上記主線路中の任意の位置に接続されたことを特徴とする請求項１記載の高調波処理回路。 The resistance is
The harmonic processing circuit according to claim 1, wherein the harmonic processing circuit is connected to an arbitrary position in the main line.
ディスクリートキャパシタに置き換えたことを特徴とする請求項２記載の高調波処理回路。 The second open stub is
3. The harmonic processing circuit according to claim 2, wherein the harmonic processing circuit is replaced with a discrete capacitor.
ディスクリートキャパシタに置き換えたことを特徴とする請求項２記載の高調波処理回路。 The first open stub is
3. The harmonic processing circuit according to claim 2, wherein the harmonic processing circuit is replaced with a discrete capacitor.
ディスクリートキャパシタに置き換えたことを特徴とする請求項３記載の高調波処理回路。 The first open stub is
4. The harmonic processing circuit according to claim 3, wherein the harmonic processing circuit is replaced with a discrete capacitor.
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