JP6244842B2 - 半導体集積回路の製造方法 - Google Patents
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Description
RAMマクロに割り当てられるウェイの割り当て方向をワード方向又はビット方向に決定する割り当て工程と、
RAMマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有し、
前記割り当て工程において、
1つのRAMマクロのワード方向のワード総数を1つのRAMマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、1つのウェイ当たりのワード数を算出し、1つのRAMマクロのビット方向のビット総数を1つのRAMマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、1つのウェイ当たりのビット数を算出し、
算出したワード数が整数となるウェイ数と算出したビット数が整数となるウェイ数とのうち数が多い方の方向でウェイを割り当てる、半導体集積回路の製造方法が提供される。
図2は、キャッシュメモリを備えるチップの製造方法の一例を示すフローチャートである。チップは、半導体集積回路の一例である。キャッシュメモリは、主記憶装置とプロセッサとの間に配置され、プロセッサが主記憶装置にアクセスしたいデータやそのデータのアドレスなどをコピーして保持する半導体記憶装置の一例である。キャッシュメモリの具体例として、ラストレベルキャッシュ(Last Level Cache)、2次キャッシュ(L2キャッシュ)などが挙げられる。
次に、図2のステップS100の割り当て工程に関する事項として、キャッシュメモリのサブアレイ単位でワード方向にウェイを割り当てる場合について説明する。
図8は、マクロ50の構成を示す図(ワード方向とビット方向の物理イメージ)である。マクロ50は、8kワード(8カラム(column)×1024個のワード)×54ビットで構成されたRAMマクロの一例である。8カラム構成の場合、1kワードがワード方向に並んでいる。
次に、図2のステップS110の電源遮断スイッチの形成工程に関する事項について説明する。
図2のステップS150の縮退処理後、ステップS160の電源遮断処理が製造装置によって行われる。ウェイがワード方向に割り当てられた場合、図19に示されるように、縮退したウェイ(ウェイ0,ウェイ2)に供給される電力は、縮退したウェイ0,2に接続されるスイッチ11がオフすることによって遮断される。ウェイがビット方向に割り当てられた場合、図20に示されるように、縮退したウェイ(ウェイ1,ウェイ3,ウェイ5)に供給される電力は、縮退したウェイ1,3,5に接続されるスイッチ12がオフすることによって遮断される。オンしているスイッチ11又はスイッチ12に接続されるウェイには、電力が供給される。
(付記1)
RAMマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有する、半導体集積回路の製造方法。
(付記2)
前記ウェイは、前記RAMマクロのワード方向とビット方向のうち前記RAMマクロの1つ当たりに割り当てできるウェイ数が多い方の方向に割り当てられた、付記1に記載の半導体集積回路の製造方法。
(付記3)
前記RAMマクロに割り当てられた特定のウェイに供給される電力を前記スイッチで遮断する遮断工程を有する、付記1又は2に記載の半導体集積回路の製造方法。
(付記4)
不良個所を含むウェイを縮退する縮退工程を有し、
前記特定のウェイは、前記縮退工程で縮退されたウェイである、付記3に記載の半導体集積回路の製造方法。
(付記5)
RAMマクロと、
前記RAMマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチとを備える、半導体記憶装置。
(付記6)
前記ウェイは、前記RAMマクロのワード方向とビット方向のうち前記RAMマクロの1つ当たりに割り当てできるウェイ数が多い方の方向に割り当てられた、付記5に記載の半導体記憶装置。
(付記7)
付記5又は6に記載の半導体記憶装置と、
前記RAMマクロに割り当てられた特定のウェイに供給する電力を遮断するように前記スイッチを制御する制御部とを備える、半導体集積回路。
(付記8)
前記特定のウェイは、前記RAMマクロ内の不良個所を含む縮退されたウェイである、
付記7に記載の半導体集積回路。
(付記8)
RAMマクロに割り当てられるウェイの割り当て方向をワード方向又はビット方向に決定する割り当て工程と、
前記割り当て工程で決定された割り当て方向に割り当てられるウェイに対して供給される電力をウェイ単位で遮断するスイッチを設定する設定工程とを有する、半導体記憶装置の設計方法。
(付記9)
前記割り当て工程は、
1RAMマクロのワード方向に割り当て可能なウェイの数を演算する第1の演算工程と、
1RAMマクロのビット方向に割り当て可能なウェイの数を演算する第2の演算工程と、
前記第1の演算工程で演算された第1のウェイ数と前記第2の演算工程で演算された第2のウェイ数とを比較する比較工程と、
前記第1のウェイ数と前記第2のウェイ数のうち数が多い方の方向に前記割り当て方向を決定する決定工程とを有する、付記8に記載の半導体記憶装置の設計方法。
(付記10)
前記第1の演算工程は、ウェイ当たりのワード数が整数となるウェイ数を前記第1のウェイ数と特定し、
前記第2の演算工程は、ウェイ当たりのビット数が整数となるウェイ数を前記第2のウェイ数と特定する、付記9に記載の半導体記憶装置の設計方法。
20,21 端子
30,31 配線
40 制御部
50 マクロ
100,102 キャッシュメモリ
101 チップ
150 RAMマクロ
Claims (3)
- RAMマクロに割り当てられるウェイの割り当て方向をワード方向又はビット方向に決定する割り当て工程と、
RAMマクロに割り当てられたウェイに供給される電力をウェイ単位で遮断するスイッチを形成する形成工程を有し、
前記割り当て工程において、
1つのRAMマクロのワード方向のワード総数を1つのRAMマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、1つのウェイ当たりのワード数を算出し、1つのRAMマクロのビット方向のビット総数を1つのRAMマクロ当たりに割り当てられるウェイ数の候補の算出値で除算して、1つのウェイ当たりのビット数を算出し、
算出したワード数が整数となるウェイ数と算出したビット数が整数となるウェイ数とのうち数が多い方の方向でウェイを割り当てる、半導体集積回路の製造方法。 - 前記RAMマクロに割り当てられた特定のウェイに供給される電力を前記スイッチで遮断する遮断工程を有する、請求項1に記載の半導体集積回路の製造方法。
- 不良個所を含むウェイを縮退する縮退工程を有し、
前記特定のウェイは、前記縮退工程で縮退されたウェイである、請求項2に記載の半導体集積回路の製造方法。
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