JP6242731B2 - 電子機器装置 - Google Patents

Description

本発明は、静電気が電子回路系や電源部等に与える影響を抑制する抑制回路を備えた電子機器装置に関するものである。

一般に、たとえば金融機関において、キャッシュレスや個人認証などを実現するためのカードとして、ＩＣカードや磁気カードなどが用いられている。ＩＣカードは、プラスチック基板内部にＩＣチップが埋設されたカードであり、磁気カードは、プラスチック基板表面に磁気ストライプが形成されたカードである。これらのカードに対する情報の読み取りおよび書き込みは、ＩＣ接点や磁気ヘッドを備えた電子機器装置であるカードリーダによって行われる。

この種のカードリーダにおいては、機密性等を要する重要なデータ（たとえば、暗号処理に使用する鍵データ、以下重要データという）を、バックアップ用バッテリによりバックアップされているデータ用メモリに保持しておき、必要に応じてその都度、データ用メモリから作業用メモリに重要データが読み出され、各種処理が実行される。

この種のカードリーダは、たとえば、銀行等の金融機関に設置されるＡＴＭ（Ａｕｔｏｍａｔｅ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ）等の上位装置に取り付けられている。

このようなカードリーダにおいて、上記重要データは、各種処理の実行に際して必要なものであることから、通常は消失することがないように保持されている。ただし、カードリーダは、上位装置からの不正取り外しなど何らかの異常をセンサ等で検知した際には、メモリに対する電力供給を遮断する等して、その重要データが消去されるように構成されている。なお、重要データを内部で監視しておき、これが消去されたら即座に通常動作できない状態に遷移させる機能を備えたカードリーダも知られている。

このように、カードリーダは、不正な行為等により重要データを保護するセキュリティ機能を有しているが、基本的に、上述したような異常状態が検知されない限り、重要データは保持される。

しかしながら、カードリーダにおいては、たとえば人体とカードリーダの端子が接触したときに発生する静電気パルスにより、機器内部の電子回路、電源部やセンサ系が誤動作や動作不良となる場合が想定される。この機器内部の電子回路、電源部やセンサ系が誤動作や動作不良となると、カードリーダでは、たとえば異常が発生したと認識され、上記重要データの消去処理が強制的に行われる可能性が高い。

そこで、カードリーダ等の電子機器装置においては、静電気の影響を抑制する抑制回路が設けられる場合が多い。静電気の抑制回路は、たとえば、特許文献１，２に記載されている。

特許文献１には、非直線性抵抗素子であるバリスタ（ｖａｒｉｓｔｏｒ）、コイルを利用して信号線を介して電子機器装置の電子回路に印加される静電気を抑制する第１の抑制回路が記載されている。

この第１の抑制回路においては、バリスタにて高電圧（バリスタ電圧以上）の静電気は接地（グランド）ＧＮＤ等の別の信号線（シグナルグランドＧＮＤ）に流れる。この第１の抑制回路においては、コイルによって信号線を流れる高周波の静電気の流れがせき止められる。

特許文献２には、スロットル弁コントローラのケース体とアース線（ＧＮＤ）とをバリスタで接続した第２の抑制回路が記載されている。この第２の抑制回路においては、ケース体の静電気をアース線にバリスタを介して流すことにより、静電気から電子回路を保護する。

また、別の回路として、電子機器装置の筐体（フレーム）と装置内部のグランド（ＧＮＤ）間にキャパシタを実装した第３の抑制回路が実用に供されている。

この第３の抑制回路においては、フレームの静電気の高周波の交流電流は、キャパシタを通過して内部グランドを通る。キャパシタに溜まった電荷は、フレームにフレームグランド（ＦＧ）線が接続されていれば、フレームグランド線よりアースに流れ、フレームグランド線が未接続の場合には、キャパシタの漏れ電流となって徐々にグランド（ＧＮＤ）に流れる。

特開２００４−３１１８７８号公報 特表２００５−５０７０５０号公報

上述した第１の抑制回路または第２の抑制回路のように、バリスタを使用して静電気をグランドに流す場合、静電気の電荷が電子機器装置に帯電することはない。ところが、この種の回路では、バリスタを通してグランド線に静電気の電荷が流れる。この電荷が流れたとき、装置内部のグランド線（基板のＧＮＤパターン）の電圧が大きく変動する。このグランド線の電圧変動により、ＣＰＵ等の処理系電子回路の動作が変調し、誤動作等するおそれがある。

また、上述した第３の抑制回路にように、電子機器装置のフレームとグランド（ＧＮＤ）間にキャパシタを接続した場合、静電気の高周波の交流電流はグランドに流れる。しかしながら、この第３の抑制回路では、静電気の電荷はキャパシタに溜まってしまう。このため、第３の抑制回路を備えた電子機器装置に人が近づけば、キャパシタに溜まっている電荷が、新たな静電気となって人体に流れる（飛ぶ）可能性がある。

本発明は、静電気によるグランド線の電圧変動を抑制し、装置内の記憶部におけるデータを静電気の影響で消去することを抑制することが可能な電子機器装置を提供することにある。

本発明の観点の電子機器装置は、上位装置との間でデータの送受信を行うとともに、前記上位装置からの指令に従って処理を実行する電子機器装置において、異常状態が検出されると前記データが消去される記憶部と、前記記憶部を含む電子回路系に駆動電力を供給する電源部と、前記電子機器装置のフレームと前記電源部の接地ラインと共通のグランド部との間に接続され、前記電子機器装置に発生する静電気を抑制するための抑制回路と、を有し、前記抑制回路は、前記フレームと前記グランド部との間に直列に接続された非直線性抵抗素子と抵抗素子とを含む第１の回路と、前記第１の回路の前記非直線抵抗素子および抵抗素子の少なくとも一方に対して並列に接続されたキャパシタを含む第２の回路と、を含む。
この抑制回路を有することにより、静電気によるグランド部の電圧変動を抑制し、しかも静電気の交流成分をグランド部に流すことが可能で、電子機器装置の誤動作を防止でき、ひいては記憶部におけるデータを静電気の影響で消去することを抑制することが可能となる。

好適には、前記非直線性抵抗素子は、少なくともバリスタ、静電気用ツェナーダイオード、およびガスアレスタのうちのいずれかである。このように、バリスタ、静電気用ツェナーダイオード、およびガスアレスタのうちのいずれかを非直線性抵抗素子として用いることができ、バリスタ電圧等を超える高電圧については、抵抗素子を通った上でグランド部からアースに静電気（電荷）が流れるようになる。したがって、電子機器装置の内部に不具合が生じた場合、電子機器装置内部の電流が抵抗素子を通してフレーム（筐体等）に流れ出る可能性が低くなり、人がフレーム（筐体等）を触ることにより感電する可能性が低くなる。

好適には、前記電子機器装置の異常状態を検出する異常状態検出系を含み、前記電子回路系は、前記異常状態検出系の検出結果に応じて、前記記憶部のデータの消去制御を含めた機器制御を行い、接続されるインターフェース線を通して外部の前記上位装置と通信可能である。
また、好適には、前記電源部は、電源線を通して外部電源と接続可能である。

このような構成において、静電気が帯電した電子機器装置に、電源コネクタを通して電源線をつなげた場合、あるいはインターフェースコネクタを通してインターフェース線をつなげた場合、上記抑制回路により、一瞬にして電荷が流れ出すことがなくなり、電荷が静電気となり、電子機器装置内部の異常検出センサ、スイッチ等を通して、電子回路系等の電子機器装置内部回路に侵入することを防止でき、電子機器装置内部回路が誤動作することを防止できる。また、電源コネクタを通して電源線をつなげた場合、あるいはインターフェースコネクタを通してインターフェース線をつなげた場合、一瞬にして電荷が流れ出すことがなくなり、電荷が上位電源や電子機器装置を制御するホスト装置に侵入することを防止でき、電源やホスト装置を誤動作させることを防止できる。

好適には、前記電子機器装置のフレームにはカード状記録媒体を挿入するカード挿入口が形成され、前記カード挿入口から挿入されたカード状記録媒体の搬送およびアクセスを含む処理を行うカード処理系を有する。このように、電子機器装置がカードリーダである場合においても、静電気によるグランド部の電圧変動を抑制し、しかも静電気の交流成分をグランド部に流すことが可能で、電子機器装置の誤動作を防止でき、ひいては記憶部におけるデータを静電気の影響で消去することを抑制することが可能となる。

本発明によれば、静電気によるグランド部の電圧変動を抑制し、電子機器装置の記憶部におけるデータを静電気の影響で消去することを抑制することができる。

本発明の実施形態に係る電子機器装置としてのカードリーダを搭載した上位装置の外観の概要を示す図である。 本実施形態に係るカードリーダの一例を示す正面図および断面図である。 本実施形態に係るカードリーダ内部におけるカード処理系、電子回路系、異常状態検出系、静電気の抑制回路、電源部等の構成例を模式的に示す制御基板の概略図である。 本実施形態に係る静電気の抑制回路の他の構成例であって、バリスタを用いた抑制回路の他の構成例を示す図である。 本実施形態に係る静電気の抑制回路の他の構成例であって、静電気用ツェナーダイオードを用いた抑制回路の構成例を示す図である。 本実施形態に係る静電気の抑制回路の他の構成例であって、ガスアレスタを用いた抑制回路の構成例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

本実施形態においては、電子機器装置として、カード状をしたＩＣカードや磁気カード等に記録されたデータを読み取りあるいはデータを書き込むカードリーダを例に説明する。本実施形態において、カードリーダは、後述するように、静電気が、電子回路系や電源部に与える影響を抑制する抑制回路およびカードリーダの異常状態が検出されるとデータが消去される記憶部としての重要データ用メモリ（揮発性メモリまたは不揮発性メモリ）を有している。

本実施形態の静電気の抑制回路は、後で詳述するように、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランド線に流すことが可能で、カードリーダの誤動作を防止でき、ひいては重要データ用メモリにおけるデータを静電気の影響で消去することを抑制することができるように構成されている。

以下では、まず、本実施形態に係るカードリーダおよびカードリーダが取り付けられる上位装置の概略構成を説明した後、電子回路系、異常状態検出系、静電気の抑制回路の回路構成および動作等を説明する。

［カードリーダおよび上位装置の概略構成］
図１は、本発明の実施形態に係る電子機器装置としてのカードリーダを搭載した上位装置の外観の概要を示す図である。
図２（Ａ）および（Ｂ）は、本実施形態に係るカードリーダの一例を示す正面図および断面図である。図２（Ａ）はカードリーダをカード挿入側である正面側から見た正面図であり、図２（Ｂ）は図２（Ａ）におけるＡ−Ａ線矢示方向の断面図である。

上位装置１００は、金融機関等に設置される自動取引装置（ＡＴＭ（Ａｕｔｏｍａｔｅｄ Ｔｅｌｌｅｒ Ｍａｃｈｉｎｅ））等により構成される。カードリーダ２００は、上位装置１００の筐体（フレーム）１１０の前面を構成するフロントパネル１１１の内側（奥側）に配置され、取り付けられている。フロントパネル１１１には、データが記録された記録媒体としてのカードが挿入または排出される開口が形成されている。上位装置１００の筐体（フレーム）１１０の内部（外部でもよい）には上位装置１００側の制御装置１２０が配置され、制御装置１２０とカードリーダ２００は、ＵＳＢやＲＳＣ２３２Ｃ等の通信ケーブル１３０によって接続される。

カードリーダ２００は、上位装置１００のフロントパネル１１１の開口から露出するフロントフェイス（前面）２１１およびカード挿入口２１２を有する金属製のフレーム（筐体）であるベゼル２１０、およびネジ２１３によってベゼル２１０に取り付けられている一端面側が開口したカバー体２２０により外観構成が形成されている。

ベゼル２１０には、フロントフェイス２１１の外周に形成され、カードリーダ２００が取り付けられる上位装置１００の取り付け面に当接する固定面２１４が形成されている。フロントフェイス２１１および固定面２１４は、パネル１１１から上位装置１００の内側へ後退する段状に形成されている。すなわち、固定面２１４を含む面よりも前方にフロントフェイス２１１が形成されている。これにより、フロントパネル１１１を介して外部から視認することができるのは、フロントフェイス２１１のみとなり、固定面２１４については外部から視認することができなくなる。

ベゼル２１０は、上位装置１００のフロントパネル１１１に取り付けられて、上位装置１００の筐体（フレーム）１１０を通して接地（アース）に接続される。ここで、アース（接地）とは、機器のケースなどの大地電位になりやすい部分に接続することをいう。これにより、感電や漏電事故を防止するとともに、信号を伝送する際にノイズ（雑音）を受けにくくすることができる。

また、カードリーダ２００は、たとえばフロントフェイス２１１あるいはカバー体２２０のリアフェイス２２１側にインターフェースコネクタが配置され、さらにカバー体２２０のリアフェイス（背面）側には、図示しないが、電源コネクタ、インターネット用コネクタが配置されている。上述したように、カードリーダ２００は、ホスト装置（ＣＰＵ等）１２０と、ＲＳ２３２ＣやＵＳＢ等の通信ケーブル１３０によって接続されている。

カバー体２２０内には、図２（Ｂ）に示すように、カード搬送路２３１に配置され、カード挿入口２１２から挿入されたカードに記録された磁気情報を読み取るプリヘッド２３４、搬送路を開閉するシャッタ２３５、カードに記録された情報の読み取りおよび書き込みを行う磁気ヘッド２３２、ＩＣ接点２３３を含むカード処理系２３０、電子回路系、一部を除く異常状態検出系、静電気の抑制回路、電源部等が収容される。カード処理系２３０には、電子回路系等が搭載される制御基板２８０が配置されている。また、制御基板２８０には、表示用ＬＥＤ２８１が搭載されている。カバー体２２０内には、カード挿入口２１２から挿入されたカードに記録された情報の読み取りおよび書き込みを行う磁気ヘッド、ＩＣ接点、カード搬送系を含むカード処理系、電子回路系、一部を除く異常状態検出系、静電気の抑制回路、電源部等が収容される。

次に、図３に関連付けて、重複する部分もあるが、カードリーダ２００のカード処理系、異常状態検出系、静電気の抑制回路、電源部等の構成例について説明する。
図３は、本実施形態に係るカードリーダ内部におけるカード処理系、電子回路系、異常状態検出系、静電気の抑制回路、電源部等の構成例を模式的に示す制御基板の概略図である。

本実施形態のカードリーダ２００は、図３に示すように、カード処理系２３０、電子回路系２４０、異常状態検出系２５０、静電気の抑制回路２６０、および電源部２７０を含んで構成されている。

［カード処理系２３０の構成例］
カード処理系２３０は、カード挿入口２１２から挿入されるＩＣカードや磁気カード等のカードを搬送するための搬送機構を含む搬送路２３１、搬送路に沿って所定の位置に配置された磁気ヘッド２３２、ＩＣ接点２３３等を含んで構成される。カード処理系２３０は、カード搬送路２３１内のカードの有無を検出するためのフォトセンサ等が配置される。

［電子回路系２４０の構成例］
電子回路系２４０は、制御部としてのＣＰＵ２４１、ロジック集積回路（ロジックＩＣ）２４２、異常検出ＩＣ（異常検出集積回路）２４３、記憶部としてのＲＡＭ２４４、および外部通信用ＩＣ２４５を含んで構成されている。

基本的に、ＣＰＵ２４１、ロジックＩＣ２４２、異常検出ＩＣ２４３、および外部通信用ＩＣ２４５は、電源部２７０で生成される駆動電圧（電源電圧）ＶＣＣが電圧供給端子ＶＴに供給される。ＣＰＵ２４１は、電圧供給端子ＶＴ２４１に駆動電圧ＶＣＣが供給される。ロジックＩＣ２４２は、電圧供給端子ＶＴ２４２に駆動電圧ＶＣＣが供給される。異常検出ＩＣ２４３は、電圧供給端子ＶＴ２４３に駆動電圧ＶＣＣが供給される。外部通信用ＩＣ２４５は、電圧供給端子ＶＴ２４５に駆動電圧ＶＣＣが供給される。なお、記憶部としてのＲＡＭ２４４は、ＣＰＵ２４１の制御の下、たとえば図３中に示す電力制御線ＰＣＬを通して異常検出ＩＣ２４３から電力の供給を受ける。そして、ＣＰＵ２４１、ロジックＩＣ２４２、異常検出ＩＣ２４３、ＲＡＭ２４４、および外部通信用ＩＣ２４５は、それぞれのグランドラインが、たとえばカードリーダ２００のシグナルグランド等の内部グランド（ＧＮＤ）に接続されている。

ＣＰＵ２４１は、カードリーダ２００の全体の制御を司る。ＣＰＵ２４１は、図示しないＲＯＭ等から初期化プログラムや基本プログラムを呼び出し、これらを実行してカードリーダ２００の全体の制御を司る。また、ＣＰＵ２４１は、上位装置１００側の制御装置１２０からの外部通信用ＩＣ２４５を通してコマンドを受信して、そのコマンドに従って各種処理（アプリケーションプログラム等）を実行する。ＣＰＵ２４１は、必要に応じてロジックＩＣ２４２にアクセスして処理の論理演算等を行う。

また、ＣＰＵ２４１は、図示しないが、自身に内蔵ＲＡＭおよびＲＯＭを備えている。内蔵ＲＯＭは、ＣＰＵ２４１の制御動作を実行させるプログラムを予め格納したメモリであり、内蔵ＲＡＭは、ＣＰＵ２４１が演算処理に使用する各種のメモリエリアを形成するメモリである。

ＣＰＵ２４１は、異常検出ＩＣ２４３において、異常状態検出系２５０の各センサ（スイッチ）系の検出結果により異常があると判断された場合に、ＲＡＭ２４４の記憶データを高速に消去して、重要なデータが外部に漏れることを防止する機能を持つように構成することも可能である。

異常検出ＩＣ２４３は、異常状態検出系２５０の各センサ（スイッチ）系により、上位装置１００からのカードリーダ２００が取り外されたことが検出され、カバー体２２０が外されたか否かを監視して異常の有無を検出する。異常検出ＩＣ２４３は、異常がない場合には、記憶部としてのＲＡＭ２４４に記憶されている重要データ（たとえば、暗号処理に使用する鍵データ、暗号コード、顧客のデータ等）を、必要に応じてその都度ＣＰＵ２４１に供給する。ＣＰＵ２４１においては、ＲＡＭ２４４からＣＰＵ２４１の作業用内蔵ＲＡＭに重要データが読み出され、各種処理が実行される。

異常検出ＩＣ２４３は、異常がある場合には、不正行為等が行われたものと判断して、ＣＰＵ２４１の制御の下、ＲＡＭ２４４に記憶されている重要データを強制的に消去するように処理する。異常検出ＩＣ２４３は、ＣＰＵ２４１の制御の下、たとえばＲＡＭ２４４への電力供給を遮断してデータを消去し、もしくは、ＣＰＵ２４１より異常検出ＩＣ２４３を介してＲＡＭ２４４の記憶データを高速に消去して、重要なデータが外部に漏れることを防止する。異常検出ＩＣ２４３は、ＣＰＵ２４１の制御の下、たとえば図３中に示す電力制御線ＰＣＬを通してＲＡＭ２４４への電力の供給を制御する。

記憶部としてのＲＡＭ２４４は、上述したように、重要データ（たとえば、暗号処理に使用する鍵データ、暗号コード、顧客のデータ等）を記憶する。なお、記憶部としてのＲＡＭ２４４については、その種類の如何を問わない。たとえば、ＤＲＡＭのような揮発性メモリであってもよいし、ＥＥＰＲＯＭやフラッシュメモリのような不揮発性メモリであってもよい。また、記憶部としてのＲＡＭ２４４には、上述した重要データの他に、実行プログラム、誤り検知符号（ＣＲＣ，チェックＳＵＭ，ＢＣＣ）等の電子情報が格納されていてもよい。

また、ここで消去とは、電力供給を遮断しデータを消失させる方法もあるし、「all ０ｘＦＦ」や「all ０ｘ００」に書き換える方法もある。さらに、別の特定のデータ（たとえば「all ０ｘ１１」や「all ０ｘ２２」や「０ｘ００，０ｘ０１，０ｘ０２，０ｘ０３，・・・，０ｘ０Fの羅列の繰り返し」など）に書き換えてもよい。その他、乱数で書き換えてもよい。さらには、全データ領域について書き換えるのではなく、予め指定されたまたはランダムに選択された特定のデータ領域のみについて、データを書き換えてもよい。

外部通信用ＩＣ２４５は、インターフェースコネクタに接続されるＲＳ２３２ＣやＵＳＢ等の通信ケーブル１３０によって接続される制御装置（ＣＰＵ等）１２０とＣＰＵ２４１の通信インターフェース回路として機能する。

［異常状態検出系２５０の構成例］
異常状態検出系２５０は、カードリーダ取り外し検出センサ（またはスイッチ）２５１、およおびカバー異常検出センサ（またはスイッチ）２５２を含んで構成されている。

カードリーダ取り外し検出センサ２５１（以下、「機器取り外し検出センサ２５１」という。）は、カードリーダ２００の上位装置１００のフロントパネル１１１への取り付け部あるいはその近傍に配置され、カードリーダ２００が上位装置１００の筐体から不正に取り外される不正行為（タンパ行為）等が行われているか否かを検出する。機器取り外し検出センサ２５１は、検出結果を異常検出ＩＣ２４３に出力する。機器取り外し検出センサ２５１は、カードリーダ２００の上位装置１００のフロントパネル１１１における締結状態や圧接状態を検出するフォトセンサや磁気センサ等により構成される。機器取り外し検出センサ２５１は、レバーやボタン、シートスイッチ等、機械的なスイッチにより構成することも可能である。

カバー取り外し検出センサ２５２は、カバー体２２０が取り外される不正行為等が行われているか否かを検出する。カバー取り外し検出センサ２５２は、検出結果を異常検出ＩＣ２４３に出力する。カバー取り外し検出センサ２５２は、フォトセンサ等により構成される。カバー取り外し検出センサ２５２は、マイクロスイッチ等により構成することも可能である。

［静電気の抑制回路２６０の構成例］
抑制回路２６０は、電子機器装置であるカードリーダ２００のフレームであるベゼル２１０と電源部２７０の接地ラインと共通のグランド部（たとえばシグナルグランド）ＳＧＮＤとの間に接続され、カードリーダ２００に発生する静電気を抑制する。なお、ベゼル２１０は、上位装置１００のフロントパネル１１１に取り付けられて、上位装置１００の筐体（フレーム）１１０を通してアースに接続される。

図３の抑制回路２６０は、ベゼル（フレーム）２１０とグランド部（接地部）ＳＧＮＤとの間に、直列に接続された非直線性抵抗素子であるバリスタＶＲＳＴ１と抵抗素子Ｒ１とを含む第１の回路２６１、および第１の回路２６１に並列に接続されたキャパシタＣ１を含む第２の回路２６２と、により構成されている。

より具体的には、抑制回路２６０は、ベゼル２１０に接続されたノードＮＤ２６１と、グランド部ＳＧＮＤに接続されたノードＮＤ２６２との間に、第１の回路２６１と第２の回路２６２が並列に接続されている。第１の回路２６１において、非直線性抵抗素子であるバリスタＶＲＳＴ１の一端（一電極）がノードＮＤ２６１に接続され、他端（他電極）が抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端がノードＮＤ２６２に接続されている。第２の回路２６２において、キャパシタＣ１の一端（一電極）がノードＮＤ２６１に接続され、他端（他電極）がノードＮＤ２６２に接続されている。

ここで、バリスタとは、２つの電極をもつ電子部品であって、両端子間の電圧が低い場合には電気抵抗が高いが、ある程度の電圧、すなわち、バリスタ電圧以上に両端子間の電圧が高くなると急激に電気抵抗が低くなる、いわゆる非直線性抵抗素子として機能する電子部品である。バリスタ電圧Ｖ_１ｍＡは、バリスタの動作する電圧の目安となる電圧値であり、ある基準電流が流れるときバリスタの両端子間に発生する電圧で定義される。バリスタ電圧は、一般に、基準電流１ｍＡとして、記号Ｖ_１ｍＡで表される。なお、実装するバリスタＶＲＳＴ１はバリスタ電圧は、４５０Ｖ〜１０００Ｖ程度であることが望ましい。

また、バリスタＶＲＳＴ１に直列に接続される抵抗素子Ｒ１は、その抵抗値が数百オーム程度、たとえば２００オームに設定される。

ここで、本実施形態の抑制回路２６０において、非直線性抵抗素子であるバリスタＶＲＳＴ１を含む第１の回路２６１に対して、キャパシタＣ１を含む第２の回路２６２を並列に接続した構成を採用した理由について述べる。

バリスタのみを使用して静電気をアースに流す（逃がす）場合、一気に電流（電荷）がグランド部ＳＧＮＤに流れるため、グランド線の電圧が変動し、カードリーダ等の電子機器装置の内部回路が誤動作することがある。これを防止するため、本実施形態においては、第１の回路２６１で、筐体部分であるベゼル（フレーム）グランド〜バリスタＶＲＳＴ１〜抵抗素子Ｒ１〜グランド部ＳＧＮＤを直列に接続し、かつ、第１の回路２６１に並列な第２の回路２６２で、筐体部分であるベゼル（フレーム）グランド〜キャパシタＣ１〜グランド部ＳＧＮＤを接続する。

この構成においては、第１の回路２６１より、バリスタ電圧を超える電圧は、抵抗素子Ｒ１を通った上で内部グランドＧＮＤ→アースに静電気（電荷）が流れるようになる。
かつ、第２の回路２６２により、筐体部分であるベゼル（フレーム）グランドＧＮＤの高周波の交流波は、キャパシタＣ１を通してグランド部ＳＧＮＤに流れる。換言すれば、第２の回路２６２により、静電気の交流成分をグランド部ＳＧＮＤに流す。

抵抗素子Ｒ１のみでベゼル（フレーム、筐体等）とグランド部ＳＧＮＤを接続した場合、かつ、電子機器装置の内部に不具合が生じた場合、内部の電流が抵抗素子Ｒ１を通してフレーム（筐体等）に流れ出る可能性がある。よって、人がフレーム（筐体等）を触ることにより感電するおそれがある。これを防止するには、バリスタＶＲＳＴ１を、バリスタＶＲＳＴ１による電荷（電流）の流れを緩和してグランド部ＳＧＮＤに流す抵抗素子Ｒ１と直列に接続することが有効である。

この抑制回路２６０を電子機器装置であるカードリーダ２００に設けることにより、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭ２４４におけるデータを静電気の影響で消去することを抑制することができる。

電源部２７０は、記憶部としてのＲＡＭ２４４を含む電子回路系２４０等に駆動電力（電圧ＶＣＣ）を供給する。図３の電源部２７０は、主電源（Ｍａｉｎ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）としてのレギュレータ２７１、バックアップ電源としてのバッテリ（Ｂａｃｋ Ｕｐ Ｂａｔｔｅｒｙ）２７２、電源制御部（ＰＷＣＮ）２７３、電圧供給端子ＶＴ２７１、ダイオードＤ１，Ｄ２、電源側ノードＮＤ２７１およびグランド側ノードＮＤ２７２を含んで構成されている。なお、電源制御２７３は、電子回路系の一部として構成することも可能である。

レギュレータ２７１は、カバー体２２０に形成されている電源コネクタに接続される外部電源装置の電圧をカードリーダ２００内の動作電圧ＶＣＣとなるように調整し、この電圧ＶＣＣを、ダイオードＤ１を介して電圧供給端子ＶＴ２７１に供給する。レギュレータ２７１は、入力端子（ＩＮ）、出力端子（ＯＵＴ）、グラウンド（ＧＮＤ）の３端子を有し、たとえば出力電圧固定型として構成される。入力端子（ＩＮ）が電源コネクタ２２２に接続され、出力端子（ＯＵＴ）がダイオードＤ１のアノードに接続され、グランド端子（ＧＮＤ）がグランド部ＳＧＮＤに接続されたノードＮＤ２７２に接続されている。
このノードＮＤ２７２およびグランド部ＳＧＮＤは抑制回路２６０と共用されている。ダイオードＤ１のカソードがノードＮＤ２７１に接続され、ノードＮＤ２７１が電圧供給端子ＶＴ２７１に接続されている。

バッテリ２７２は、電源部２７０が電源コネクタ２２２を通して外部電源装置に接続されていない場合のバックアップ電源として機能し、定電圧ＶＣＣＢを、ダイオードＤ２を通して電圧供給端子ＶＴ２７１に供給する。バッテリ２７２の負極側がグランド部ＳＧＮＤに接続されたノードＮＤ２７２に接続され、正極側がダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードが電圧供給端子ＶＴ２７１に接続されたノードＮＤ２７１に接続されている。

電源部２７０においては、レギュレータ２７１の出力およびバッテリ２７２の正極側から順方向となるように接続されたダイオードＤ１、Ｄ２を有している。これにより、主電源部としてのレギュレータ２７１が外部電源装置に接続されているときは、電源制御部２７３の制御の下、レギュレータ２７１が生成した電圧ＶＣＣが、電圧供給端子ＶＴ２７１から、ＣＰＵ２４１の電圧供給端子ＶＴ２４１、ロジックＩＣ２４２の電圧供給端子ＶＴ２４２、異常検出ＩＣ２４３の電圧供給端子ＶＴ２４３、および外部通信用ＩＣ２４５の電圧供給端子ＶＴ２４５に供給される。一方、主電源部としてのレギュレータ２７１が外部電源装置に接続されていないときは、電源制御部２７３の制御の下、バッテリ２７２による電圧ＶＣＣが、電圧供給端子ＶＴ２７１から、異常検出ＩＣ２４３の電圧供給端子ＶＴ２４３に供給される。

次に、本実施形態の抑制回路２６０の機能、効果等を、カードリーダ２００が出荷される状況を踏まえて説明する。

本実施形態のセキュリティ機能付きカードリーダ２００は、機器内部に異常検出ＩＣ２４３と各センサ（スイッチ等）からなる異常状態検出系２５０を搭載している。カードリーダ２００は、下記の内容の状態を監視し、異常があれば、ＲＡＭ２４４内部の重要データ（暗号キー、暗号コード、顧客のデータ等）を、たとえばＲＡＭ２４４への電力供給を遮断して消去し、もしくは、ＣＰＵ２４１よりＲＡＭ２４４の記憶データを高速に消去して、重要なデータが外部に漏れることを防止する。

カードリーダ２００は、工場から出荷され、市場のＡＴＭやＰＯＳ等の筐体に設置されるまで、外部からの電力供給がなくとも、機器内部の電源部２７０のバッテリ２７２にてＲＡＭ２４４のデータの保管とセキュリティ性を維持する。このため、本カードリーダ２００は、市場の上位装置１００の筐体（フレーム）に設置されるまで、アースに接続されることはない。よって、本カードリーダ２００が上位装置１００の筐体に取り付けられるまで（フレームグランド線がアースに接続されるまで）に、静電気を浴びた場合は帯電する。

帯電した機器に、電源コネクタ２２２を通して電源線をつなげた場合、あるいはインターフェースコネクタ２１５を通してインターフェース線をつなげた場合、一瞬にして電荷が流れ出す。このとき、電荷が静電気となり、機器内部の異常状態検出センサ、スイッチ等を通して、電子回路系２４０等の内部回路に侵入する。これにより、内部回路が誤動作することがある。

または、電源コネクタ２２２を通して電源線をつなげた場合、あるいはインターフェースコネクタ２１５を通してインターフェース線をつなげた場合、一瞬にして電荷が流れ出す。このとき、電荷が上位電源やカードリーダ２００を制御するホスト装置１２０に侵入し、電源やホスト装置１２０を誤動作させることがある。

これを防止するために、抑制回路２６０においては、第１の回路２６１で、筐体部分であるベゼル（フレーム）グランド〜バリスタＶＲＳＴ１〜抵抗素子Ｒ１〜グランド部ＳＧＮＤを直列に接続し、かつ、第１の回路２６１に並列な第２の回路２６２で、筐体部分であるベゼル（フレーム）グランド〜キャパシタＣ１〜グランド部ＳＧＮＤを接続してある。これにより、第１の回路２６１よって、バリスタ電圧を超える電圧は、抵抗素子Ｒ１を通った上で内部ＧＮＤ→アースに静電気（電荷）が流れるようになる。かつ、第２の回路２６２により、筐体部分であるフレームグランドＧＮＤの高周波の交流波は、キャパシタＣ１を通してグランド部ＳＧＮＤに流れる。換言すれば、第２の回路２６２により、静電気の交流成分をグランドＧＮＤに流す。これによって、上記の不具合が抑制される。

なお、通常、電子機器装置は、筐体〜グランドＧＮＤ間の確認のため、電圧２５０Ｖで耐圧測定、抵抗値測定を実施している。抵抗値は無限大が理想である。ところが、バリスタ電圧が大きい場合は、静電気が流れにくくなる。よって、実装するバリスタはバリスタ電圧が４７０Ｖ〜１０００Ｖであることが望ましい。

［実施形態の主な効果］
上述したように、本実施形態においては、以下の効果を得ることができる。
本実施形態においては、基本的に、第１の回路２６１で、筐体部分であるベゼル（フレーム）グランド〜バリスタＶＲＳＴ１〜抵抗素子Ｒ１〜グランド部ＳＧＮＤを直列に接続し、かつ、第１の回路２６１に並列な第２の回路２６２で、筐体部分であるベゼル（フレーム）グランド〜キャパシタＣ１〜グランド部ＳＧＮＤを接続する。この構成においては、第１の回路２６１より、バリスタ電圧を超える電圧は、抵抗素子Ｒ１を通った上で内部グランドＧＮＤ→アースに静電気（電荷）が流れるようになる。かつ、第２の回路２６２により、筐体部分であるベゼル（フレーム）グランドＧＮＤの高周波の交流波は、キャパシタＣ１を通してグランド部ＳＧＮＤに流れる。換言すれば、第２の回路２６２により、静電気の交流成分をグランド部ＳＧＮＤに流す。抵抗素子Ｒ１のみでベゼル（フレーム、筐体等）とグランド部ＳＧＮＤを接続した場合、かつ、電子機器装置の内部に不具合が生じた場合、内部の電流が抵抗素子Ｒ１を通してフレーム（筐体等）に流れ出る可能性がある。よって、人がフレーム（筐体等）を触ることにより感電するおそれがある。これを防止するために、本実施形態においては、バリスタＶＲＳＴ１を、バリスタＶＲＳＴ１による電荷（電流）の流れを緩和してグランド部ＳＧＮＤに流す抵抗素子Ｒ１と直列に接続している。

したがって、本実施形態によれば、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、カードリーダの誤動作を防止できる。そして、記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができる。

［静電気の抑制回路の他の構成例］
静電気の抑制回路は、図３に示す制御基板上に形成された回路に限定されるものではなく、その接続形態や非直性抵抗素子をバリスタ以外の電子部品、たとえば静電気用ツェナーダイオードあるいはガスアレスタを用いて構成することも可能であり、図３の抑制回路と同様の作用効果を得ることができる。以下、抑制回路の他の構成例について、図４、図５、および図６に関連付けて説明する。

［バリスタを用いた抑制回路の他の構成例］
図４（Ａ）〜（Ｃ）は、本実施形態に係る静電気の抑制回路の他の構成例であって、バリスタを用いた抑制回路の他の構成例を示す図である。

図４（Ａ）の抑制回路２６０Ａが図３の抑制回路２６０と異なる点は、第１の回路２６１Ａにおいて直列接続されるバリスタＶＲＳＴ１と抵抗素子Ｒ１の接続位置が逆となっていることにある。すなわち、抑制回路２６０Ａの第１の回路２６１Ａにおいては、抵抗素子Ｒ１の一端がベゼル２１０に接続されたノードＮＤ２６１に接続され、他端がバリスタＶＲＳＴ１の一端に接続され、バリスタＶＲＳＴ１の他端がグランド部ＳＧＮＤに接続されたノードＮＤ２６２に接続されている。その他の構成は、図３の抑制回路と同様である。

図４（Ａ）の抑制回路２６０Ａによれば、上述した図３の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図４（Ｂ）の抑制回路２６０Ｂが図３の抑制回路２６０と異なる点は、第２の回路２６２が第１の回路２６１の直列接続されたバリスタＶＲＳＴ１および抵抗素子Ｒ１のうちの一方の抵抗素子Ｒ１と並列に接続されていることにある。すなわち、抑制回路２６０Ｂの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１のバリスタＶＲＳＴ１と抵抗素子Ｒ１の接続ノードＮＤ２６３に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図３の抑制回路と同様である。

図４（Ｂ）の抑制回路２６０Ｂによれば、上述した図３の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図４（Ｃ）の抑制回路２６０Ｃが図４（Ａ）の抑制回路２６０Ａと異なる点は、第２の回路２６２が第１の回路２６１の直列接続されたバリスタＶＲＳＴ１および抵抗素子Ｒ１のうちの一方のバリスタＶＲＳＴ１と並列に接続されていることにある。すなわち、抑制回路２６０Ｃの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１Ａの抵抗素子Ｒ１とバリスタＶＲＳＴ１の接続ノードＮＤ２６３に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図４（Ａ）の抑制回路と同様である。

図４（Ｃ）の抑制回路２６０Ｃによれば、上述した図３および図４（Ａ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

［静電気用ツェナーダイオードを用いた抑制回路の構成例］
図５（Ａ）〜（Ｄ）は、本実施形態に係る静電気の抑制回路の他の構成例であって、静電気用ツェナーダイオードを用いた抑制回路の構成例を示す図である。

図５（Ａ）の抑制回路２６０Ｄが図３の抑制回路２６０と異なる点は、第１の回路２６１Ｄにおいて、抵抗素子Ｒ１と直列接続されるバリスタＶＲＳＴ１の代わりに静電気用ツェナーダイオードＺＤ１を配置したことにある。すなわち、抑制回路２６０Ｄの第１の回路２６１Ｄにおいては、ツェナーダイオードＺＤ１のカソード側がベゼル２１０に接続されたノードＮＤ２６１に接続され、カソード側が抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端がグランド部ＳＧＮＤに接続されたノードＮＤ２６２に接続されている。その他の構成は、図３の抑制回路と同様である。

図５（Ａ）の抑制回路２６０Ｄによれば、上述した図３の抑制回路と同様の効果、すなわち、静電気によるグランド線（グランド部ＳＧＮＤ）の電圧変動を抑制し、しかも静電気の交流成分をグランド部ＳＧＮＤに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図５（Ｂ）の抑制回路２６０Ｅが図５（Ａ）の抑制回路２６０Ｄと異なる点は、第１の回路２６１Ｅにおいて直列接続される静電気用ツェナーダイオードＺＤ１と抵抗素子Ｒ１の接続位置が逆となっていることにある。すなわち、抑制回路２６０Ｅの第１の回路２６１Ｅにおいては、抵抗素子Ｒ１の一端がベゼル２１０に接続されたノードＮＤ２６１に接続され、他端がツェナーダイオードＺＤ１のカソードに接続され、ツェナーダイオードＺＤ１のアノードがグランド部ＳＧＮＤに接続されたノードＮＤ２６２に接続されている。その他の構成は、図５（Ａ）の抑制回路と同様である。

図５（Ｂ）の抑制回路２６０Ｅによれば、上述した図３および図５（Ａ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図５（Ｃ）の抑制回路２６０Ｆが図５（Ａ）の抑制回路２６０Ｄと異なる点は、第２の回路２６２が第１の回路２６１Ｄの直列接続されたツェナーダイオードＺＤ１および抵抗素子Ｒ１のうちの一方の抵抗素子Ｒ１と並列に接続されていることにある。すなわち、抑制回路２６０Ｆの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１ＤのツェナーダイオードＺＤ１と抵抗素子Ｒ１の接続ノードＮＤ２６４に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図５（Ａ）の抑制回路と同様である。

図５（Ｃ）の抑制回路２６０Ｆによれば、上述した図３および図５（Ａ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図５（Ｄ）の抑制回路２６０Ｇが図５（Ｂ）の抑制回路２６０Ｅと異なる点は、第２の回路２６２が第１の回路２６１Ｅの直列接続されたツェナーダイオードＺＤ１および抵抗素子Ｒ１のうちの一方のツェナーダイオードＺＤ１と並列に接続されていることにある。
すなわち、抑制回路２６０Ｇの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１Ｅの抵抗素子Ｒ１とツェナーダイオードＺＤ１の接続ノードＮＤ２６４に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図５（Ｂ）の抑制回路と同様である。

図５（Ｄ）の抑制回路２６０Ｇによれば、上述した図３および図５（Ａ）、（Ｂ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

［ガスアレスタを用いた抑制回路の構成例］
図６（Ａ）〜（Ｄ）は、本実施形態に係る静電気の抑制回路の他の構成例であって、ガスアレスタを用いた抑制回路の構成例を示す図である。

ちなみに、ガスアレスタＧＡＲＴ１は、通常の作動状態においては高抵抗（高インピーダンス）状態を維持し、静電気等の高電圧サージが印加される状態のもとでは低抵抗状態に切り換わる非直線性抵抗素子として機能する。

図６（Ａ）の抑制回路２６０Ｈが図３の抑制回路２６０と異なる点は、第１の回路２６１Ｈにおいて、抵抗素子Ｒ１と直列接続されるバリスタＶＲＳＴ１の代わりにガスアレスタＧＡＲＴ１を配置したことにある。すなわち、抑制回路２６０Ｈの第１の回路２６１Ｈにおいては、ガスアレスタＧＡＲＴ１の一端がベゼル２１０に接続されたノードＮＤ２６１に接続され、他端が抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端がグランド部ＳＧＮＤに接続されたノードＮＤ２６２に接続されている。その他の構成は、図３の抑制回路と同様である。

図６（Ａ）の抑制回路２６０Ｈによれば、上述した図３の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図６（Ｂ）の抑制回路２６０Ｉが図６（Ａ）の抑制回路２６０Ｈと異なる点は、第１の回路２６１Ｉにおいて直列接続されるガスアレスタＧＡＲＴ１と抵抗素子Ｒ１の接続位置が逆となっていることにある。すなわち、抑制回路２６０Ｉの第１の回路２６１Ｉにおいては、抵抗素子Ｒ１の一端がベゼル２１０に接続されたノードＮＤ２６１に接続され、他端がガスアレスタＧＡＲＴ１の一端に接続され、ガスアレスタＧＡＲＴ１の他端がグランド部ＳＧＮＤに接続されたノードＮＤ２６２に接続されている。その他の構成は、図６（Ａ）の抑制回路と同様である。

図６（Ｂ）の抑制回路２６０Ｉによれば、上述した図３および図６（Ａ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図６（Ｃ）の抑制回路２６０Ｊが図６（Ａ）の抑制回路２６０Ｈと異なる点は、第２の回路２６２が第１の回路２６１Ｈの直列接続されたガスアレスタＧＡＲＴ１および抵抗素子Ｒ１のうちの一方の抵抗素子Ｒ１と並列に接続されていることにある。
すなわち、抑制回路２６０Ｊの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１ＨのガスアレスタＧＡＲＴ１と抵抗素子Ｒ１の接続ノードＮＤ２６５に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図６（Ａ）の抑制回路と同様である。

図６（Ｃ）の抑制回路２６０Ｊによれば、上述した図３および図６（Ａ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

図６（Ｄ）の抑制回路２６０Ｋが図６（Ｂ）の抑制回路２６０Ｉと異なる点は、第２の回路２６２が第１の回路２６１Ｉの直列接続されたガスアレスタＧＡＲＴ１および抵抗素子Ｒ１のうちの一方のガスアレスタＧＡＲＴ１と並列に接続されていることにある。すなわち、抑制回路２６０Ｋの第２の回路２６２において、キャパシタＣ１の一端が第１の回路２６１Ｉの抵抗素子Ｒ１とガスアレスタＧＡＲＴ１の接続ノードＮＤ２６５に接続され、他端がノードＮＤ２６２に接続されている。その他の構成は、図６（Ｂ）の抑制回路と同様である。

図６（Ｄ）の抑制回路２６０Ｋによれば、上述した図３および図６（Ａ）、（Ｂ）の抑制回路と同様の効果、すなわち、静電気によるグランド線の電圧変動を抑制し、しかも静電気の交流成分をグランドに流すことが可能で、機器の誤動作を防止でき、ひいては記憶部であるＲＡＭにおけるデータを静電気の影響で消去することを抑制することができるという効果を得ることができる。

［他の実施形態］
以上、本発明の実施形態を具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であることはいうまでもない。

たとえば、上述した実施形態では、異常状態検出系のセンサとして、機器取り外し検出センサ（またはスイッチ）２５１およびカバー異常検出センサ（またはスイッチ）２５３の２つを例に示したが、他のセンサを設けても良い。たとえば、上記２つのセンサの他に、ベゼル異常検出センサ（またはスイッチ）、温度検出センサ、あるいは電源異常検出センサを含んで構成することも可能である。

ちなみに、ベゼル異常検出センサは、カードリーダ２００のベゼル２１０とカバー体２２０との取り付け部において不正に取り外される不正行為（タンパ行為）等が行われているか否かを検出する。温度検出センサは、カードリーダ２００のカバー体２２０内における温度を検出する。電源異常検出センサは、電源部２７０においてカードリーダ２００内の各部の動作駆動電圧ＶＣＣを生成するレギュレータ等に異常があり、生成する動作駆動電圧ＶＣＣが変動したり、所望する電圧値から外れてしまう状態が発生した場合に、これを異常として検出する。

なお、以上の説明においては、電子機器装置としてカードリーダ（カードリーダライタを含む）を例に説明したが、本発明はカードリーダだけでなく、一般的なＩＴ機器等に適用可能である。

１００・・・上位装置、１１０・・・筐体、１１１・・・フロントパネル、１２０・・・制御装置、１３０・・・通信ケーブル、２００・・・カードリーダ（電子機器装置）、２１０・・・ベゼル（フレーム）、２１２・・・カード挿入口、２２０・・・カバー体、２３０・・・カード処理系、２３１・・・搬送路、２３２・・・磁気ヘッド、２３３・・・ＩＣ接点、２４０・・・電子回路系、２４１・・・ＣＰＵ、２４２・・・ロジックＩＣ、２４３・・・異常検出ＩＣ、２４４・・・記憶部としてのＲＡＭ、２４５・・・外部通信用ＩＣ、ＶＴ２４１〜ＶＴ２４３，ＶＴ２４５・・・電圧供給端子、２５０・・・異常状態検出系、２５１・・・機器取り外し検出センサ（またはスイッチ）、２５２・・・カバー異常検出センサ（またはスイッチ）、２６０，２６０Ａ〜２６０Ｋ・・・静電気の抑制回路、２６１・・・第１の回路、ＶＲＳＴ１・・・バリスタ（非直線性抵抗素子）、ＺＤ１・・・静電気用ツェナーダイオード（非直線性抵抗素子）、ＧＡＲＴ１・・・ガスアレスタ（非直線性抵抗素子）、Ｒ１・・・抵抗素子、２６２・・・第２の回路、Ｃ１・・・キャパシタ、ＳＧＮＤ・・・グランド部（接地部）、２７０・・・電源部、２７１・・・レギュレータ、２７２・・・バッテリ、２７３・・・電源制御部、ＶＴ２７１・・・電圧供給端子、Ｄ１，Ｄ２・・・ダイオード。

Claims (5)

1. 上位装置との間でデータの送受信を行うとともに、前記上位装置からの指令に従って処理を実行する電子機器装置において、
   異常状態が検出されると前記データが消去される記憶部と、
   前記記憶部を含む電子回路系に駆動電力を供給する電源部と、
   前記電子機器装置のフレームと前記電源部の接地ラインと共通のグランド部との間に接続され、前記電子機器装置に発生する静電気を抑制するための抑制回路と、を有し、
   前記抑制回路は、
   前記フレームと前記グランド部との間に直列に接続された非直線性抵抗素子と抵抗素子とを含む第１の回路と、
   前記第１の回路の前記非直線抵抗素子および抵抗素子の少なくとも一方に対して並列に接続されたキャパシタを含む第２の回路と、を含むことを特徴とする電子機器装置。
2. 前記非直線性抵抗素子は、少なくともバリスタ、静電気用ツェナーダイオード、およびガスアレスタのうちのいずれかであることを特徴とする請求項１記載の電子機器装置。
3. 前記電子機器装置の異常状態を検出する異常状態検出系を含み、
   前記電子回路系は、
   前記異常状態検出系の検出結果に応じて、前記記憶部のデータの消去制御を含めた前記電子機器装置制御を行い、接続されるインターフェース線を通して外部装置と通信可能であることを特徴とする請求項１または２記載の電子機器装置。
4. 前記電源部は、電源線を通して外部電源と接続可能であることを特徴とする請求項１から３のいずれか一に記載の電子機器装置。
5. 前記電子機器装置のフレームにはカード状記録媒体を挿入するカード挿入口が形成され、
   前記カード挿入口から挿入されたカード状記録媒体の搬送およびアクセスを含む処理を行うカード処理系を有することを特徴とする請求項１から４のいずれか一に記載の電子機器装置。

Images