JP6225790B2

JP6225790B2 - データ転送回路

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Publication number: JP6225790B2
Application number: JP2014067135A
Authority: JP
Inventors: 達松尾
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Filing date: 2014-03-27
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Description

本発明は、データ転送回路に関する。

第１のクロックのタイミングで動作する第１の装置と、第１のクロックの１／ｎ倍の周期である第２のクロックのタイミングで動作する第２の装置との間の装置間インタフェース方式が知られている（例えば、特許文献１参照）。第１の装置内の第１の切り替え手段は、第１の装置から第２の装置に対して送信される所定ビット長のパラレルデータをｍ≦ｎであるｍビット単位毎にシリアルデータに変換する。ｍビット単位毎のシリアルデータインタフェース線は、第１の切り替え手段により変換されたシリアルデータを第２の装置に対して送信する。第２の装置内の第２の切り替え手段は、シリアルデータインタフェース線により送信されたシリアルデータを第２のクロックのタイミングで受信して所定ビット長のパラレルデータに変換する。第２の装置内のデータ変換制御手段は、第１の切り替え手段に対するデータ切り替え指示及び第２の切り替え手段に対するデータ切り替え指示を第２のクロックのタイミングで実行する。データ切り替え指示線は、データ変換制御手段による第１の切り替え手段に対するデータ切り替え指示を第１の装置に送信する。第１のクロックの１周期内で、所定ビット長のパラレルデータをｍビット単位のシリアルデータに分割し、第２のクロックのタイミングで第１の装置から第２の装置へ送信する。

また、複数の通常メモリセルブロック及びスペアメモリセルブロックを各々が有する複数の冗長メモリと、各々が直列に接続され、各々が数値を記憶し、複数の冗長メモリにそれぞれ数値を出力する複数のフリップフロップとを有するメモリ装置が知られている（例えば、特許文献２参照）。不揮発性メモリは、シード値を記憶する。擬似乱数生成回路は、不揮発性メモリに記憶されているシード値を基に再現性のある擬似乱数を生成し、複数のフリップフロップに擬似乱数をシリアルに出力する。複数のフリップフロップは、クロック信号に同期して、擬似乱数生成回路により出力される擬似乱数をシリアルに転送する。複数の冗長メモリは、それぞれ、複数のフリップフロップに記憶されている数値に応じて複数の通常メモリセルブロックのうちのいずれかの通常メモリセルブロックをスペアメモリセルブロックに切り替える。

また、第１のデータ信号及びクロック信号に基づきアドレス信号及び第２のデータ信号を生成するシフトレジスタと、アドレスデコーダにより指定されたレジスタに第２のデータ信号を書き込むレジスタ生成部とを有するシリアルインターフェイス回路が知られている（例えば、特許文献３参照）。アドレス制御回路は、アドレス信号に基づき、アドレスデコーダにレジスタを指定する第１のアドレス値を出力する。制御回路は、クロック信号及びスタンバイ信号に基づき、第１のアドレス値を出力させレジスタに第２のデータ信号を書き込むか、又は第１のアドレス値を出力させない制御信号をアドレス制御回路に出力する。

特開平５−２５０３１６号公報特開２０１３−１２２８００号公報特開２００５−２６６８５６号公報

半導体チップの種類毎に、シフトレジスタの数及び／又はシフトレジスタ長が異なる。したがって、シフトレジスタにデータを送信するデータ送信部は、半導体チップの種類毎に、構成が異なり、共通化が困難である。

本発明の目的は、複数の半導体チップの種類間で、複数のシフトレジスタにデータを送信するデータ送信部を共通化することができるデータ転送回路を提供することである。

データ転送回路は、第１のデータ送信部と、２以上の第２のシフトレジスタとを有し、前記第１のデータ送信部は、データを記憶する複数の第１のフリップフロップ回路を有し、前記複数の第１のフリップフロップ回路のデータをシフトすると共に、前記複数の第１のフリップフロップ回路の出力端子のうちの２以上の出力端子のデータをそれぞれ前記２以上の第２のシフトレジスタに送信する第１のシフトレジスタを有し、前記２以上の第２のシフトレジスタは、それぞれ、前記複数の第１のフリップフロップ回路の出力端子のうちの２以上の出力端子から入力したデータをシフトする。

第２のシフトレジスタの数及び／又は２以上の第２のシフトレジスタの各々の内部のフリップフロップ回路の数に応じて、異なる第１のフリップフロップ回路の出力端子から第２のシフトレジスタにデータを送信することにより、複数の半導体チップの種類間で第１のデータ送信部を共通化することができる。

図１（Ａ）及び（Ｂ）は、第１の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。図２（Ａ）及び（Ｂ）は、他のデータ転送回路の半導体チップの構成例を示す図である。図３（Ａ）及び（Ｂ）は、図１（Ａ）のデータ転送回路のシフト動作を説明するための図である。図４（Ａ）及び（Ｂ）は、図１（Ｂ）のデータ転送回路のシフト動作を説明するための図である。図５は、第２の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。図６は、第３の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。図７は、第４の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。図８は、第５の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。図９は、第６の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。

（第１の実施形態）
図１（Ａ）は、第１の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。データ転送回路は、第１のデータ転送部１０１、複数の冗長メモリ１１１ａ〜１１１ｃ、及び複数の受信シフトレジスタ（第２のシフトレジスタ）１１２ａ〜１１２ｃを有する。データ送信部１０１は、不揮発性メモリ１０２と、送信シフトレジスタ（第１のシフトレジスタ）１０３と、読み出し制御部１０４と、転送制御部１０５とを有する。

冗長メモリ１１１ａ〜１１１ｃは、それぞれ、複数の通常メモリセル及び複数のスペアメモリセルを有する。検査により、通常メモリセルは、正常な通常メモリセルと不良の通常メモリセルに分けられ、不良の通常メモリセルのアドレスは、不揮発性メモリ１０２に書き込まれる。不揮発性メモリ１０２は、例えばヒューズメモリであり、冗長メモリ１１１ａ〜１１１ｃの不良の通常メモリセルのアドレスの情報（データ）を記憶する。

ヒューズメモリ１０２は、電源オフ後もデータを保持することができる不揮発性メモリである。ヒューズメモリ１０２は、データを記憶するためのヒューズを有し、例えば、ヒューズが未切断の状態であれば「０」を記憶し、ヒューズが切断の状態であれば「１」を記憶する。ヒューズの切断により、１回だけデータ書き込みが可能である。ヒューズの切断は、半導体チップの製造後に行われる。

受信シフトレジスタ１１２ａは、例えば４個のフリップフロップ回路１１３ａを有し、４個のフリップフロップ回路１１３ａのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ａは、受信シフトレジスタ１１２ａ内の４個のフリップフロップ回路１１３ａから４ビットデータを入力可能である。

受信シフトレジスタ１１２ｂは、例えば４個のフリップフロップ回路１１３ｂを有し、４個のフリップフロップ回路１１３ｂのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｂは、受信シフトレジスタ１１２ｂ内の４個のフリップフロップ回路１１３ｂから４ビットデータを入力可能である。

受信シフトレジスタ１１２ｃは、例えば４個のフリップフロップ回路１１３ｃを有し、４個のフリップフロップ回路１１３ｃのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｃは、受信シフトレジスタ１１２ｃ内の４個のフリップフロップ回路１１３ｃから４ビットデータを入力可能である。

送信シフトレジスタ１０３は、データを記憶する複数の第１のフリップフロップ回路Ｆ１〜Ｆ１２を有し、複数の第１のフリップフロップ回路Ｆ１〜Ｆ１２のデータを、フリップフロップ回路Ｆ１２からＦ１の方向に向けてシフトすることができる。フリップフロップ回路Ｆ１は、送信シフトレジスタ１０３の先頭のフリップフロップ回路であり、フリップフロップ回路Ｆ１２は送信シフトレジスタ１０３の最後尾のフリップフロップ回路である。１２個のフリップフロップ回路Ｆ１〜Ｆ１２の出力端子は、データ送信部１０１の外部に対して、接続可能である。送信シフトレジスタ１０３及び受信シフトレジスタ１１２ａ〜１１２ｃは、揮発性メモリである。

受信シフトレジスタ１１２ａの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子に接続される。受信シフトレジスタ１１２ｂの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ５の出力端子に接続される。受信シフトレジスタ１１２ｃの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ９の出力端子に接続される。

不揮発性メモリ１０２は、冗長メモリ１１１ａ〜１１１ｃの不良の通常メモリセルのアドレスの情報（データ）を記憶する。読み出し制御部１０４は、不揮発性メモリ１０２のデータを送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ１２に読み出す。フリップフロップ回路Ｆ１〜Ｆ４には、冗長メモリ１１１ａの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ５〜Ｆ８には、冗長メモリ１１１ｂの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ９〜Ｆ１２には、冗長メモリ１１１ｃの不良の通常メモリセルのアドレス情報が記憶される。

転送制御部１０５は、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ａ〜１１２ｃに対して、データのシフト量を「４」として、データシフトを指示する。シフト量「４」は、各受信シフトレジスタ１１２ａ〜１１２ｃ内の４個のフリップフロップ回路１１３ａ〜１１３ｃの個数と同じである。図３（Ａ）はデータシフト前の送信シフトレジスタ１０３及び受信シフトレジスタ１１２ａ〜１１２ｃに記憶されているデータを示す図であり、図３（Ｂ）はデータシフト後の送信シフトレジスタ１０３及び受信シフトレジスタ１１２ａ〜１１２ｃに記憶されているデータを示す図である。

送信シフトレジスタ１０３は、フリップフロップ回路Ｆ１〜Ｆ１２のデータを、フリップフロップ回路Ｆ１２からＦ１の方向に、「４」だけシフトする。図３（Ｂ）のシフト後のフリップフロップ回路Ｆ１〜Ｆ１２には、図３（Ａ）のシフト前のフリップフロップ回路Ｆ１〜Ｆ１２のデータに対して、シフト方向に「４」だけシフトしたデータが格納される。

受信シフトレジスタ１１２ａは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子から出力されるデータを入力し、４個のフリップフロップ回路１１３ａのデータを、左から右方向に「４」だけシフトする。その結果、図３（Ｂ）のシフト後の受信シフトレジスタ１１２ａ内の４個のフリップフロップ回路１１３ａには、図３（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ４に記憶されていたデータ、すなわち、冗長メモリ１１１ａの不良の通常メモリセルのアドレス情報が格納される。

受信シフトレジスタ１１２ｂは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ５の出力端子から出力されるデータを入力し、４個のフリップフロップ回路１１３ｂのデータを、左から右方向に「４」だけシフトする。その結果、図３（Ｂ）のシフト後の受信シフトレジスタ１１２ｂ内の４個のフリップフロップ回路１１３ｂには、図３（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ５〜Ｆ８に記憶されていたデータ、すなわち、冗長メモリ１１１ｂの不良の通常メモリセルのアドレス情報が格納される。

受信シフトレジスタ１１２ｃは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ９の出力端子から出力されるデータを入力し、４個のフリップフロップ回路１１３ｃのデータを、左から右方向に「４」だけシフトする。その結果、図３（Ｂ）のシフト後の受信シフトレジスタ１１２ｃ内の４個のフリップフロップ回路１１３ｃには、図３（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ９〜Ｆ１２に記憶されていたデータ、すなわち、冗長メモリ１１１ｃの不良の通常メモリセルのアドレス情報が格納される。

冗長メモリ１１１ａは、受信シフトレジスタ１１２ａ内の４個のフリップフロップ回路１１３ａに記憶されている４ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

同様に、冗長メモリ１１１ｂは、受信シフトレジスタ１１２ｂ内の４個のフリップフロップ回路１１３ｂに記憶されている４ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

同様に、冗長メモリ１１１ｃは、受信シフトレジスタ１１２ｃ内の４個のフリップフロップ回路１１３ｃに記憶されている４ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

図１（Ｂ）は、第１の実施形態による他のデータ転送回路の半導体チップの構成例を示す図である。図１（Ｂ）の半導体チップは、図１（Ａ）の半導体チップに対して、データ送信部１０１が同じである。ただし、図１（Ｂ）の冗長メモリ１１１ｄ〜１１１ｇ及び受信シフトレジスタ１１２ｄ〜１１２ｇは、図１（Ａ）の冗長メモリ１１１ａ〜１１１ｃ及び受信シフトレジスタ１１２ａ〜１１２ｃと異なる。具体的には、図１（Ｂ）の４個の冗長メモリ１１１ｄ〜１１１ｇは、図１（Ａ）の３個の冗長メモリ１１１ａ〜１１１ｃに対して、個数が異なる。また、図１（Ｂ）の４個の冗長メモリ１１１ｄ〜１１１ｇが受信シフトレジスタ１１２ｄ〜１１１ｇから入力する３ビットデータ及び２ビットデータは、図１（Ａ）の３個の冗長メモリ１１１ａ〜１１１ｃが受信シフトレジスタ１１２ａ〜１１１ｃから入力する４ビットデータに対して、ビット長が異なる。その結果、図１（Ｂ）の受信シフトレジスタ１１２ｄ〜１１２ｇ内の３個のフリップフロップ回路１１３ｄ〜１１３ｆ及び２個のフリップフロップ回路１１３ｇは、図１（Ａ）の受信シフトレジスタ１１２ａ〜１１２ｃ内の４個のフリップフロップ回路１１３ａ〜１１３ｃに対して、個数が異なる。以上のように、半導体チップの種類により、受信シフトレジスタ１１２ｄ〜１１２ｇの個数及びフリップフロップ回路１１３ｄ〜１１３ｇの各々の個数が変わる。

受信シフトレジスタ１１２ｄは、例えば３個のフリップフロップ回路１１３ｄを有し、３個のフリップフロップ回路１１３ｄのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｄは、受信シフトレジスタ１１２ｄ内の３個のフリップフロップ回路１１３ｄから３ビットデータを入力可能である。

受信シフトレジスタ１１２ｅは、例えば３個のフリップフロップ回路１１３ｅを有し、３個のフリップフロップ回路１１３ｅのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｅは、受信シフトレジスタ１１２ｅ内の３個のフリップフロップ回路１１３ｅから３ビットデータを入力可能である。

受信シフトレジスタ１１２ｆは、例えば３個のフリップフロップ回路１１３ｆを有し、３個のフリップフロップ回路１１３ｆのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｆは、受信シフトレジスタ１１２ｆ内の３個のフリップフロップ回路１１３ｆから３ビットデータを入力可能である。

受信シフトレジスタ１１２ｇは、例えば２個のフリップフロップ回路１１３ｇを有し、２個のフリップフロップ回路１１３ｇのデータを、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｇは、受信シフトレジスタ１１２ｇ内の２個のフリップフロップ回路１１３ｇから２ビットデータを入力可能である。

受信シフトレジスタ１１２ｄの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子に接続される。受信シフトレジスタ１１２ｅの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ４の出力端子に接続される。受信シフトレジスタ１１２ｆの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ７の出力端子に接続される。受信シフトレジスタ１１２ｇの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ９の出力端子に接続される。

不揮発性メモリ１０２は、冗長メモリ１１１ｄ〜１１１ｇの不良の通常メモリセルのアドレスの情報を記憶する。読み出し制御部１０４は、不揮発性メモリ１０２のデータを送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ１２に読み出す。フリップフロップ回路Ｆ２〜Ｆ４には、冗長メモリ１１１ｄの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ５〜Ｆ７には、冗長メモリ１１１ｅの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ８〜Ｆ１０には、冗長メモリ１１１ｆの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１１〜Ｆ１２には、冗長メモリ１１１ｇの不良の通常メモリセルのアドレス情報が記憶される。

転送制御部１０５は、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｄ〜１１２ｇに対して、データのシフト量を「４」として、データシフトを指示する。シフト量「４」は、各受信シフトレジスタ１１２ｄ〜１１２ｇ内の３個のフリップフロップ回路１１３ｄ〜１１３ｆ及び２個のフリップフロップ回路１１３ｇの個数より多い。図４（Ａ）はデータシフト前の送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｄ〜１１２ｇに記憶されているデータを示す図であり、図４（Ｂ）はデータシフト後の送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｄ〜１１２ｇに記憶されているデータを示す図である。

送信シフトレジスタ１０３は、フリップフロップ回路Ｆ１〜Ｆ１２のデータを、フリップフロップ回路Ｆ１２からＦ１の方向に、「４」だけシフトする。図４（Ｂ）のシフト後のフリップフロップ回路Ｆ１〜Ｆ１２には、図４（Ａ）のシフト前のフリップフロップ回路Ｆ１〜Ｆ１２のデータに対して、シフト方向に「４」だけシフトしたデータが格納される。

受信シフトレジスタ１１２ｄは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子から出力されるデータを入力し、３個のフリップフロップ回路１１３ｄのデータを、左から右方向に「４」だけシフトする。その結果、図４（Ｂ）のシフト後の受信シフトレジスタ１１２ｄ内の３個のフリップフロップ回路１１３ｄには、図４（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ２〜Ｆ４に記憶されていたデータ、すなわち、冗長メモリ１１１ｄの不良の通常メモリセルのアドレス情報が格納される。

受信シフトレジスタ１１２ｅは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ４の出力端子から出力されるデータを入力し、３個のフリップフロップ回路１１３ｅのデータを、左から右方向に「４」だけシフトする。その結果、図４（Ｂ）のシフト後の受信シフトレジスタ１１２ｅ内の３個のフリップフロップ回路１１３ｅには、図４（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ５〜Ｆ７に記憶されていたデータ、すなわち、冗長メモリ１１１ｅの不良の通常メモリセルのアドレス情報が格納される。

受信シフトレジスタ１１２ｆは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ７の出力端子から出力されるデータを入力し、３個のフリップフロップ回路１１３ｆのデータを、左から右方向に「４」だけシフトする。その結果、図４（Ｂ）のシフト後の受信シフトレジスタ１１２ｆ内の３個のフリップフロップ回路１１３ｆには、図４（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ８〜Ｆ１０に記憶されていたデータ、すなわち、冗長メモリ１１１ｆの不良の通常メモリセルのアドレス情報が格納される。

受信シフトレジスタ１１２ｇは、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ９の出力端子から出力されるデータを入力し、２個のフリップフロップ回路１１３ｇのデータを、左から右方向に「４」だけシフトする。その結果、図４（Ｂ）のシフト後の受信シフトレジスタ１１２ｇ内の２個のフリップフロップ回路１１３ｇには、図４（Ａ）のシフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１１〜Ｆ１２に記憶されていたデータ、すなわち、冗長メモリ１１１ｇの不良の通常メモリセルのアドレス情報が格納される。

冗長メモリ１１１ｄは、受信シフトレジスタ１１２ｄ内の３個のフリップフロップ回路１１３ｄに記憶されている３ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

同様に、冗長メモリ１１１ｅは、受信シフトレジスタ１１２ｅ内の３個のフリップフロップ回路１１３ｅに記憶されている３ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

同様に、冗長メモリ１１１ｆは、受信シフトレジスタ１１２ｆ内の３個のフリップフロップ回路１１３ｆに記憶されている３ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

同様に、冗長メモリ１１１ｇは、受信シフトレジスタ１１２ｇ内の２個のフリップフロップ回路１１３ｇに記憶されている２ビットアドレス情報を入力し、そのアドレス情報を基に、不良の通常メモリセルを正常のスペアメモリセルに置き換え、データのアクセスを行う。これにより、不良の通常メモリセルの修復が行われる。

以上のように、図１（Ａ）では、受信シフトレジスタ１１２ａ〜１１２ｃの数及び受信シフトレジスタ１１２ａ〜１１２ｃの各々の内部のフリップフロップ回路１１３ａ〜１１３ｃの数に応じて、受信シフトレジスタ１１２ａ〜１１２ｃの入力端子は、それぞれ、フリップフロップ回路Ｆ１、Ｆ５及びＦ９の出力端子に接続される。

これに対し、図１（Ｂ）では、受信シフトレジスタ１１２ｄ〜１１２ｇの数及び受信シフトレジスタ１１２ｄ〜１１２ｇの各々の内部のフリップフロップ回路１１３ｄ〜１１３ｇの数に応じて、受信シフトレジスタ１１２ｄ〜１１２ｇの入力端子は、それぞれ、フリップフロップ回路Ｆ１、Ｆ４、Ｆ７及びＦ９の出力端子に接続される。

本実施形態では、受信シフトレジスタの数及び／又は受信シフトレジスタの各々の内部のフリップフロップ回路の数に応じて、送信シフトレジスタ１０３内の異なるフリップフロップ回路の出力端子から受信シフトレジスタにデータを送信する。これにより、図１（Ａ）の半導体チップ及び図１（Ｂ）の半導体チップ等の複数の半導体チップの種類間で、同じデータ送信部１０１を共通化することができる。

なお、図１（Ａ）では３個の受信シフトレジスタ１１２ａ〜１１２ｃの例を示し、図１（Ｂ）では４個の受信シフトレジスタ１１２ｄ〜１１２ｇの例を示したが、受信シフトレジスタは２以上あればよい。送信シフトレジスタ１０３は、フリップフロップ回路Ｆ１〜Ｆ１２のデータをシフトすると共に、フリップフロップ回路Ｆ１〜Ｆ１２の出力端子のうちの２以上の出力端子のデータをそれぞれ２以上の受信シフトレジスタに送信する。２以上の受信シフトレジスタは、それぞれ、フリップフロップ回路Ｆ１〜Ｆ１２の出力端子のうちの２以上の出力端子から入力したデータをシフトする。

次に、図２（Ａ）及び（Ｂ）を参照しながら、通常技術では、データ送信部１０１を共通化することが困難な理由を説明する。

図２（Ａ）は、図１（Ａ）に対応し、他のデータ転送回路の半導体チップの構成例を示す図である。図２（Ａ）の半導体チップは、図１（Ａ）の半導体チップに対して、冗長メモリ１１１ａ〜１１１ｃ及び受信シフトレジスタ１１２ａ〜１１２ｃが同じである。ただし、図２（Ａ）のデータ送信部１０１ａは、図１（Ａ）のデータ送信部１０１とは異なる。図２（Ａ）のデータ送信部１０１ａは、不揮発性メモリ１０２、送信シフトレジスタ１０３ａ〜１０３ｃ、読み出し制御部１０４ａ及び転送制御部１０５ａを有する。

送信シフトレジスタ１０３ａは、受信シフトレジスタ１１２ａと同様に、４個のフリップフロップ回路を有し、受信シフトレジスタ１１２ａに接続される。送信シフトレジスタ１０３ｂは、受信シフトレジスタ１１２ｂと同様に、４個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｂに接続される。送信シフトレジスタ１０３ｃは、受信シフトレジスタ１１２ｃと同様に、４個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｃに接続される。

読み出し制御部１０４ａは、不揮発性メモリ１０２のデータを送信シフトレジスタ１０３ａ〜１０３ｃに読み出す。送信シフトレジスタ１０３ａには、冗長メモリ１１１ａの不良の通常メモリセルのアドレス情報が記憶される。送信シフトレジスタ１０３ｂには、冗長メモリ１１１ｂの不良の通常メモリセルのアドレス情報が記憶される。送信シフトレジスタ１０３ｃには、冗長メモリ１１１ｃの不良の通常メモリセルのアドレス情報が記憶される。

送信シフトレジスタ１０３ａ及び受信シフトレジスタ１１２ａは、転送制御部１０５ａの制御により、データのシフト量を「４」として、データシフトする。その結果、受信シフトレジスタ１１２ａ内の４個のフリップフロップ回路１１３ａには、送信シフトレジスタ１０３ａ内の４個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ａの不良の通常メモリセルのアドレス情報が格納される。

送信シフトレジスタ１０３ｂ及び受信シフトレジスタ１１２ｂは、転送制御部１０５ａの制御により、データのシフト量を「４」として、データシフトする。その結果、受信シフトレジスタ１１２ｂ内の４個のフリップフロップ回路１１３ｂには、送信シフトレジスタ１０３ｂ内の４個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｂの不良の通常メモリセルのアドレス情報が格納される。

送信シフトレジスタ１０３ｃ及び受信シフトレジスタ１１２ｃは、転送制御部１０５ａの制御により、データのシフト量を「４」として、データシフトする。その結果、受信シフトレジスタ１１２ｃ内の４個のフリップフロップ回路１１３ｃには、送信シフトレジスタ１０３ｃ内の４個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｃの不良の通常メモリセルのアドレス情報が格納される。

図２（Ｂ）は、図１（Ｂ）に対応し、他のデータ転送回路の半導体チップの構成例を示す図である。図２（Ｂ）の半導体チップは、図１（Ｂ）の半導体チップに対して、冗長メモリ１１１ｄ〜１１１ｇ及び受信シフトレジスタ１１２ｄ〜１１２ｇが同じである。ただし、図２（Ｂ）のデータ送信部１０１ｂは、図１（Ｂ）のデータ送信部１０１とは異なる。図２（Ｂ）のデータ送信部１０１ｂは、不揮発性メモリ１０２、送信シフトレジスタ１０３ｄ〜１０３ｇ、読み出し制御部１０４ｂ及び転送制御部１０５ｂを有する。

送信シフトレジスタ１０３ｄは、受信シフトレジスタ１１２ｄと同様に、３個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｄに接続される。送信シフトレジスタ１０３ｅは、受信シフトレジスタ１１２ｅと同様に、３個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｅに接続される。送信シフトレジスタ１０３ｆは、受信シフトレジスタ１１２ｆと同様に、３個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｆに接続される。送信シフトレジスタ１０３ｇは、受信シフトレジスタ１１２ｇと同様に、２個のフリップフロップ回路を有し、受信シフトレジスタ１１２ｇに接続される。

読み出し制御部１０４ｂは、不揮発性メモリ１０２のデータを送信シフトレジスタ１０３ｄ〜１０３ｇに読み出す。送信シフトレジスタ１０３ｄには、冗長メモリ１１１ｄの不良の通常メモリセルのアドレス情報が記憶される。送信シフトレジスタ１０３ｅには、冗長メモリ１１１ｅの不良の通常メモリセルのアドレス情報が記憶される。送信シフトレジスタ１０３ｆには、冗長メモリ１１１ｆの不良の通常メモリセルのアドレス情報が記憶される。送信シフトレジスタ１０３ｇには、冗長メモリ１１１ｇの不良の通常メモリセルのアドレス情報が記憶される。

送信シフトレジスタ１０３ｄ及び受信シフトレジスタ１１２ｄは、転送制御部１０５ｂの制御により、データのシフト量を「３」として、データシフトする。その結果、受信シフトレジスタ１１２ｄ内の３個のフリップフロップ回路１１３ｄには、送信シフトレジスタ１０３ｄ内の３個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｄの不良の通常メモリセルのアドレス情報が格納される。

送信シフトレジスタ１０３ｅ及び受信シフトレジスタ１１２ｅは、転送制御部１０５ｂの制御により、データのシフト量を「３」として、データシフトする。その結果、受信シフトレジスタ１１２ｅ内の３個のフリップフロップ回路１１３ｅには、送信シフトレジスタ１０３ｅ内の３個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｅの不良の通常メモリセルのアドレス情報が格納される。

送信シフトレジスタ１０３ｆ及び受信シフトレジスタ１１２ｆは、転送制御部１０５ｂの制御により、データのシフト量を「３」として、データシフトする。その結果、受信シフトレジスタ１１２ｆ内の３個のフリップフロップ回路１１３ｆには、送信シフトレジスタ１０３ｆ内の３個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｆの不良の通常メモリセルのアドレス情報が格納される。

送信シフトレジスタ１０３ｇ及び受信シフトレジスタ１１２ｇは、転送制御部１０５ｂの制御により、データのシフト量を「２」として、データシフトする。その結果、受信シフトレジスタ１１２ｇ内の２個のフリップフロップ回路１１３ｇには、送信シフトレジスタ１０３ｇ内の２個のフリップフロップ回路に記憶されていたデータ、すなわち、冗長メモリ１１１ｇの不良の通常メモリセルのアドレス情報が格納される。

以上のように、図２（Ａ）では、データ送信部１０１ａは、各々が４個のフリップフロップ回路を有する３個の送信シフトレジスタ１０３ａ〜１０３ｃを有する。これに対し、図２（Ｂ）では、データ送信部１０１ｂは、各々が３個のフリップフロップ回路を有する送信シフトレジスタ１０３ｄ〜１０３ｆと、２個のフリップフロップ回路を有する送信シフトレジスタ１０３ｇとを有する。図２（Ａ）及び（Ｂ）では、送信シフトレジスタの数及び送信シフトレジスタ内のフリップフロップ回路の数が異なるため、図２（Ｂ）の読み出し制御部１０４ｂ及び転送制御部１０５ｂは、それぞれ、図２（Ａ）の読み出し制御部１０４ａ及び転送制御部１０５ａと異なる。したがって、図２（Ａ）の半導体チップと図２（Ｂ）の半導体チップとでは、不揮発性メモリ１０２のみ共通化でき、データ送信部内のその他の回路は共通化できない。

これに対し、図１（Ａ）及び（Ｂ）に示すように、本実施形態によれば、複数の半導体チップの種類間で、データ送信部１０１を共通化することができる。データ送信部１０１は、共通回路として事前に設計しておくことができ、半導体チップの種類毎に、（１）受信シフトレジスタの設計、及び（２）受信シフトレジスタとデータ送信部１０１との接続設計のみを行うだけでよい。そのため、半導体チップの設計工数を削減することができる。

（第２の実施形態）
図５は、第２の実施形態によるデータ転送回路の半導体チップの構成例を示す図であり、図１のデータ転送回路を具体化した例を示す。以下、本実施形態（図５）が第１の実施形態（図１（Ａ）及び（Ｂ））と異なる点を説明する。

受信シフトレジスタ１１２ｈは、例えば６個のフリップフロップ回路１１３ｈを有し、６個のフリップフロップ回路１１３ｈのデータを、クロック信号ＣＬＫに同期して、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｈは、受信シフトレジスタ１１２ｈ内の６個のフリップフロップ回路１１３ｈから６ビットデータを入力可能である。

受信シフトレジスタ１１２ｉは、例えば３個のフリップフロップ回路１１３ｉを有し、３個のフリップフロップ回路１１３ｉのデータを、クロック信号ＣＬＫに同期して、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｉは、受信シフトレジスタ１１２ｉ内の３個のフリップフロップ回路１１３ｉから３ビットデータを入力可能である。

受信シフトレジスタ１１２ｊは、例えば８個のフリップフロップ回路１１３ｊを有し、８個のフリップフロップ回路１１３ｊのデータを、クロック信号ＣＬＫに同期して、左から右の方向に向けてシフトすることができる。冗長メモリ１１１ｊは、受信シフトレジスタ１１２ｊ内の８個のフリップフロップ回路１１３ｊから８ビットデータを入力可能である。

送信シフトレジスタ１０３は、データを記憶する２０個のフリップフロップ回路Ｆ１〜Ｆ２０を有し、２０個のフリップフロップ回路Ｆ１〜Ｆ２０のデータを、フリップフロップ回路Ｆ２０からＦ１の方向に向けてシフトすることができる。送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ２０の数は、不揮発性メモリ１０２に記憶されている全データビット数と同じである。

受信シフトレジスタ１１２ｈ内の最初のフリップフロップ回路の入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ２の出力端子に接続される。受信シフトレジスタ１１２ｉ内の最初のフリップフロップ回路の入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ５の出力端子に接続される。受信シフトレジスタ１１２ｊ内の最初のフリップフロップ回路の入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１３の出力端子に接続される。

次に、データ転送回路の動作を説明する。不揮発性メモリ１０２には、冗長メモリ１１１ｈ〜１１１ｊの不良の通常メモリセルのアドレスの情報が先頭から順に隙間なく書き込まれる。次に、読み出し制御部１０４及び転送制御部１０５には、活性化したリセット信号ＲＳが入力される。読み出し制御部１０４内の読み出しカウンタ５０１は、リセット信号ＲＳが活性化されると、読み出しカウンタ５０１がカウントする読み出しアドレスＲＡを「０」にリセットし、「０」の読み出しアドレスＲＡを不揮発性メモリ１０２に出力する。転送制御部１０５は、リセット信号ＲＳが活性化されると、シフトカウンタ５０２がカウントするカウント値を０にリセットし、ディセーブルのシフトイネーブル信号ＳＥを送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊに出力する。

次に、リセット信号ＲＳが非活性化される。読み出し制御部１０４内の読み出しカウンタ５０１は、リセット信号ＲＳが非活性化されると、クロック信号ＣＬＫに同期して、読み出しアドレスＲＡをカウントアップし、読み出しアドレスＲＡを不揮発性メモリ１０２に出力し、イネーブルの読み出しイネーブル信号ＲＥを転送制御部１０５及び送信シフトレジスタ１０３に出力する。読み出し制御部１０４は、不揮発性メモリ１０２のアドレスＲＡに記憶されているデータを順次読み出し、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ２０に順次書き込む。

例えば、不揮発性メモリ１０２は、４ビットデータＦＤを並列に送信シフトレジスタ１０３に出力する。読み出しアドレスＲＡが「０」の時には、不揮発性メモリ１０２の「０」のアドレスＲＡに記憶されている４ビットデータは、フリップフロップ回路Ｆ１〜Ｆ４に書き込まれる。次に、読み出しアドレスＲＡが「１」の時には、不揮発性メモリ１０２の「１」のアドレスＲＡに記憶されている４ビットデータは、フリップフロップ回路Ｆ５〜Ｆ８に書き込まれる。次に、読み出しアドレスＲＡが「２」の時には、不揮発性メモリ１０２の「２」のアドレスＲＡに記憶されている４ビットデータは、フリップフロップ回路Ｆ９〜Ｆ１２に書き込まれる。次に、読み出しアドレスＲＡが「３」の時には、不揮発性メモリ１０２の「３」のアドレスＲＡに記憶されている４ビットデータは、フリップフロップ回路Ｆ１３〜Ｆ１６に書き込まれる。次に、読み出しアドレスＲＡが「４」の時には、不揮発性メモリ１０２の「４」のアドレスＲＡに記憶されている４ビットデータは、フリップフロップ回路Ｆ１７〜Ｆ２０に書き込まれる。

読み出し制御部１０４は、読み出しカウンタ５０１がカウントする読み出しアドレスＲＡが終了アドレスＭＡＸ１（例えば「５」）と異なる時には、読み出しイネーブル信号ＲＥをイネーブルにし、送信シフトレジスタ１０３への書き込みを行う。また、読み出し制御部１０４は、読み出しカウンタ５０１がカウントする読み出しアドレスＲＡが終了アドレスＭＡＸ１（例えば「５」）と同じ時には、読み出しアドレスＲＡのカウントアップを終了し、読み出しイネーブル信号ＲＥをディセーブルにする。読み出しイネーブル信号ＲＥがディセーブルになると、送信シフトレジスタ１０３への書き込みは終了する。

フリップフロップ回路Ｆ４〜Ｆ９には、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１０〜Ｆ１２には、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１３〜Ｆ２０には、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が記憶される。

読み出しイネーブル信号ＲＥがディセーブルであり、かつ、シフトカウンタ５０２がカウントするカウント値がデータシフト量ＭＡＸ２（例えば「８」）と異なる場合には、シフトカウンタ５０２は、クロック信号ＣＬＫに同期して、カウント値をカウントアップし、転送制御部１０５は、シフトイネーブル信号ＳＥをイネーブルにする。それ以外の場合には、シフトカウンタ５０２は、カウント値を維持し、転送制御部１０５は、シフトイネーブル信号ＳＥをディセーブルにする。

上記の送信シフトレジスタ１０３への書き込みが終了すると、読み出しイネーブル信号ＲＥがディセーブルになり、シフトカウンタ５０２は、カウント値のカウントアップを開始し、シフトイネーブル信号ＳＥがイネーブルになる。送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊは、シフトイネーブル信号ＳＥがイネーブルになると、クロック信号ＣＬＫに同期して、データをシフトさせる。シフトカウンタ５０２がカウントするカウント値がデータシフト量ＭＡＸ２（例えば「８」）と同じになると、シフトイネーブル信号ＳＥがディセーブルになり、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊは、データシフトを終了し、データを保持する。これにより、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊは、８回のシフト動作を行うことになる。送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊは、相互にデータのシフト量が「８」で同じである。

シフト後の受信シフトレジスタ１１２ｈ内の６個のフリップフロップ回路１１３ｈには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ４〜Ｆ９に記憶されていたデータ、すなわち、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｉ内の３個のフリップフロップ回路１１３ｉには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１０〜Ｆ１２に記憶されていたデータ、すなわち、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｊ内の８個のフリップフロップ回路１１３ｊには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１３〜Ｆ２０に記憶されていたデータ、すなわち、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が格納される。

なお、受信シフトレジスタ１１２ｈ〜１１２ｊ内のフリップフロップ回路１１３ｈ〜１１３ｊの数は、シフトカウンタ５０２のカウント可能最大値以下の数である。

（第３の実施形態）
図６は、第３の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。本実施形態（図６）は、第２の実施形態（図５）に対して、補助シフトレジスタ６０１を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。

補助シフトレジスタ６０１は、第３のシフトレジスタであり、例えば２個のフリップフロップ回路を有し、２個フリップフロップ回路のデータを左から右の方向にシフトすることができる。補助シフトレジスタ６０１は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子及び受信シフトレジスタ１１２ｈの入力端子間に接続され、フリップフロップ回路Ｆ１の出力端子から入力したデータをシフトし、受信シフトレジスタ１１２ｈに出力する。補助シフトレジスタ６０１を設けることにより、送信シフトレジスタ１０３内のフリップフロップ回路の数を増やすことと同じ効果を得ることができる。

受信シフトレジスタ１１２ｈは、６個のフリップフロップ回路１１３ｈを有し、６ビットデータを冗長メモリ１１１ｈに出力する。受信シフトレジスタ１１２ｉは、４個のフリップフロップ回路１１３ｉを有し、４ビットデータを冗長メモリ１１１ｉに出力する。受信シフトレジスタ１１２ｊは、９個のフリップフロップ回路１１３ｊを有し、９ビットデータを冗長メモリ１１１ｊに出力する。

受信シフトレジスタ１１２ｈの入力端子は、補助シフトレジスタ６０１を介して、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１の出力端子に接続される。受信シフトレジスタ１１２ｉの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ３の出力端子に接続される。受信シフトレジスタ１１２ｊの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１２の出力端子に接続される。

読み出し制御部１０４は、不揮発性メモリ１０２のデータを読み出し、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ２０に書き込む。フリップフロップ回路Ｆ２〜Ｆ７には、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ８〜Ｆ１１には、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１２〜Ｆ２０には、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が記憶される。

転送制御部１０５は、シフトイネーブル信号ＳＥにより、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊにシフト量「９」のデータシフトを指示する。なお、転送制御部１０５は、補助シフトレジスタ６０１に対して、シフトイネーブル信号ＳＥを出力してもよい。これにより、送信シフトレジスタ１０３、補助シフトレジスタ６０１及び受信シフトレジスタ１１２ｈ〜１１２ｊは、クロック信号ＣＬＫに同期して、シフト量「９」のデータシフトを行う。

シフト後の受信シフトレジスタ１１２ｈ内の６個のフリップフロップ回路１１３ｈには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ２〜Ｆ７に記憶されていたデータ、すなわち、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｉ内の４個のフリップフロップ回路１１３ｉには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ８〜Ｆ１１に記憶されていたデータ、すなわち、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｊ内の９個のフリップフロップ回路１１３ｊには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１２〜Ｆ２０に記憶されていたデータ、すなわち、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が格納される。

なお、補助シフトレジスタ６０１は、受信シフトレジスタ１１２ｈとの接続に限定されず、受信シフトレジスタ１１２ｉ及び／又は１１２ｊの入力端子とフリップフロップ回路Ｆ１〜Ｆ２０の出力端子のいずれかとの間に接続してもよい。

（第４の実施形態）
図７は、第４の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。本実施形態（図７）は、第３の実施形態（図６）に対して、補助シフトレジスタ６０１が削除され、受信シフトレジスタ１１２ｈ〜１１２ｊの入力端子の接続先が異なる。以下、本実施形態が第３の実施形態と異なる点を説明する。

受信シフトレジスタ１１２ｈの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ８の出力端子に接続される。受信シフトレジスタ１１２ｉの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１２の出力端子に接続される。受信シフトレジスタ１１２ｊの入力端子は、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ２の出力端子に接続される。

受信シフトレジスタ１１２ｈ〜１１２ｊの入力端子は、受信シフトレジスタ１１２ｈ〜１１２ｊの内部のフリップフロップ回路１１３ｈ〜１１３ｊの数が多い方から順番に、送信シフトレジスタ１０３の先頭に近い方のフリップフロップ回路Ｆ１〜Ｆ２０の出力端子に順番に接続される。

受信シフトレジスタ１１２ｊは、一番多くのフリップフロップ回路１１３ｊを有するので、フリップフロップ回路Ｆ２の出力端子に接続される。受信シフトレジスタ１１２ｈは、二番目に多くのフリップフロップ回路１１３ｈを有するので、フリップフロップ回路Ｆ８の出力端子に接続される。受信シフトレジスタ１１２ｉは、三番目に多くのフリップフロップ回路１１３ｉを有するので、フリップフロップ回路Ｆ１２の出力端子に接続される。受信シフトレジスタ１１２ｈ〜１１２ｊは、内部のフリップフロップ回路１１３ｈ〜１１３ｊの数が多いほど、送信シフトレジスタ１０３の先頭に近い方のフリップフロップ回路Ｆ１〜Ｆ２０の出力端子に接続される。

読み出し制御部１０４は、不揮発性メモリ１０２のデータを読み出し、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ２０に書き込む。フリップフロップ回路Ｆ２〜Ｆ１０には、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１１〜Ｆ１６には、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が記憶される。フリップフロップ回路Ｆ１７〜Ｆ２０には、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が記憶される。

転送制御部１０５は、シフトイネーブル信号ＳＥにより、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊにシフト量「９」のデータシフトを指示する。これにより、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊは、クロック信号ＣＬＫに同期して、シフト量「９」のデータシフトを行う。

シフト後の受信シフトレジスタ１１２ｊ内の９個のフリップフロップ回路１１３ｊには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ２〜Ｆ１０に記憶されていたデータ、すなわち、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｈ内の６個のフリップフロップ回路１１３ｈには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１１〜Ｆ１６に記憶されていたデータ、すなわち、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｉ内の４個のフリップフロップ回路１１３ｉには、シフト前の送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１７〜Ｆ２０に記憶されていたデータ、すなわち、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が格納される。

本実施形態によれば、受信シフトレジスタ１１２ｈ〜１１２ｊ内のフリップフロップ回路１１３ｈ〜１１３ｊの数が多い順番で、受信シフトレジスタ１１２ｈ〜１１２ｊの入力端子の接続先を決めることにより、補助シフトレジスタ６０１（図６）が不要になる。

（第５の実施形態）
図８は、第５の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。本実施形態（図８）は、第２の実施形態（図５）に対して、２個のデータ送信部１０１ｃ及び１０１ｄを用いる点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。

データ送信部１０１ｃ及び１０１ｄは、それぞれ、図５のデータ送信部１０１と同様に、不揮発性メモリ１０２、送信シフトレジスタ１０３、読み出し制御部１０４及び転送制御部１０５を有し、相互に同じ構成を有する。送信シフトレジスタ１０３は、１２個のシフトレジスタＦ１〜Ｆ１２を有する。送信シフトレジスタ１０３の入力端子及び出力端子は、データ送信部１０１ｃ又は１０１ｄの外部に対して、接続可能になっている。第１のデータ送信部１０１ｃの送信シフトレジスタ１０３内の最後尾のフリップフロップ回路Ｆ１２の入力端子は、第２のデータ送信部１０１ｄの送信シフトレジスタ１０３内の先頭のフリップフロップ回路Ｆ１の出力端子に接続される。すなわち、データ送信部１０１ｃ及び１０１ｄは、直列に接続される。これにより、データ送信部１０１ｃ内の送信シフトレジスタ１０３及びデータ送信部１０１ｄ内の送信シフトレジスタ１０３は、１個の送信シフトレジスタとみなし、受信シフトレジスタ１１２ｈ〜１１２ｊに接続される。

第１のデータ送信部１０１ｃは、送信シフトレジスタ（第１のシフトレジスタ）１０３及び第１のフリップフロップ回路Ｆ１〜Ｆ１２を有する。第２のデータ送信部１０１ｄは、送信シフトレジスタ（第４のシフトレジスタ）１０３及び第４のフリップフロップ回路Ｆ１〜Ｆ１２を有する。データ送信部１０１ｃの送信シフトレジスタ１０３は、データ送信部１０１ｄの送信シフトレジスタ１０３によりシフトされたデータを入力し、データ送信部１０１ｄの送信シフトレジスタ１０３から入力したデータをシフトすることができる。

受信シフトレジスタ１１２ｈの入力端子は、データ送信部１０１ｃの送信シフトレジスタ１０３内のフリップフロップ回路Ｆ３の出力端子に接続される。受信シフトレジスタ１１２ｉの入力端子は、データ送信部１０１ｃの送信シフトレジスタ１０３内のフリップフロップ回路Ｆ７の出力端子に接続される。受信シフトレジスタ１１２ｊの入力端子は、データ送信部１０１ｄの送信シフトレジスタ１０３内のフリップフロップ回路Ｆ４の出力端子に接続される。

データ送信部１０１ｃにおいて、読み出し制御部１０４は、不揮発性メモリ１０２のデータを読み出し、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ１２に書き込む。データ送信部１０１ｄにおいて、読み出し制御部１０４は、不揮発性メモリ１０２のデータを読み出し、送信シフトレジスタ１０３内のフリップフロップ回路Ｆ１〜Ｆ１２に書き込む。

データ送信部１０１ｃ内のフリップフロップ回路Ｆ６〜Ｆ１１には、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が記憶される。データ送信部１０１ｃ内のフリップフロップ回路Ｆ１２及びデータ送信部１０１ｄ内のフリップフロップ回路Ｆ１〜Ｆ３には、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が記憶される。データ送信部１０１ｄ内のフリップフロップ回路Ｆ４〜Ｆ１２には、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が記憶される。

データ送信部１０１ｄ内の転送制御部１０５は、シフトイネーブル信号ＳＥにより、データ送信部１０１ｄ内の送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊにシフト量「９」のデータシフトを指示する。データ送信部１０１ｃ内の転送制御部１０５は、シフトイネーブル信号ＳＥにより、データ送信部１０１ｃ内の送信シフトレジスタ１０３にシフト量「９」のデータシフトを指示する。なお、受信シフトレジスタ１１２ｈ〜１１２ｊは、データ送信部１０１ｄ内の転送制御部１０５の代わりに、データ送信部１０１ｃ内の転送制御部１０５からシフトイネーブル信号ＳＥを入力してもよい。これにより、データ送信部１０１ｃ内の送信シフトレジスタ１０３、データ送信部１０１ｄ内の送信シフトレジスタ１０３、及び受信シフトレジスタ１１２ｈ〜１１２ｊは、クロック信号ＣＬＫに同期して、シフト量「９」のデータシフトを行う。

シフト後の受信シフトレジスタ１１２ｈ内の６個のフリップフロップ回路１１３ｈには、シフト前のデータ送信部１０１ｃ内のフリップフロップ回路Ｆ６〜Ｆ１１に記憶されていたデータ、すなわち、冗長メモリ１１１ｈの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｉ内の４個のフリップフロップ回路１１３ｉには、シフト前のデータ送信部１０１ｃ内のフリップフロップ回路Ｆ１２及びデータ送信部１０１ｄ内のフリップフロップ回路Ｆ１〜Ｆ３に記憶されていたデータ、すなわち、冗長メモリ１１１ｉの不良の通常メモリセルのアドレス情報が格納される。

シフト後の受信シフトレジスタ１１２ｊ内の９個のフリップフロップ回路１１３ｊには、シフト前のデータ送信部１０１ｄ内のフリップフロップ回路Ｆ４〜Ｆ１２に記憶されていたデータ、すなわち、冗長メモリ１１１ｊの不良の通常メモリセルのアドレス情報が格納される。

本実施形態は、３個の冗長メモリ１１１ｈ〜１１１ｊの不良の通常メモリセルのアドレス情報が１個のデータ送信部１０１ｃ内の不揮発性メモリ１０２の容量より多い場合に有効である。複数のデータ送信部１０１ｃ及び１０１ｄを用いることにより、３個の冗長メモリ１１１ｈ〜１１１ｊの不良の通常メモリセルのアドレス情報を、データ送信部１０１ｃ内の不揮発性メモリ１０２及びデータ送信部１０１ｄ内の不揮発性メモリ１０２に分けて格納させることができる。データ送信部１０１ｃ内の送信シフトレジスタ１０３及びデータ送信部１０１ｄ内の送信シフトレジスタ１０３を直列に接続することにより、２個の送信シフトレジスタ１０３を１個の送信シフトレジスタとみなし、３個の受信シフトレジスタ１１２ｈ〜１１２ｊに接続することができる。すべてのデータ送信部１０１ｃ及び１０１ｄをリセット信号ＲＳにより同時にリセットすることにより、同時にシフト動作を開始させることができる。

なお、データ送信部１０１ｄ内のフリップフロップ回路Ｆ１〜Ｆ１２の出力端子には、複数の受信シフトレジスタを接続するようにしてもよい。データ送信部１０１ｄ内の送信シフトレジスタ１０３は、内部のフリップフロップ回路Ｆ１〜Ｆ１２のデータをシフトすると共に、内部のフリップフロップ回路Ｆ１〜Ｆ１２の出力端子のうちの１以上のフリップフロップ回路Ｆ４の出力端子のデータを１以上の受信シフトレジスタ１１２ｊに送信する。データ送信部１０１ｃ内の送信シフトレジスタ１０３は、データ送信部１０１ｄ内の送信シフトレジスタ１０３によりシフトされたデータを入力し、データ送信部１０１ｄ内の送信シフトレジスタ１０３から入力したデータをシフトし、受信シフトレジスタ１１２ｈ及び１１２ｉに送信する。

（第６の実施形態）
図９は、第６の実施形態によるデータ転送回路の半導体チップの構成例を示す図である。本実施形態（図９）は、第２の実施形態（図５）に対して、データシフト量ＭＡＸ２を変更可能である点が異なる。以下、本実施形態が第２の実施形態と異なる点を説明する。

転送制御部１０５は、データ送信部１０１の外部からデータシフト量ＭＡＸ２を入力する。データシフト量ＭＡＸ２は、シフトカウンタ５０２のカウント可能最大値以下の数である。第２の実施形態と同様に、転送制御部１０５は、シフトカウンタ５０２がカウントするカウント値とデータシフト量ＭＡＸ２を比較し、シフトイネーブル信号ＳＥを制御する。これにより、送信シフトレジスタ１０３及び受信シフトレジスタ１１２ｈ〜１１２ｊのデータシフト量ＭＡＸ２を変更可能にすることができ、種々の受信シフトレジスタ１１２ｈ〜１１２ｊに対応可能になる。

なお、第１〜第６の実施形態では、データ転送回路が、冗長メモリ１１１ａ〜１１１ｊの不良の通常メモリセルのアドレス情報を転送する例を説明したが、これに限定されない。例えば、データ転送回路は、デバイス１１１ａ〜１１１ｊの識別子の情報を転送したり、デバイス１１１ａ〜１１１ｊのセキュリティコードを転送したり、デバイス１１１ａ〜１１１ｊの特性調整情報（トリミング情報）を転送することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１データ送信部
１０２不揮発性メモリ
１０３送信シフトレジスタ
１０４読み出し制御部
１０５転送制御部
１１１ａ〜１１１ｊ冗長メモリ
１１２ａ〜１１２ｊ受信シフトレジスタ
１１３ａ〜１１３ｊフリップフロップ回路

Claims

第１のデータ送信部と、
２以上の第２のシフトレジスタとを有し、
前記第１のデータ送信部は、データを記憶する複数の第１のフリップフロップ回路を有し、前記複数の第１のフリップフロップ回路のデータをシフトすると共に、前記複数の第１のフリップフロップ回路の出力端子のうちの２以上の出力端子のデータをそれぞれ前記２以上の第２のシフトレジスタに送信する第１のシフトレジスタを有し、
前記２以上の第２のシフトレジスタは、それぞれ、前記複数の第１のフリップフロップ回路の出力端子のうちの２以上の出力端子から入力したデータをシフトすることを特徴とするデータ転送回路。
前記第２のシフトレジスタの数及び／又は前記２以上の第２のシフトレジスタの各々の内部のフリップフロップ回路の数に応じて、異なる前記第１のフリップフロップ回路の出力端子から前記第２のシフトレジスタにデータを送信することを特徴とする請求項１記載のデータ転送回路。
前記第１のデータ送信部は、
データを記憶する不揮発性メモリと、
前記不揮発性メモリのデータを前記第１のシフトレジスタに読み出す読み出し制御部とを有することを特徴とする請求項１又は２記載のデータ転送回路。
前記第１のデータ送信部は、シフトイネーブル信号を前記第１のシフトレジスタ及び前記２以上の第２のシフトレジスタに出力する転送制御部を有し、
前記第１のシフトレジスタ及び前記２以上の第２のシフトレジスタは、前記シフトイネーブル信号がイネーブルを示す場合にはデータをシフトすることを特徴とする請求項１〜３のいずれか１項に記載のデータ転送回路。
前記第１のシフトレジスタ及び前記２以上の第２のシフトレジスタは、相互にデータのシフト量が同じであることを特徴とする請求項１〜４のいずれか１項に記載のデータ転送回路。
さらに、前記第２のシフトレジスタの入力端子と前記第１のフリップフロップ回路の出力端子との間に接続される第３のシフトレジスタを有することを特徴とする請求項１〜５のいずれか１項に記載のデータ転送回路。
前記２以上の第２のシフトレジスタは、内部のフリップフロップ回路の数が多いほど、前記第１のシフトレジスタの先頭に近い方の前記第１のフリップフロップ回路の出力端子に接続されることを特徴とする請求項１〜５のいずれか１項に記載のデータ転送回路。
さらに、第２のデータ送信部を有し、
前記第２のデータ送信部は、データを記憶する複数の第４のフリップフロップ回路を有し、前記複数の第４のフリップフロップ回路のデータをシフトすると共に、前記複数の第４のフリップフロップ回路の出力端子のうちの１以上の出力端子のデータを１以上の前記第２のシフトレジスタに送信する第４のシフトレジスタを有し、
前記第１のシフトレジスタは、前記第４のシフトレジスタによりシフトされたデータを入力し、前記第４のシフトレジスタから入力したデータをシフトすることを特徴とする請求項１〜７のいずれか１項に記載のデータ転送回路。
前記データのシフト量は、変更可能であることを特徴とする請求項１〜８のいずれか１項に記載のデータ転送回路。