JP6224150B2 - 半導体装置、表示モジュール、電子機器 - Google Patents

半導体装置、表示モジュール、電子機器 Download PDF

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Description

本発明は、半導体装置、表示装置、若しくは発光装置、又はそれらの駆動方法に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してき
ている。しかしながら、ＬＣＤには、視野角が狭い、色度範囲が狭い、応答速度が遅い、
などの様々な欠点を有している。そこで、それらの欠点を克服したディスプレイとして、
有機ＥＬ（エレクトロルミネッセンス、有機発光ダイオード、オーレッドなどとも言う）
ディスプレイの研究が活発に行われている（特許文献１）。
しかしながら、有機ＥＬディスプレイには、有機ＥＬ素子に流れる電流を制御するための
トランジスタの電流特性が、画素毎にばらついてしまう、という問題点があった。有機Ｅ
Ｌ素子に流れる電流（すなわち、トランジスタを流れる電流）がばらつけば、有機ＥＬ素
子の輝度もばらつき、ムラのある表示画面となってしまう。そこで、トランジスタのしき
い値電圧のバラツキを補正する方法が検討されている（特許文献２乃至６）。
しかし、トランジスタのしきい値電圧のバラツキを補正しても、トランジスタの移動度が
ばらつけば、有機ＥＬ素子に流れる電流もばらついてしまい、画像ムラを生じてしまう。
そこで、トランジスタのしきい値電圧だけでなく、移動度のバラツキも補正する方法が検
討されている（特許文献７乃至８）。
特開２００３−２１６１１０号公報 特開２００３−２０２８３３号公報 特開２００５−３１６３０号公報 特開２００５−３４５７２２号公報 特開２００７−１４８１２９号公報 国際公開第２００６／０６０９０２号パンフレット 特開２００７−１４８１２８号公報（［００９８］段落） 特開２００７−３１０３１１号公報（［００２６］段落）
特許文献７乃至８で開示された技術においては、映像信号（ビデオ信号）を画素に入力し
ながら、トランジスタの移動度のばらつきの補正を行っており、問題が生じる。
例えば、映像信号を入力しながら移動度のばらつきの補正を行うため、その間は、別の画
素に映像信号を入力することが出来ない。通常、画素数、フレーム周波数または画面サイ
ズなどが決まれば、各画素に映像信号を入力する期間（いわゆる、１ゲート選択期間また
は１水平期間）の最大値も決まる。よって、１ゲート選択期間中に、移動度のバラツキの
補正を行う期間が増えることにより、他の処理（映像信号の入力やしきい値電圧の取得な
ど）の期間が減ってしまう。そのため画素では、１ゲート選択期間中に、様々な処理を行
わなければならないこととなる。結果として、処理期間が足りず、正確な処理を行えない
、または、移動度のバラツキの補正の期間を十分に確保することができないために移動度
の補正が不十分となってしまう。
さらに、画素数やフレーム周波数が高くなる、または画面サイズが大きくなると、１画素
当たりの１ゲート選択期間がますます短くなる。そのため、画素への映像信号の入力や、
移動度のばらつきの補正などが十分に確保できなくなってしまう。
あるいは、映像信号を入力しながら移動度のばらつきの補正を行う場合、移動度のばらつ
きの補正は、映像信号の波形のなまりの影響を受けやすい。そのため、映像信号の波形の
なまりが大きい場合と小さい場合とでは、移動度の補正の程度にばらつきが生じてしまい
、正確な補正が出来ない。
あるいは、画素に映像信号を入力しながら移動度のばらつきの補正を行う場合、点順次駆
動を行うことが困難である場合が多い。点順次駆動では、ある行の画素に映像信号を入力
する場合、その行の全ての画素に同時に映像信号を入力するのではなく、１画素ずつ順に
映像信号を入力していく。したがって、映像信号を入力している期間の長さは、画素毎に
異なってくる。よって、映像信号を入力しながら移動度のばらつきの補正を行う場合、画
素毎に移動度のばらつきの補正期間が異なってきてしまうため、補正量も画素毎に異なっ
てしまい、正常に補正を行うことが出来ない。したがって、映像信号を入力しながら移動
度のばらつきの補正を行う場合は、点順次駆動ではなく、その行の全ての画素に同時に信
号を入力する線順次駆動を行う必要がある。
さらに、線順次駆動を行う場合、点順次駆動を行う場合と比べて、ソース信号線駆動回路
（ビデオ信号線駆動回路、ソースドライバー、データドライバーとも言う）の構成が複雑
になる。例えば、線順次駆動でのソース信号線駆動回路は、ＤＡコンバータ、アナログバ
ッファ、ラッチ回路などの回路が必要となる場合が多い。しかし、アナログバッファは、
オペアンプやソースフォロワ回路などで構成される場合が多く、トランジスタの電流特性
のばらつきの影響を受けやすい。したがって、ＴＦＴ（薄膜トランジスタ）を用いて回路
を構成する場合、トランジスタの電流特性のばらつきを補正する回路が必要となり、回路
の規模が大きくなってしまったり、消費電力が大きくなってしまったりする。そのため、
画素部分のトランジスタとしてＴＦＴが用いられている場合には、画素部分と信号線駆動
回路とを同一基板上に形成することが困難となる可能性がある。そのため、信号線駆動回
路を画素部分とは別の手段を用いて作成する必要があり、コストが高くなってしまう可能
性がある。さらに、画素部分と信号線駆動回路とを、ＣＯＧ（チップ・オン・グラス）ま
たはＴＡＢ（テープ・オートメイテド・ボンディング）などを用いて接続する必要があり
、接触不良などを起こしてしまったり、信頼性を損ねてしまったりする。
そこで、本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減するこ
とを課題とする。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を
低減することを課題とする。または、本発明の一態様は、トランジスタの電流特性のばら
つきの影響を低減することを課題とする。または、本発明の一態様は、映像信号の入力期
間を長く確保することを課題とする。または、本発明の一態様は、しきい値電圧のばらつ
きの影響を低減するための補正期間を長く確保することを課題とする。または、本発明の
一態様は、移動度のばらつきの影響を低減するための補正期間を長く確保することを課題
とする。または、本発明の一態様は、移動度のばらつきの補正が映像信号の波形のなまり
の影響を受けにくくすることを課題とする。または、本発明の一態様は、線順次駆動だけ
でなく、点順次駆動を用いることも出来ることを課題とする。または、本発明の一態様は
、画素と駆動回路とを同じ基板上に形成することを課題とする。または、本発明の一態様
は、消費電力を低くすることを課題とする。または、本発明の一態様は、製造コストを低
くすることを課題とする。または、本発明の一態様は、配線の接続部分の接触不良を起こ
す可能性を低減することを課題とする。なお、これらの課題の記載は、他の課題の存在を
妨げるものではない。なお、本発明の一態様は、上記の課題の全てを解決する必要はない
ものとする。
本発明の一態様は、トランジスタと、トランジスタのゲートに電気的に接続された容量素
子と、を有する半導体装置の駆動方法であって、容量素子に、トランジスタのしきい値電
圧に応じた電圧を保持する第１の期間と、しきい値電圧が保持された容量素子に映像信号
電圧及びしきい値電圧の和を保持する第２の期間と、第２の期間に、映像信号電圧及びし
きい値電圧の和に応じて容量素子に保持された電荷を、トランジスタを介して放電する第
３の期間と、を有する半導体装置の駆動方法である。
本発明の一態様は、トランジスタと、トランジスタのゲートに電気的に接続された容量素
子と、を有する半導体装置の駆動方法であって、容量素子に保持される電荷を初期化する
ための第１の期間と、容量素子に、トランジスタのしきい値電圧に応じた電圧を保持する
第２の期間と、しきい値電圧が保持された容量素子に映像信号電圧及びしきい値電圧の和
を保持する第３の期間と、第３の期間に、映像信号電圧及びしきい値電圧の和に応じて容
量素子に保持された電荷を、トランジスタを介して放電する第４の期間と、を有する半導
体装置の駆動方法。
本発明の一態様は、トランジスタと、トランジスタのゲートに電気的に接続された容量素
子と、表示素子と、を有する半導体装置の駆動方法であって、容量素子に、トランジスタ
のしきい値電圧に応じた電圧を保持する第１の期間と、しきい値電圧が保持された容量素
子に映像信号電圧及びしきい値電圧の和を保持する第２の期間と、第２の期間に、映像信
号電圧及びしきい値電圧の和に応じて容量素子に保持された電荷を、トランジスタを介し
て放電する第３の期間と、第３の期間の後に、トランジスタを介して、表示素子に電流を
供給する第４の期間と、を有する半導体装置の駆動方法。
本発明の一態様は、トランジスタと、トランジスタのゲートに電気的に接続された容量素
子と、表示素子と、を有する半導体装置の駆動方法であって、容量素子に保持される電荷
を初期化するための第１の期間と、容量素子に、トランジスタのしきい値電圧に応じた電
圧を保持する第２の期間と、しきい値電圧が保持された容量素子に映像信号電圧及びしき
い値電圧の和を保持する第３の期間と、第３の期間に、映像信号電圧及びしきい値電圧の
和に応じて容量素子に保持された電荷を、トランジスタを介して放電する第４の期間と、
第３の期間の後に、トランジスタを介して、表示素子に電流が供給する第５の期間と、を
有する半導体装置の駆動方法。
なお、スイッチは、様々な形態のものを用いることができる。例としては、電気的スイッ
チや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、
特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポー
ラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、Ｐ
ＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ
Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）などを用いることが出来
る。または、これらを組み合わせた論理回路をスイッチとして用いることが出来る。
機械的なスイッチの例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、
ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある
。そのスイッチは、機械的に動かすことが出来る電極を有し、その電極が動くことによっ
て、導通と非導通とを制御して動作する。
なお、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を用いて、ＣＭＯＳ
型のスイッチをスイッチとして用いてもよい。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
例えば、ＡとＢとが電気的に接続されている場合として、ＡとＢとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど）が、ＡとＢとの間に１個以上接続されていてもよい。あるいは、ＡとＢとが
機能的に接続されている場合として、ＡとＢとの機能的な接続を可能とする回路（例えば
、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回
路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、
降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、
切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、
差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制
御回路など）が、ＡとＢとの間に１個以上接続されていてもよい。例えば、ＡとＢとの間
に別の回路を挟んでいても、Ａから出力された信号がＢへ伝達される場合は、ＡとＢとは
機能的に接続されているものとする。
なお、ＡとＢとが電気的に接続されている、と明示的に記載する場合は、ＡとＢとが電気
的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続され
ている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の
回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つ
まり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むもの
とする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続され
ている、とのみ明示的に記載されている場合と同じであるとする。
なお、表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装
置である発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば
、表示素子、表示装置、発光素子または発光装置としては、ＥＬ（エレクトロルミネッセ
ンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ
（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じ
て発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレ
ーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイク
ロミラーデバイス（ＤＭＤ）、圧電セラミックディスプレイ、カーボンナノチューブ、な
ど、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒
体を有することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、
電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）
やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌｙ）など、液晶素子を用いた表示装置とし
ては液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液
晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）、電子インクや電
気泳動素子を用いた表示装置としては電子ペーパーがある。
なお、液晶素子とは、液晶の光学的変調作用によって光の透過または非透過を制御する素
子であり、一対の電極、及び液晶により構成される。なお、液晶の光学的変調作用は、液
晶にかかる電界（横方向の電界、縦方向の電界又は斜め方向の電界を含む）によって制御
される。なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック
液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、
高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、
側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げること
ができる。また、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モ
ード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−
Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉ
ｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（
Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード
、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ
）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モー
ドなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方法と
して様々なものを用いることができる。
なお、トランジスタとして、様々な形態のトランジスタを用いることが出来る。よって、
用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結晶シリコン、微
結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなど
に代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることが
出来る。
なお、多結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結
晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。なお
、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、結晶性
をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。ただし、
触媒（ニッケルなど）を用いずに、多結晶シリコンや微結晶シリコンを製造することは可
能である。
なお、シリコンの結晶性を、多結晶または微結晶などへと向上させることは、パネル全
体で行うことが望ましいが、それに限定されない。パネルの一部の領域のみにおいて、シ
リコンの結晶性を向上させてもよい。
または、半導体基板やＳＯＩ基板などを用いてトランジスタを形成することが出来る。
または、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ
、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ）などの化合物半導体または酸化物半導体を有する
トランジスタや、さらに、これらの化合物半導体または酸化物半導体を薄膜化した薄膜ト
ランジスタなどを用いることが出来る。なお、これらの化合物半導体または酸化物半導体
を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出
来る。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透光性
を有する電極として用いることができる。さらに、それらをトランジスタと同時に成膜又
は形成できるため、コストを低減できる。
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出
来る。
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることがで
きる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る
。このような基板を用いた半導体装置は、衝撃に強くすることができる。
さらに、様々な構造のトランジスタを用いることができる。例えば、ＭＯＳ型トランジ
スタ、接合型トランジスタ、バイポーラトランジスタなどをトランジスタとして用いるこ
とが出来る。
なお、ＭＯＳ型トランジスタ、バイポーラトランジスタなどを１つの基板に混在させて
形成してもよい。
その他、様々なトランジスタを用いることができる。
なお、トランジスタは、様々な基板を用いて形成することが出来る。基板の種類は、特
定のものに限定されることはない。その基板としては、例えば、単結晶基板（例えばシリ
コン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステン
レス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タン
グステン・ホイルを有する基板、可撓性基板などを用いることが出来る。ガラス基板の一
例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどがある。可撓性
基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレー
ト（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアク
リル等の可撓性を有する合成樹脂などがある。他にも、貼り合わせフィルム（ポリプロピ
レン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなど）、繊維状な材料を含
む紙、基材フィルム（ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、紙類
等）などがある。または、ある基板を用いてトランジスタを形成し、その後、別の基板に
トランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転
置される基板としては、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック
基板、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）
、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、
キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、ゴム基板、ステンレ
ス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用いることができる。
あるいは、人などの動物の皮膚（表皮、真皮）又は皮下組織を基板として用いてもよい。
または、ある基板を用いてトランジスタを形成し、その基板を研磨して薄くしてもよい。
研磨される基板としては、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチッ
ク基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板などを用い
ることができる。これらの基板を用いることにより、特性のよいトランジスタの形成、消
費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又
は薄型化を図ることができる。
なお、トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されな
い。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。
別の例として、チャネルの上下にゲート電極が配置されている構造を適用することができ
る。なお、チャネルの上下にゲート電極が配置される構成にすることにより、複数のトラ
ンジスタが並列に接続されたような構成となる。
チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極
が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分け
た構造、チャネル領域を並列に接続した構造、またはチャネル領域が直列に接続する構成
も適用できる。さらに、チャネル領域（もしくはその一部）にソース電極やドレイン電極
が重なっている構造も適用できる。
なお、トランジスタは、様々なタイプを用いることができ、様々な基板を用いて形成さ
せることができる。したがって、所定の機能を実現させるために必要な回路の全てが、同
一の基板に形成することも可能である。例えば、所定の機能を実現させるために必要な回
路の全てが、ガラス基板、プラスチック基板、単結晶基板、またはＳＯＩ基板などの様々
な基板を用いて形成することも可能である。あるいは、所定の機能を実現させるために必
要な回路の一部が、ある基板に形成され、所定の機能を実現させるために必要な回路の別
の一部が、別の基板に形成されていることも可能である。つまり、所定の機能を実現させ
るために必要な回路の全てが同じ基板を用いて形成されていなくてもよい。例えば、所定
の機能を実現させるために必要な回路の一部は、ガラス基板上にトランジスタにより形成
され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板に形成され、
単結晶基板を用いて形成されたトランジスタで構成されたＩＣチップをＣＯＧ（Ｃｈｉｐ
Ｏｎ Ｇｌａｓｓ）でガラス基板に接続して、ガラス基板上にそのＩＣチップを配置す
ることも可能である。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続することも可能である。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソ
ースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレイン
として機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例
としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを
第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場
合がある。
なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を
有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第
２端子などと表記する場合がある。
なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的
に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接
してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
従って例えば、層Ａの上に（もしくは層Ａ上に）、層Ｂが形成されている、と明示的に
記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に
直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂ
が形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、
単層でもよいし、複層でもよい。
さらに、Ａの上方にＢが形成されている、と明示的に記載されている場合についても同
様であり、Ａの上にＢが直接接していることに限定されず、ＡとＢとの間に別の対象物が
介在する場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されている、
という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接し
て別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成さ
れている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でも
よいし、複層でもよい。
なお、Ａの上にＢが形成されている、Ａ上にＢが形成されている、又はＡの上方にＢが形
成されている、と明示的に記載する場合、斜め上にＢが形成される場合も含むこととする
。
なお、Ａの下にＢが、あるいは、Ａの下方にＢが、の場合についても、同様である。
なお、明示的に単数として記載されているものについては、単数であることが望ましい
。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数とし
て記載されているものについては、複数であることが望ましい。ただし、これに限定され
ず、単数であることも可能である。
なお、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合
がある。よって、必ずしもそのスケールに限定されない。
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定さ
れない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
なお、専門用語は、特定の実施の形態などを述べる目的で用いられる場合が多い。ただし
、発明の一態様は、専門用語によって、限定して解釈されるものではない。
なお、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通
常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等
により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されること
が好ましい。
なお、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと
区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部
材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「
第２の」又は「第３の」などと置き換えることが可能である。
なお、「上に」、「上方に」、「下に」、「下方に」、「横に」、「右に」、「左に」、
「斜めに」、「奥に」、「手前に」、「内に」、「外に」、又は「中に」などの空間的配
置を示す語句は、ある要素又は特徴と、他の要素又は特徴との関連を、図によって簡単に
示すために用いられる場合が多い。ただし、これに限定されず、これらの空間的配置を示
す語句は、図に描く方向に加えて、他の方向を含むことが可能である。例えば、Ａの上に
Ｂ、と明示的に示される場合は、ＢがＡの上にあることに限定されない。図中のデバイス
は反転、又は１８０°回転することが可能なので、ＢがＡの下にあることを含むことが可
能である。このように、「上に」という語句は、「上に」の方向に加え、「下に」の方向
を含むことが可能である。ただし、これに限定されず、図中のデバイスは様々な方向に回
転することが可能なので、「上に」という語句は、「上に」、及び「下に」の方向に加え
、「横に」、「右に」、「左に」、「斜めに」、「奥に」、「手前に」、「内に」、「外
に」、又は「中に」などの他の方向を含むことが可能である。つまり、状況に応じて適切
に解釈することが可能である。
本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響を低減することが出来
る。または、本発明の一態様は、トランジスタの移動度のばらつきの影響を低減すること
が出来る。または、本発明の一態様は、トランジスタの電流特性のばらつきの影響を低減
することが出来る。または、本発明の一態様は、映像信号の入力期間を長く確保すること
が出来る。または、本発明の一態様は、しきい値電圧のばらつきの影響を低減するための
補正期間を長く確保することが出来る。または、本発明の一態様は、移動度のばらつきの
影響を低減するための補正期間を長く確保することが出来る。または、本発明の一態様は
、移動度のばらつきの補正が映像信号の波形のなまりの影響を受けにくくすることが出来
る。または、本発明の一態様は、線順次駆動だけでなく、点順次駆動を用いることが出来
る。または、本発明の一態様は、画素と駆動回路とを同じ基板上に形成することが出来る
。または、本発明の一態様は、消費電力を低くすることが出来る。または、本発明の一態
様は、コストを低くすることが出来る。または、本発明の一態様は、配線の接続部分の接
触不良を低減することが出来る。
実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す動作を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す回路または駆動方法を説明する図。 実施の形態で示す駆動方法を説明する断面図。 実施の形態で示すブロック図を説明する断面図。 実施の形態で示すブロック図を説明する断面図。 実施の形態で示すトランジスタを説明する断面図。 実施の形態で示すトランジスタを説明する断面図。 実施の形態で示す電子機器を説明する図。 実施の形態で示す電子機器を説明する図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多
くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくそ
の形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成にお
いて、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同
様な機能を有する部分の詳細な説明は省略する。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形
態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施
の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換え
などを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて
述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、
その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数
の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより
、さらに多くの図を構成させることが出来る。
なお、ある一つの実施の形態において述べる図または文章において、その一部分を取り出
して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図また
は文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能であるものと
する。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子
（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、
基板、モジュール、装置、固体、液体、気体、動作方法、製造方法などが単数又は複数記
載された図面（断面図、平面図、回路図、ブロック図、フローチャート、工程図、斜視図
、立面図、配置図、タイミングチャート、構造図、模式図、グラフ、表、光路図、ベクト
ル図、状態図、波形図、写真、化学式など）または文章において、その一部分を取り出し
て、発明の一態様を構成することが可能であるものとする。一例としては、Ｎ個（Ｎは整
数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍ
は整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態
様を構成することは可能である。別の一例としては、Ｎ個（Ｎは整数）の層を有して構成
される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成
することは可能である。別の一例としては、Ｎ個（Ｎは整数）の要素を有して構成される
フローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を
構成することは可能である。
（実施の形態１）
図１（Ａ）乃至（Ｃ）に、トランジスタのしきい値電圧、移動度などの電流特性のばらつ
きを補正する場合の駆動方法、駆動タイミングおよび、その時の回路構成について、その
一例を示す。なお、本実施の形態においては、トランジスタの導電型がｐチャネル型の例
について説明を行う。
図１（Ａ）に、トランジスタ１０１のしきい値電圧のばらつきを補正している期間におけ
る回路構成を示す。すなわち、トランジスタ１０１に接続された容量素子に、トランジス
タ１０１のしきい値電圧に応じた電荷を保持させるための期間における回路構成について
示す。なお図１（Ａ）に示す回路構成は、トランジスタ１０１のしきい値電圧の電流特性
のばらつきを補正するために、トランジスタのゲートに保持されている電荷を放電するた
めの回路構成であり、実際には配線間に設けられる複数のスイッチのオンまたはオフを制
御することで当該回路構成の接続関係を実現するものである。なお図中、実線は素子間の
導通状態をあらわし、点線は、素子間の非導通状態をあらわすものとする。なお導通状態
、非導通状態は、スイッチ、トランジスタ、抵抗素子、容量素子等の素子で接続を切り替
えることにより、制御することが可能である。
図１（Ａ）において、トランジスタ１０１のソースまたはドレインの一方（以下、第１の
端子という）は、配線１０３と導通状態にある。トランジスタ１０１のソースまたはドレ
インの他方（以下、第２の端子という）は、トランジスタ１０１のゲートと導通状態にあ
る。容量素子１０２Ａの第１の端子（または第１の電極）は、トランジスタ１０１のゲー
トと導通状態にある。容量素子１０２Ａの第２の端子（または第２の電極）は、容量素子
１０２Ｂの第１の端子（または第１の電極）、トランジスタ１０１の第１の端子、及び配
線１０３と導通状態にある。容量素子１０２Ｂの第２の端子（または第２の電極）は、配
線１０３と導通状態にある。
図１（Ａ）において、表示素子１０５の第１の端子（または第１の電極）は、トランジス
タ１０１の第２の端子と、非導通状態にある。トランジスタ１０１の第２の端子以外の端
子、配線または電極と、表示素子１０５の第１の端子（または第１の電極）とは、非導通
状態にあることが望ましい。表示素子１０５の第２の端子（または第２の電極）は、配線
１０６と導通状態にあることが望ましい。
配線１０４は、トランジスタ１０１の第２の端子と、非導通状態にある。さらに、配線１
０４は、容量素子１０２Ａの第２の端子、容量素子１０２Ｂの第１の端子と、非導通状態
にある。なお、配線１０４は、図１（Ａ）に示すように、トランジスタ１０１の第２の端
子と容量素子１０２Ａの第２の端子、容量素子１０２Ｂの第１の端子以外の端子、配線ま
たは電極とも、非導通状態にあることが望ましい。
なお、配線１０４を介して、トランジスタ１０１、容量素子１０２Ａ、または容量素子１
０２Ｂに、映像信号または所定の電圧などを供給される場合がある。よって、配線１０４
は、ソース信号線、映像信号線、または、ビデオ信号線などと呼ばれる場合がある。
図１（Ｂ）に、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期
間における回路構成を示す。なお図１（Ｂ）に示す回路構成は、トランジスタ１０１の移
動度などの電流特性のばらつきを補正するために、トランジスタのゲートに保持されてい
る電荷を放電するための回路構成であり、実際には配線間に設けられる複数のスイッチの
オンまたはオフを制御することで当該回路構成の接続関係を実現するものである。
図１（Ｂ）において、トランジスタ１０１の第１の端子は、配線１０３と導通状態にある
。トランジスタ１０１の第２の端子は、トランジスタ１０１のゲートと導通状態にある。
容量素子１０２Ａの第１の端子は、トランジスタ１０１のゲートと導通状態にある。容量
素子１０２Ａの第２の端子は、容量素子１０２Ｂの第１の端子と導通状態にある。容量素
子１０２Ｂの第２の端子は、配線１０３と導通状態にある。
図１（Ｂ）において、表示素子１０５の第１の端子は、トランジスタ１０１の第２の端子
と、非導通状態にある。トランジスタ１０１の第２の端子以外の端子、配線または電極と
、表示素子１０５の第１の端子とは、非導通状態にあることが望ましい。表示素子１０５
の第２の端子は、配線１０６と導通状態にあることが望ましい。
配線１０４は、トランジスタ１０１の第２の端子と、非導通状態にある。さらに、配線１
０４は、容量素子１０２Ａの第２の端子、容量素子１０２Ｂの第１の端子と、非導通状態
にある。なお、配線１０４は、図１（Ｂ）に示すように、トランジスタ１０１の第２の端
子と容量素子１０２Ａの第２の端子、容量素子１０２Ｂの第１の端子以外の端子、配線ま
たは電極とも、非導通状態にあることが望ましい。
なお、図１（Ｂ）の様な接続構成になる前に、つまり、トランジスタ１０１の移動度など
の電流特性のばらつきの補正を行う前に、容量素子１０２Ａには、トランジスタ１０１の
しきい値電圧に応じた電圧が保持され、その上で映像信号（ビデオ信号）が配線１０４を
介して容量素子１０２Ｂに入力されていることが望ましい。したがって、容量素子１０２
Ａにはしきい値電圧に応じた電圧、容量素子１０２Ｂには映像信号電圧が保持されている
ことが望ましい。その結果、トランジスタ１０１のゲートとソースの間の電圧は、容量素
子１０２Ａと容量素子１０２Ｂとの和になるので、容量素子１０２Ａ及び容量素子１０２
Ｂには、しきい値電圧に応じた電圧と映像信号電圧との和の電圧が保持されていることと
なる。よって、図１（Ａ）と図１（Ｂ）との間の状態においては、つまり、図１（Ｂ）の
トランジスタ１０１の移動度のばらつきの補正を行う前には、配線１０４は、トランジス
タ１０１のドレイン、ソース、ゲート、容量素子１０２Ａの第２の端子、容量素子１０２
Ｂの第１の端子、などのうちの少なくとも一つと導通状態にあり、既に映像信号の入力動
作が行われていることが望ましい。
なお、容量素子１０２Ａ及び容量素子１０２Ｂによってトランジスタ１０１のしきい値電
圧に応じた電圧および映像信号電圧の和の電圧が保持されている場合、スイッチングノイ
ズなどにより、わずかに電圧が変動する可能性がある。ただし、実動作に影響を与えない
範囲であれば、多少ずれていても問題はない。したがって、例えば、トランジスタ１０１
のしきい値電圧に応じた電圧および映像信号電圧の和の電圧が容量素子１０２Ａ及び容量
素子１０２Ｂに入力された場合、実際に容量素子１０２Ａ及び容量素子１０２Ｂに保持さ
れている電圧は、その入力された電圧とは、完全には一致せず、ノイズなどの影響により
、わずかに、異なっている場合がある。ただし、実動作に影響を与えない範囲であれば、
多少ずれていても問題はない。
次に、図１（Ｃ）に、トランジスタ１０１を介して、表示素子１０５に電流が供給されて
いる期間における回路構成について示す。なお図１（Ｃ）に示す回路構成は、トランジス
タ１０１より表示素子１０５に電流を供給するための回路構成であり、実際には配線間に
設けられる複数のスイッチのオンまたはオフを制御することで当該回路構成の接続関係を
実現するものである。
図１（Ｃ）において、トランジスタ１０１の第１の端子は、配線１０３と導通状態にある
。トランジスタ１０１の第２の端子は、表示素子１０５の第１の端子と導通状態にある。
トランジスタ１０１の第２の端子は、トランジスタ１０１のゲートと非導通状態にある。
容量素子１０２Ａの第１の端子は、トランジスタ１０１のゲートと導通状態にある。容量
素子１０２Ａの第２の端子は、容量素子１０２Ｂの第１の端子と導通状態にある。容量素
子１０２Ｂの第２の端子は、配線１０３と導通状態にある。表示素子１０５の第２の端子
は、配線１０６と導通状態にある。
図１（Ｃ）において、配線１０４は、トランジスタ１０１の第２の端子と、非導通状態に
ある。さらに、配線１０４は、容量素子１０２Ａの第２の端子と、容量素子１０２Ｂの第
１の端子と、非導通状態にある。なお、配線１０４は、図１（Ｃ）に示すように、トラン
ジスタ１０１の第２の端子と、容量素子１０２Ａの第２の端子と、容量素子１０２Ｂの第
１の端子以外の端子、配線または電極とも、非導通状態にあることが望ましい。
つまり、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期間（図
１（Ｂ））から、トランジスタ１０１を介して、表示素子１０５に電流が供給されている
期間（図１（Ｃ））へ移行するときには、少なくとも、トランジスタ１０１の第２の端子
とトランジスタ１０１のゲートとの導通状態と、トランジスタ１０１の第２の端子と表示
素子１０５の第１の端子（または第１の電極）との導通状態とが変化することとなるが、
これに限定されず、他の部分の導通状態が変化することもできる。そして、上述のように
導通状態を制御できるように、スイッチ、トランジスタまたはダイオードなど素子を配置
することが望ましい。そして、当該素子を用いて導通状態を制御し、図１（Ａ）乃至図１
（Ｃ）の接続状況を実現するような回路構成を実現することが出来る。よって、図１（Ａ
）乃至図１（Ｃ）のような接続状況を実現できるならば、スイッチ、トランジスタまたは
ダイオードなどの素子を自由に配置することができ、その個数または接続構造も限定され
ない。
一例としては、図２（Ａ）に示すように、スイッチ２０１の第１の端子をトランジスタ１
０１のゲートと電気的に接続し、スイッチ２０１の第２の端子をトランジスタ１０１の第
２の端子と電気的に接続する。そして、スイッチ２０２の第１の端子をトランジスタ１０
１の第２の端子と電気的に接続し、スイッチ２０２の第２の端子を表示素子１０５と電気
的に接続する。そして、スイッチ２０３の第１の端子を容量素子１０２Ａの第２の端子及
び容量素子１０２Ｂの第１の端子と電気的に接続し、スイッチ２０３の第２の端子をトラ
ンジスタ１０１の第１の端子及び配線１０３と電気的に接続する。このように、３つのス
イッチを配置することにより、図１（Ａ）乃至図１（Ｃ）の接続状況を実現するような回
路構成を実現することが出来る。
図２（Ａ）とは別の例を、図２（Ｂ）、図２（Ｃ）に示す。図２（Ｂ）では、図２（Ａ）
の表示素子１０５の上にあるスイッチ２０２を削除し、表示素子の下にスイッチ２０５を
追加する。図２（Ｃ）では、図２（Ａ）におけるスイッチ２０２を削除したものである。
その代わり、例えば、配線１０６の電位を変化させることにより、表示素子１０５が非導
通状態となり、図１（Ａ）と同様な動作を実現することが出来る。そして、さらにスイッ
チやトランジスタなどが必要な場合は、適宜、配置される。
なお、ＡはＢと導通状態にある、と記載しているが、その場合、ＡとＢとの間には、様々
な素子が接続されていることは可能である。例えば、抵抗素子、容量素子、トランジスタ
、ダイオードなどがＡとＢとの間に、直列接続、または並列接続で接続されていることは
可能である。同様に、ＡはＢと非導通状態にある、と記載しているが、その場合、ＡとＢ
との間には、様々な素子が接続されていることは可能である。ＡとＢとが、非導通になっ
てさえすればよいため、それ以外の部分では、様々な素子が接続されていることは可能で
ある。例えば、抵抗素子、容量素子、トランジスタ、ダイオードなどの素子が直列接続、
または並列接続で接続されていることは可能である。
したがって、例えば、図２（Ａ）の回路において、スイッチ２０４を追加した場合の回路
を図２（Ｄ）に、スイッチ２０５を追加した場合の回路を図１０（Ａ）に、図１０（Ａ）
にスイッチ２０６を追加した場合の回路を図１０（Ｂ）に示す。
また、各配線及び素子の接続において、導通状態または非導通状態とするためのスイッチ
を省略することも可能である。スイッチを省略した場合の回路を図１０（Ｃ）に示す。図
１０（Ｃ）に示す回路は、例えば、容量素子１０２Ｂの第２の端子の接続を配線１０４と
行い、配線１０３の電位、配線１０４の電位、配線１０６の電位、及び各スイッチのオン
又はオフの制御を行うことにより、上記図１（Ａ）乃至（Ｃ）と同様の動作を行うことが
できる。なお容量素子１０２Ｂは、トランジスタ１０１の寄生容量を利用することで、省
略することも可能である。
このように、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期間
（図１（Ｂ））において、トランジスタ１０１の移動度などの電流特性のばらつきが低減
されるため、表示素子１０５に電流が供給されている期間（図１（Ｂ））において、表示
素子１０５に供給される電流のばらつきも低減される。その結果、表示素子１０５の表示
状態のばらつきも低減され、表示品位の高い表示を行うことが出来る。
以上説明した図２（Ａ）乃至図２（Ｄ）、図１０（Ａ）乃至図１０（Ｃ）に示す回路構成
は、上記図１（Ａ）乃至図１（Ｃ）で示した回路構成を実現する一例として示したもので
ある。なお、実際には図２（Ａ）乃至図２（Ｄ）、図１０（Ａ）乃至図１０（Ｃ）に示し
た複数のスイッチ以外に、配線間に設けられる複数のスイッチのオンまたはオフを制御す
ることで、当該回路構成の接続関係を実現するものである。
なお、表示素子１０５に電流が供給されている期間（図１（Ｃ））は、トランジスタ１０
１の移動度などの電流特性のばらつきを補正している期間（図１（Ｂ））の直後に出現さ
せることが望ましい。なぜなら、表示素子１０５に電流が供給されている期間（図１（Ｃ
））において取得したトランジスタ１０１のゲート電位（容量素子１０２Ａ及び容量素子
１０２Ｂに保持された電荷）を利用して、表示素子１０５に電流が供給されている期間（
図１（Ｃ））において、処理を行うからである。しかしながら、トランジスタ１０１の移
動度などの電流特性のばらつきを補正している期間（図１（Ｂ））の直後に表示素子１０
５に電流が供給されている期間（図１（Ｃ））を出現させることに限定されない。トラン
ジスタ１０１の移動度などの電流特性のばらつきを補正している期間において、容量素子
１０２Ａ及び容量素子１０２Ｂの電荷量が変化し、そして、期間終了時に決定した容量素
子１０２Ａ及び容量素子１０２Ｂの電荷量が、表示素子１０５に電流が供給されている期
間（図１（Ｃ））において、大きく変化していない場合などは、トランジスタ１０１の移
動度などの電流特性のばらつきを補正している期間（図１（Ｂ））と、表示素子１０５に
電流が供給されている期間（図１（Ｃ））との間に、別の処理が行われる期間が設けられ
ていても良い。
したがって、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期間
が終了した時点での容量素子１０２Ａ及び容量素子１０２Ｂに保持された電荷と、表示素
子１０５に電流が供給されている期間が開始した時点での容量素子１０２Ａ及び容量素子
１０２Ｂに保持された電荷とは、概ね同じ量であることが望ましい。ただし、ノイズなど
の影響により、わずかに双方の電荷量が異なっている場合もある。具体的には、双方の電
荷量の差は、１０％以内が望ましく、より望ましくは、３％以内が望ましい。電荷量の差
が３％以内であれば、その差が反映される表示素子を人間の眼で見たときに、その差を視
認できないため、より望ましい。
そこで、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期間（図
１（Ｂ））において、電圧電流特性がどのような状態に変化するかを図３（Ａ）に示す。
容量素子１０２Ａ及び容量素子１０２Ｂに保存されていた電荷が、トランジスタ１０１の
移動度などの電流特性のばらつきを補正している期間（図１（Ｂ））において、トランジ
スタ１０１のソース（第１の端子）とドレイン（第２の端子）との間を介して、放電され
ていく。その結果、容量素子１０２Ａ及び容量素子１０２Ｂに保持されていた電荷量が減
少していき、容量素子１０２Ａ及び容量素子１０２Ｂに保持された電圧も減少していく。
したがって、トランジスタ１０１のゲートとソースの間の電圧の絶対値も減少していく。
容量素子１０２Ａ及び容量素子１０２Ｂに保存されている電荷は、トランジスタ１０１を
介して放電されていくため、電荷の放電量は、トランジスタ１０１の電流特性に依存する
。つまり、トランジスタ１０１の移動度が高ければ、より多くの電荷が放電される。また
は、トランジスタ１０１のチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）が大きければ、よ
り多くの電荷が放電される。または、トランジスタ１０１のゲートとソースの間の電圧の
絶対値が大きければ（つまり、容量素子１０２Ａ及び容量素子１０２Ｂで保持される電圧
の絶対値が大きければ）、より多くの電荷が放電される。または、トランジスタ１０１の
ソース領域、ドレイン領域での寄生抵抗が小さければ、より多くの電荷が放電される。ま
たは、トランジスタ１０１のＬＤＤ領域での抵抗が小さければ、より多くの電荷が放電さ
れる。または、トランジスタ１０１と電気的に接続されているコンタクトホールでのコン
タクト抵抗が小さければ、より多くの電荷が放電される。
そのため、放電前、つまり、トランジスタ１０１の移動度などの電流特性のばらつきを補
正している期間（図１（Ｂ））に入る前の期間における電圧電流特性のグラフは、トラン
ジスタ１０１の移動度などの電流特性のばらつきを補正している期間（図１（Ｂ））にお
いて、容量素子１０２Ａ及び容量素子１０２Ｂに保存されている電荷の一部が放電された
結果、傾きが小さな曲線のグラフに変化する。そして、例えば、放電前と放電後の電圧電
流特性のグラフの差は、トランジスタ１０１の移動度が大きい方が大きくなる。したがっ
て、トランジスタ１０１の移動度が高い場合（つまり、グラフの傾きが大きい場合）は、
放電後には、傾きの変化量が大きくなり、トランジスタ１０１の移動度が低い場合（つま
り、グラフの傾きが小さい場合）は、放電後には、傾きの変化量が小さくなる。その結果
、放電後では、トランジスタ１０１の移動度が高い場合と低い場合とで、電圧電流特性の
グラフの差が小さくなり、移動度のばらつきの影響が低減することができる。さらに、ト
ランジスタ１０１のゲートとソースの間の電圧の絶対値が大きければ（つまり、容量素子
１０２Ａ及び容量素子１０２Ｂで保持される電圧の絶対値が大きければ）、より多くの電
荷が放電され、トランジスタ１０１のゲートとソースの間の電圧の絶対値が小さければ（
つまり、容量素子１０２Ａ及び容量素子１０２Ｂで保持される電圧の絶対値が小さければ
）、放電される電荷量が少なくなるため、より適切に、移動度のばらつきを低減すること
が出来る。
なお、図３（Ａ）のグラフは、トランジスタ１０１のしきい値電圧のばらつきを補正して
いる期間（図１（Ａ））の後のグラフである。したがって、図３（Ｂ）に示すように、ト
ランジスタ１０１の移動度のばらつきを補正している期間（図１（Ｂ））に入る前には、
図１（Ａ）で示す期間によって、しきい値電圧のばらつきの影響が低減されている。しき
い値電圧のばらつきは、図１（Ａ）で示す期間で、電圧電流特性のグラフをしきい値電圧
の分だけ平行移動させることで達成される。つまり図１（Ｂ）の期間では、トランジスタ
のゲートとソースの間の電圧には、映像信号電圧としきい値電圧との和が供給されている
。その結果、しきい値電圧のばらつきの影響は低減されていることとなる。しきい値電圧
のばらつきを低減したあと、図３（Ａ）のグラフに示すように、移動度のばらつきを低減
することにより、トランジスタ１０１の電流特性のばらつきを大幅に低減させることが出
来る。
なお、ばらつきを補正できるトランジスタ１０１の電流特性は、トランジスタ１０１の移
動度だけでなく、しきい値電圧、ソース部分（ドレイン部分）での寄生抵抗、低濃度不純
物領域（ＬＤＤ領域）での抵抗、トランジスタ１０１と電気的に接続されているコンタク
トホールでのコンタクト抵抗などもあげられる。これらの電流特性も、トランジスタ１０
１を介して電荷が放電されることから、移動度の場合と同様、ばらつきを低減することが
出来る。
従って、放電前、つまり、トランジスタ１０１の移動度などの電流特性のばらつきを補正
している期間（図１（Ｂ））に入る前の期間における容量素子１０２Ａ及び容量素子１０
２Ｂの電荷量は、トランジスタ１０１の移動度などの電流特性のばらつきを補正している
期間（図１（Ｂ））の終了時点における容量素子１０２Ａ及び容量素子１０２Ｂの電荷量
よりも多い。なぜなら、トランジスタ１０１の移動度などの電流特性のばらつきを補正し
ている期間（図１（Ｂ））では、容量素子１０２Ａ及び容量素子１０２Ｂの電荷が放電さ
れるため、容量素子１０２Ａ及び容量素子１０２Ｂに保存されている電荷が少なくなって
いくからである。
なお、容量素子１０２Ａ及び容量素子１０２Ｂに保持されている電荷は、一部が放電され
れば、すぐに放電を停止することが望ましい。仮に、完全に放電してしまったら、つまり
、電流が流れなくなるまで放電させてしまうと、映像信号の情報がほとんど無くなってし
まう。したがって、完全に放電される前に、放電を停止することが望ましい。つまり、ト
ランジスタ１０１に電流が流れている間に、放電を停止することが望ましい。
したがって、１ゲート選択期間（または１水平期間、１フレーム期間を画素の行数で割り
算した値など）と、トランジスタ１０１の移動度などの電流特性のばらつきを補正してい
る期間（図１（Ｂ））との長さを比較すると、１ゲート選択期間（または１水平期間、１
フレーム期間を画素の行数で割り算した値など）の方が長いことが望ましい。なぜなら、
１ゲート選択期間よりも長く放電を行うと、放電しすぎてしまう可能性があるからである
。ただし、これに限定されない。
または、画素に映像信号を入力している期間と、トランジスタ１０１の移動度などの電流
特性のばらつきを補正している期間（図１（Ｂ））との長さを比較すると、画素に映像信
号を入力している期間の方が長いことが望ましい。なぜなら、画素に映像信号を入力して
いる期間よりも長く放電を行うと、放電しすぎてしまう可能性があるからである。ただし
、これに限定されない。
または、トランジスタのしきい値電圧を取得している期間（図１（Ａ））と、トランジス
タ１０１の移動度などの電流特性のばらつきを補正している期間（図１（Ｂ））との長さ
を比較すると、トランジスタのしきい値電圧を取得している期間の方が長いことが望まし
い。なぜなら、トランジスタのしきい値電圧を取得している期間よりも長く放電を行うと
、放電しすぎてしまう可能性があるからである。ただし、これに限定されない。
なお、トランジスタ１０１の移動度などの電流特性のばらつきを補正している期間（図１
（Ｂ））において、容量素子１０２Ａ及び容量素子１０２Ｂに保持されている電荷を放電
する期間の長さは、例えば、トランジスタ１０１の移動度のばらつき量、容量素子１０２
Ａ及び容量素子１０２Ｂの大きさ、トランジスタ１０１のＷ／Ｌなどに応じて、決定する
ことが望ましい。
例えば、図１（Ａ）乃至（Ｃ）、図２（Ａ）乃至（Ｄ）に示す回路が複数ある場合につい
て考える。例としては、第１の色を表示するための第１の画素と、第２の色を表示するた
めの第２の画素とを有しており、各々の画素はトランジスタ１０１に相当するトランジス
タとして、第１の画素は、トランジスタ１０１Ａを、第２の画素はトランジスタ１０１Ｂ
とを有しているとする。同様に、容量素子１０２Ａに相当する容量素子として、第１の画
素は、容量素子１０２Ａ＿１を、第２の画素は容量素子１０２Ａ＿２とを有しているとす
る。また容量素子１０２Ｂに相当する容量素子として、第１の画素は、容量素子１０２Ｂ
＿１を、第２の画素は容量素子１０２Ｂ＿２とを有しているとする。
そして、トランジスタ１０１ＡのＷ／Ｌが、トランジスタ１０１ＢのＷ／Ｌよりも大きい
場合は、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合計の容量値の方が、容量素子
１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の容量値よりも大きいことが望ましい。なぜ
なら、トランジスタ１０１Ａの方が多くの電荷を放電するため、容量素子１０２Ａ＿２と
容量素子１０２Ｂ＿２の合計の電圧も、より大きく変化してしまう。そこで、それを調整
するために、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合計の容量値が大きいこと
が望ましい。または、トランジスタ１０１Ａのチャネル幅Ｗが、トランジスタ１０１Ｂの
チャネル幅Ｗよりも大きい場合は、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合計
の容量値の方が、容量素子１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の容量値よりも大
きいことが望ましい。または、トランジスタ１０１Ａのチャネル長Ｌが、トランジスタ１
０１Ｂのチャネル長Ｌよりも小さい場合は、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿
１の合計の容量値の方が、容量素子１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の容量値
よりも大きいことが望ましい。
なお、容量素子１０２Ａと容量素子１０２Ｂの合計に保持されている電荷の放電量を制御
するために、追加して容量素子を配置することが可能である。例えば、図１（Ｂ）、図１
（Ｃ）に対して、容量素子を追加した場合の一例を図４（Ａ）、図４（Ｂ）に示す。なお
図４（Ａ）乃至図４（Ｆ）で説明する回路構成は、上記図１（Ｂ）、図１（Ｃ）で示した
回路構成を実現する一例として示したものである。なお、実際には図４（Ａ）乃至図４（
Ｆ）に示した複数のスイッチ及び容量素子以外に、配線間に設けられる複数のスイッチの
オンまたはオフを制御することで、当該回路構成の接続関係を実現するものである。
図４（Ａ）、図４（Ｂ）において、容量素子４０２Ａの第１の端子は、トランジスタ１０
１の第２の端子と導通状態にあり、容量素子４０２Ａの第２の端子は、配線１０３と導通
状態にある。なお、図４（Ｂ）では、容量素子４０２Ａの各端子の導通状態は、図４（Ａ
）と同じであることが望ましい。一部が非導通状態にあってもよい。なお、ここでは図示
しないが、図４（Ａ）の前の期間に、トランジスタ１０１のしきい値電圧を補正するため
の期間が、図１（Ａ）と同様にある。
同様に、図１（Ｂ）、図１（Ｃ）に対して容量素子を追加した場合の別の例を図４（Ｃ）
、図４（Ｄ）に示す。容量素子４０２Ｂの第１の端子は、トランジスタ１０１の第２の端
子と導通状態にあり、容量素子４０２Ｂの第２の端子（または第２の電極）は、配線１０
６と導通状態にある。なお、図４（Ｄ）では、容量素子４０２Ｂの各端子の導通状態は、
図４（Ｃ）と同じであることが望ましい。なお、一部が非導通状態にあってもよい。
例えば、図４などに示す回路が複数ある場合について考える。例としては、第１の色を表
示するための第１の画素と、第２の色を表示するための第２の画素とを有しており、各々
の画素はトランジスタ１０１に相当するトランジスタとして、第１の画素は、トランジス
タ１０１Ａを、第２の画素はトランジスタ１０１Ｂとを有しているとする。同様に、容量
素子１０２Ａに相当する容量素子として、第１の画素は、容量素子１０２Ａ＿１を、第２
の画素は容量素子１０２Ａ＿２とを有しているとする。また、容量素子１０２Ｂに相当す
る容量素子として、第１の画素は、容量素子１０２Ｂ＿１を、第２の画素は容量素子１０
２Ｂ＿２とを有しているとする。さらに、容量素子４０２Ａ乃至容量素子４０２Ｃの少な
くともいずれか一つに相当する容量素子として、第１の画素は、容量素子４０２Ａ＿１を
、第２の画素は容量素子４０２Ａ＿２とを有しているとする。
そして、トランジスタ１０１ＡのＷ／Ｌが、トランジスタ１０１ＢのＷ／Ｌよりも大きい
場合は、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合計の容量値の方が、容量素子
１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の容量値よりも大きいことが望ましい。また
は、容量素子４０２Ａ＿１と容量素子４０２Ｂ＿１の合計の容量値の方が、容量素子４０
２Ａ＿２と容量素子４０２Ｂ＿２の合計の容量値よりも大きいことが望ましい。または、
容量素子１０２Ａ＿１、容量素子１０２Ｂ＿１、容量素子４０２Ａ＿１、及び容量素子４
０２Ｂ＿１の合計の容量値の方が、容量素子１０２Ａ＿２、容量素子１０２Ｂ＿２、容量
素子４０２Ａ＿２、及び容量素子４０２Ｂ＿２の合計の容量値よりも大きいことが望まし
い。トランジスタ１０１Ａから放電される電荷量が、トランジスタ１０１Ｂから放電され
る電荷量より大きくなることによって、電位が調整される。または、トランジスタ１０１
Ａのチャネル幅Ｗが、トランジスタ１０１Ｂのチャネル幅Ｗよりも大きい場合は、容量素
子１０２Ａ＿１の容量値の方が、容量素子１０２Ａ＿２の容量値よりも大きいことが望ま
しい。または、容量素子４０２Ａ＿１と容量素子４０２Ｂ＿１の合計の容量値の方が、容
量素子４０２Ａ＿２と容量素子４０２Ｂ＿２の合計の容量値よりも大きいことが望ましい
。または、容量素子１０２Ａ＿１、容量素子１０２Ｂ＿１、容量素子４０２Ａ＿１、及び
容量素子４０２Ｂ＿１の合計の容量値の方が、容量素子１０２Ａ＿２、容量素子１０２Ｂ
＿２、容量素子４０２Ａ＿２、及び容量素子４０２Ｂ＿２の合計の容量値よりも大きいこ
とが望ましい。または、トランジスタ１０１Ａのチャネル長Ｌが、トランジスタ１０１Ｂ
のチャネル長Ｌよりも小さい場合は、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合
計の容量値の方が、容量素子１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の容量値よりも
大きいことが望ましい。または、容量素子４０２Ａ＿１と容量素子４０２Ｂ＿１の合計の
容量値の方が、容量素子４０２Ａ＿２と容量素子４０２Ｂ＿２の合計の容量値よりも大き
いことが望ましい。または、容量素子１０２Ａ＿１、容量素子１０２Ｂ＿１、容量素子４
０２Ａ＿１、及び容量素子４０２Ｂ＿１の合計の容量値の方が、容量素子１０２Ａ＿２、
容量素子１０２Ｂ＿２、容量素子４０２Ａ＿２、及び容量素子４０２Ｂ＿２の合計の容量
値よりも大きいことが望ましい。
なお、容量素子４０２Ａ＿１と容量素子４０２Ｂ＿１の合計の容量値と、容量素子４０２
Ａ＿２と容量素子４０２Ｂ＿２の合計の容量値は異なっていて、容量素子１０２Ａ＿１と
容量素子１０２Ｂ＿１の合計と、容量素子１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の
容量値は、概ね等しい、という状態になっていることも可能である。つまり、容量値の調
整を、容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１の合計と容量素子１０２Ａ＿２と容
量素子１０２Ｂ＿２の合計ではなく、容量素子４０２Ａ＿１と容量素子４０２Ａ＿２の方
を用いて行う、ということも可能である。容量素子１０２Ａ＿１と容量素子１０２Ｂ＿１
の合計と容量素子１０２Ａ＿２と容量素子１０２Ｂ＿２の合計の大きさが異なる場合、映
像信号の大きさに差が出てきてしまう可能性があるなど、他への影響が大きい場合がある
。そのため、容量素子４０２Ａ＿１と容量素子４０２Ａ＿２の方を用いて容量値の調整を
行うことが望ましい。
なお、回路の接続構造は、図１（Ａ）乃至図１（Ｃ）に限定されない。例えば、図１（Ａ
）乃至図１（Ｃ）では、容量素子１０２Ｂの第２の端子が、配線１０３と導通状態にある
。なお、少なくとも所定の期間において、一定の電位を供給する機能を有している配線と
導通状態にあればよい。例えば、容量素子１０２Ｂの第２の端子が配線１０７に接続され
ている場合の例を、図５（Ａ）、図１（Ｂ）に示す。同様に、容量素子１０２Ｂの第２の
端子が配線１０６に接続されている場合の例を、図５（Ｃ）、図５（Ｄ）に示す。
なお、図５（Ａ）乃至図５（Ｄ）においても、図４（Ａ）乃至図４（Ｄ）と同様に、追加
で容量素子を配置することができる。一例として、図５（Ａ）、図１（Ｂ）に対して、追
加の容量素子４０２Ｃを配置した場合を図４（Ｅ）、図４（Ｆ）に示す。
なお、図５（Ａ）乃至図５（Ｄ）においても、図２（Ａ）乃至図２（Ｄ）、図１０（Ａ）
乃至図１０（Ｃ）と同様に、スイッチを配置することができる。
なお、図１（Ａ）乃至図１（Ｃ）、図２（Ａ）乃至図２（Ｄ）、図４（Ａ）乃至図４（Ｆ
）、図５（Ａ）乃至図５（Ｄ）、図１０（Ａ）乃至図１０（Ｃ）などにおいて、容量素子
を複数配置し、直列接続、または、並列接続によって、複数の容量素子が配置する構成と
してもよい。
なお、図１（Ａ）乃至図１（Ｃ）、図２（Ａ）乃至図２（Ｄ）、図４（Ａ）乃至図４（Ｆ
）、図５（Ａ）乃至図５（Ｄ）、図１０（Ａ）乃至図１０（Ｃ）などにおいて、トランジ
スタ１０１がｐチャネル型の場合について述べている。なお図６に示すように、Ｎチャネ
ル型を用いることが可能である。例として、図１（Ａ）乃至図１（Ｃ）に対して、ｎチャ
ネル型を用いた場合を図６（Ａ）乃至図６（Ｃ）に示す。これら以外の場合においても、
同様に行うことが出来る。また図６（Ｄ）に示す回路構成は、図６（Ｃ）での表示素子１
０５がＥＬ素子で有る際の一例である。なお図６（Ａ）乃至図６（Ｄ）で説明する回路構
成は、上記図１（Ａ）乃至図１（Ｃ）で示した回路構成を実現する一例として示したもの
である。なお、実際には図６（Ａ）乃至図６（Ｃ）に示した複数のスイッチ及び容量素子
以外に、配線間に設けられる複数のスイッチのオンまたはオフを制御することで、当該回
路構成の接続関係を実現するものである。
なお、トランジスタ１０１は、表示素子１０５に流れる電流の大きさを制御し、表示素子
１０５を駆動する能力を有している場合が多い。
なお、配線１０３は、表示素子１０５に電力を供給する能力を有している場合が多い。あ
るいは、配線１０３は、トランジスタ１０１に流れる電流を供給する能力を有している場
合が多い。
なお、配線１０７は、容量素子１０２Ａ若しくは容量素子１０２Ｂに電圧を供給する能力
を有している場合が多い。あるいは、トランジスタ１０１のゲート電位がノイズなどによ
り変動しにくくなるようにする機能を有している場合が多い。
なお、トランジスタ１０１のしきい値電圧に応じた電圧とは、トランジスタ１０１のしき
い値電圧を同じ大きさの電圧、または、トランジスタ１０１のしきい値電圧に近い大きさ
を有する電圧のことを言う。例えば、トランジスタ１０１のしきい値電圧が大きい場合は
、しきい値電圧に応じた電圧も大きく、トランジスタ１０１のしきい値電圧が小さい場合
は、しきい値電圧に応じた電圧も小さい。このように、しきい値電圧に応じて大きさが決
まっているような電圧のことを、しきい値電圧に応じた電圧と呼ぶ。したがって、ノイズ
などの影響により、僅かに異なっているような電圧も、しきい値電圧に応じた電圧と呼ぶ
事が出来る。
なお、表示素子１０５は、輝度、明るさ、反射率、透過率などを変化させるような機能を
有する素子のことを言う。したがって、表示素子１０５の例としては、液晶素子、発光素
子、有機ＥＬ素子、電気泳動素子などを用いることが出来る。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態２）
本実施の形態では、実施の形態１で述べた回路および駆動方法の具体例について示す。
図８（Ａ）乃至図８（Ｆ）に、上記実施の形態１で述べた回路構成の具体例について示す
。スイッチ６０１の第１の端子は、配線１０４に接続され、スイッチ６０１の第２の端子
は、容量素子１０２Ａの第２の端子、容量素子１０２Ｂの第１の端子、及びスイッチ２０
３の第１の端子と接続されている。スイッチ２０３の第２の端子は、配線１０３、及びト
ランジスタ１０１の第１の端子と接続されている。容量素子１０２Ａの第１の端子は、ト
ランジスタ１０１のゲート、スイッチ２０１の第１の端子と接続されている。トランジス
タ１０１の第２端子は、スイッチ２０１の第２の端子、及びスイッチ２０２の第１の端子
と接続されている。スイッチ２０２の第２の端子は、表示素子１０５の第１の端子と接続
されている。表示素子１０５の第２の端子は、配線１０６と接続されている。
なお、トランジスタ１０１のゲートの電位、または第２の端子の電位を制御するために、
スイッチを追加することが望ましい。ただし、これに限定されない。スイッチを追加した
例を図８（Ｂ）、図８（Ｃ）に示す。図８（Ｂ）では、スイッチ６０２が追加され、その
第１の端子はトランジスタ１０１のゲートに接続され、第２の端子は、配線６０６に接続
されている。図８（Ｃ）では、スイッチ６０２が追加され、スイッチ６０３の第１の端子
はトランジスタ１０１の第２の端子に接続され、スイッチ６０３の第２の端子は、配線６
０６に接続されている。このような構成にすることにより、初期化のときなどにおいて、
表示素子１０５に余分な電流が流れてしまうことを低減することが出来る。そのため、黒
を表示する際の輝度をより低減することが出来るため、コントラストを向上することがで
きる。
なお、配線６０６は、別の配線と共有して、配線数を削減することが可能である。例えば
、配線１０６と配線６０６とを共有して、配線１０６のみで構成した場合の例を図８（Ｄ
）に示す。スイッチ６０２の第１の端子はトランジスタ１０１のゲートに接続され、第２
の端子は、配線１０６に接続されている。このように、スイッチ６０２の第２の端子の接
続先は、限定されず、様々な配線に接続させることが可能である。そして、別の配線と共
有することにより、配線数を低減することが出来る。なお、容量素子１０２Ｂの第２の端
子及びトランジスタ１０１の第１の端子は配線１０３と接続されているが、それぞれ別の
配線に接続されていることが可能である。
なお、回路の接続構成は、これに限定されない。所望の動作を行うことができるように配
置されていれば、様々な場所に、スイッチやトランジスタなどを配置することによって、
様々な構成の回路を実現することが出来る。
このように、実施の形態１で述べた構成についての例は、様々な構成をとることが出来る
。さらに、他の構成においても、同様に、具体例を構成することが出来る。
例として、図５（Ａ）についての例を図８（Ｅ）、図８（Ｆ）に示す。なお、図８（Ｅ）
では、スイッチ６０３の第２の端子は、配線１０７に接続されている。なお、図８（Ｆ）
では、容量素子１０２Ｂの第２の端子は、配線１０７に接続されている。ただし、これに
限定されない。
さらに、図４（Ｃ）、図４（Ｄ）についての例を図９（Ａ）に示す。容量素子４０２Ｂの
第１の端子は、トランジスタ１０１の第２の端子に接続され、容量素子４０２Ｂの第２の
端子は、配線１０６に接続されている。
なお、配線１０４に供給する電位と、スイッチ６０１の導通または非導通とするタイミン
グとを制御することによって、スイッチ２０３を削減することが可能である。例えば、ス
イッチ２０３を削減した場合の例を図９（Ｂ）に示す。このように、スイッチ２０３の有
無は特に限定されず、削減することが可能である。そして、スイッチ２０３を削減するこ
とにより、画素を構成する素子数を削減することが出来る。
なお、容量素子１０２Ａは、配線などとの交差容量による寄生容量を利用することにより
、削減することが可能である。例えば、容量素子１０２Ｂ及びスイッチ２０３を削減した
場合の例を図９（Ｃ）に示す。このように、容量素子１０２Ｂ及びスイッチ２０３の有無
は特に限定されず、削除することが可能である。そして、容量素子１０２Ａ及びスイッチ
２０３を削減することにより、画素を構成する素子数を削減することが出来る。
このように、図８、図９では、実施の形態１で述べた構成についての例の一部を示したが
、それ以外の例についても、同様に構成することが出来る。
次に、動作方法について述べる。ここでは、図８（Ａ）の回路を用いて述べるが、それ以
外の回路についても、同様な動作方法を用いることが出来る。なお図７（Ａ）乃至図７（
Ｅ）中での各素子の符号については、図８（Ａ）と同様であり、ここでは省略している。
また、図７（Ａ）乃至図７（Ｅ）中に示す点線矢印は、それぞれの期間における電流の流
れを、可視化するために示したものである。
まず、図７（Ａ）に示す期間では、各ノードの電位の初期化を行う。これは、トランジス
タ１０１のゲート、第１端子、及び第２端子の電位を、所定の電位に設定する動作である
。これにより、トランジスタ１０１を導通状態とすることが出来る。または、容量素子１
０２Ａに、所定の電圧が供給される。または、容量素子１０２Ａに保持される電荷の初期
化がなされる。そのため、容量素子１０２Ａは、電荷が保持されることとなる。スイッチ
２０１、スイッチ２０２、スイッチ２０３は導通状態になっている。スイッチ６０１につ
いては、非導通状態になっていることが望ましい。ただし、これに限定されない。
なお、配線１０６の電位は、配線１０３より低いことが望ましい。なお、電位は、これに
限定されない。また、これらの電位は、トランジスタ１０１がｐチャネル型の場合である
。よって、トランジスタ１０１の極性がｎチャネル型の場合は、電位の上下関係は逆であ
ることが望ましい。
次に、図７（Ｂ）に示す期間では、トランジスタ１０１のしきい値電圧のばらつきを補正
するための動作を行う。なお当該期間は、図１（Ａ）の期間に相当する期間である。これ
は、トランジスタ１０１のしきい値電圧に応じた電圧を、容量素子で保持することとなる
。スイッチ２０１、スイッチ２０３は、導通状態になっている。スイッチ２０２、スイッ
チ６０１は、非導通状態になっていることが望ましい。このとき、容量素子１０２Ａは、
図７（Ａ）の期間において蓄積された電荷があるため、その電荷が放電されていく。その
ため、トランジスタ１０１のゲートの電位は上昇していき、トランジスタ１０１のゲート
とソースの間にトランジスタ１０１のしきい値電圧（負の値）を保持するための電位に近
づいていく。つまり、配線１０３より供給される電位よりも、トランジスタ１０１のしき
い値電圧の絶対値の分だけ低い電位に近づいていく。そして、このとき、トランジスタ１
０１のゲートとソースの間の電圧は、トランジスタ１０１のしきい値電圧に近づいていく
。これらの動作により、しきい値電圧の取得を行うことが出来る。
なお、容量素子１０２Ａの電荷を放電する場合、ほぼ完全に放電することは可能である。
その場合、トランジスタ１０１は、ほとんど電流が流れなくなっているため、トランジス
タ１０１のゲートとソースの間の電圧は、トランジスタ１０１のしきい値電圧に非常に近
い大きさになっている。ただし、完全に放電する前に、放電を止めることも可能である。
なお、この期間において、容量素子１０２Ａの電荷を放電する場合、その期間に違いがで
ても、大きな問題はない。なぜなら、ある程度の時間が経過すれば、ほぼ完全に放電され
てしまうため、期間に長さが違っても、動作に与える影響は小さいからである。したがっ
て、この動作は、線順次ではなく、点順次を用いて駆動させることが出来る。したがって
、駆動回路の構成が簡単な構成で実現できる。そのため、図８に示すような回路を１つの
画素としたとき、その画素がマトリクス状に配置された画素部と、画素部に信号を供給す
る駆動回路部とについて、両者を同じ種類のトランジスタを用いて構成すること、または
同じ基板上に形成することが可能となる。ただしこれに限定されず、線順次駆動を用いた
り、画素部と駆動回路部とを別々の基板上に形成することも可能である。
次に、図７（Ｃ）に示す期間では、映像信号（映像信号電圧）の入力を行う。スイッチ６
０１は、導通状態になっている。スイッチ２０１、スイッチ２０２、スイッチ２０３は、
非導通状態になっている。そして、配線１０４より容量素子１０２Ｂに映像信号が供給さ
れる。このとき、容量素子１０２Ａの第２の端子と容量素子１０２Ｂの第１の端子が接続
されるノードでは、映像信号に応じた電位の下降が行われる。つまり容量素子１０２Ｂに
映像信号電圧が入力されることとなる。そして容量素子１０２Ａの第１の端子側の電位は
容量結合により、容量素子１０２Ａに保持された電圧分だけ下降することとなる。そのた
め、トランジスタ１０１のゲートの電位は、配線１０４より供給される映像信号と、トラ
ンジスタ１０１のしきい値電圧（負の値）を足し合わせた電位に近づいていく。これらの
動作により、映像信号の入力（映像信号電圧の取得）と、しきい値電圧の取得とを行うこ
とが出来る。
このような動作により、容量素子１０２Ａには、しきい値電圧に応じた電圧と映像信号電
圧とを足し合わせた電圧が供給され、その電圧に応じた電荷が蓄積されることとなる。
次に、図７（Ｄ）に示す期間では、トランジスタ１０１の移動度などの電流特性のばらつ
きの補正を行う。なお当該期間は、図１（Ｂ）の期間に相当する期間である。スイッチ２
０１は、導通状態になっている。スイッチ２０２、スイッチ２０３、及びスイッチ６０１
は、非導通状態になっている。このような状態にすることにより、容量素子１０２Ａ及び
容量素子１０２Ｂに蓄積された電荷が、トランジスタ１０１を介して放電されていく。こ
のようにして、トランジスタ１０１を介してわずかに放電させることにより、トランジス
タ１０１の電流のばらつきの影響を低減することが出来る。
次に、図７（Ｅ）に示す期間では、トランジスタ１０１を介して、表示素子１０５に電流
を供給する。なお当該期間は、図１（Ｃ）の期間に相当する期間である。スイッチ２０３
は、導通状態になっている。スイッチ２０１、スイッチ２０２、及びスイッチ６０１は、
非導通状態になっている。このとき、トランジスタ１０１のゲートとソースの間の電圧は
、しきい値電圧に応じた電圧と映像信号電圧との和の電圧から、トランジスタ１０１の電
流特性に応じた電圧が差し引かれた電圧となっている。したがって、トランジスタ１０１
の電流特性のばらつきの影響を低減することができ、表示素子１０５には、適切な大きさ
の電流を供給することが出来る。
なお、図８（Ｃ）、（Ｄ）の回路構成の場合、図７（Ａ）に示す初期化の期間においては
、スイッチ６０２を介して、トランジスタ１０１の第２の端子の電位を制御することが可
能である。そして、スイッチ２０２については、非導通状態とすることが望ましい。スイ
ッチ６０２を介して初期化を行うことにより、表示素子側に流れる電流をなくすことが出
来る。なお、図７（Ｂ）以降については、同様に動作させればよい。
なお、図７において、各動作への切り替わり時において、その動作の間に、別の動作や別
の期間が設けられていることも可能である。例えば、図７（Ｄ）に示すような状態を、図
７（Ａ）と図７（Ｂ）の間に設けても良い。このような期間を設けても、支障がないため
、問題はない。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態３）
本実施の形態では、実施の形態１で述べた回路および駆動方法の別の具体例または変形例
について示す。
図１１（Ａ）に、図１、図９（Ｃ）、図１０（Ｃ）の具体例について示す。図１１（Ａ）
では、配線１１０１、配線１１０２、配線１１０３、配線１１０４、容量素子１１０５、
トランジスタ１１０６、トランジスタ１１０７、表示素子１１０８について示している。
なお、配線１１０１は、図９（Ｃ）での配線１０３に対応する。なお、配線１１０２は、
図９（Ｃ）での配線１０６に対応する。なお、配線１１０４は、図９（Ｃ）での配線１０
４に対応する。なお、容量素子１１０５は、図９（Ｃ）での容量素子１０２Ｂに対応する
。なお、トランジスタ１１０６は、図９（Ｃ）でのトランジスタ１０１に対応する。なお
、トランジスタ１１０７は、図９（Ｃ）での表示素子１０５に対応する。なおトランジス
タ１１０６及びトランジスタ１１０７は共にｐチャネル型であるとして説明する。なお表
示素子としてＥＬ素子を一例としてあげて説明を行うものとする。
図１１（Ａ）に示す回路について、図１１（Ｂ）に示すタイミングチャートに基づいて、
動作の説明を行う。次に、図１１（Ｂ）では、第１の期間Ｔ１、第２の期間Ｔ２、第３の
期間Ｔ３、第４の期間Ｔ４、第５の期間Ｔ５、第６の期間Ｔ６、第７の期間Ｔ７に分けて
、各配線の電位について説明する。なお配線１１０１、配線１１０２の電位は、「ＶＤＤ
」（高電源電位に基づく信号、Ｈ信号）、「０」（グラウンド電位に基づく信号、ＧＮＤ
）、「ＶＳＳ」（低電源電位に基づく信号、Ｌ信号）の３段階として説明するものとする
。また、配線１１０３は、表示部の走査線として機能しうる配線であり、表示部は実際に
は走査線の数に対応して、１１０３＿１乃至１１０３＿Ｎ（Ｎは自然数）を有する。図１
１（Ｂ）では、配線１１０３＿１、及び配線１１０３＿２の電位は、「ＶｇＨ」、「Ｖｇ
Ｌ」の２段階として説明するものとする。なお、以下の説明では、配線１１０３＿１に着
目して説明することとする。また配線１１０４は、表示部の信号線として機能しうる配線
であり、配線１１０４の電位は、「ＶｄＨ」から「ＶｄＬ」の範囲の値を取るものとして
説明する。なお、各配線が取り得る電位は、これに限定されず、特に動作に支障がなけれ
ば、他の電位であってもよい。
第１の期間Ｔ１について、説明する。第１の期間Ｔ１では、配線１１０１がＶＤＤ、配線
１１０２がＶＤＤ、配線１１０３＿１がＶｇＬ、配線１１０４がＶｄＬとなる。その結果
、容量素子１１０５に蓄えられた電荷が放電され、各ノードの電位が初期化されることと
なる。次に第２の期間Ｔ２について説明する。第２の期間Ｔ２では、配線１１０１がＶＳ
Ｓ、配線１１０２がＶＤＤ、配線１１０３＿１がＶｇＨ、配線１１０４がＶｄＨとなる。
その結果、容量素子１１０５への電荷の充電がなされることとなる。次に第３の期間Ｔ３
について説明する。第３の期間Ｔ３では、配線１１０１が「０」、配線１１０２が「０」
、配線１１０３＿１がＶｇＬ、配線１１０４がＶｄＨとなる。その結果、容量素子１１０
５からの電荷の放電が行われ、トランジスタ１１０６のゲート−ソース間の寄生容量に、
トランジスタ１１０６のしきい値電圧が保持されることとなる。すなわち、第３の期間Ｔ
３では、トランジスタのしきい値電圧を取得している期間（図１（Ａ））に相当するもの
となる。次に第４の期間Ｔ４について説明する。第４の期間Ｔ４では、配線１１０１が「
０」、配線１１０２が「０」となる。このとき、配線１１０３＿２は、配線１１０３＿１
と引き続いて、走査が行われる。そして、配線１１０４では各画素に入力される電位が切
り替わっていき、各画素へのデータの書き込みが行われることとなる。次に第５の期間Ｔ
５について説明する。第５の期間Ｔ５では、配線１１０１がＶＳＳ、配線１１０２がＶＳ
Ｓ、配線１１０３＿１がＶｇＨ、配線１１０４がＶｄＨとなる。その結果、表示素子１１
０８に蓄積された電荷の初期化を行うこととなる。次に第６の期間Ｔ６について説明する
。第６の期間Ｔ６では、配線１１０１がＶＳＳ、配線１１０２が「０」、配線１１０３＿
１がＶｇＬ、配線１１０４がＶｄＨとなる。その結果、容量素子１１０５から、トランジ
スタの移動度などの電流特性のばらつきに応じて、電荷の放電を行い、トランジスタ１１
０６の移動度などの電流特性のばらつきを補正することとなる。すなわち、第６の期間Ｔ
６では、トランジスタの移動度などの電流特性のばらつきを補正する期間（図１（Ｂ））
に相当するものとなる。次に第７の期間Ｔ７について説明する。第７の期間Ｔ７では、配
線１１０１がＶＤＤ、配線１１０２が「０」、配線１１０３＿１がＶｇＨ、配線１１０４
がＶｄＨとなる。その結果、表示素子１１０８に電流を流すこととなる。すなわち、第７
の期間Ｔ７では、表示を行う期間（図１（Ｃ））に相当するものとなる。
なお、回路の接続構成は、これに限定されない。所望の動作を行うことができるように配
置されていれば、様々な場所に、スイッチやトランジスタなどを配置することによって、
様々な構成の回路を実現することが出来る。
例えば、図１１（Ｃ）には、トランジスタ１１０６及びトランジスタ１１０７の極性をｎ
チャネル型とした際の回路を示している。トランジスタ１１０６及びトランジスタ１１０
７の極性を反転させた際には、スイッチとなるトランジスタ１１０７の導通または非導通
を制御するために、配線１１０３に入力される信号の電位を反転させて用い、表示素子１
１０８を配線１１０１に接続されるように設けることが好ましい。
このように、実施の形態３で述べた構成についての例は、様々な構成をとることが出来る
。さらに、図１、図９（Ｃ）、図１０（Ｃ）の具体例について示したが、他の図において
も、同様に、具体例を構成することが出来る。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で述べた回路について、具体例を示す
。
例として、図８（Ａ）に示す回路が１つの画素を構成し、その画素がマトリクス状に配置
されている場合の例について、図１２に示す。なお、図１２では、スイッチは、ｐチャネ
ル型のトランジスタを用いて実現している。ただし、これに限定されず、別の極性のトラ
ンジスタを用いたり、両方の極性のトランジスタを用いたり、ダイオードまたはダイオー
ド接続されたトランジスタなどを用いたりすることも可能である。
図８（Ａ）に示す回路は、１つ分の画素である画素１２００Ｍを構成している。画素１２
００Ｍと同様な構成の画素が、画素１２００Ｎ、画素１２００Ｐ、画素１２００Ｑとして
、マトリクス状に配置されている。各画素では、上下、左右の配置に応じて、同じ配線に
接続されている場合がある。
次に、図８（Ａ）の各要素と、画素１２００Ｍにおける各要素との対応を、以下に示す。
配線１０４は、配線１０４Ｍに対応し、配線１０３は、配線１０３Ｍに対応し、スイッチ
６０１は、トランジスタ６０１Ｍに対応し、スイッチ２０１は、トランジスタ２０１Ｍに
対応し、トランジスタ１０１は、トランジスタ１０１Ｍに対応し、スイッチ２０２は、ト
ランジスタ２０２Ｍに対応し、スイッチ２０３は、トランジスタ２０３Ｍに対応し、容量
素子１０２Ａは容量素子１０２ＡＭに対応し、容量素子１０２Ｂは容量素子１０２ＢＭに
対応し、表示素子１０５は、発光素子１０５Ｍに対応し、配線１０６は、配線１０６Ｍに
対応する。
トランジスタ６０１Ｍのゲートは、配線１２０１Ｍと接続されている。トランジスタ２０
１Ｍのゲートは、配線１２０２Ｍと接続されている。トランジスタ２０２Ｍのゲートは、
配線１２０３Ｍと接続されている。トランジスタ２０３Ｍのゲートは、配線１２０４Ｍと
接続されている。
なお、各々のトランジスタのゲートに接続されている配線は、別の画素の配線または同じ
画素の別の配線に接続されていることが可能である。
なお、配線１０６Ｍは、配線１０６Ｐ、配線１０６Ｎ、配線１０６Ｑと接続されることが
可能である。
図１２と同様に、様々な回路を構成することが可能である。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態５）
次に、表示装置の別の構成例およびその駆動方法について説明する。本実施の形態におい
ては、表示装置の外部から入力される画像（入力画像）の動きを補間する画像を、複数の
入力画像を基にして表示装置の内部で生成し、当該生成された画像（生成画像）と、入力
画像とを順次表示させる方法について説明する。なお、生成画像を、入力画像の動きを補
間するような画像とすることで、動画の動きを滑らかにすることができ、さらに、ホール
ド駆動による残像等によって動画の品質が低下する問題を改善できる。ここで、動画の補
間について、以下に説明する。動画の表示は、理想的には、個々の画素の輝度をリアルタ
イムに制御することで実現されるものであるが、画素のリアルタイム個別制御は、制御回
路の数が膨大なものとなる問題、配線スペースの問題、および入力画像のデータ量が膨大
なものとなる問題等が存在し、実現が困難である。したがって、表示装置による動画の表
示は、複数の静止画を一定の周期で順次表示することで、表示が動画に見えるようにして
行なわれている。この周期（本実施の形態においては入力画像信号周期と呼び、Ｔｉｎと
表す）は規格化されており、例として、ＮＴＳＣ規格では１／６０秒、ＰＡＬ規格では１
／５０秒である。この程度の周期でも、インパルス型表示装置であるＣＲＴにおいては動
画表示に問題は起こらなかった。しかし、ホールド型表示装置においては、これらの規格
に準じた動画をそのまま表示すると、ホールド型であることに起因する残像等により表示
が不鮮明となる不具合（ホールドぼけ：ｈｏｌｄ ｂｌｕｒ）が発生してしまう。ホール
ドぼけは、人間の目の追従による無意識的な動きの補間と、ホールド型の表示との不一致
（ｄｉｓｃｒｅｐａｎｃｙ）で認識されるものであるので、従来の規格よりも入力画像信
号周期を短くする（画素のリアルタイム個別制御に近づける）ことで低減させることがで
きるが、入力画像信号周期を短くすることは規格の変更を伴い、さらに、データ量も増大
することになるので、困難である。しかしながら、規格化された入力画像信号を基にして
、入力画像の動きを補間するような画像を表示装置内部で生成し、当該生成画像によって
入力画像を補間して表示することで、規格の変更またはデータ量の増大なしに、ホールド
ぼけを低減できる。このように、入力画像信号を基にして表示装置内部で画像信号を生成
し、入力画像の動きを補間することを、動画の補間と呼ぶこととする。
本実施の形態における動画の補間方法によって、動画ぼけを低減させることができる。本
実施の形態における動画の補間方法は、画像生成方法と画像表示方法に分けることができ
る。そして、特定のパターンの動きについては別の画像生成方法および／または画像表示
方法を用いることで、効果的に動画ぼけを低減させることができる。図１３（Ａ）および
（Ｂ）は、本実施の形態における動画の補間方法の一例を説明するための模式図である。
図１３（Ａ）および（Ｂ）において、横軸は時間であり、横方向の位置によって、それぞ
れの画像が扱われるタイミングを表している。「入力」と記された部分は、入力画像信号
が入力されるタイミングを表している。ここでは、時間的に隣接する２つの画像として、
画像５１２１および画像５１２２に着目している。入力画像は、周期Ｔｉｎの間隔で入力
される。なお、周期Ｔｉｎ１つ分の長さを、１フレームもしくは１フレーム期間と記すこ
とがある。「生成」と記された部分は、入力画像信号から新しく画像が生成されるタイミ
ングを表している。ここでは、画像５１２１および画像５１２２を基にして生成される生
成画像である、画像５１２３に着目している。「表示」と記された部分は、表示装置に画
像が表示されるタイミングを表している。なお、着目している画像以外の画像については
破線で記しているのみであるが、着目している画像と同様に扱うことによって、本実施の
形態における動画の補間方法の一例を実現できる。
本実施の形態における動画の補間方法の一例は、図１３（Ａ）に示されるように、時間的
に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表示
されるタイミングの間隙に表示させることで、動画の補間を行うことができる。このとき
、表示画像の表示周期は、入力画像の入力周期の１／２とされることが好ましい。ただし
、これに限定されず、様々な表示周期とすることができる。例えば、表示周期を入力周期
の１／２より短くすることで、動画をより滑らかに表示できる。または、表示周期を入力
周期の１／２より長くすることで、消費電力を低減できる。なお、ここでは、時間的に隣
接した２つの入力画像を基にして画像を生成しているが、基にする入力画像は２つに限定
されず、様々な数を用いることができる。例えば、時間的に隣接した３つ（３つ以上でも
良い）の入力画像を基にして画像を生成すれば、２つの入力画像を基にする場合よりも、
精度の良い生成画像を得ることができる。なお、画像５１２１の表示タイミングを、画像
５１２２の入力タイミングと同時刻、すなわち入力タイミングに対する表示タイミングを
１フレーム遅れとしているが、本実施の形態における動画の補間方法における表示タイミ
ングはこれに限定されず、様々な表示タイミングを用いることができる。例えば、入力タ
イミングに対する表示タイミングを１フレーム以上遅らせることができる。こうすること
で、生成画像である画像５１２３の表示タイミングを遅くすることができるので、画像５
１２３の生成にかかる時間に余裕を持たせることができ、消費電力および製造コストの低
減につながる。なお、入力タイミングに対する表示タイミングをあまりに遅くすると、入
力画像を保持しておく期間が長くなり、保持にかかるメモリ容量が増大してしまうので、
入力タイミングに対する表示タイミングは、１フレーム遅れから２フレーム遅れ程度が好
ましい。
ここで、画像５１２１および画像５１２２を基にして生成される画像５１２３の、具体的
な生成方法の一例について説明する。動画を補間するためには入力画像の動きを検出する
必要があるが、本実施の形態においては、入力画像の動きの検出のために、ブロックマッ
チング法と呼ばれる方法を用いることができる。ただし、これに限定されず、様々な方法
（画像データの差分をとる方法、フーリエ変換を利用する方法等）を用いることができる
。ブロックマッチング法においては、まず、入力画像１枚分の画像データ（ここでは画像
５１２１の画像データ）を、データ記憶手段（半導体メモリ、ＲＡＭ等の記憶回路等）に
記憶させる。そして、次のフレームにおける画像（ここでは画像５１２２）を、複数の領
域に分割する。なお、分割された領域は、図１３（Ａ）のように、同じ形状の矩形とする
ことができるが、これに限定されず、様々なもの（画像によって形状または大きさを変え
る等）とすることができる。その後、分割された領域毎に、データ記憶手段に記憶させた
前のフレームの画像データ（ここでは画像５１２１の画像データ）とデータの比較を行い
、画像データが似ている領域を探索する。図１３（Ａ）の例においては、画像５１２２に
おける領域５１２４とデータが似ている領域を画像５１２１の中から探索し、領域５１２
６が探索されたものとしている。なお、画像５１２１の中を探索するとき、探索範囲は限
定されることが好ましい。図１３（Ａ）の例においては、探索範囲として、領域５１２４
の面積の４倍程度の大きさである、領域５１２５を設定している。なお、探索範囲をこれ
より大きくすることで、動きの速い動画においても検出精度を高くすることができる。た
だし、あまりに広く探索を行なうと探索時間が膨大なものとなってしまい、動きの検出の
実現が困難となるため、領域５１２５は、領域５１２４の面積の２倍から６倍程度の大き
さであることが好ましい。その後、探索された領域５１２６と、画像５１２２における領
域５１２４との位置の違いを、動きベクトル５１２７として求める。動きベクトル５１２
７は領域５１２４における画像データの１フレーム期間の動きを表すものである。そして
、動きの中間状態を表す画像を生成するため、動きベクトルの向きはそのままで大きさを
変えた画像生成用ベクトル５１２８を作り、画像５１２１における領域５１２６に含まれ
る画像データを、画像生成用ベクトル５１２８に従って移動させることで、画像５１２３
における領域５１２９内の画像データを形成させる。これらの一連の処理を、画像５１２
２における全ての領域について行なうことで、画像５１２３が生成されることができる。
そして、入力画像５１２１、生成画像５１２３、入力画像５１２２を順次表示することで
、動画を補間することができる。なお、画像中の物体５１３０は、画像５１２１および画
像５１２３において位置が異なっている（つまり動いている）が、生成された画像５１２
３は、画像５１２１および画像５１２２における物体の中間点となっている。このような
画像を表示することで、動画の動きを滑らかにすることができ、残像等による動画の不鮮
明さを改善できる。
なお、画像生成用ベクトル５１２８の大きさは、画像５１２３の表示タイミングに従って
決められることができる。図１３（Ａ）の例においては、画像５１２３の表示タイミング
は画像５１２１および画像５１２２の表示タイミングの中間点（１／２）としているため
、画像生成用ベクトル５１２８の大きさは動きベクトル５１２７の１／２としているが、
他にも、例えば、表示タイミングが１／３の時点であれば、大きさを１／３とし、表示タ
イミングが２／３の時点であれば、大きさを２／３とすることができる。
なお、このように、様々な動きベクトルを持った複数の領域をそれぞれ動かして新しい画
像を作る場合は、移動先の領域内に他の領域が既に移動している部分（重複）や、どこの
領域からも移動されてこない部分（空白）が生じることもある。これらの部分については
、データを補正することができる。重複部分の補正方法としては、例えば、重複データの
平均をとる方法、動きベクトルの方向等で優先度をつけておき、優先度の高いデータを生
成画像内のデータとする方法、色（または明るさ）はどちらかを優先させるが明るさ（ま
たは色）は平均をとる方法、等を用いることができる。空白部分の補正方法としては、画
像５１２１または画像５１２２の当該位置における画像データをそのまま生成画像内のデ
ータとする方法、画像５１２１または画像５１２２の当該位置における画像データの平均
をとる方法、等を用いることができる。そして、生成された画像５１２３を、画像生成用
ベクトル５１２８の大きさに従ったタイミングで表示させることで、動画の動きを滑らか
にすることができ、さらに、ホールド駆動による残像等によって動画の品質が低下する問
題を改善できる。
本実施の形態における動画の補間方法の他の例は、図１３（Ｂ）に示されるように、時間
的に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表
示されるタイミングの間隙に表示させる際に、それぞれの表示画像をさらに複数のサブ画
像に分割して表示することで、動画の補間を行うことができる。この場合、画像表示周期
が短くなることによる利点だけでなく、暗い画像が定期的に表示される（表示方法がイン
パルス型に近づく）ことによる利点も得ることができる。つまり、画像表示周期が画像入
力周期に比べて１／２の長さにするだけの場合よりも、残像等による動画の不鮮明さをさ
らに改善できる。図１３（Ｂ）の例においては、「入力」および「生成」については図１
３（Ａ）の例と同様な処理を行なうことができるので、説明を省略する。図１３（Ｂ）の
例における「表示」は、１つの入力画像または／および生成画像を複数のサブ画像に分割
して表示を行うことができる。具体的には、図１３（Ｂ）に示すように、画像５１２１を
サブ画像５１２１ａおよび５１２１ｂに分割して順次表示することで、人間の目には画像
５１２１が表示されたように知覚させ、画像５１２３をサブ画像５１２３ａおよび５１２
３ｂに分割して順次表示することで、人間の目には画像５１２３が表示されたように知覚
させ、画像５１２２をサブ画像５１２２ａおよび５１２２ｂに分割して順次表示すること
で、人間の目には画像５１２２が表示されたように知覚させる。すなわち、人間の目に知
覚される画像としては図１３（Ａ）の例と同様なものとしつつ、表示方法をインパルス型
に近づけることができるので、残像等による動画の不鮮明さをさらに改善できる。なお、
サブ画像の分割数は、図１３（Ｂ）においては２つとしているが、これに限定されず様々
な分割数を用いることができる。なお、サブ画像が表示されるタイミングは、図１３（Ｂ
）においては等間隔（１／２）としているが、これに限定されず様々な表示タイミングを
用いることができる。例えば、暗いサブ画像（５１２１ｂ、５１２２ｂ、５１２３ｂ）の
表示タイミングを早くする（具体的には、１／４から１／２のタイミング）ことで、表示
方法をよりインパルス型に近づけることができるため、残像等による動画の不鮮明さをさ
らに改善できる。または、暗いサブ画像の表示タイミングを遅くする（具体的には、１／
２から３／４のタイミング）ことで、明るい画像の表示期間を長くすることができるので
、表示効率を高めることができ、消費電力を低減できる。
本実施の形態における動画の補間方法の他の例は、画像内で動いている物体の形状を検出
し、動いている物体の形状によって異なる処理を行なう例である。図１３（Ｃ）に示す例
は、図１３（Ｂ）の例と同様に表示のタイミングを表しているが、表示されている内容が
、動く文字（スクロールテキスト、字幕、テロップ等とも呼ばれる）である場合を示して
いる。なお、「入力」および「生成」については、図１３（Ｂ）と同様としても良いため
、図示していない。ホールド駆動における動画の不鮮明さは、動いているものの性質によ
って程度が異なることがある。特に、文字が動いている場合に顕著に認識されることが多
い。なぜならば、動く文字を読む際にはどうしても視線を文字に追従させてしまうので、
ホールドぼけが発生しやすくなるためである。さらに、文字は輪郭がはっきりしているこ
とが多いため、ホールドぼけによる不鮮明さがさらに強調されてしまうこともある。すな
わち、画像内を動く物体が文字かどうかを判別し、文字である場合はさらに特別な処理を
行なうことは、ホールドぼけの低減のためには有効である。具体的には、画像内を動いて
いる物体に対し、輪郭検出または／およびパターン検出等を行なって、当該物体が文字で
あると判断された場合は、同じ画像から分割されたサブ画像同士であっても動き補間を行
い、動きの中間状態を表示するようにして、動きを滑らかにすることができる。当該物体
が文字ではないと判断された場合は、図１３（Ｂ）に示すように、同じ画像から分割され
たサブ画像であれば動いている物体の位置は変えずに表示することができる。図１３（Ｃ
）の例では、文字であると判断された領域５１３１が、上方向に動いている場合を示して
いるが、画像５１２１ａと画像５１２１ｂとで、領域５１３１の位置を異ならせている。
画像５１２３ａと画像５１２３ｂ、画像５１２２ａと画像５１２２ｂについても同様であ
る。こうすることで、ホールドぼけが特に認識されやすい動く文字については、通常の動
き補償倍速駆動よりもさらに動きを滑らかにすることができるので、残像等による動画の
不鮮明さをさらに改善できる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態６）
本実施の形態では、表示装置の一例について説明する。
まず、図１４（Ａ）を参照して、液晶表示装置のシステムブロックの一例について説明す
る。液晶表示装置は、回路５３６１、回路５３６２、回路５３６３＿１、回路５３６３＿
２、画素部５３６４、回路５３６５、及び照明装置５３６６を有する。画素部５３６４に
は、複数の配線５３７１が回路５３６２から延伸して配置され、複数の配線５３７２が回
路５３６３＿１、及び回路５３６３＿２から延伸して配置されている。そして、複数の配
線５３７１と複数の配線５３７２との交差領域には、各々、液晶素子などの表示素子を有
する画素５３６７がマトリクス状に配置されている。
回路５３６１は、映像信号５３６０に応じて、回路５３６２、回路５３６３＿１、回路５
３６３＿２、及び回路５３６５に、信号、電圧、又は電流などを供給する機能を有し、コ
ントローラ、制御回路、タイミングジェネレータ、電源回路、又はレギュレータなどとし
て機能することが可能である。本実施の形態では、一例として、回路５３６１は、回路５
３６２に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（
ＳＣＫ）、信号線駆動回路用反転クロック信号（ＳＣＫＢ）、ビデオ信号用データ（ＤＡ
ＴＡ）、ラッチ信号（ＬＡＴ）を供給するものとする。または、回路５３６１は、一例と
して、回路５３６３＿１、及び回路５３６３＿２に、走査線駆動回路用スタート信号（Ｇ
ＳＰ）、走査線駆動回路用クロック信号（ＧＣＫ）、及び走査線駆動回路用反転クロック
信号（ＧＣＫＢ）を供給するものとする。または、回路５３６１は、回路５３６５に、バ
ックライト制御信号（ＢＬＣ）を供給するものとする。ただし、これに限定されず、回路
５３６１は、他にも様々な信号、様々な電圧、又は様々な電流などを、回路５３６２、回
路５３６３＿１、回路５３６３＿２、及び回路５３６５に供給することが可能である。
回路５３６２は、回路５３６１から供給される信号（例えば、ＳＳＰ、ＳＣＫ、ＳＣＫＢ
、ＤＡＴＡ、ＬＡＴ）に応じて、ビデオ信号を複数の配線５３７１に出力する機能を有し
、信号線駆動回路として機能することが可能である。回路５３６３＿１、及び回路５３６
３＿２は、回路５３６１から供給される信号（ＧＳＰ、ＧＣＫ、ＧＣＫＢ）に応じて、走
査信号を複数の配線５３７２に出力する機能を有し、走査線駆動回路として機能すること
が可能である。回路５３６５は、回路５３６１から供給される信号（ＢＬＣ）に応じて、
照明装置５３６６に供給する電力の量、又は時間などを制御することによって、照明装置
５３６６の輝度（又は平均輝度）を制御する機能を有し、電源回路として機能することが
可能である。
なお、複数の配線５３７１にビデオ信号が入力される場合、複数の配線５３７１は、信号
線、ビデオ信号線、又はソース線などとして機能することが可能である。複数の配線５３
７２に走査信号が入力される場合、複数の配線５３７２は、信号線、走査線、又はゲート
線などとして機能することが可能である。ただし、これに限定されない。
なお、回路５３６３＿１、及び回路５３６３＿２に、同じ信号が回路５３６１から入力さ
れる場合、回路５３６３＿１が複数の配線５３７２に出力する走査信号と、回路５３６３
＿２が複数の配線５３７２に出力する走査信号とは、おおむね等しいタイミングとなる場
合が多い。したがって、回路５３６３＿１、及び回路５３６３＿２が駆動する負荷を小さ
くすることができる。よって、表示装置を大きくすることができる。または、表示装置を
高精細にすることができる。または、回路５３６３＿１、及び回路５３６３＿２が有する
トランジスタのチャネル幅を小さくすることができるので、狭額縁な表示装置を得ること
ができる。ただし、これに限定されず、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給することが可能である。
なお、回路５３６３＿１と回路５３６３＿２との一方を省略することが可能である。
なお、画素部５３６４には、容量線、電源線、走査線などの配線を新たに配置することが
可能である。そして、回路５３６１は、これらの配線に信号又は電圧などを出力すること
が可能である。または、回路５３６３＿１又は回路５３６３＿２と同様の回路を新たに追
加し、この新たに追加した回路は、新たに追加した配線に走査信号などの信号を出力する
ことが可能である。
なお、画素５３６７が表示素子としてＥＬ素子などの発光素子を有することが可能である
。この場合、図１４（Ｂ）に示すように、表示素子が発光することが可能なので、回路５
３６５、及び照明装置５３６６は省略されることが可能である。そして、表示素子に電力
を供給するために、電源線として機能することが可能な複数の配線５３７３を画素部５３
６４に配置することが可能である。回路５３６１は、電圧（ＡＮＯ）という電源電圧を配
線５３７３に供給することが可能である。この配線５３７３は、画素の色要素別に接続さ
れることが可能であるし、全ての画素に共通して接続されることが可能である。
なお、図１４（Ｂ）では、一例として、回路５３６１は、回路５３６３＿１と回路５３６
３＿２とに別々の信号を供給する場合の一例を示す。回路５３６１は、走査線駆動回路用
スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＫ１）、及び走査線駆
動回路用反転クロック信号（ＧＣＫＢ１）などの信号を回路５３６３＿１に供給する。そ
して、回路５３６１は、走査線駆動回路用スタート信号（ＧＳＰ２）、走査線駆動回路用
クロック信号（ＧＣＫ２）、及び走査線駆動回路用反転クロック信号（ＧＣＫＢ２）など
の信号を回路５３６３＿２に供給する。この場合、回路５３６３＿１は、複数の配線５３
７２のうち奇数行目の配線のみを走査し、回路５３６３＿２は、複数の配線５３７２のう
ち偶数行目の配線のみを走査することが可能になる。よって、回路５３６３＿１、及び回
路５３６３＿２の駆動周波数を小さくできるので、消費電力の低減を図ることができる。
または、１段分のフリップフロップをレイアウトすることが可能な面積を大きくすること
ができる。よって、表示装置を高精細にすることができる。または、表示装置を大型にす
ることができる。ただし、これに限定されず、図１４（Ａ）と同様に、回路５３６１は、
回路５３６３＿１と回路５３６３＿２とに同じ信号を出力することが可能である。
なお、図１４（Ｂ）と同様に、図１４（Ａ）においても、回路５３６１は、回路５３６３
＿１と回路５３６３＿２とに別々の信号を供給することが可能である。
以上、表示装置のシステムブロックの一例について説明した。
次に、表示装置の構成の一例について、図１５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、及び（
Ｅ）を参照して説明する。
図１５（Ａ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）は、画素部５３６４と同じ基板
５３８０に形成される。そして、回路５３６１は、画素部５３６４とは別の基板に形成さ
れる。こうして、外部部品の数が減るので、コストの低減を図ることができる。または、
基板５３８０に入力される信号又は電圧の数が減るので、基板５３８０と、外部部品との
接続数を減らすことができる。よって、信頼性の向上、又は歩留まりの向上を図ることが
できる。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板は、ＴＡＢ（Ｔａ
ｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式によってＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）に実装されることが可能である。または、当該基板は
、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式によって画素部５３６４と同じ基板５３８
０に実装することが可能である。
なお、回路が画素部５３６４とは別の基板に形成される場合、当該基板には、単結晶半導
体を用いたトランジスタを形成することが可能である。したがって、当該基板に形成され
る回路は、駆動周波数の向上、駆動電圧の向上、出力信号のばらつきの低減などのメリッ
トを得ることができる。
なお、外部回路からは、入力端子５３８１を介して信号、電圧、又は電流などが入力され
る場合が多い。
図１５（Ｂ）では、駆動周波数が低い回路（例えば、回路５３６３＿１、回路５３６３＿
２）は、画素部５３６４と同じ基板５３８０に形成される。そして、回路５３６１、及び
回路５３６２は、画素部５３６４とは別の基板に形成される。こうして、移動度が小さい
トランジスタによって、基板５３８０に形成される回路を構成することが可能になる。よ
って、トランジスタの半導体層として、非単結晶半導体、微結晶半導体、有機半導体、又
は酸化物半導体などを用いることが可能になる。したがって、表示装置の大型化、工程数
の削減、コストの低減、又は歩留まりの向上などを図ることができる。
なお、図１５（Ｃ）に示すように、回路５３６２の一部（回路５３６２ａ）が画素部５３
６４と同じ基板５３８０に形成され、残りの回路５３６２（回路５３６２ｂ）が画素部５
３６４とは別の基板に形成されることが可能である。回路５３６２ａは、移動度が低いト
ランジスタによって構成することが可能な回路（例えば、シフトレジスタ、セレクタ、ス
イッチなど）を有する場合が多い。そして、回路５３６２ｂは、移動度が高く、特性ばら
つきが小さいトランジスタによって構成することが好ましい回路（例えば、シフトレジス
タ、ラッチ回路、バッファ回路、ＤＡ変換回路、ＡＤ変換回路など）を有する場合が多い
。こうすることによって、図１５（Ｂ）と同様に、トランジスタの半導体層として、非単
結晶半導体、微結晶半導体、有機半導体、又は酸化物半導体などを用いることが可能とな
り、さらに外部部品の削減を図ることができる。
図１５（Ｄ）では、画素部５３６４に信号を出力する機能を有する回路（例えば、回路５
３６２、回路５３６３＿１、及び回路５３６３＿２など）、及びこれらの回路を制御する
機能を有する回路（例えば、回路５３６１）は、画素部５３６４とは別の基板に形成され
る。こうして、画素部と、その周辺回路とを別々の基板に形成することが可能になるので
、歩留まりの向上を図ることができる。
なお、図１５（Ｄ）と同様に、図１５（Ａ）〜（Ｃ）においても、回路５３６３＿１、及
び回路５３６３＿２を画素部５３６４とは別の基板に形成することが可能である。
図１５（Ｅ）では、回路５３６１の一部（回路５３６１ａ）が画素部５３６４と同じ基板
５３８０に形成され、残りの回路５３６１（回路５３６１ｂ）が画素部５３６４とは別の
基板に形成される。回路５３６１ａは、移動度が小さいトランジスタによって構成するこ
とが可能な回路（例えば、スイッチ、セレクタ、レベルシフト回路など）を有する場合が
多い。そして、回路５３６１ｂは、移動度が高く、ばらつきが小さいトランジスタを用い
て構成することが好ましい回路（例えば、シフトレジスタ、タイミングジェネレータ、オ
シレータ、レギュレータ、又はアナログバッファなど）を有する場合が多い。
なお、図１５（Ａ）〜（Ｄ）においても、回路５３６１ａを画素部５３６４と同じ基板に
形成し、回路５３６１ｂを画素部５３６４とは別の基板に形成することが可能である。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態７）
本実施の形態では、トランジスタ、及び容量素子の作製工程の一例を示す。特に、半導体
層として、酸化物半導体を用いる場合の作製工程について説明する。酸化物半導体層とし
ては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される層を用いることが可能である。な
お、Ｍとしては、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の
金属元素などがある。例えば、Ｍとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧ
ａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。なお、酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、又は該遷移金属の酸化物が含まれているものがある。このような薄膜をＩｎ−Ｇａ
−Ｚｎ−Ｏ系非単結晶膜と示すことが可能である。なお、酸化物半導体としては、ＺｎＯ
を用いることが可能である。なお、酸化物半導体層の可動イオン、代表的にはナトリウム
の濃度は、５×１０１８／ｃｍ３以下、更には１×１０１８／ｃｍ３以下であると、トラ
ンジスタの電気特性が変化することを抑制することができるため好ましい。ただし、これ
に限定されず、半導体層としては、他に様々な材料の酸化物半導体を用いることが可能で
ある。または、半導体層としては、単結晶半導体、多結晶半導体、微結晶（マイクロクリ
スタル、又はナノクリスタル）半導体、非晶質（アモルファス）半導体、又は、様々な非
単結晶半導体などを用いることが可能である。
図１６（Ａ）〜（Ｃ）を参照して、トランジスタ、及び容量素子の作製工程の一例につい
て説明する。図１６（Ａ）〜（Ｃ）には、トランジスタ５４４１、及び容量素子５４４２
の作製工程の一例である。トランジスタ５４４１は、逆スタガ型薄膜トランジスタの一例
であり、酸化物半導体層上にソース電極またはドレイン電極を介して配線が設けられてい
るトランジスタの例である。
まず、基板５４２０上に、スパッタリング法により第１導電層を全面に形成する。次に、
第１フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスクを用い
て、選択的に第１導電層のエッチングを行い、導電層５４２１、及び導電層５４２２を形
成する。導電層５４２１は、ゲート電極として機能することが可能であり、導電層５４２
２は、容量素子の一方の電極として機能することが可能である。ただし、これに限定され
ず、導電層５４２１、及び導電層５４２２は、配線、ゲート電極、又は容量素子の電極と
して機能する部分を有することが可能である。この後、レジストマスクを除去する。
次に、絶縁層５４２３をプラズマＣＶＤ法またはスパッタリング法を用いて全面に形成す
る。絶縁層５４２３は、ゲート絶縁層として機能することが可能であり、導電層５４２１
、及び導電層５４２２を覆うように形成される。なお、絶縁層５４２３の膜厚は、５０ｎ
ｍ〜２５０ｎｍである場合が多い。
なお、絶縁層５４２３として、酸化シリコン層が用いられる場合、有機シランガスを用い
たＣＶＤ法により、酸化シリコン層を形成することが可能である。有機シランガスとして
は、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭ
Ｓ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、
オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤ
Ｓ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（
ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物、又は、酸化イットリウム（Ｙ２
Ｏ３）を用いることが可能である。
次に、第２フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマスク
を用いて、絶縁層５４２３を選択的にエッチングして導電層５４２１に達するコンタクト
ホール５４２４を形成する。この後、レジストマスクを除去する。ただし、これに限定さ
れず、コンタクトホール５４２４を省略することが可能である。または、酸化物半導体層
の形成後に、コンタクトホール５４２４を形成することが可能である。ここまでの段階で
の断面図が図１６（Ａ）に相当する。
次に、酸化物半導体層をスパッタリング法により全面に形成する。ただし、これに限定さ
れず、酸化物半導体層をスパッタリング法により形成し、さらにその上にｎ＋層を形成す
ることが可能である。なお、酸化物半導体の膜厚は、５ｎｍ〜２００ｎｍである場合が多
い。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタリングを行うことが好ましい。この逆スパッタリングに
より、絶縁層５４２３の表面及びコンタクトホール５４２４の底面に付着しているゴミを
除去することができる。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アル
ゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面
を改質する方法である。ただし、これに限定されず、アルゴン雰囲気に代えて窒素、ヘリ
ウムなどを用いることが可能である。または、アルゴン雰囲気に酸素、水素、Ｎ２Ｏなど
を加えた雰囲気で行うことが可能である。または、アルゴン雰囲気にＣｌ２、ＣＦ４など
を加えた雰囲気で行うことが可能である。なお、逆スパッタリングを行うと、絶縁層５４
２３の表面が好ましくは２〜１０ｎｍ程度削られる。このようなプラズマ処理後に、大気
に曝すことなく酸化物半導体を形成することによって、ゲート絶縁層と半導体層との界面
にゴミ又は水分を付着させない点で有用である。
次に、第３フォトマスクを用いて選択的に、酸化物半導体層のエッチングを行う。この後
、レジストマスクを除去する。
次に、スパッタリング法により第２導電層を全面に形成する。次に、第４フォトマスクを
用いたフォトリソグラフィ工程により形成したレジストマスクを用いて選択的に第２導電
層のエッチングを行い、導電層５４２９、導電層５４３０、及び導電層５４３１を形成す
る。導電層５４２９は、コンタクトホール５４２４を介して導電層５４２１と接続される
。導電層５４２９、及び導電層５４３０は、ソース電極又はドレイン電極として機能する
ことが可能であり、導電層５４３１は、容量素子の他方の電極として機能することが可能
である。ただし、これに限定されず、導電層５４２９、導電層５４３０、及び導電層５４
３１は、配線、ソース若しくはドレイン電極、又は容量素子の電極として機能する部分を
含むことが可能である。
なお、この後、熱処理（例えば２００℃〜６００℃の）を行う場合、この熱処理に耐える
耐熱性を第２導電層に持たせることが好ましい。よって、第２導電層としては、Ａｌと、
耐熱性導電性材料（例えば、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｚｒ、Ｃｅなど
の元素、これらの元素を組み合わせた合金、又は、これらの元素を成分とする窒化物など
）とを組み合わせた材料であることが好ましい。ただし、これに限定されず、第２導電膜
を積層構造にすることによって、第２導電膜に耐熱性を持たせることができる。例えば、
Ａｌの上下に、Ｔｉ、又はＭｏなどの耐熱性導電性材料を設けることが可能である。
なお、第２導電層をスパッタリング法により形成する前に、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタリングを行い、絶縁層５４２３の表面、酸化物半導体層の表
面、及びコンタクトホール５４２４の底面に付着しているゴミを除去することが好ましい
。ただし、これに限定されず、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いること
が可能である。または、アルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行う
ことが可能である。または、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行う
ことが可能である
なお、第２導電層のエッチングの際に、さらに、酸化物半導体層の一部をエッチングして
、酸化物半導体層５４２５を形成する。このエッチングによって、導電層５４２１と重な
る部分の酸化物半導体層５４２５、又は、上方に第２の導電層が形成されていない部分の
酸化物半導体層５４２５は、削れられるので、薄くなる場合が多い。ただし、これに限定
されず、酸化物半導体層は、エッチングされないことが可能である。ただし、酸化物半導
体層の上にｎ＋層が形成される場合は、酸化物半導体はエッチングされる場合が多い。こ
の後、レジストマスクを除去する。このエッチングが終了した段階でトランジスタ５４４
１と容量素子５４４２とが完成する。ここまでの段階での断面図が図１６（Ｂ）に相当す
る。
ここで、第２導電層をスパッタリング法により形成する前に逆スパッタリングを行うと、
絶縁層５４２３の露出部が好ましくは２〜１０ｎｍ程度削られることがある。よって、絶
縁層５４２３に凹部が形成される場合がある。または、第２導電層のエッチングを行い、
導電層５４２９、導電層５４３０、及び導電層５４３１を形成した後、逆スパッタリング
することによって、図１６（Ｂ）に示すように、導電層５４２９、導電層５４３０、及び
導電層５４３１の端部が湾曲する場合がある。
次に、大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。この熱
処理によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶層の原子レベルの再配列が行われる。この熱
処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニール
も含む）は重要である。なお、この加熱処理を行うタイミングは限定されず、酸化物半導
体の形成後であれば、様々なタイミングで行うことが可能である。
次に、絶縁層５４３２を全面に形成する。絶縁層５４３２としては、単層構造であること
が可能であるし、積層構造であることが可能である。例えば、絶縁層５４３２として有機
絶縁層を用いる場合、有機絶縁層の材料である組成物を塗布し、大気雰囲気下または窒素
雰囲気下で２００℃〜６００℃の加熱処理を行って、有機絶縁層を形成する。このように
、酸化物半導体層に接する有機絶縁層を形成することにより、電気特性の信頼性の高い薄
膜トランジスタを作製することができる。なお、絶縁層５４３２として有機絶縁層を用い
る場合、有機絶縁層の下に、窒化珪素膜、又は酸化珪素膜を設けることが可能である。
なお、図１６（Ｃ）においては、非感光性樹脂を用いて絶縁層５４３２を形成した形態を
示すため、コンタクトホールが形成される領域の断面において、絶縁層５４３２の端部が
角張っている。しかしながら、感光性樹脂を用いて絶縁層５４３２を形成すると、コンタ
クトホールが形成される領域の断面において、絶縁層５４３２の端部を湾曲させることが
可能になる。この結果、後に形成される第３導電層又は画素電極の被覆率が向上する。
なお、組成物を塗布する代わりに、その材料に応じて、ディップ、スプレー塗布、インク
ジェット法、印刷法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコー
ター等を用いることが可能である。
なお、酸化物半導体層を形成した後の加熱処理をせず、有機絶縁層の材料である組成物の
加熱処理時に、酸化物半導体層の加熱処理を兼ねることが可能である。
なお、絶縁層５４３２は、２００ｎｍ〜５μｍ、好ましくは３００ｎｍ〜１μｍで形成す
ることが可能である。
次に、第３導電層を全面に形成する。次に、第５フォトマスクを用いたフォトリソグラフ
ィ工程により形成したレジストマスクを用いて第３導電層を選択的にエッチングして、導
電層５４３３、及び導電層５４３４を形成する。ここまでの段階での断面図が図１６（Ｃ
）に相当する。導電層５４３３、及び導電層５４３４は、配線、画素電極、反射電極、透
明電極、又は容量素子の電極として機能することが可能である。特に、導電層５４３４は
、導電層５４２２と接続されるので、容量素子５４４２の電極として機能することが可能
である。ただし、これに限定されず、第１導電層と第２導電層とを接続する機能を有する
ことが可能である。例えば、導電層５４３３と導電層５４３４とを接続することによって
、導電層５４２２と導電層５４３０とを第３導電層（導電層５４３３及び導電層５４３４
）を介して接続されることが可能になる。
なお、容量素子５４４２は、導電層５４２２と導電層５４３４とによって、導電層５４３
１が挟まれる構造になるので、容量素子５４４２の容量値を大きくすることができる。た
だし、これに限定されず、導電層５４２２と導電層５４３４との一方を省略することが可
能である。
なお、レジストマスクをウェットエッチングで除去した後、大気雰囲気下または窒素雰囲
気下で２００℃〜６００℃の加熱処理を行うことが可能である。
以上の工程により、トランジスタ５４４１と容量素子５４４２とを作製することができる
。
なお、図１６（Ｄ）に示すように、酸化物半導体層５４２５の上に絶縁層５４３５を形成
することが可能である。絶縁層５４３５は、第２導電層がパターニングされる場合に、酸
化物半導体層が削られることを防止する機能を有し、チャネルストップ膜として機能する
。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動電圧
の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はＳ値の改善などを図る
ことができる。なお、絶縁層５４３５は、酸化物半導体層と絶縁層とを連続して全面に形
成し、その後、フォトマスクを用いたフォトリソグラフィ工程により形成したレジストマ
スクを用いて選択的に当該絶縁層をパターニングすることによって、形成されることがで
きる。その後、第２導電層を全面に形成し、第２導電層と同時に酸化物半導体層をパター
ニングする。つまり、同じマスク（レチクル）を用いて、酸化物半導体層と第２導電層と
をパターニングすることが可能になる。この場合、第２導電層の下には、必ず酸化物半導
体層が形成されることになる。こうして、工程数を増やすことなく、絶縁層５４３５を形
成することができる。このような製造プロセスでは、第２導電層の下に酸化物半導体層が
形成される場合が多い。ただし、これに限定されず、酸化物半導体層をパターニングした
後に、絶縁層を全面に形成し、当該絶縁層をパターニングすることによって、絶縁層５４
３５を形成することが可能である。
なお、図１６（Ｄ）において、容量素子５４４２は、導電層５４２２と導電層５４３１と
によって、絶縁層５４２３と酸化物半導体層５４３６とが挟まれる構造である。ただし、
酸化物半導体層５４３６を省略することが可能である。そして、導電層５４３０と導電層
５４３１とは、第３導電層をパターニングして形成される導電層５４３７を介して接続さ
れている。このような構造は、一例として、液晶表示装置の画素に用いられることが可能
である。例えば、トランジスタ５４４１はスイッチングトランジスタとして機能し、容量
素子５４４２は保持容量として機能することが可能である。そして、導電層５４２１、導
電層５４２２、導電層５４２９、導電層５４３７は、各々、ゲート線、容量線、ソース線
、画素電極として機能することが可能である。ただし、これに限定されない。なお、図１
６（Ｄ）と同様に、図１６（Ｃ）においても、導電層５４３０と導電層５４３１とを第３
導電層を介して接続することが可能である。
なお、図１６（Ｅ）に示すように、第２導電層をパターニングした後に、酸化物半導体層
５４２５を形成することが可能である。こうすることによって、第２導電層がパターニン
グされる場合、酸化物半導体は形成されていないので、酸化物半導体層が削られることが
ない。よって、酸化物半導体層の膜厚を薄くすることができるので、トランジスタの駆動
電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向上、又はＳ値の改善などを
図ることができる。なお、酸化物半導体層５４２５は、第２導電層がパターニングされる
後に、酸化物半導体層が全面に形成され、その後フォトマスクを用いたフォトリソグラフ
ィ工程により形成したレジストマスクを用いて選択的に酸化物半導体層パターニングする
ことによって形成されることができる。
なお、図１６（Ｅ）において、容量素子は、導電層５４２２と、第３導電層をパターニン
グして形成される導電層５４３９とによって、絶縁層５４２３と絶縁層５４３２とが挟ま
れる構造である。そして、導電層５４２２と導電層５４３０とは、第３導電層をパターニ
ングして形成される導電層５４３８を介して接続される。さらに、導電層５４３９は、第
２導電層をパターニングして形成される導電層５４４０と接続される。なお、図１６（Ｅ
）と同様に、図１６（Ｃ）及び（Ｄ）においても、導電層５４３０と導電層５４２２とは
、導電層５４３８を介して接続されることが可能である。
なお、酸化物半導体層（又はチャネル層）の膜厚を、トランジスタがオフの場合の空乏層
よりも薄くすることによって、完全空乏化状態を作り出すことが可能になる。こうして、
オフ電流を低減することができる。これを実現するために、酸化物半導体層の膜厚は、２
０ｎｍ以下であることが好ましい。より好ましくは１０ｎｍ以下である。さらに好ましく
は６ｎｍ以下であることが好ましい。
なお、トランジスタの動作電圧の低減、オフ電流の低減、ドレイン電流のオンオフ比の向
上、Ｓ値の改善などを図るために、酸化物半導体層の膜厚は、トランジスタを構成する層
の中で、一番薄いことが好ましい。例えば、酸化物半導体層の膜厚は、絶縁層５４２３よ
りも薄いことが好ましい。より好ましくは、酸化物半導体層の膜厚は、絶縁層５４２３の
１／２以下であることが好ましい。より好ましくは、１／５以下であることが好ましい。
さらに好ましくは、１／１０以下であることが好ましい。ただし、これに限定されず、信
頼性を向上させるために、酸化物半導体層の膜厚は、絶縁層５４２３よりも厚いことが可
能である。特に、図１６（Ｃ）のように、酸化物半導体層が削られる場合には、酸化物半
導体層の膜厚は厚いほうが好ましいので、酸化物半導体層の膜厚は、絶縁層５４２３より
も厚いことが可能である。
なお、トランジスタの耐圧を高くするために、絶縁層５４２３の膜厚は、第１導電層より
も厚いことが好ましい。より好ましくは、絶縁層５４２３の膜厚は、第１導電層の５／４
以上であることが好ましい。さらに好ましくは、４／３以上であることが好ましい。ただ
し、これに限定されず、トランジスタの移動度を高くするために、絶縁層５４２３の膜厚
は、第１導電層よりも薄いことが可能である。
なお、本実施の形態の基板、絶縁膜、導電膜、及び半導体層としては、他の実施の形態に
述べる材料、又は本明細書において述べる材料と同様なものを用いることが可能である。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態８）
本実施の形態では、トランジスタの構造の一例について図１７（Ａ）、（Ｂ）、及び（Ｃ
）を参照して説明する。
図１７（Ａ）は、トップゲート型のトランジスタの構成の一例である。図１７（Ｂ）は、
ボトムゲート型のトランジスタの構成の一例である。図１７（Ｃ）は、半導体基板を用い
て作製されるトランジスタの構造の一例である。
図１７（Ａ）には、基板５２６０と、基板５２６０の上に形成される絶縁層５２６１と、
絶縁層５２６１の上に形成され、領域５２６２ａ、領域５２６２ｂ、領域５２６２ｃ、領
域５２６２ｄ、及び５２６２ｅを有する半導体層５２６２と、半導体層５２６２を覆うよ
うに形成される絶縁層５２６３と、半導体層５２６２及び絶縁層５２６３の上に形成され
る導電層５２６４と、絶縁層５２６３及び導電層５２６４の上に形成され、開口部を有す
る絶縁層５２６５と、絶縁層５２６５の上及び絶縁層５２６５の開口部に形成される導電
層５２６６と、導電層５２６６の上及び絶縁層５２６５の上に形成され、開口部を有する
絶縁層５２６７と、絶縁層５２６７の上及び絶縁層５２６７の開口部に形成される導電層
５２６８と、絶縁層５２６７の上及び導電層５２６８の上に形成され、開口部を有する絶
縁層５２６９と、絶縁層５２６９の上及び絶縁層５２６９の開口部に形成される発光層５
２７０と、絶縁層５２６９の上及び発光層５２７０の上に形成される導電層５２７１とを
示す。
図１７（Ｂ）には、基板５３００と、基板５３００の上に形成される導電層５３０１と、
導電層５３０１を覆うように形成される絶縁層５３０２と、導電層５３０１及び絶縁層５
３０２の上に形成される半導体層５３０３ａと、半導体層５３０３ａの上に形成される半
導体層５３０３ｂと、半導体層５３０３ｂの上及び絶縁層５３０２の上に形成される導電
層５３０４と、絶縁層５３０２の上及び導電層５３０４の上に形成され、開口部を有する
絶縁層５３０５と、絶縁層５３０５の上及び絶縁層５３０５の開口部に形成される導電層
５３０６と、絶縁層５３０５の上及び導電層５３０６の上に配置される液晶層５３０７と
、液晶層５３０７の上に形成される導電層５３０８とを示す。
図１７（Ｃ）には、領域５３５３及び領域５３５５を有する半導体基板５３５２と、半導
体基板５３５２の上に形成される絶縁層５３５６と、半導体基板５３５２の上に形成され
る絶縁層５３５４と、絶縁層５３５６の上に形成される導電層５３５７と、絶縁層５３５
４、絶縁層５３５６、及び導電層５３５７の上に形成され、開口部を有する絶縁層５３５
８と、絶縁層５３５８の上及び絶縁層５３５８の開口部に形成される導電層５３５９とを
示す。こうして、領域５３５０と領域５３５１とに、各々、トランジスタが作製される。
絶縁層５２６１は、下地膜として機能することが可能である。絶縁層５３５４は、素子間
分離層（例えばフィールド酸化膜）として機能する。絶縁層５２６３、絶縁層５３０２、
絶縁層５３５６は、ゲート絶縁膜として機能することが可能である。導電層５２６４、導
電層５３０１、導電層５３５７は、ゲート電極として機能することが可能である。絶縁層
５２６５、絶縁層５２６７、絶縁層５３０５、及び絶縁層５３５８は、層間膜、又は平坦
化膜として機能することが可能である。導電層５２６６、導電層５３０４、及び導電層５
３５９は、配線、トランジスタの電極、又は容量素子の電極などとして機能することが可
能である。導電層５２６８、及び導電層５３０６は、画素電極、又は反射電極などとして
機能することが可能である。絶縁層５２６９は、隔壁として機能することが可能である。
導電層５２７１、及び導電層５３０８は、対向電極、又は共通電極などとして機能するこ
とが可能である。
基板５２６０、及び基板５３００の一例としては、ガラス基板、石英基板、単結晶基板（
例えばシリコン基板）、ＳＯＩ基板、プラスチック基板、金属基板、ステンレス基板、ス
テンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有
する基板又は可撓性基板などがある。ガラス基板の一例としては、バリウムホウケイ酸ガ
ラス、アルミノホウケイ酸ガラスなどがある。可撓性基板の一例としては、ポリエチレン
テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフ
ォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂な
どがある。他にも、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリ
フッ化ビニル、塩化ビニルなど）、繊維状な材料を含む紙、基材フィルム（ポリエステル
、ポリアミド、ポリイミド、無機蒸着フィルム、紙類等）などがある。
半導体基板５３５２としては、一例として、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基
板を用いることが可能である。ただし、これに限定されず、基板５２６０と同様なものを
用いることが可能である。領域５３５３は、一例として、半導体基板５３５２に不純物が
添加された領域であり、ウェルとして機能する。例えば、半導体基板５３５２がｐ型の導
電型を有する場合、領域５３５３は、ｎ型の導電型を有し、ｎウェルとして機能する。一
方で、半導体基板５３５２がｎ型の導電型を有する場合、領域５３５３は、ｐ型の導電型
を有し、ｐウェルとして機能する。領域５３５５は、一例として、不純物が半導体基板５
３５２に添加された領域であり、ソース領域又はドレイン領域として機能する。なお、半
導体基板５３５２に、ＬＤＤ領域を形成することが可能である。
絶縁層５２６１の一例としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸
化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜
などの酸素若しくは窒素を有する膜、又はこれらの積層構造などがある。絶縁層５２６１
が２層構造で設けられる場合の一例としては、１層目の絶縁層として窒化珪素膜を設け、
２層目の絶縁層として酸化珪素膜を設けることが可能である。絶縁層５２６１が３層構造
で設けられる場合の一例としては、１層目の絶縁層として酸化珪素膜を設け、２層目の絶
縁層として窒化珪素膜を設け、３層目の絶縁層として酸化珪素膜を設けることが可能であ
る。
半導体層５２６２、半導体層５３０３ａ、及び半導体層５３０３ｂの一例としては、非単
結晶半導体（非晶質（アモルファス）シリコン、多結晶シリコン、微結晶シリコンなど）
、単結晶半導体、化合物半導体若しくは酸化物半導体（ＺｎＯ、ＩｎＧａＺｎＯ、ＳｉＧ
ｅ、ＧａＡｓ、ＩＺＯ、ＩＴＯ、ＳｎＯ、ＴｉＯ、ＡｌＺｎＳｎＯ（ＡＺＴＯ））、有機
半導体、又はカーボンナノチューブなどがある。
なお、例えば、領域５２６２ａは、不純物が半導体層５２６２に添加されていない真性の
状態であり、チャネル領域として機能する。ただし、領域５２６２ａに微少な不純物を添
加することが可能であり、領域５２６２ａに添加される不純物は、領域５２６２ｂ、領域
５２６２ｃ、領域５２６２ｄ、又は領域５２６２ｅに添加される不純物の濃度よりも低い
ことが好ましい。領域５２６２ｂ、及び領域５２６２ｄは、低濃度に不純物が添加された
領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ）領域として機
能する。ただし、領域５２６２ｂ、及び領域５２６２ｄを省略することが可能である。領
域５２６２ｃ、及び領域５２６２ｅは、高濃度に不純物が半導体層５２６２に添加された
領域であり、ソース領域又はドレイン領域として機能する。
なお、半導体層５３０３ｂは、不純物元素としてリンなどが添加された半導体層であり、
ｎ型の導電型を有する。
なお、半導体層５３０３ａとして、酸化物半導体、又は化合物半導体が用いられる場合、
半導体層５３０３ｂを省略することが可能である。
絶縁層５２６３、絶縁層５２７３、及び絶縁層５３５６の一例としては、酸化珪素（Ｓｉ
Ｏｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化
酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜などの酸素若しくは窒素を有する膜、又はこれら
の積層構造などがある。
導電層５２６４、導電層５２６６、導電層５２６８、導電層５２７１、導電層５３０１、
導電層５３０４、導電層５３０６、導電層５３０８、導電層５３５７、及び導電層５３５
９の一例としては、単層構造の導電膜、又はこれらの積層構造などがある。当該導電膜の
一例としては、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）
、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マンガン（Ｍｎ）、コバルト（
Ｃｏ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、炭素（
Ｃ）、スカンジウム（Ｓｃ）、亜鉛（Ｚｎ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）
、ガリウム（Ｇａ）、インジウム（Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）、ジルコニウム（Ｚ
ｒ）、セリウム（Ｃｅ）によって構成される群から選ばれた一つの元素の単体膜、又は、
前記群から選ばれた一つ又は複数の元素を含む化合物などがある。当該化合物の一例とし
ては、前記群から選ばれた一つ若しくは複数の元素を含む合金（インジウム錫酸化物（Ｉ
ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳ
Ｏ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）、酸化錫カドミウム（ＣＴＯ）、アルミネ
オジム（Ａｌ−Ｎｄ）、アルミタングステン（Ａｌ−Ｗ）、アルミジルコニウム（Ａｌ−
Ｚｒ）、アルミチタン（Ａｌ−Ｔｉ）、アルミセリウム（Ａｌ−Ｃｅ）、マグネシウム銀
（Ｍｇ−Ａｇ）、モリブデンニオブ（Ｍｏ−Ｎｂ）、モリブデンタングステン（Ｍｏ−Ｗ
）、モリブデンタンタル（Ｍｏ−Ｔａ）などの合金材料）、前記群から選ばれた一つ若し
くは複数の元素と窒素との化合物（窒化チタン、窒化タンタル、窒化モリブデンなどの窒
化膜）、又は、前記群から選ばれた一つ若しくは複数の元素とシリコンとの化合物（タン
グステンシリサイド、チタンシリサイド、ニッケルシリサイド、アルミシリコン、モリブ
デンシリコンなどのシリサイド膜）などがある。他にも、カーボンナノチューブ、有機ナ
ノチューブ、無機ナノチューブ、又は金属ナノチューブなどのナノチューブ材料がある。
なお、シリコン（Ｓｉ）は、ｎ型不純物（リンなど）、又はｐ型不純物ボロンなど）を含
むことが可能である。シリコンが不純物を含むことにより、導電率の向上や、通常の導体
と同様な振る舞いをすることが可能になったりするので、配線、又は電極などとして利用
しやすくなる。
なお、シリコンとして、単結晶、多結晶（ポリシリコン）、微結晶（マイクロクリスタル
シリコン）など、様々な結晶性を有するシリコン、又は非晶質（アモルファスシリコン）
などの結晶性を有さないシリコンなどを用いることが可能である。シリコンとして、単結
晶シリコンまたは多結晶シリコンを用いることにより、配線、電極、導電層、導電膜、端
子などの抵抗を小さくすることができる。シリコンとして、非晶質シリコンまたは微結晶
シリコンを用いることにより、簡単な工程で配線などを形成することができる。
なお、導電層として、シリコンなどの半導体材料を用いる場合、シリコンなどの半導体材
料をトランジスタが有する半導体層と同時に形成することが可能である。
なお、アルミニウム、又は銀は、導電率が高いため、信号遅延を低減することができる。
さらに、アルミニウム、又は銀は、エッチングしやすいので、パターニングしやすく、微
細加工を行うことができる。
なお、銅は、導電率が高いため、信号遅延を低減することができる。銅が導電層として用
いられる場合、密着性を向上させるために積層構造にすることが好ましい。
なお、モリブデンまたはチタンは、酸化物半導体（ＩＴＯ、ＩＺＯなど）、又はシリコン
と接触しても、不良を起こしにくい、エッチングしやすい、耐熱性が高いなどの利点を有
するので、望ましい。よって、酸化物半導体、又はシリコンと接触する導電層としては、
モリブデン又はチタンを用いることが好ましい。
なお、タングステンは、耐熱性が高いなどの利点を有するため、望ましい。
なお、ネオジムは、耐熱性が高いなどの利点を有するため、望ましい。特に、導電層とし
てネオジムとアルミニウムとの合金材料を用いることによって、アルミニウムがヒロック
を起こしにくくなる。ただし、これに限定されず、アルミニウムと、タンタル、ジルコニ
ウム、チタン、又はセリウムとの合金材料を用いることによっても、アルミニウムがヒロ
ックを起こしにくくなる。特に、アルミニウムとセリウムとの合金材料は、アーキングを
大幅に低減することができる。
なお、ＩＴＯ、ＩＺＯ、ＩＴＳＯ、ＺｎＯ、Ｓｉ、ＳｎＯ、ＣＴＯ、又はカーボンナノチ
ューブなどは、透光性を有しているので、これらの材料を画素電極、対向電極、又は共通
電極などの光を透過させる部分に用いることが可能である。特に、ＩＺＯは、エッチング
しやすく、加工しやすいため、望ましい。ＩＺＯは、エッチングしたときに、残渣が残っ
てしまう、ということが起こりにくい。したがって、画素電極としてＩＺＯを用いると、
液晶素子や発光素子に不具合（ショート、配向乱れなど）をもたらすことを低減すること
ができる。
なお、導電層は、単層構造とすることが可能であるし、多層構造とすることが可能である
。単層構造にすることにより、配線、電極、導電層、導電膜、端子などの製造工程を簡略
化することができ、工程日数を少なくでき、コストを低減することができる。一方で、多
層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメリットを低減さ
せ、性能の良い配線、電極などを形成することができる。例えば、低抵抗材料（アルミニ
ウムなど）を多層構造の中に含むことにより、配線の低抵抗化を図ることができる。別の
例として、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより、低耐熱
性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすることができる
。このような積層構造の一例としては、アルミニウムを含む層を、モリブデン、チタン、
ネオジムなどを含む層で挟む積層構造にすると望ましい。
なお、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例え
ば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変え
てしまい、本来の目的を果たせなくなる場合がある。別の例として、高抵抗な部分を形成
又は製造するときに、問題が生じて、正常に製造できなくなる場合がある。このような場
合、他の材料に反応して性質が変わってしまう材料を、当該他の材料に反応しにくい材料
によって挟んだり、覆ったりすることが可能である。例えば、ＩＴＯとアルミニウムとを
接続させる場合は、ＩＴＯとアルミニウムとの間に、チタン、モリブデン、ネオジム合金
などを挟むことが可能である。例えば、シリコンとアルミニウムとを接続させる場合は、
シリコンとアルミニウムとの間に、チタン、モリブデン、ネオジム合金を挟むことが可能
である。
なお、これらの材料は、配線、電極、導電層、導電膜、端子、ビア、プラグなどにも用い
ることが可能である。
絶縁層５２６５、絶縁層５２６７、絶縁層５２６９、絶縁層５３０５、及び絶縁層５３５
８の一例としては、単層構造の絶縁層、又はこれらの積層構造などがある。当該絶縁層の
一例としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、若しくは酸化窒化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜等の酸素
若しくは窒素を含む膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、又は
、シロキサン樹脂、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾ
シクロブテン、若しくはアクリル等の有機材料などがある。
発光層５２７０の一例としては、有機ＥＬ素子、又は無機ＥＬ素子などがある。有機ＥＬ
素子の一例としては、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送
層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる
電子注入層など、若しくはこれらの材料のうち複数の材料を混合した層の単層構造、若し
くはこれらの積層構造などがある。
液晶層５３０７の一例としては、ネマチック液晶、コレステリック液晶、スメクチック液
晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高
分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側
鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを挙げることが
できる。また、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モー
ド、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐ
ｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅ
ｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａ
ｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、
ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔ
ａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙ
ｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モード
などがある。
なお、絶縁層５３０５の上及び導電層５３０６の上には、配向膜として機能する絶縁層、
突起部として機能する絶縁層などを形成することが可能である。
なお、導電層５３０８の上には、カラーフィルタ、ブラックマトリクス、又は突起部とし
て機能する絶縁層などを形成することが可能である。導電層５３０８の下には、配向膜と
して機能する絶縁層を形成することが可能である。
なお、図１７（Ａ）の断面構造において、絶縁層５２６９、発光層５２７０、及び導電層
５２７１を省略し、図１７（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層５２６
７の上及び導電層５２６８の上に形成することが可能である。
なお、図１７（Ｂ）の断面構造において、液晶層５３０７、導電層５３０８を省略し、図
１７（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を絶縁層５３０
５の上及び導電層５３０６の上に形成することが可能である。
なお、図１７（Ｃ）の断面構造において、絶縁層５３５８及び導電層５３５９の上に、図
１７（Ａ）に示す絶縁層５２６９、発光層５２７０、及び導電層５２７１を形成すること
が可能である。あるいは、図１７（Ｂ）に示す液晶層５３０７、導電層５３０８を絶縁層
５３５８の上及び導電層５３５９の上に形成することが可能である。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
（実施の形態９）
本実施の形態においては、電子機器の例について説明する。
図１８（Ａ）乃至図１８（Ｈ）、図１９（Ａ）乃至図１９（Ｄ）は、電子機器を示す図で
ある。これらの電子機器は、筐体９６３０、表示部９６３１、スピーカ９６３３、ＬＥＤ
ランプ９６３４、操作キー９６３５、接続端子９６３６、センサ９６３７（力、変位、位
置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間
、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線
を測定する機能を含むもの）、マイクロフォン９６３８、等を有することができる。
図１８（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ９６７０、
赤外線ポート９６７１、等を有することができる。図１８（Ｂ）は記録媒体を備えた携帯
型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示
部９６３２、記録媒体読込部９６７２、等を有することができる。図１８（Ｃ）はゴーグ
ル型ディスプレイであり、上述したものの他に、第２表示部９６３２、支持部９６７３、
イヤホン９６７４、等を有することができる。図１８（Ｄ）は携帯型遊技機であり、上述
したものの他に、記録媒体読込部９６７２、等を有することができる。図１８（Ｅ）はテ
レビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ９６７５、シャ
ッターボタン９６７６、受像部９６７７、等を有することができる。図１８（Ｆ）は携帯
型遊技機であり、上述したものの他に、第２表示部９６３２、記録媒体読込部９６７２、
等を有することができる。図１８（Ｇ）はテレビ受像器であり、上述したものの他に、チ
ューナ、画像処理部、等を有することができる。図１８（Ｈ）は持ち運び型テレビ受像器
であり、上述したものの他に、信号の送受信が可能な充電器９６７８、等を有することが
できる。図１９（Ａ）はディスプレイであり、上述したものの他に、支持台９６７９、等
を有することができる。図１９（Ｂ）はカメラであり、上述したものの他に、外部接続ポ
ート９６８０、シャッターボタン９６７６、受像部９６７７、等を有することができる。
図１９（Ｃ）はコンピュータであり、上述したものの他に、ポインティングデバイス９６
８１、外部接続ポート９６８０、リーダ／ライタ９６８２、等を有することができる。図
１９（Ｄ）は携帯電話機であり、上述したものの他に、送信部、受信部、携帯電話・移動
端末向けの１セグメント部分受信サービス用チューナ、等を有することができる。
図１８（Ａ）乃至図１８（Ｈ）、図１９（Ａ）乃至図１９（Ｄ）に示す電子機器は、様々
な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）
を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、
無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を
用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又
はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の
表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一
つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した
画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、
受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影
した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに
内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる
。なお、図１８（Ａ）乃至図１８（Ｈ）、図１９（Ａ）乃至図１９（Ｄ）に示す電子機器
が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有する
ことを特徴とする。電子機器は、表示部において、トランジスタの特性バラツキの影響が
低減されているため、非常に均一な画像を表示させることが出来る。
次に、半導体装置の応用例を説明する。
図１９（Ｅ）に、半導体装置を、建造物と一体にして設けた例について示す。図１９（Ｅ
）は、筐体９７３０、表示部９７３１、操作部であるリモコン装置９７３２、スピーカ９
７３３等を含む。半導体装置は、壁かけ型として建物と一体となっており、設置するスペ
ースを広く必要とすることなく設置可能である。
図１９（Ｆ）に、建造物内に半導体装置を、建造物と一体にして設けた別の例について示
す。表示パネル９７４１は、ユニットバス９７４２と一体に取り付けられており、入浴者
は表示パネル９７４１の視聴が可能になる。
なお、本実施の形態において、建造物として壁、ユニットバスを例としたが、本実施の形
態はこれに限定されず、様々な建造物に半導体装置を設置することができる。
次に、半導体装置を、移動体と一体にして設けた例について示す。
図１９（Ｇ）は、半導体装置を、自動車に設けた例について示した図である。表示パネル
９７６１は、自動車の車体９７６２に取り付けられており、車体の動作又は車体内外から
入力される情報をオンデマンドに表示することができる。なお、ナビゲーション機能を有
していてもよい。
図１９（Ｈ）は、半導体装置を、旅客用飛行機と一体にして設けた例について示した図で
ある。図１９（Ｈ）は、旅客用飛行機の座席上部の天井９７８１に表示パネル９７８２を
設けたときの、使用時の形状について示した図である。表示パネル９７８２は、天井９７
８１とヒンジ部９７８３を介して一体に取り付けられており、ヒンジ部９７８３の伸縮に
より乗客は表示パネル９７８２の視聴が可能になる。表示パネル９７８２は乗客が操作す
ることで情報を表示する機能を有する。
なお、本実施の形態において、移動体としては自動車車体、飛行機車体について例示した
がこれに限定されず、自動二輪車、自動四輪車（自動車、バス等を含む）、電車（モノレ
ール、鉄道等を含む）、船舶等、様々なものに設置することができる。
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
１０１ トランジスタ
１０２ 容量素子
１０３ 配線
１０４ 配線
１０５ 表示素子
１０６ 配線
１０７ 配線
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２０４ スイッチ
２０５ スイッチ
２０６ スイッチ
６０１ スイッチ
６０２ スイッチ
６０３ スイッチ
６０６ 配線
１０１Ａ トランジスタ
１０１Ｂ トランジスタ
１０１Ｍ トランジスタ
１０２Ａ 容量素子
１０２Ｂ 容量素子
１０３Ｍ 配線
１０４Ｍ 配線
１０５Ｍ 発光素子
１０６Ｍ 配線
１０６Ｎ 配線
１０６Ｐ 配線
１０６Ｑ 配線
１１０１ 配線
１１０２ 配線
１１０３ 配線
１１０４ 配線
１１０５ 容量素子
１１０６ トランジスタ
１１０７ トランジスタ
１１０８ 表示素子
２０１Ｍ トランジスタ
２０２Ｍ トランジスタ
２０３Ｍ トランジスタ
４０２Ａ 容量素子
４０２Ｂ 容量素子
４０２Ｃ 容量素子
６０１Ｍ トランジスタ
９６３０ 筐体
９６３１ 表示部
９６３２ 表示部
９６３３ スピーカ
９６３４ ＬＥＤランプ
９６３５ 操作キー
９６３６ 接続端子
９６３７ センサ
９６３８ マイクロフォン
９６７０ スイッチ
９６７１ 赤外線ポート
９６７２ 記録媒体読込部
９６７３ 支持部
９６７４ イヤホン
９６７５ アンテナ
９６７６ シャッターボタン
９６７７ 受像部
９６７８ 充電器
９６７９ 支持台
９６８０ 外部接続ポート
９６８１ ポインティングデバイス
９６８２ リーダ／ライタ
９７３０ 筐体
９７３１ 表示部
９７３２ リモコン装置
９７３３ スピーカ
９７４１ 表示パネル
９７４２ ユニットバス
９７６１ 表示パネル
９７６２ 車体
９７８１ 天井
９７８２ 表示パネル
９７８３ ヒンジ部
１０２ＡＭ 容量素子
１０２ＢＭ 容量素子
１２００Ｍ 画素
１２００Ｎ 画素
１２００Ｐ 画素
１２００Ｑ 画素
１２０１Ｍ 配線
１２０２Ｍ 配線
１２０３Ｍ 配線
１２０４Ｍ 配線
５１２１ 画像
５１２２ 画像
５１２３ 画像
５１２４ 領域
５１２５ 領域
５１２６ 領域
５１２７ ベクトル
５１２８ 画像生成用ベクトル
５１２９ 領域
５１３０ 物体
５１３１ 領域
５２６０ 基板
５２６１ 絶縁層
５２６２ 半導体層
５２６３ 絶縁層
５２６４ 導電層
５２６５ 絶縁層
５２６６ 導電層
５２６７ 絶縁層
５２６８ 導電層
５２６９ 絶縁層
５２７０ 発光層
５２７１ 導電層
５２７３ 絶縁層
５３００ 基板
５３０１ 導電層
５３０２ 絶縁層
５３０４ 導電層
５３０５ 絶縁層
５３０６ 導電層
５３０７ 液晶層
５３０８ 導電層
５３５０ 領域
５３５１ 領域
５３５２ 半導体基板
５３５３ 領域
５３５４ 絶縁層
５３５５ 領域
５３５６ 絶縁層
５３５７ 導電層
５３５８ 絶縁層
５３５９ 導電層
５３６０ 映像信号
５３６１ 回路
５３６２ 回路
５３６３ 回路
５３６４ 画素部
５３６５ 回路
５３６６ 照明装置
５３６７ 画素
５３７１ 配線
５３７２ 配線
５３７３ 配線
５３８０ 基板
５３８１ 入力端子
５４２０ 基板
５４２１ 導電層
５４２２ 導電層
５４２３ 絶縁層
５４２４ コンタクトホール
５４２５ 酸化物半導体層
５４２９ 導電層
５４３０ 導電層
５４３１ 導電層
５４３２ 絶縁層
５４３３ 導電層
５４３４ 導電層
５４３５ 絶縁層
５４３６ 酸化物半導体層
５４３７ 導電層
５４３８ 導電層
５４３９ 導電層
５４４０ 導電層
５４４１ トランジスタ
５４４２ 容量素子
５１２１ａ 画像
５１２１ｂ 画像
５１２２ａ 画像
５１２２ｂ 画像
５１２３ａ 画像
５１２３ｂ 画像
５２６２ａ 領域
５２６２ｂ 領域
５２６２ｃ 領域
５２６２ｄ 領域
５２６２ｅ 領域
５３０３ａ 半導体層
５３０３ｂ 半導体層
５３６１ａ 回路
５３６１ｂ 回路
５３６２ａ 回路
５３６２ｂ 回路

Claims (5)

  1. トランジスタの移動度およびしきい値電圧のばらつきの影響を低減することができる機能を有する半導体装置であって、
    発光素子と、
    前記トランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第３の容量素子と、
    第１の配線と、
    第２の配線と、
    第３の配線と、
    第１のスイッチと、
    第２のスイッチと、
    第３のスイッチと、
    を有し、
    前記第１の配線は、前記トランジスタを介して、前記発光素子に電流を供給することができる機能を有し、
    前記第２の配線は、前記第２の容量素子および前記第３の容量素子に電圧を供給することができる機能を有し、
    前記第３の配線は、映像信号を前記第１のスイッチに供給することができる機能を有し、
    前記トランジスタのゲートは、前記第１の容量素子の第１の端子と直接接続され、
    前記第１のスイッチの第１の端子は、前記第３の配線と直接接続され、
    前記第１のスイッチの第２の端子は、前記第１の容量素子の第２の端子と直接接続され、
    前記トランジスタのソースまたはドレインの一方は、前記第２のスイッチの第１の端子と直接接続され、
    前記第２のスイッチの第２の端子は、前記発光素子と直接接続され、
    前記トランジスタのソースまたはドレインの一方は、前記第２の容量素子の第１の端子と直接接続され、
    前記トランジスタのソースまたはドレインの他方は、前記第１の配線と直接接続され、
    前記第３のスイッチの第１の端子は、前記トランジスタのソースまたはドレインの他方と直接接続され、
    前記第３のスイッチの第２の端子は、前記第１の容量素子の第２の端子と直接接続され、
    前記第２の容量素子の第２の端子は、前記第２の配線と直接接続され、
    前記第３の容量素子の第１の端子は、前記第１の容量素子の第２の端子と直接接続され、
    前記第３の容量素子の第２の端子は、前記第２の配線と直接接続されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記トランジスタは、Ｐチャネル型であることを特徴とする半導体装置。
  3. 請求項１において、
    前記トランジスタは、Ｎチャネル型であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一に記載の半導体装置と、
    ＦＰＣと、を有することを特徴とする表示モジュール。
  5. 請求項１乃至請求項３のいずれか一に記載の半導体装置と、
    アンテナ、操作スイッチ、スピーカ、マイクロフォン、または、受像部と、を有すること
    を特徴とする電子機器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0796188B2 (ja) 1988-12-23 1995-10-18 日立工機株式会社 打込機の自動反復装置
US7983835B2 (en) 2004-11-03 2011-07-19 Lagassey Paul J Modular intelligent transportation system
JP5736114B2 (ja) 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法
US9047815B2 (en) * 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2011107692A (ja) 2009-10-20 2011-06-02 Semiconductor Energy Lab Co Ltd 表示装置の駆動方法、表示装置、及び電子機器。
US8854220B1 (en) * 2010-08-30 2014-10-07 Exelis, Inc. Indicating desiccant in night vision goggles
CN102448264A (zh) * 2010-10-14 2012-05-09 鸿富锦精密工业（深圳）有限公司 光致发光薄膜、壳体及壳体的制作方法
TWI475094B (zh) * 2010-11-12 2015-03-01 Hon Hai Prec Ind Co Ltd 光致發光薄膜、殼體及殼體之製作方法
WO2012117692A1 (ja) * 2011-02-28 2012-09-07 シャープ株式会社 電極基板並びにそれを備えた表示装置及びタッチパネル
CN103262148B (zh) * 2011-04-08 2014-12-17 夏普株式会社 扫描信号线驱动电路及具备其的显示装置
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US8878589B2 (en) 2011-06-30 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8710505B2 (en) 2011-08-05 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101962097B1 (ko) * 2011-10-18 2019-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US12176356B2 (en) 2011-10-18 2024-12-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and light-emitting element
US10043794B2 (en) 2012-03-22 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6228753B2 (ja) 2012-06-01 2017-11-08 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュール、及び電子機器
TWI587261B (zh) 2012-06-01 2017-06-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的驅動方法
JP6053459B2 (ja) * 2012-11-01 2016-12-27 住友重機械工業株式会社 基板製造方法及び基板製造装置
US9569992B2 (en) 2012-11-15 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Method for driving information processing device, program, and information processing device
US9265458B2 (en) 2012-12-04 2016-02-23 Sync-Think, Inc. Application of smooth pursuit cognitive testing paradigms to clinical drug development
US9380976B2 (en) 2013-03-11 2016-07-05 Sync-Think, Inc. Optical neuroinformatics
KR102018733B1 (ko) * 2013-06-13 2019-09-06 삼성디스플레이 주식회사 플렉서블 표시장치
TW201523364A (zh) * 2013-12-10 2015-06-16 Henghao Technology Co Ltd 具網格狀合金觸控電極的觸控面板
US10483293B2 (en) 2014-02-27 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device, and module and electronic appliance including the same
TWI682632B (zh) * 2014-12-26 2020-01-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102565698B1 (ko) * 2016-12-01 2023-08-10 삼성디스플레이 주식회사 표시 장치
US9767888B1 (en) * 2016-12-30 2017-09-19 Cadence Design Systems, Inc. Methods and devices for high-sensitivity memory interface receiver
US11404013B2 (en) 2017-05-30 2022-08-02 E Ink Corporation Electro-optic displays with resistors for discharging remnant charges
JP2020522741A (ja) * 2017-05-30 2020-07-30 イー インク コーポレイション 電気光学ディスプレイ
WO2019124254A1 (ja) 2017-12-19 2019-06-27 ソニー株式会社 信号処理装置、信号処理方法、及び表示装置
KR102442114B1 (ko) * 2017-12-20 2022-09-07 삼성전자주식회사 이미지의 특성에 기반하여 픽셀의 소스 구동을 제어하기 위한 전자 장치 및 전자 장치를 이용한 영상 출력 방법
CN107945764B (zh) * 2018-01-08 2020-06-09 惠科股份有限公司 显示面板的驱动电路、显示装置及显示面板的驱动方法
US11094296B2 (en) 2018-12-05 2021-08-17 Google Llc Varying display refresh rate
JP7529489B2 (ja) * 2019-12-26 2024-08-06 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 発光素子を制御する画素回路

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050084509A (ko) * 1997-04-23 2005-08-26 사르노프 코포레이션 능동 매트릭스 발광 다이오드 화소 구조물 및 이를동작시키는 방법
US6229506B1 (en) 1997-04-23 2001-05-08 Sarnoff Corporation Active matrix light emitting diode pixel structure and concomitant method
SG148032A1 (en) * 2001-07-16 2008-12-31 Semiconductor Energy Lab Light emitting device
SG120075A1 (en) 2001-09-21 2006-03-28 Semiconductor Energy Lab Semiconductor device
JP3899886B2 (ja) 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
US7365713B2 (en) 2001-10-24 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US7456810B2 (en) 2001-10-26 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and driving method thereof
JP4498669B2 (ja) 2001-10-30 2010-07-07 株式会社半導体エネルギー研究所 半導体装置、表示装置、及びそれらを具備する電子機器
KR100940342B1 (ko) 2001-11-13 2010-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 구동방법
JP4485119B2 (ja) 2001-11-13 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP4339103B2 (ja) * 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
CN100565637C (zh) * 2002-12-27 2009-12-02 株式会社半导体能源研究所 半导体装置以及使用了该装置的显示装置
GB0301623D0 (en) 2003-01-24 2003-02-26 Koninkl Philips Electronics Nv Electroluminescent display devices
EP2299429B1 (en) * 2003-05-14 2012-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4062179B2 (ja) 2003-06-04 2008-03-19 ソニー株式会社 画素回路、表示装置、および画素回路の駆動方法
KR100560780B1 (ko) 2003-07-07 2006-03-13 삼성에스디아이 주식회사 유기전계 발광표시장치의 화소회로 및 그의 구동방법
US7492338B2 (en) * 2003-10-28 2009-02-17 Semiconductor Energy Laboratory Co., Ltd. Display device
US7173590B2 (en) 2004-06-02 2007-02-06 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus
JP4103850B2 (ja) 2004-06-02 2008-06-18 ソニー株式会社 画素回路及、アクティブマトリクス装置及び表示装置
JP4160032B2 (ja) 2004-09-01 2008-10-01 シャープ株式会社 表示装置およびその駆動方法
CA2490858A1 (en) 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
JP4923410B2 (ja) 2005-02-02 2012-04-25 ソニー株式会社 画素回路及び表示装置
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP4923505B2 (ja) 2005-10-07 2012-04-25 ソニー株式会社 画素回路及び表示装置
JP5656321B2 (ja) * 2005-10-18 2015-01-21 株式会社半導体エネルギー研究所 半導体装置、表示装置、表示モジュール及び電子機器
KR101324756B1 (ko) 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
US8004477B2 (en) 2005-11-14 2011-08-23 Sony Corporation Display apparatus and driving method thereof
JP2007148129A (ja) 2005-11-29 2007-06-14 Sony Corp 表示装置及びその駆動方法
JP2007148128A (ja) 2005-11-29 2007-06-14 Sony Corp 画素回路
JP5397219B2 (ja) 2006-04-19 2014-01-22 イグニス・イノベーション・インコーポレイテッド アクティブマトリックス表示装置用の安定な駆動スキーム
JP4240059B2 (ja) 2006-05-22 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
US7863612B2 (en) * 2006-07-21 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Display device and semiconductor device
JP2008233129A (ja) * 2007-03-16 2008-10-02 Sony Corp 画素回路および表示装置とその駆動方法
JP2008233502A (ja) * 2007-03-20 2008-10-02 Sony Corp 有機エレクトロルミネッセンス発光部の駆動方法
JP2008257086A (ja) * 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
JP2009237558A (ja) 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
JP5736114B2 (ja) * 2009-02-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置の駆動方法、電子機器の駆動方法

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