JP6221400B2

JP6221400B2 - 送信装置及び情報伝送システム

Info

Publication number: JP6221400B2
Application number: JP2013130985A
Authority: JP
Inventors: 智也石崎; 宇賀神　淳; 淳宇賀神; 恵徳粟田; 北川原　淳志; 淳志北川原; 浜田　勉; 勉浜田
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2013-06-21
Filing date: 2013-06-21
Publication date: 2017-11-01
Anticipated expiration: 2033-06-21
Also published as: JP2015005924A

Description

本発明は、送信装置及び情報伝送システムに関する。

特許文献１には、複数のモジュール間を、所定数のチャネルに割り当てられる少なくとも一つのアイソクロナスパケットと少なくとも１つのアシンクロナスパケットとを１転送サイクル内に混在して順次転送可能な高速シリアルバスにより接続し、前記複数のモジュール間における画像データ転送には前記アイソクロナスパケットを割り当てるとともに前記複数のモジュール間におけるコマンド・ステータス転送にはアシンクロナスパケットを割り当てることにより前記複数のモジュール間の画像データ転送を行う画像処理装置であって、転送サイクル毎に前記画像データ転送を含むジョブを実行するために必要なチャネル数を確保できるか否かを判別する判別手段と、前記判別手段により前記ジョブを実行するために必要なチャネル数を確保できないと判別された場合に、当該ジョブに含まれる画像データ転送の完了に要する時間の遅延時間を予測する遅延時間予測手段と、前記遅延時間予測手段により予測された遅延時間に応じて、前記画像データ転送先のモジュールの動作タイミングを動的に変更する変更手段とを備えることを特徴とする画像処理装置が開示されている。

特開平１１-１６５４５３号公報

本発明の目的は、画像情報をシリアル伝送する伝送路を用いて制御情報をシリアル伝送する場合に、画像情報の送信の可否に拘らず制御情報が送信される送信装置及び情報伝送システムを提供することにある。

請求項１に係る発明は、制御情報を取得する第１の取得手段と、画像情報を取得する第２の取得手段と、前記制御情報及び前記画像情報の少なくとも一方を複数の分割データに分割し、分割データに当該分割データの内容を示す識別情報を含むヘッダを付加して、予め定めたパケット長の複数のパケットを生成する生成手段と、前記第２の取得手段と前記生成手段との間に設けられ、前記第２の取得手段で取得された画像情報を一時的に記憶する記憶手段と、複数のパケットをシリアルデータとしてシリアル伝送路に送信する送信手段と、を備え、前記第１の取得手段で取得された制御情報は、前記生成手段に出力され、前記第２の取得手段で取得された画像情報は、前記記憶手段に記憶され、前記記憶手段に記憶された情報量が予め定めた量を超えた場合に、前記生成手段に出力される、送信装置である。

請求項２に係る発明は、受信側からの送信停止要求に応じて前記第２の取得手段による画像情報の取得を停止させる停止手段を、更に備え、前記生成手段は、前記第２の取得手段から画像情報が取得されない場合にも、前記第１の取得手段から制御情報を取得する、請求項１に記載の送信装置である。

請求項３に係る発明は、前記生成手段が、制御情報の分割データと画像情報の分割データとを結合した結合データをパケットに含める場合には、当該結合データに制御情報の分割データ及び画像情報の分割データを有することを示す識別情報を含むヘッダを付加し、制御情報の分割データだけをパケットに含める場合には、当該制御情報の分割データに制御情報の分割データを有することを示す識別情報を含むヘッダを付加し、画像情報の分割データだけをパケットに含める場合には、当該画像情報の分割データに画像情報の分割データを有することを示す識別情報を含むヘッダを付加する、請求項１または請求項２に記載の送信装置である。

請求項４に係る発明は、請求項１から請求項３までの何れか１項に記載の送信装置と、前記シリアル伝送路を介して送信された複数のパケットを受信する受信手段と、受信された複数のパケットのヘッダを解析する解析手段と、複数のパケットの各々から格納されたデータを抽出する抽出手段と、を備えた受信装置と、を備えた情報伝送システムである。

請求項１、請求項４に係る発明によれば、画像情報をシリアル伝送する伝送路を用いて制御情報をシリアル伝送する場合に、画像情報の送信の可否に拘らず制御情報が送信される。

請求項２に係る発明によれば、受信側からの送信停止要求に応じて画像情報の送信が停止されても、制御情報は送信される。

請求項３に係る発明によれば、受信側で送信された情報が引き出される。

本発明の実施の形態に係る送受信装置を用いた情報伝送システムの概略構成の一例を示すブロック図である。送受信されるパケットの構成の一例を示す模式図である。制御情報を予め定めたデータ長に分割する一例を示す模式図である。（Ａ）は制御情報のデータと画像情報のデータとを格納したパケットの構成の一例を示す模式図である。（Ｂ）は画像情報のデータを格納したパケットの構成の一例を示す模式図である。（Ｃ）は制御情報のデータを格納したパケットの構成の一例を示す模式図である。（Ａ）はパケット生成部の概略動作を説明するための機能ブロック図である。（Ｂ）はパケット受信部の概略動作を説明するための機能ブロック図である。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。なお、以下では、２つの送受信装置間でシリアル伝送にて情報の送受信を行う情報伝送システムに本発明を適用した場合について説明する。送受信装置の送信機能部が、本発明の「送信装置」に相当する。

＜情報伝送システム＞
図１は本発明の実施の形態に係る送受信装置を用いた情報伝送システムの概略構成の一例を示すブロック図である。なお、送受信装置１２と送受信装置１４とは同様の構成であるため、以下では、情報を送信する送信側については主に送受信装置１２の構成を用いて説明し、情報を受信する受信側については主に送受信装置１４の構成を用いて説明する。

送受信装置１２と送受信装置１４の対応する部分には、同一符号を付して説明を省略する。また、以下の説明において、送受信装置１２と送受信装置１４の対応する部分を区別する必要がある場合は、送信側の送受信装置１２の符号の末尾に「Ｔ」を付し、受信側の送受信装置１４の符号の末尾「Ｒ」を付す。

図１に示すように、情報伝送システム１０は、送受信装置１２と送受信装置１４とが一対の伝送路１６（１６Ａ、１６Ｂ）で接続されている。伝送路１６Ａは、送受信装置１２から送受信装置１４へ情報をシリアル伝送するための伝送路であり、伝送路１６Ｂは、送受信装置１４から送受信装置１２へ情報をシリアル伝送するための伝送路である。

各伝送路１６は、それぞれ２本の線路により構成され、差動信号が伝送される差動線路とされている。伝送路１６Ａと伝送路１６Ｂは、４本の線路を束ねて外部から被覆を被せることで１本のケーブルとしてもよく、伝送路１６Ａと伝送路１６Ｂでそれぞれ２本の線路を束ねて２本のケーブルとしてもよい。また、本実施の形態では、伝送路１６Ａ、１６Ｂをそれぞれ１つとしているが、複数並列化することにより送受信装置間のデータ伝送の高速化を図ってもよい。

送受信装置１２は、中央処理装置（ＣＰＵ）等で構成された制御部２０と、パケット処理によりシリアル伝送を行うプロトコルが搭載されており、ハード制御より通信に関する動作を行う通信処理部２２と、画像情報が一時的に記憶される画像メモリ２４とを備えている。通信処理部２２は、制御情報が入出力される制御情報インターフェイス（Ｉ/Ｆ）２６と、画像情報が入出力される画像情報インターフェイス（Ｉ/Ｆ）２８と、を備えている。制御部２０は、ＣＰＵバス等の伝送路３０により制御情報Ｉ/Ｆ２６に接続されている。画像メモリ２４は、伝送路３２により画像情報Ｉ/Ｆ２８に接続されている。画像情報Ｉ/Ｆ２８は、画像メモリ２４に対し要求信号を送信して、画像メモリ２４から画像情報を取得する。

通信処理部２２は、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、ゲートアレイなどの回路（ＩＣ：Integrated Circuit）により実装される。

通信処理部２２は、情報を送信する送信側に、パケット生成部４０と、８Ｂ／１０Ｂエンコーダ４２と、パラレル／シリアル（Ｐ／Ｓ）変換器４４と、差動ドライバ４６とを備えている。パケット生成部４０は、制御情報Ｉ/Ｆ２６及び画像情報Ｉ/Ｆ２８の出力側に接続されている。パケット生成部４０の出力側には、８Ｂ／１０Ｂエンコーダ４２が接続されている。８Ｂ／１０Ｂエンコーダ４２の出力側には、Ｐ／Ｓ変換器４４が接続されている。Ｐ／Ｓ変換器４４の出力側には、差動ドライバ４６が接続されている。

パケット生成部４０は、制御情報Ｉ/Ｆ２６及び画像情報Ｉ/Ｆ２８から情報を取得し、取得した情報からパケットを生成する。まず、取得した情報を予め定めたデータ長以下の長さに分割し、分割されたデータの各々を複数のパケットに格納する。次に、複数のパケットの各々にヘッダを付加して、８Ｂ／１０Ｂエンコーダ４２に出力する。以下では、制御情報から分割された分割データを「制御データ」と称して制御情報と区別し、画像情報から分割された分割データを「画像データ」と称して画像情報と区別する。

また、パケット生成部４０は、後述する通り、画像情報を一時的に記憶する画像情報バッファ６０Ｔを有している。画像情報Ｉ/Ｆ２８から取得された画像情報は、画像情報バッファ６０Ｔに一旦保持される。画像情報バッファ６０Ｔに記憶された画像情報のデータ量が予め定めた量を超えると、画像情報バッファ６０Ｔに記憶された画像情報を読み出してパケットを生成する。なお、パケット生成部４０の詳細については後述する。

８Ｂ／１０Ｂエンコーダ４２は、パケット生成部４０から入力されたデータに対して８Ｂ／１０Ｂエンコードを行う。８Ｂ／１０Ｂエンコードは、８ビットの情報に対して、１０ビットのパターンを複数予め記憶しており、シリアルデータ上で１または０の均等なバランスとなるように変換するパターンを選択する。

Ｐ／Ｓ変換器４４は、８Ｂ／１０Ｂエンコーダ４２でエンコードされたデータをシリアルのビット列に変換して差動ドライバ４６に出力する。

差動ドライバ４６は、Ｐ／Ｓ変換器４４から入力されたデジタルのビット列を電気信号に変換して伝送路１６へ出力する。

送受信装置１４は、情報を受信する受信側に、差動レシーバ５０と、シリアル／パラレル（Ｓ／Ｐ）変換器５２と、１０Ｂ／８Ｂデコーダ５４と、パケット受信部５６と、を備えている。差動レシーバ５０の出力側には、Ｓ／Ｐ変換器５２が接続されている。Ｓ／Ｐ変換器５２の出力側には、１０Ｂ／８Ｂデコーダ５４が接続されている。１０Ｂ／８Ｂデコーダ５４の出力側には、パケット受信部５６が接続されている。パケット受信部５６の出力側には、制御情報Ｉ/Ｆ２６及び画像情報Ｉ/Ｆ２８が接続されている。

差動レシーバ５０は、伝送路１６から受信される電気信号をデジタルのシリアルデータに変換する。

Ｓ／Ｐ変換器５２は、差動レシーバ５０で変換されたシリアルデータをパラレルのビット列に変換して、１０Ｂ／８Ｂデコーダ５４に出力する。

１０Ｂ／８Ｂデコーダ５４は、Ｓ／Ｐ変換器５２で変換されたパラレルデータに対して１０Ｂ／８Ｂデコードを行い、パケット受信部５６に出力する。

パケット受信部５６は、受信されたパケットに格納されたデータを抽出し、抽出されたデータを制御情報Ｉ/Ｆ２６又は画像情報Ｉ/Ｆ２８に出力する。なお、パケット受信部５６の詳細については後述する。

送受信装置１２の通信処理部２２及び送受信装置１４の通信処理部２２の各々は、コントローラ５８を備えている。コントローラ５８は、通信処理部２２の送信側及び受信側の各構成要素と接続されており、プロトコル制御や各構成要素の動作タイミング等を制御する。これにより、通信処理部２２の全体が制御される。例えば、コントローラ５８は、受信側から送信停止要求を受け取ると、画像情報Ｉ/Ｆ２８の画像メモリ２４に対する要求信号の送信を停止させる。

＜パケットの構成＞
次に、パケットの構成について説明する。
図２は送受信されるパケットの構成の一例を示す模式図である。図２に示すように、パケットは、ヘッダと、送受信の対象であるデータが格納されるデータ格納部と、で構成されている。本実施の形態では、データ格納部は、制御データ格納部と画像データ格納部とで構成されている。即ち、１つのパケットに、制御データと画像データとが格納される。

本実施の形態では、送受信するパケットのパケット長Ｔは固定長とされる。制御データ格納部に格納される制御データのデータ長Ｄｃ（最大の長さ）、及び画像データ格納部に格納される画像データのデータ長Ｄｖ（最大の長さ）の各々は、パケット長Ｔに応じて予め定められた固定長である。従って、送信される制御情報はデータ長Ｄｃ以下の長さに分割され、送信される画像情報はデータ長Ｄｖ以下の長さに分割される。

従来、画像形成装置と外部機器（コントローラ）との間の通信では、画像情報はパケット処理によりシリアル伝送されるが、制御情報は専用の信号線により１バイトずつ伝送されていた。この場合は、制御情報を１バイト送信する度に、割り込み信号を発生させることになる。また、画像情報をシリアル伝送する場合に、パケット長Ｔは固定長とされていた。パケット長Ｔを固定長とすれば、送信するパケットにパケットの開始を示すスタートパケット（ＳＴＰ）を付加するだけでよく、パケットの終了を示すエンドパケット（ＥＮＤ）を付加する必要は無くなる。

本実施の形態では、送受信されるパケットは、制御データと画像データとが格納されるように構成されている。パケット長Ｔ、データ長Ｄｃ及びデータのデータ長Ｄｖの各々は固定長である。従って、ＣＰＵ２０により生成される制御情報は、画像情報をシリアル伝送する伝送路を用いてシリアル伝送される。これにより、専用の信号線は不要となる。また、制御情報を１バイトずつ送信する場合に比べて、割り込み発生の頻度が低下する。また、パケット内に制御データを格納する領域が確保されているので、制御情報は待ち時間なく送信される。

図３は制御情報を予め定めたデータ長Ｄｃに分割する一例を示す模式図である。例えば、図３に示すように、制御情報のデータ長が１６０バイトであり、データ長Ｄｃが５０バイトであるとすると、制御情報は、５０バイト、５０バイト、５０バイト、１０バイトの４つの制御データに分割される。分割された制御データは、４つのパケットの各々に格納される。なお、各パケットには、データ長Ｄｖ以下の画像データも格納される。

４つのパケットの内、第１のパケット（１／４パケット）には５０バイトの制御データが格納され、第２のパケット（２／４パケット）には５０バイトの制御データが格納され、第３のパケット（３／４パケット）には５０バイトの制御データが格納され、第４のパケット（４／４パケット）には１０バイトの制御データが格納される。

本実施の形態では、送信するパケットには、識別情報を含むヘッダが付加される。ここで「識別情報」とは、送受信の対象であるデータが、画像データを含むか、制御データを含むかを識別するための識別情報である。具体的には、「制御データあり／画像データあり」を表すデータ、「制御データあり／画像データなし」を表すデータ、及び「制御データなし／画像データあり」を表すデータの何れかがヘッダとして付加される。ヘッダを解析することで、制御データと画像データとを含むパケットか、制御データだけを含むパケットか、画像データだけを含むパケットかが分かる。

なお、制御データを含むパケットである場合には、識別情報と連続情報とを含むヘッダを付加してもよい。ここで「連続情報」とは、送信する制御データを含む複数のパケットの全数と各パケットの連続番号とを表す情報である。例えば、全数が「４」、連続番号（連番）が「３」の場合は、「３／４（連番／全数）」を表すデータである。

パケット長Ｔ、データ長Ｄを固定長とすると、制御情報が複数のデータに分割されて複数のパケットに格納される。制御情報が複数のデータに分割された場合でも、連続情報を含むヘッダを解析することで、送信する制御情報のデータを含む複数のパケットが全部送信されたか、送信された制御情報のデータを含む複数のパケットが全部受信されたかが分かる。例えば、上記の例では、最後のパケットであることを示す「４／４」を表すデータが検出されると、４つのパケットが全部送受信されたと分かる。

図４（Ａ）は制御データと画像データを含むパケットの構成の一例を示す模式図である。制御データと画像データとを含むパケットには「制御データあり／画像データあり」を表すデータがヘッダとして付加される。

図４（Ｂ）は制御データを格納したパケットの構成の一例を示す模式図である。制御データだけを含むパケットには、「制御データあり／画像データなし」を表すデータ（識別情報）がヘッダとして付加される。

図４（Ｃ）は画像データを含むパケットの構成の一例を示す模式図である。画像データだけを含むパケットには、「制御データなし／画像データあり」を表すデータ（識別情報）がヘッダとして付加される。

＜パケット生成部及びパケット受信部＞
次に、図１に示すパケット生成部４０及びパケット受信部５６の構成について詳しく説明する。図５（Ａ）はパケット生成部の概略動作を説明するための機能ブロック図である。図５（Ｂ）はパケット受信部の概略動作を説明するための機能ブロック図である。上記の通り、送信側の各部の符号の末尾には「Ｔ」を付し、受信側の各部の符号の末尾は「Ｒ」を付す。

送信側のパケット生成部４０Ｔは、画像情報バッファ６０Ｔと、送信パケット生成部６２Ｔと、パケットバッファ６４Ｔと、を備えている。また、送信パケット生成部６２Ｔは、ヘッダ付加部６６Ｔを備えている。また、受信側のパケット受信部５６Ｒは、ヘッダ解析部６８Ｒを備えている。

送信側の画像情報Ｉ/Ｆ２８Ｔは、画像メモリから画像情報を取得して、取得した画像情報を画像情報バッファ６０Ｔに一時的に記憶する。画像情報バッファ６０Ｔは、記憶されたデータの量が予め定めた量を超えると、送信パケット生成部６２Ｔに許可信号を出力する。許可信号には、画像情報であることを示す識別ビットが含まれている。送信パケット生成部６２Ｔは、許可信号を受け取ると、画像情報バッファ６０Ｔに読出信号を出力する。画像情報バッファ６０Ｔは、読出信号を受け取ると、送信パケット生成部６２Ｔに画像情報を出力する。

また、送信側の制御情報Ｉ/Ｆ２６Ｔは、制御部から制御情報と送信要求信号とを取得する。制御情報Ｉ/Ｆ２６Ｔにより取得された制御情報は、送信パケット生成部６２Ｔに出力される。制御情報Ｉ/Ｆ２６Ｔにより取得された送信要求信号は、コントローラ５８Ｔを介して送信パケット生成部６２Ｔに出力される。送信要求信号には、制御情報であることを示す識別ビットが含まれている。

送信パケット生成部６２Ｔは、制御情報及び画像情報の少なくとも一方に基づいて、複数のパケットを生成する。このとき、ヘッダ付加部６６Ｔが、パケットに格納されるデータの種類（制御データ及び画像データ、制御データ、画像データ）に応じたヘッダを付加する。なお、データの種類は、許可信号に含まれる識別ビット、送信要求信号に含まれる識別ビットから判別される。

送信パケット生成部６２Ｔは、記憶されたデータの量が予め定めた量を超えると、又はコントローラ５８Ｔから送信要求を受信すると、パケットバッファ６４Ｔに許可信号を出力する。パケットバッファ６４Ｔは、許可信号を受け取ると、送信パケット生成部６２Ｔに読出信号を出力する。送信パケット生成部６２Ｔは、読出信号を受け取ると、パケットバッファ６４Ｔにヘッダが付加された複数のパケットを出力する。パケットバッファ６４Ｔは、ヘッダが付加された複数のパケットを、図示しない８Ｂ/１０Ｂエンコーダに出力する。

一方、受信側のパケット受信部５６Ｒは、図示しない１０Ｂ/８Ｂデコーダから複数のパケットを取得する。パケット受信部５６Ｒは、受信されたパケットに格納されたデータを抽出する。このとき、ヘッダ解析部６８Ｒがパケットに付加されたヘッダを解析して、制御データと画像データとを含むパケットか、制御データだけを含むパケットか、画像データだけを含むパケットかを判別する。そして、パケットに含まれる制御データ及び画像データを抽出する。抽出された制御データは制御情報として制御情報Ｉ/Ｆ２６に出力され、抽出された画像データは画像情報として画像情報Ｉ/Ｆ２８に出力される。

ここで、受信側の画像メモリに記憶されたデータ量が予め定めた量（上限値）を超えると、受信側の画像情報Ｉ/Ｆ２８Ｒを介してコントローラ５８Ｒに送信停止要求信号が出力される。コントローラ５８Ｒは、送信停止要求信号を受け取ると、パケット生成部４０Ｒに送信停止要求信号を転送する。受信側のパケット生成部４０Ｒは、送信停止要求信号を受け取ると、送信停止要求パケットを生成して、相手装置（図５（Ａ）に示す送信側）に送信する。

送信側のパケット受信部５６Ｔは、送信停止要求パケットを受け取ると、送信停止要求をコントローラ５８Ｔに出力する。コントローラ５８Ｔは、受信側から送信停止要求を受け取ると、画像情報Ｉ/Ｆ２８Ｔに対し停止要求信号を出力する。画像情報Ｉ/Ｆ２８Ｔは、停止要求信号を受け取ると、図示しない画像メモリに対する要求信号の送信を停止する。これにより、画像情報Ｉ/Ｆ２８Ｔから画像情報バッファ６０Ｔへの、画像情報の出力が停止される。また、画像情報バッファ６０Ｔから送信パケット生成部６２Ｔへの、許可信号の出力も停止される。

上記の通り、本実施の形態では、パケット内に制御データを格納する領域が確保されている。また、制御情報は、バッファを経由することなく、制御情報Ｉ/Ｆ２６Ｔから送信パケット生成部６２Ｔに直接出力される。従って、画像情報Ｉ/Ｆ２８Ｔが要求信号の送信を停止している間も、制御情報については、制御データを含むパケットが生成されて送信される。

また、受信側の画像メモリに記憶されたデータ量が予め定めた量（下限値）を下回ると、受信側の画像情報Ｉ/Ｆ２８Ｒを介してコントローラ５８Ｒに送信停止の解除を要求する解除要求信号が出力される。コントローラ５８Ｒは、解除要求信号を受け取ると、パケット生成部４０Ｒに解除要求信号を転送する。受信側のパケット生成部４０Ｒは、解除要求信号を受け取ると、解除要求パケットを生成して、相手装置（図５（Ａ）に示す送信側）に送信する。

送信側のパケット受信部５６Ｔは、解除要求パケットを受け取ると、解除要求をコントローラ５８Ｔに出力する。コントローラ５８Ｔは、受信側から解除要求を受け取ると、画像情報Ｉ/Ｆ２８Ｔに対し解除要求信号を出力する。画像情報Ｉ/Ｆ２８Ｔは、解除要求信号を受け取ると、図示しない画像メモリに対する要求信号の送信を再開する。これにより、画像情報Ｉ/Ｆ２８Ｔから画像情報バッファ６０Ｔへの、画像情報の出力が再開される。

なお、上記の実施の形態で説明した送信装置及び情報伝送システムの構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。

１０情報伝送システム
１２送受信装置
１４送受信装置
１６伝送路
２０制御部
２２通信処理部
２４画像メモリ
２６制御情報Ｉ/Ｆ
２８画像情報Ｉ/Ｆ
３０伝送路
３２伝送路
４０パケット生成部
４２８Ｂ/１０Ｂエンコーダ
４４Ｐ/Ｓ変換器
４６差動ドライバ
５０差動レシーバ
５２Ｓ/Ｐ変換器
５４１０Ｂ/８Ｂデコーダ
５６パケット受信部
Ｄデータ長
Ｔパケット長

Claims

制御情報を取得する第１の取得手段と、
画像情報を取得する第２の取得手段と、
前記制御情報及び前記画像情報の少なくとも一方を複数の分割データに分割し、分割データに当該分割データの内容を示す識別情報を含むヘッダを付加して、予め定めたパケット長の複数のパケットを生成する生成手段と、
前記第２の取得手段と前記生成手段との間に設けられ、前記第２の取得手段で取得された画像情報を一時的に記憶する記憶手段と、
複数のパケットをシリアルデータとしてシリアル伝送路に送信する送信手段と、
を備え、
前記第１の取得手段で取得された制御情報は、前記生成手段に出力され、
前記第２の取得手段で取得された画像情報は、前記記憶手段に記憶され、前記記憶手段に記憶された情報量が予め定めた量を超えた場合に、前記生成手段に出力される、
送信装置。
受信側からの送信停止要求に応じて前記第２の取得手段による画像情報の取得を停止させる停止手段を、更に備え、
前記生成手段は、前記第２の取得手段から画像情報が取得されない場合にも、前記第１の取得手段から制御情報を取得する、
請求項１に記載の送信装置。
前記生成手段が、
制御情報の分割データと画像情報の分割データとを結合した結合データをパケットに含める場合には、当該結合データに制御情報の分割データ及び画像情報の分割データを有することを示す識別情報を含むヘッダを付加し、
制御情報の分割データだけをパケットに含める場合には、当該制御情報の分割データに制御情報の分割データを有することを示す識別情報を含むヘッダを付加し、
画像情報の分割データだけをパケットに含める場合には、当該画像情報の分割データに画像情報の分割データを有することを示す識別情報を含むヘッダを付加する、
請求項１または請求項２に記載の送信装置。
請求項１から請求項３までの何れか１項に記載の送信装置と、
前記シリアル伝送路を介して送信された複数のパケットを受信する受信手段と、受信された複数のパケットのヘッダを解析する解析手段と、複数のパケットの各々から格納されたデータを抽出する抽出手段と、を備えた受信装置と、
を備えた情報伝送システム。