JP6205555B2

JP6205555B2 - 遊技機

Info

Publication number: JP6205555B2
Application number: JP2015252688A
Authority: JP
Inventors: 伊織小林
Original assignee: 株式会社オリンピア
Priority date: 2015-12-24
Filing date: 2015-12-24
Publication date: 2017-10-04
Anticipated expiration: 2035-12-24
Also published as: JP2017113330A

Description

本発明は、回胴式遊技機、その他のスロットマシン、アーケードゲーム機、ぱちんこ遊技機等の遊技機に関する。特に、リアルタイムクロック（ＲｅａｌＴｉｍｅＣｌｏｃｋ、以下、ＲＴＣともいう）を備え、サブＣＰＵ等との間で高速シリアルバスにより通信を行う遊技機に係る。

この種の遊技機に適用する高速シリアルバスには、通常、オランダのフィリップス社（Ｐｈｉｌｉｐｓ）が開発したＩ２Ｃ（Ｉｎｔｅｒ−ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ、ＩＩＣ又はＩ^２Ｃとも書く）バスが用いられる。このＩ２Ｃバスは、シリアルクロックラインＳＣＬとシリアルデータラインＳＤＡの２本の信号線により双方向の通信を可能にした高速シリアルバスであり、ピン数や基板上の配線も少なく、低コスト化が可能であること、複数のデバイスを数珠繋ぎして負荷容量を変更可能であることや、各デバイスをアドレスで管理可能であることから、機種毎の要求仕様に柔軟に対応させることができる等、遊技機への適用に好都合な特徴を有している。Ｉ２Ｃバスによるシリアル通信方式によりリアルタイムクロックＲＴＣとの間で通信を行う遊技機の例は、例えば特許文献１等に記載されている。

なお、Ｉ２Ｃバス方式において、マスターとは、データ転送を開始し、クロック信号を生成し、データ転送を終了するデバイスをいう。スレーブとは、マスターからアドレス指定されるデバイスをいう。トランスミッタとは、データをバスに送信するデバイスをいう。レシーバとは、データをバスから受信するデバイスをいう。シリアルクロックラインＳＣＬとシリアルデータラインＳＤＡとは、それぞれ、抵抗を介してハイレベル（論理１に対応させる３．３Ｖや５．０Ｖ等のマイクロコントローラの主動作電位）にプルアップされている。スタートコンディションとは、通信開始条件をいい、ＳＣＬがハイレベルのとき、ＳＤＡがハイレベルからローレベル（論理０に対応させる０Ｖ等のグランド電位）に変化する状態をいう。ストップコンディションとは、通信停止条件をいい、ＳＣＬがハイレベルのとき、ＳＤＡがローレベルからハイレベルに変化する状態をいう。スタートコンディションとストップコンディションは、常にマスターにより生成される。

特開２００６−１７２０３０号公報

Ｉ２Ｃバスにより、マスターとなるマイクロコントローラ例えばサブＣＰＵ（以下、単にＣＰＵという）が、スレーブとなるＲＴＣから時刻データを読む場合、図４の※Ｒで示すように、
１）ＣＰＵはスタートコンディション（Ｓ）を生成し、
２）ＣＰＵはＲＴＣのスレーブアドレス７ビット（１０１０００１等）を書き込みモード（リードライトビットＲ／Ｗ＝論理０）で送信し、
３）ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し、
４）ＣＰＵはＲＴＣから読み出す時刻データのアドレスを送信し、
５）ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し、
６）ＣＰＵはスタートコンディション（Ｓ）を生成し、
７）ＣＰＵはＲＴＣのスレーブアドレス７ビットを読み出しモード（Ｒ／Ｗ＝論理１）で送信し、
８）ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し（ここから、ＣＰＵがマスターレシーバ、ＲＴＣがスレーブトランスミッタとなる）、
９）ＲＴＣからＣＰＵに４）で指定したアドレスの１バイトデータを送信し、
１０）ＣＰＵはＲＴＣにアクノリッジ（論理０）を送信し、
１１）読み出すデータの必要分について９）１０）を繰返し（読み出しアドレスはＲＴＣ内部でオートインクリメント）、
１２）ＣＰＵはＲＴＣにノットアクノリッジ（論理１）を送信して受信データの終わりを知らせ、
１３）ＣＰＵはストップコンディション（Ｐ）を生成する、
という処理手順を踏む。

一方、Ｉ２Ｃバスにより、ＣＰＵがＲＴＣに時刻データを書く場合、図４の※Ｗで示すように、
ａ］ＣＰＵはスタートコンディション（Ｓ）を生成し、
ｂ］ＣＰＵはＲＴＣのスレーブアドレス７ビット（１０１０００１等）を書き込みモード（Ｒ／Ｗ＝論理０）で送信し、
ｃ］ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し、
ｄ］ＣＰＵはＲＴＣに時刻データを書き込むアドレスを送信し、
ｅ］ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し、
ｆ］ＣＰＵはｄ］で指定したアドレスへ書き込む１バイトデータを送信し、
ｇ］ＣＰＵはＲＴＣのアクノリッジ（論理０）を確認し、
ｈ］書き込むデータの必要分についてｆ］ｇ］を繰返し（書き込みアドレスはＲＴＣ内部でオートインクリメント）、
ｉ］ＣＰＵはストップコンディション（Ｐ）を生成する、
という処理手順を踏む。

しかし、ＣＰＵがＲＴＣから時刻データを読む上記１）〜１３）の手順において、ノイズ等の何らかの原因により通信不良が生じると、あたかも、ＣＰＵがＲＴＣに時刻データを書く上記ａ］〜ｉ］の手順をしたかのような誤った処理がされ、ＲＴＣに誤ったデタラメの時刻データが書き込まれる恐れがある。

すなわち、ＣＰＵがＲＴＣから時刻データを読む場合、正常であれば、ＣＰＵがマスタートランスミッタ、ＲＴＣがスレーブレシーバとして機能する上記１）〜５）の処理から、上記６）〜８）の処理を経て、ＣＰＵがマスターレシーバ、ＲＴＣがスレーブトランスミッタとして機能する切換えが行われる。しかし、ノイズ等の何らかの原因によりその切換えが正常に行われなかった場合、ＲＴＣはＣＰＵによって書き込みモード（Ｒ／Ｗ＝論理０）でアドレス指定された状態のままとなり、上記７）の処理による、上位７ビットがスレーブアドレスで下位１ビットがＲ／Ｗ＝１の１０１０００１１Ｂが上記４）で指定したＲＴＣのアドレス（多くの場合、「秒」に対応したアドレス）のレジスタに書き込まれてしまうと共に、上記９）の処理相当期間において、ＣＰＵは読み出しモード（Ｒ／Ｗ＝論理１）でアドレス指定したＲＴＣからデータを受信するためＳＤＡを開放し、ＳＤＡのハイレベルに対応したオール１がオートインクリメントされたＲＴＣのアドレス（「分」に対応したアドレス、「時」に対応したアドレス等）の上位レジスタに書き込まれる恐れがある。ＣＰＵ側の読み込み時刻もオール１データとなる可能性があるが、「秒」なら５９秒を超える存在しない値となることから正当性なしとして破棄できるが、ＲＴＣ側に判定機能はないため、誤ったデータがそのまま書き込まれる恐れが高い。

このため、ＲＴＣに２進化１０進数等で記録する「秒」「分」「時」「日」「月」「年」の各レジスタにおいて１を書くことのできるビットエリアには、２進化１０進数としての最大値９９（１００１１００１Ｂ）を超え且つ「秒」なら５９秒までというそれぞれが取り得る最大値も超えるデータが書かれ、読み書き中にホールドされたＲＴＣの内蔵水晶振動子に基づく時刻更新が、書き込み終了後に再開されると、直ちに、あるいは、「秒」に対応するレジスタの下位７ビット（０１０００１１)の２３秒は有効とされた場合は約３７秒後に、各レジスタは下位レジスタからの桁上げにより最小値に更新され、例えば２０００年１月１日０時０分０秒と、現在よりも逆行した時刻から計時を進める可能性がある。あるいは、ＲＴＣの時刻データとして存在しないデータが書き込まれたことにより正常な時刻更新がされず、全くデタラメな時刻から計時を進める可能性もある。

何れにしても、一度ＲＣＴに誤ったデータが書き込まれると、後にＣＰＵがＲＴＣから時刻データを読んだ場合、読み込み処理自体は正常に行われても、その読み込んだ時刻データが実際の時刻とかけ離れた時刻となり、時刻で管理する演出にズレが生じたり、内部で蓄積するエラー情報等の発生時刻の記録が正確でなくなる等の不具合が発生する。

本発明の課題は、通信不良の発生により、ＲＴＣに誤った時刻を書き込んでしまっても、実際の時刻に適合した補正を可能とし、ＣＰＵとＲＴＣとの間の時刻管理を適正に行うことができる遊技機を提供する点にある。

図面の符号を括弧内に付記して例示する。
シリアルクロックライン（ＳＣＬ）とシリアルデータライン（ＳＤＡ）によりマスターとスレーブの間で通信を行う高速シリアルバス（Ｉ２Ｃ）により、マスターとなるマイクロコントローラ（サブＣＰＵ）とスレーブとなるリアルタイムクロック（ＲＴＣ）との間を接続した遊技機において、
前記マイクロコントローラ（サブＣＰＵ）は、
前記リアルタイムクロック（ＲＴＣ）に書き込む時刻と前記リアルタイムクロック（ＲＴＣ）から読み出した時刻とを記憶する時刻記憶手段（Ｔ１）と、
前記リアルタイムクロック（ＲＴＣ）から今回読み出した今回時刻の正当性を予め定めた所定評価基準に基づいて判定する時刻評価手段（Ｔ２）と、
前記時刻評価手段（Ｔ２）により前記今回時刻に正当性なしの評価をしたとき、前記時刻記憶手段（Ｔ１）に記憶された最新の前回時刻に基づいた補正時刻を前記リアルタイムクロック（ＲＴＣ）に書き込む時刻補正手段（Ｔ３）とを含む。

リアルタイムクロックから時刻を読み出す処理中に、ノイズ等の何らかの原因により通信不良が発生し、読み出しではなく、リアルタイムクロックに誤って書き込みをしてしまっても、次に時刻を読み出す処理自体が正常に行われると、その読み出した今回時刻は、本来の時刻とは無関係なデタラメな数値となり、時刻評価手段により、予め定めた所定評価基準に基づく判定により正当性なしの評価がされる。そして、時刻評価手段により今回時刻に正当性なしの評価をしたとき、時刻補正手段により、時刻記憶手段に記憶された最新の前回時刻に基づいた補正時刻がリアルタイムクロックに書き込まれる。本来あるべき時刻と、前回時刻に基づいた補正時刻との間には誤差が生じるが、誤りのデタラメな時刻に比べて、実際の時刻により適合した時刻から更新をやり直すことができ、マイクロコントローラとリアルタイムクロックとの間の時刻管理を適正に行うことができる。

以上のもので、
前記時刻評価手段（Ｔ２）は、前記今回時刻が前記前回時刻よりも前の時刻を指す場合、前記今回時刻に正当性なしの評価をする仕様を有し、
前記時刻補正手段（Ｔ３）は、前記前回時刻を補正時刻として前記リアルタイムクロック（ＲＴＣ）に書き込む仕様を有する。
これにより、今回時刻が前回時刻よりも前の時刻を指す時刻の逆行が生じた場合、今回時刻が前回時刻よりも小さいという大小関係のみにより正当性なしの評価を簡単にすることができると共に、補正時刻＝前回時刻とするため時刻補正も簡単に行える。

以上のもので、
前記時刻記憶手段（Ｔ１）には、前記時刻評価手段（Ｔ２）での判定に用いる時刻評価用データとして、秒、分、時、日、月の所定の単位別にそれぞれ取り得る最大値を記憶可能としたビット長をもつ複数の単位別データを、空きビットなしに詰めて並べて前記単位別データの数よりも少ない数のバイト長で記憶している。
これにより、
０〜５９秒の「秒」はビット表記［００００００］〜［１１１０１１］の６ビット、
０〜５９分の「分」はビット表記［００００００］〜［１１１０１１］の６ビット、
０〜２３時の「時」はビット表記［０００００］〜［１０１１１］の５ビット、
１〜３１日の「日」はビット表記［００００１］〜［１１１１１］の５ビット、
１〜１２月の「月」はビット表記［０００１］〜［１１００］の４ビット
でそれぞれ表記でき、これら５つの単位別データを、空きビットなしに詰めて並べた合計は２６ビットとなり、２６÷８＋１の整数解に相当する４バイト長のデータとして記憶できる。よって、時刻評価手段において今回時刻と前回時刻とを対比する場合に、例えばＣ言語のｉｆ文による判定処理の回数を少なくできる等、効率的な評価処理が可能になる。

本発明遊技機の斜視図。遊技機の制御装置のブロック図。サブＣＰＵとＲＴＣ間のデータ送受信プロトコル説明図。周辺制御装置における時刻更新処理フロー。

図１に、本発明を適用する回胴式遊技機を示す。回胴式遊技機は、一般にパチスロと呼ばれ、遊技機規則、すなわち平成１６年（２００４年）１月３０日の国家公安委員会規則第１での改正を経た昭和６０年（１９８５年）２月１２日の国家公安委員会規則第４「遊技機の認定及び型式の検定等に関する規則」に適合するスロットマシンである。以下、用語及びその技術内容は現行の遊技機規則に準ずる。

遊技機筐体８Ｂは、リアキャビネット８Ｒ及びキャビネット枠８Ｗ、扉状の上下フロントキャビネット８Ｅ，８Ｆを備える。上フロントキャビネット８Ｅには、動画や所定の情報をフルカラーで映し出す演出表示装置７を構成する液晶表示装置７０、リールパネル８、上装飾ランプ８１，左装飾ランプ８２，右装飾ランプ８３，液晶表示装置７０の角に臨む４つのアクセント装飾ランプ８４，リールパネル８の上・左・右に臨むパネル装飾ランプ８５を備える。下フロントキャビネット８Ｆには、操作部８Ｓ、腰部パネル８Ｐ、左下装飾ランプ８６、右下装飾ランプ８７を備える。８１〜８７の総称として、装飾ランプ８８という。９１〜９４はＢＧＭや各種効果音等を出音するスピーカ、８Ｍはメダル払出口、８Ｇはメダル受皿、８Ｔは灰皿である。なお、左右は、遊技機に対面した遊技者目線における左右を意味する。以下、同様である。

リールパネル８の透明な表示窓８０の内部には、複数の可変表示要素となる左リール１Ｌ、中リール１Ｃ、右リール１Ｒを備え、それぞれのリール帯１０Ｌ，１０Ｃ，１０Ｒの外周に全部で２１コマ又は２０コマ配列した図柄のうち連続する３コマを窓越しに臨ませている。定常回転時を含む通常の正転時、各図柄は上から下にスクロールする。表示窓８０の窓越しに表示される複数列及び複数段の図柄表示位置、すなわち、左・中・右リール１Ｌ，１Ｃ，１Ｒの３列とそれぞれの上・中・下の３段との、列と段で特定される３×３＝９個の図柄表示位置において、例えば中段ライン（左中−中中−右中）のみを有効ラインとしている。なお、他のラインを含めて２本以上のラインを有効ラインとしてもよい。

操作部８Ｓには、遊技媒体たる遊技メダルを投入するメダル投入口２、遊技者操作を演出に関与させるプッシュボタンＰＢとダイヤルＤＡをもつジョグダイヤルＪＤ、貯留装置の電磁的記録すなわちクレジットから一回の遊技に必要な規定数例えば３枚（３ＢＥＴ）の掛けメダルを引き落とすベットボタン３、クレジットに残る数のメダルをメダル受皿８Ｇに落す精算ボタン４、各リール１Ｌ，１Ｃ，１Ｒの可変表示（回転）を開始させるスタートスイッチとなるスタートレバー５、各リール１Ｌ，１Ｃ，１Ｒに対応して設け、対応するリールの可変表示（回転）を個別に停止させるストップスイッチとなる左ストップボタン６Ｌ、中ストップボタン６Ｃ、右ストップボタン６Ｒ、メダル投入口２下流のメダル詰り時に押すメダル返却ボタン２０、ドアキー穴８Ｋを備える。

リールパネル８には、現時のクレジット数を表示させるクレジット表示器ＤＬ１、入賞による払出メダル枚数を表示させるペイアウト表示器ＤＬ２、充当掛けメダルが１枚、２枚、３枚になる毎に点灯させる１〜３枚ランプＥＬ１〜３、掛けメダルが受付可能なとき点灯させるベットランプＥＬｂ、スタートレバー５による始動操作が可能なとき点灯させるスタートランプＥＬｓ、再遊技に係る図柄の組合せが表示されたとき点灯させるリプレイランプＥＬｒを含む遊技基本ランプ類３０を備える。また、ストップボタン６Ｌ，６Ｃ，６Ｒを押す順番に正解した時に投入メダル数を超える高配当のメダルを払出す押し順小役についての正解の押し順や狙うべき図柄を報知させるアシストタイムＡＴの作動中に、液晶表示装置７０でのナビ報知と共に点灯させる左停止ランプ７１、中停止ランプ７２、右停止ランプ７３を含む演出表示装置７０を構成する遊技演出ランプ類７００を備える。

ベットランプＥＬｂの点灯時、掛けメダルが０の状態でメダル投入口２からメダル１枚を入れると１枚ランプＥＬ１が点灯し、さらに１枚入れると２枚ランプＥＬ２が点灯し、さらに１枚入れると３枚ランプＥＬ３が点灯し、規定数に達する。規定数の掛けメダルになると、スタートランプＥＬｓが点灯し、スタートレバー５による始動操作が可能になる。規定数に達した状態からスタートレバー５を操作しないでメダル投入口２にさらにメダルを入れると、クレジット表示器ＤＬ１のカウンタを進め、所定上限数である５０枚まで貯留可能となる。入賞により払出されたメダルも５０枚まではクレジットに加算され、５０枚を超えて払出されたメダルは、メダル払出口８Ｍからメダル受皿８Ｇに受止められる。

図２に示すように、遊技機筐体８Ｂの内部に組込む制御装置ＣＮは、遊技の進行を管理し、内部抽せん、入賞によるメダルの払出し、再遊技の作動、役物の作動、アシストタイムＡＴの作動等の遊技者利益に関係する主遊技制御を実行させる所謂メイン側と呼ばれる遊技機規則でいう主基板に対応する主制御装置ＭＣと、この主制御装置ＭＣから一方向性通信仕様に従って送信する情報を受信して主制御装置ＭＣでの決定事項に基づいて演出制御を実行させる所謂サブ側と呼ばれる遊技機規則でいう周辺基板に対応する周辺制御装置ＳＣとを含む。一方向性通信仕様とは、主基板に関して遊技機規則で規定する「周辺基板が送信する信号を受信することができるものでないこと」を満たす通信仕様をいう。

主制御装置ＭＣは、読み出し専用のリードオンリーメモリＲＯＭ及び読み書き可能なリードライトメモリーＲＷＭを内蔵したＺ８０互換チップから成る８ビットのメインＣＰＵを備え、例えば１２ＭＨｚのシステムクロック動作環境下で使用している。

メインＣＰＵの入力ポートＩ１には、各リール１Ｌ，１Ｃ，１Ｒのインデックスセンサ１１Ｌ，１１Ｃ，１１Ｒ（ＩＤｓ）、各ストップボタン６Ｌ，６Ｃ，６Ｒ、ベットボタン３、精算ボタン４、スタートレバー５、メダル投入口２の下流に設ける投入メダルセンサ２１、遊技機筐体８Ｂに内蔵するメダル払出装置ＨＰの出口に設ける払出メダルセンサ２３の各信号を入力している。出力ポートＯ１から、各ストップボタン６Ｌ，６Ｃ，６Ｒの内蔵ＬＥＤ６１，６２，６３を、モータドライバ回路Ｄｒ１を介して各リール１Ｌ，１Ｃ，１Ｒに駆動軸ＳＨを結合させる各ステッピングモータ１２Ｌ，１２Ｃ，１２Ｒ（ＳＭ）を、ＬＥＤドライバ回路Ｄｒ２を介して遊技基本ランプ類３０を、ソレノイドドライバ回路Ｄｒ３を介してリール始動後に追投入されるメダルをメダル受皿８Ｇに落すメダルブロッカー２２を、モータドライバ回路Ｄｒ４を介してメダル払出装置ＨＰのメダル払出モータ２４を各制御している。

各インデックスセンサＩＤｓは、各リールの内側に取付ける半円帯状のインデックスＩＤ（１Ｌｉ，１Ｃｉ，１Ｒｉ）のオンエッジとオフエッジとを半周毎に検出し、最先のオンエッジ又はオフエッジの検出が全リールについてされた後、ストップボタン６Ｌ，６Ｃ，６Ｒの受付を可能にする。各ステッピングモータＳＭは、鉄芯外周に多数のロータ小歯をもつ永久磁石内蔵式のロータＲｍと、磁極内周に複数のステータ小歯をもつ複数組の磁極にＡ相、Ｂ相、Ｃ相（Ａバー相（Ａの反転相））、Ｄ相（Ｂバー相（Ｂの反転相））の巻線を巻回したステータＳｗとを有し、定常回転時、一の巻線をオンにする１相励磁と、一の巻線及び隣接する他の巻線をオンにする２相励磁とを、１タイマー割込み時間ｔ＝１．４９ｍｓ毎に交互に繰返す１−２相励磁により、励磁パルスの１ステップ更新により半ステップ角（２ステップ更新により１ステップ角）ずつ変位させ、５０４のステップ更新で一回転させる。また、励磁パルスのステップ更新方向を変更することにより正転と逆転とを可能にしている。

メインＣＰＵのＲＯＭ上には、スタートレバー５の操作を契機に、ハード又はソフトウェア上で高速更新する例えば２バイトカウンタから抽出する乱数値が、その取り得る０〜６５５３５の範囲内において役に対応づけて区分した何れの当せんエリアに属するかに応じて、入賞、再遊技の作動、役物の作動に係る何れかの当せん役又は不当せんを決定する内部抽せん手段Ｋ、スタートレバー５の操作後で且つ前遊技の開始から４．１秒経過後に全リールを正転側に加速処理して定常回転速度に到達させる回胴回転装置制御手段Ｖ１と各リールを対応するストップボタンの操作により個別に停止させて有効ラインに当せん役に対応した図柄の組合せの表示を許容させる回転停止装置制御手段Ｖ２とを含むリール制御手段Ｖ、遊技結果が入賞なら所定配当数のメダルを払出すメダル払出手段Ｍ、遊技結果が再遊技の作動なら次ゲームの掛けメダルを同一規定数で自動投入するメダル自動投入手段Ｑ、遊技結果が役物作動中等への移行を伴うのなら遊技状態を移行させる遊技状態移行手段Ｊ、所定のフリーズ抽せんにより当せん役別に定めた所定確率により各リールを逆回転等させる所定の回胴演出の当否を決定するフリーズ抽せん手段Ｆ、その当せんに係る回胴演出を実行させる回胴演出実行手段Ｇを設けている。

また、メインＣＰＵのＲＯＭ上には、アシストタイムＡＴの作動を内部当せん役等と関連付けた所定作動条件下で決定するＡＴ作動決定手段Ｈ１、アシストタイムＡＴの作動を延長させることとなる継続ゲーム数等の上乗せを内部当せん役等と関連付けた所定上乗せ条件下で決定するＡＴ上乗せ決定手段Ｈ２、アシストタイムＡＴの作動決定から作動終了までを管理するＡＴ継続管理手段Ｈ３、押し順小役についての正解押し順等のＡＴ指示情報を主制御装置ＭＣで管理するペイアウト表示器ＤＬ２の表示機能を借りて構築するメインモニタＭＡに出力させると共に周辺制御装置ＳＣで管理する液晶表示装置７０等に出力させるＡＴ指示情報出力手段Ｈ４を設けている。

周辺制御装置ＳＣは、外付けする読み出し専用のリードオンリーメモリＲＯＭと、内蔵及び外付けする読み書き可能なリードライトメモリーＲＷＭをもつ３２ビットＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔｉｏｎＳｅｔＣｏｍｐｕｔｅｒ）チップマイコンから成るサブＣＰＵを備え、例えば約２００ＭＨｚのシステムクロック動作環境下で使用している。サブＣＰＵは、リアルタイムオペレーティングシステムＲＴＯＳ（Ｒｅａｌ−ＴｉｍｅＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）の管理下、演出表示や音声に関するタスクに割当てるＣＰＵ時間、優先順位を制御することにより、適切且つ効率的なタスクの並行処理を可能にしている。

サブＣＰＵの入力ポートＩ２には、主制御装置ＭＣからの送信情報、ジョグダイヤルＪＤの信号を入力している。主制御装置ＭＣからの送信情報すなわち周辺制御装置ＮＣの受信情報には、メイン側初期化完了情報、ベットボタン３の操作情報を含むメダル投入情報、スタートレバー５の操作情報を含むリール始動情報、内部抽せんによる当せんフラグ情報、ストップボタン６Ｌ，６Ｃ，６Ｒの操作情報、遊技結果情報、遊技状態情報、フリーズ及び回胴演出情報、ＡＴ作動情報、ＡＴ指示情報、ＡＴ上乗せ情報、ＡＴ終了情報、エラー情報等、主制御装置ＭＣで検出し又は決定若しくは実行する各種情報が含まれる。

サブＣＰＵは、Ｉ２Ｃのマイクロコントローラとしても機能し、ＣＰＵ内蔵Ｉ２ＣのシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡに、リアルタイムクロックＲＴＣのシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡを接続している。シリアルクロックラインＳＣＬとシリアルデータラインＳＤＡとは、それぞれ、抵抗ｒｐを介してサブＣＰＵの主動作電位ｖｄｄ＝３．３Ｖにプルアップしている。

リアルタイムクロックＲＴＣの時刻データは、遊技機メーカー等により、生産時に、日本標準或は国際標準の時計電波に基づく正確な現在時刻により、書き込み時の時刻例えば２０１５年１２月２５日金曜日１５時３０分４５秒等と書かれる。この後、リアルタイムクロックＲＴＣの内蔵水晶振動子による基準クロックに基づいて継続的に時刻更新がされる。一月３１日の大の月、一月３０日又は２８日の小の月、４年に一回の２月２９日のうるう年の補正も自動的にされる。リアルタイムクロックＲＴＣの時計機能は、遊技機の電源オンオフに拘らず、二次電池等のバックアップ電源ＢＴにより例えば１０年以上の長期間にわたり継続的に維持される。

遊技機特有の事情として、一遊技場内での一日の営業において、同一機種間で時計合わせができていることが最良となるため、例えば１０時００分の営業開始の数分〜数十分前、例えば９時３０分の一斉電源投入時に、遊技機の電源投入に伴うサブＣＰＵの初期化処理により、何時何分何秒の統一時刻として例えば９時３０分００秒をＲＴＣに書き込むこととしている。これに代え、サブＣＰＵの初期化処理では、まず、ＲＴＣから年、月、日、曜、時、分、秒の全時刻データを読み出し、各データの取り得る最小値と最大値の範囲内にあるか否かによりデータの正当性を評価した後、正当性ありの場合、年、月、日、曜は読み出したものを、時、分、秒は統一時刻の９時３０分００秒をＲＴＣに書き込み、正当性なしの場合は、読み出しデータを破棄し、時、分、秒について統一時刻の９時３０分００秒をＲＴＣに書き込むようにしてもよい。

サブＣＰＵのＲＯＭ及びＲＷＭ上には、リアルタイムクロックＲＴＣに書き込む時刻とリアルタイムクロックＲＴＣから読み出した時刻とを記憶する時刻記憶手段Ｔ１を設けている。一斉電源投入時のサブＣＰＵ初期化処理の直後、時刻記憶手段Ｔ１に記憶された最新の前回時刻は、時、分、秒については９時３０分００秒の統一時刻となる。統一時刻の９時３０分００秒が書き込まれたリアルタイムクロックＲＴＣは９時３０分００秒から自動更新がされ、必ずしも正確な絶対時刻を示すものではないが、一遊技場内での一日の営業時間例えば１０時〜２２時３０分までの１２時間３０分について、同一機種間で時計合わせができていると見込める。また、サブＣＰＵがリアルタイムクロックＲＴＣから次に時刻データを正常に読み出した場合、９時３０分００秒よりも進んだ時刻が今回時刻として読み出されると見込める。

しかし、リアルタイムクロックＲＴＣからの時刻の読み出し時に、ノイズ等の何らかの原因により、誤って時刻とは無関係なデタラメなデータを書き込んでしまった場合、リアルタイムクロックＲＴＣは逆行した時刻を刻んだり、全くデタラメの時刻を刻む恐れがある。また、サブＣＰＵ側の読み出し時刻自体もオール１等のあり得ない時刻となる恐れがある。

このため、サブＣＰＵのＲＯＭ上には、リアルタイムクロックＲＴＣから今回読み出した今回時刻の正当性を予め定めた所定評価基準、すなわち、年、月、日、曜、時、分、秒の各データが取り得る最小値と最大値との間の適正範囲内にあるべきデータ適合性基準と、時刻記憶手段Ｔ１に記憶された最新の前回時刻に対して逆行していない時刻逆行禁止基準と、前回時刻からの更新時刻としてあり得ない時刻読み出し間隔を超えた時刻の進みがない時刻飛び禁止基準の３つの基準に基づいて判定する時刻評価手段Ｔ２を設けている。時刻飛び禁止基準における時刻読み出し間隔は、定時割込みによりＲＴＣから定時間毎に時刻を読む処理をする場合は、その定時割込み間隔となる。間隔が短いほど、同一機種間の時計の狂いを小さくできる点で好ましいが、定時割込みによりＲＴＣから時刻を読む処理をしない場合等には、電源オンから営業終了までの１３時間を時刻読み出し間隔としてもよい。また、リアルタイムクロックＲＴＣに誤ったデータを書き込んでしまった場合、多くは逆行した時刻を刻むため、評価基準は、時刻逆行禁止基準のみとしてもよい。

サブＣＰＵのＲＯＭ上には、さらに、時刻評価手段Ｔ２により今回時刻に正当性なしの評価をしたとき、時刻記憶手段Ｔ１に記憶された最新の前回時刻に基づいた補正時刻をリアルタイムクロックＲＴＣに書き込む時刻補正手段Ｔ３を設けている。補正時刻は、時刻記憶手段Ｔ１に記憶された最新の前回時刻自体としている。本来の時刻と誤差は生じるが、リアルタイムクロックＲＴＣの極端な時刻の誤りは修正できる。なお、補正時刻は、最新の前回時刻に本来進んでいると見込まれる定時割り込み間隔を加算した時刻としてもよく、この場合には、時刻の誤差がより少なくできる。

その他、サブＣＰＵのＲＯＭ上には、主制御装置ＭＣからの受信情報に基づいて、液晶表示装置７０等にＡＴ指示情報出力手段Ｈ４から出力するＡＴ指示情報に従ったナビ例えば正解押し順が「左中右」ならストップボタン位置に対応させて「１２３」等を表示させるナビ手段Ｘ１、ナビ手段Ｘ１の表示に連動してスピーカ９１〜９４から操作すべきストップボタンが左か中か右かを音声で知らせる音声ナビ手段Ｘ２、遊技状態、回胴演出、ＡＴ期間等に応じて液晶表示装置７０に映し出す動画展開等を変更表示させる演出表示手段Ｙ１、これに連動してスピーカ９１〜９４から効果音やＢＧＭを出音させる効果音出力手段Ｙ２を設けている。

また、サブＣＰＵのＣＰＵ内蔵バスにはＩ２ＣコントローラＩ２Ｃｎを接続しており、このＩ２ＣコントローラＩ２ＣｎのシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡを、表示窓８０に臨む９つの図柄をリール帯１０Ｌ，１０Ｃ，１０Ｒの背面から照明するリールバックランプＢＬ１〜９を制御するＬＤＥドライバＤｒ５のシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡに接続し、装飾ランプ８８を制御するＬＥＤドライバＤｒ６のシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡに接続し、遊技演出ランプ類７００を制御するＬＥＤドライバＤｒ７のシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡに接続している。これらＬＥＤ関連のＩ２Ｃデバイスのタスクは、リアルタイムクロックＲＴＣよりも優先順位を高くしている。なお、シリアルクロックラインＳＣＬとシリアルデータラインＳＤＡとは、それぞれ、抵抗ｒｐを介してサブＣＰＵの主動作電位ｖｄｄ＝３．３Ｖにプルアップしている。液晶表示装置７０は、ＶＤＰ（ＶｉｄｅｏＤｉｓｐｌａｙＰｒｏｃｅｓｓｏｒ）、出力ポートＯ２、ＬＣＤドライバ回路Ｄｒ８を介して制御している。スピーカ９１〜９４からの音声は、音声ＩＣ、出力ポートＯ２、パワーアンプ回路Ｄｒ９を介して制御している。

図３に、サブＣＰＵとリアルタイムクロックＲＴＣとの間の時刻データの送受信プロトコルを示す。ＲＴＣの内部レジスタで更新記憶する時刻データは、曜（曜日）を除いて、２進化１０進数（ＢＣＤ（ＢｉｎａｒｙＣｏｄｅｄＤｅｃｉｍａｌ））であり、「秒」「分」「時」「日」「月」「年」の各レジスタはＢＣＤカウンターを構成する。

ＲＴＣのアドレス００Ｈの「秒」レジスタには、
最小値０秒［０００００００］〜最大値５９秒［１０１１００１］が、
ＲＴＣのアドレス０１Ｈの「分」レジスタには、
最小値０分［０００００００］〜最大値５９分［１０１１００１］が、
ＲＴＣのアドレス０２Ｈの「時」レジスタには、
最小値０時［００００００］〜最大値２３時［１０００１１］が、
ＲＴＣのアドレス０４Ｈの「日」レジスタには、
最小値１日［０００００１］〜最大値３１日［１１０００１］が、
ＲＴＣのアドレス０５Ｈの「月」レジスタには、
最小値１月［００００１］〜最大値１２月［１００１０］が、
ＲＴＣのアドレス０６Ｈの「年」レジスタには、
最小値（２０００年）００年［０００００００］〜最大値（２０９９年）９９年［１００１１００１］がそれぞれ記憶され、内部水晶振動子による基準クロックに基づいて更新される。下位のレジスタが最大値を超えて更新され、いわゆる桁上げが生じると、その下位のレジスタ自身は最小値に復帰し、一つ上位のレジスタのカウント値を一つ進める。なお、＊を付したビットエリアには、１を書き込むことはできず、０のみが入る。

ＲＴＣのアドレス０２Ｈの「曜」レジスタには、日月火水木金土を識別する［１］を、下位の「時」レジスタからの桁上げにより一つずつシフトさせるシフトレジスタから成る。土曜の［１］は上位の「日」レジスタの桁上げを生じさせず、日曜の［１］からシフトを再開させる。

一方、サブＣＰＵで扱う時刻データは、１６進数データとなる。曜（曜日）も、各ビット別に［１］を立てた７ビットの１６進数データとして扱える。

サブＣＰＵの「秒」データは、
最小値０秒［００００００］〜最大値５９秒［１１１０１１］の６ビット、
サブＣＰＵの「分」データは、
最小値０分［００００００］〜最大値５９秒［１１１０１１］の６ビット、
サブＣＰＵの「時」データは、
最小値０時［０００００］〜最大値２３時［１０１１１］の５ビット、
サブＣＰＵの「日」データは、
最小値１日［００００１］〜最大値３１日［１１１１１］の５ビット、
サブＣＰＵの「月」データは、
最小値１月［０００１］〜最大値１２月［１１００］の４ビット、
サブＣＰＵの「年」データは、
最小値（２０００年）００年［０００００００］〜最大値（２０９９年）９９年［１１０００１１］の７ビットとなる。

サブＣＰＵがリアルタイムクロックＲＴＣと時刻データの読み書きをする場合、曜（曜日）を除き、ＣＰＵからＲＴＣに時刻データを書く場合は、各時刻データの１６進数を２進化１０進数に変換して送信し、ＣＰＵがＲＴＣから時刻データを読む場合は、受信した２進化１０進数の時刻データを１６進数に変換する。曜（曜日）は、ビットの対応関係が一致するため、変換の必要はない。

サブＣＰＵのＲＯＭ及びＲＷＭ上に設けた時刻記憶手段Ｔ１には、時刻評価手段Ｔ２での判定に用いる時刻評価用データとして、年及び曜（曜日）を除く、秒、分、時、日、月の所定の単位別にそれぞれ取り得る最大値を記憶可能としたビット長をもつ５つの単位別データを、空きビットなしに詰めて並べて単位別データの数５よりも少ない数の４バイト長のデータとして記憶している。年の７ビットを記憶する年対応の１バイトと、曜（曜日）の７ビットを記憶する１バイトはそれぞれ独立したデータとして記憶している。これにより、時刻評価手段Ｔ２において、今回時刻と最新の前回時刻とを比較する場合、サブＣＰＵのプログラム言語として一般に用いられるＣ言語のｉｆ文による判定処理の回数を少なくでき、効率的な評価処理が可能になる。

図４に示すように、サブＣＰＵで定時割込み又はエラー発生時の割込みにより実行する時刻更新処理では、まず、リアルタイムクロックＲＴＣから今回時刻を読み出して、時刻記憶手段Ｔ１に一時的に記憶し（ステップＳ１）、この読み出した今回時刻の正当性を、時刻評価手段Ｔ２により、所定評価基準すなわちデータ適合性基準と時刻逆行禁止基準と時刻飛び禁止基準の３基準に基づいて、時刻評価用４バイトデータ（図３参照）による今回時刻と前回時刻とのｉｆ文判定等を経て評価し（ステップＳ２）、最新の前回時刻よりも今回時刻が小となる時刻の逆行等がなく、所定評価基準を全て満たして正当性ありと判定された場合（ステップＳ３でＹＥＳ）、リアルタイムクロックＲＴＣから読んだＲＴＣに記憶保持された最新の時刻である今回時刻により、次の読み込みまでサブＣＰＵで記憶保持する最新の前回時刻として書き換える（ステップＳ４）。

ステップＳ３の判定で、最新の前回時刻よりも今回時刻が小となる時刻の逆行等があり、所定評価基準を一つでも満たさずに正当性なしの判定がされた場合（ステップＳ３でＮＯ）、時刻補正手段Ｔ３により、時刻記憶手段Ｔ１に記憶された最新の前回時刻に基づいた補正時刻として、その最新の前回時刻自体をリアルタイムクロックＲＴＣに書き込み（ステップＳ５）、今回読み込んだ正当性なしの今回時刻は破棄し、この正当性なしの今回時刻による最新の前回時刻の書換えは行わない（ステップＳ６）。これにより、サブＣＰＵとリアルタイムクロックＲＴＣとの間の時間管理が大きく狂うことなく、適正に行えることとなる。

以上の実施形態では、回胴式遊技機を例示したが、ぱちんこ遊技機にも同様に適用できる。

１Ｌ；左リール，１Ｃ；中リール，１Ｒ；右リール
２；メダル投入口、３；ベットボタン、４；精算ボタン
５；スタートレバー、６Ｌ，６Ｃ，６Ｒ；各ストップスイッチ
７；演出表示装置、７０；液晶表示装置
８；リールパネル、８０；表示窓
ＣＮ；制御装置、ＭＣ；主制御装置、ＳＣ；周辺制御装置
Ｋ；内部抽せん手段、Ｖ；リール制御手段
Ｖ１；回胴回転装置制御手段、Ｖ２；回転停止装置制御手段
Ｍ；メダル払出手段、Ｑ；メダル自動投入手段、Ｊ；遊技状態移行手段
Ｆ；フリーズ抽せん手段、Ｇ；回胴演出実行手段
Ｈ１；ＡＴ作動決定手段、Ｈ２；ＡＴ上乗せ決定手段
Ｈ３；ＡＴ継続管理手段、Ｈ４；ＡＴ指示情報出力手段
Ｔ１；時刻記憶手段、Ｔ２；時刻評価手段、Ｔ３；時刻補正手段
Ｘ１；ナビ手段、Ｘ２；音声ナビ手段
Ｙ１；演出表示手段、Ｙ２；効果音出力手段

Claims

シリアルクロックラインとシリアルデータラインによりマスターとスレーブの間で通信を行う高速シリアルバスにより、マスターとなるマイクロコントローラとスレーブとなるリアルタイムクロックとの間を接続した遊技機において、
前記マイクロコントローラは、
前記リアルタイムクロックに書き込む時刻と前記リアルタイムクロックから読み出した時刻とを記憶する時刻記憶手段と、
前記リアルタイムクロックから今回読み出した今回時刻の正当性を予め定めた所定評価基準に基づいて判定する時刻評価手段と、
前記時刻評価手段により前記今回時刻に正当性なしの評価をしたとき、前記時刻記憶手段に記憶された最新の前回時刻に基づいた補正時刻を前記リアルタイムクロックに書き込む時刻補正手段とを含み、
前記時刻評価手段は、前記今回時刻が前記前回時刻よりも前の時刻を指す場合、前記今回時刻に正当性なしの評価をする仕様を有し、
前記時刻補正手段は、前記前回時刻を補正時刻として前記リアルタイムクロックに書き込む仕様を有することを特徴とする遊技機。
前記時刻記憶手段には、前記時刻評価手段での判定に用いる時刻評価用データとして、秒、分、時、日、月の所定の単位別にそれぞれ取り得る最大値を記憶可能としたビット長をもつ複数の単位別データを、空きビットなしに詰めて並べて前記単位別データの数よりも少ない数のバイト長で記憶している請求項１記載の遊技機。