JP6191952B2

JP6191952B2 - パルス信号発生回路およびｉｃチップ

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Publication number: JP6191952B2
Application number: JP2013172607A
Authority: JP
Inventors: 昌明神谷
Original assignee: INTERCHIP CO.,LTD.
Current assignee: INTERCHIP CO.,LTD.
Priority date: 2013-08-22
Filing date: 2013-08-22
Publication date: 2017-09-06
Anticipated expiration: 2033-08-22
Also published as: JP2015041921A

Description

本発明はパルス信号発生回路およびＩＣチップに関し、特にデータ処理用の高周波数のパルス信号と、計時用の低周波数のパルス信号等、２種類の周波数のパルス信号を生成する場合に適用して有用なものである。

通信やデータ処理の分野において、基準信号源としてＡＴカットの水晶振動子を用いた数十ＭＨｚ帯の発振回路が広く使用されている。一方、時間信号のためには、音叉型の１６ｋＨｚや３２ｋＨｚの水晶振動子を用いた発振回路がもっぱら使用されている。

従来技術においては、ＡＴカットの水晶振動子を用いて時間信号を取出す場合、その消費電流が音叉型水晶振動子を用いた発振回路に比べて百倍から数百倍になってしまうという問題があった。殆どの携帯用電子機器では計時用信号源は常に動作し続けることを要求されるため、計時用信号源として消費電流が大きいＡＴカット振動子の発振器の使用は極めて困難であった。

このように、多くの電子機器はデータ伝送用と計時用とでは消費電流の要求が大きく異なる２種類の周波数のパルス信号を必要としているため、最低ＡＴカットと音叉型の２つの水晶振動子を使用している。

この場合には、データ伝送用と計時用との水晶発振器毎に個別の水晶振動子が必要になり、その分コストの高騰を招来してしまう。そこで、一つの圧電振動子を共用してデータ伝送用の高周波数（例えば、２５ＭＨｚ）のパルス信号と、これを分周した計時用の低周波数(例えば、３２ｋＨｚ)のパルス信号とを発生させるパルス信号発生回路が提案されている(例えば、非特許文献１参照)。

ＩＤＴＤＡＴＡＳＨＥＥＴ９ＦＧＰ２０２Ａ

上述の如く一つの圧電振動子を共用してデータ処理用の高周波数と計時用のパルス信号とを得る従来技術に係るパルス信号発生回路は、計時用のパルス信号出力のみが必要とされる動作モードにおいても大きな消費電流を必要としていた。

本発明は、上記従来技術に鑑み、一つの圧電振動子で２種類の周波数のパルス信号を発生させる場合において、発振回路の合理的な動作を実現することにより、消費電流を可及的に抑制し得るパルス信号発生回路およびＩＣチップを提供することを目的とする。

上記目的を達成する本発明の第１の態様は、一つの圧電振動子を使用して、相対的に小さい消費電流で動作する低消費電流動作モードおよび前記低消費電流動作モードより大きい消費電流で動作する通常動作モードの２種類の動作モードで所定周波数の出力信号を送出する発振回路と、前記出力信号を所定周波数のパルス信号に変換する出力回路と、前記２種類の動作モードのいずれか一方を選択する選択信号を受けて前記発振回路を制御するとともに前記発振回路に印加する動作電源電圧を制御する制御回路とを具備するパルス信号発生回路であって、前記発振回路は、前記低消費電流動作モード時に使用される第１のＣＭＯＳ発振用増幅回路と前記通常動作モードで使用される第２のＣＭＯＳ発振用増幅回路を有するとともに、前記第１のＣＭＯＳ発振用増幅回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれの閾値電圧より高くかつ両閾値電圧の和より低い電源電圧で動作し、前記第２のＣＭＯＳ発振用増幅回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両閾値電圧の和より高い電源電圧で動作することを特徴とするパルス信号発生回路にある。

本発明の第２の態様は、第１の態様に記載するパルス信号発生回路において、前記発振回路の両動作モードの間の発振周波数の偏差を抑制するよう、両動作モード間で、発振回路に使用されている容量および／または抵抗の値を調節したことを特徴とするパルス信号発生回路にある。

本発明の第３の態様は、第１または第２の態様に記載するパルス信号発生回路において、前記第１および第２のＣＭＯＳ発振用増幅回路は共に第１の電源ラインに接続され、前記制御回路は前記第１の電源ラインにそれぞれの動作モードに対応した動作電源電圧を供給するととともに前記発振回路にそれぞれの動作モードに対応した前記第１および第２のＣＭＯＳ発振用増幅回路を選択するための選択信号を供給するように構成したことを特徴とするパルス信号発生回路にある。

本発明の第４の態様は、第１〜第３の態様の何れか一つに記載するパルス信号発生回路において、両動作モード時を通して常時パルス信号が出力される第１の出力端子と、通常動作モード時のみパルス信号が出力される第２の出力端子とを、少なくとも一つずつ有することを特徴とするパルス信号発生回路にある。

本発明の第５の態様は、第４の態様に記載するパルス信号発生回路において、前記第１の出力端子から出力されるパルス信号は、前記発振回路の出力信号が周波数カウンタにより低周波化されたパルス信号であることを特徴とするパルス信号発生回路にある。

本発明の第６の態様は、第５の態様に記載するパルス信号発生回路において、通常動作モード時において、前記周波数カウンタは前記第１の電源ラインから電流制限抵抗を介した後に平滑容量に接続された第２の電源ラインの下で動作することを特徴とするパルス信号発生回路にある。

本発明の第７の態様は、第６の態様に記載するパルス信号発生回路において、低消費電流動作モード時に前記電流制限抵抗をスイッチ手段により短絡するように構成したことを特徴とするパルス信号発生回路にある。

本発明の第８の態様は、第１〜第７の態様の何れか一つに記載するパルス信号発生回路を搭載したＩＣチップであって、前記チップ面上に、前記圧電振動子を接続するための一組の振動子用端子、前記パルス信号発生回路の駆動用の電源に接続するための電源端子と接地端子、前記動作モードを選択する選択信号を供給するためのモード選択入力端子、前記第１の出力端子および前記第２の出力端子を配置する場合において、前記第１および第２の出力端子が、隣接しないように配置したことを特徴とするＩＣチップにある。

本態様によれば、第１および第２の出力端子からＩＣパッケージへの引出線を共に隣接しないように配設することにより、第１および第２の引出線間からの信号の相互干渉を回避することができる。すなわち、第１および第２の引出線が同一の辺に沿う方向において隣接した場合、第１および第２の引出線間の信号の相互干渉により、一方の出力端子から出力されるパルス信号が他方の出力端子から出力されるパルス信号に対して影響し、ノイズ源となる現象を未然に防止し得る。

本発明によれば、低消費電流動作モードと通常動作モードのいずれか一方を選択することで各モードに対応した消費電流で必要なパルス信号を発生することができる。そして、計時用のパルス信号等の常時使用するパルス信号のみを発生させる場合には、低消費電流動作が可能な第１のＣＭＯＳ発振用増幅回路を使用する。以下この動作状態を低消費電流動作モードと呼ぶ。一方、常時使用するパルス信号のみならず、データ処理等を実行するための他のパルス信号も併せて発生させる場合には、消費電流は多いが周波数ジッタの少ない高品質のパルスを発生できる第２のＣＭＯＳ発振用増幅回路を使用する。以下この動作状態を通常動作モードと呼ぶことにする。

ここで、低消費電流動作モードで動作させる第１のＣＭＯＳ発振用増幅回路は、その動作電源電圧が、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれの閾値電圧より高く、かつ両閾値電圧の和より低くなるように構成されているので、消費電流を小さく抑制することができる。

一方、通常動作モードで動作される第２のＣＭＯＳ発振用増幅回路は、動作電源電圧が高く消費電流が大きいが、安定した周波数の高品質なパルス信号を出力させることができる。

すなわち、前記第１と第２のＣＭＯＳ発振用増幅回路からなる発振回路は、常時必要とされる計時用等のパルス信号のみを発生させる場合には、可及的に消費電流が抑制された状態で動作し、一方、周波数が安定した良質のパルス信号も必要とされる場合には、消費電流は増えるが周波数変動が抑制された状態で動作する。この結果、一つの圧電振動子を使用した場合において、不必要な消費電流を抑制するとともにパルス信号の必要な品質は保持して動作モード毎の合理的な駆動を実現できる。

本発明の実施の形態に係るパルス信号発生回路を示すブロック図である。図１における第１のＣＭＯＳ発振用増幅回路を抽出して詳細に示す回路図である。図１における第２のＣＭＯＳ発振用増幅回路を抽出して詳細に示す回路図である。図１の発振回路出力に周波数カウンタを接続した場合の例を示すブロック図である。図４の周波数カウンタの電源ラインが異なる他の例を示すブロック図である。図５における抵抗の両端を短絡する構造の一例を示すブロック図である。本発明の他の実施の形態に係るＩＣチップの端子の配置を示す平面図である。

以下、本発明の実施の形態を図面に基づき詳細に説明する。

図１は本発明の実施の形態に係るパルス信号発生回路を示すブロック図である。同図に示すように、当該パルス信号発生回路は、制御回路１、発振回路２および出力回路３からなる。

制御回路１にはモード選択入力端子７から選択信号Ｓが電源回路１２およびインバータ１４Ｂに入力される。選択信号Ｓは、低消費電流動作モードまたは通常動作モードに対応して何れかの動作モードを表す「Ｌ」または「Ｈ」の２値の状態信号である。ここで、低消費電流動作モードとは、相対的に小さい消費電流で発振回路２を動作させる動作モードであり、通常モードとは、低消費電流動作モードよりも大きい消費電流で発振回路２を動作させる動作モードである。モード選択入力端子７から選択信号Ｓが入力されると、制御回路１は、電源回路１２から第１の電源ライン１８を介して発振回路２および出力回路３に動作モードに対応した動作電源電圧ｖｄｄ１を供給するとともに、２連のインバータ１４Ａ，１４Ｂの出力信号であるモード選択信号ＳＬ，ＳＬＺにより発振回路２を動作モードに対応した状態に設定する。電源回路１２は、低消費電流動作モードが選択されている場合には、通常モード時の電圧よりも低い動作電源電圧ｖｄｄ１を出力する。

本形態では、モード選択入力端子７を介して入力される選択信号Ｓが「Ｌ」である場合を低消費電流動作モードに対応させてある。すなわち、低消費電流動作モードでは、モード選択信号ＳＬが「Ｌ」となり、モード選択信号ＳＬを反転させた状態信号であるモード選択信号ＳＬＺが「Ｈ」となる。逆に、通常モードでは、モード選択信号ＳＬＺが「Ｌ」となり、モード選択信号ＳＬが「Ｈ」となる。

発振回路２は、圧電振動子６および帰還抵抗Ｒｆを使用して発振する第１のＣＭＯＳ発振用増幅回路４および第２のＣＭＯＳ発振用増幅回路５を有しており、低消費電流動作モードおよび通常動作モードの２種類の動作モードの何れか一方に設定されて所定周波数（例えば、２５ＭＨｚ）の出力信号ＣＫ１，ＣＫ２を送出する。かかる動作モードの選択は、前述の如く、制御回路１が送出するモード選択信号ＳＬ，ＳＬＺにより実行され、第１のＣＭＯＳ発振用増幅回路４は、低消費電流動作モードの際に選択され、第２のＣＭＯＳ発振用増幅回路５は、通常動作モードの際に選択される。

本形態における発振回路２は、抵抗値が異なる２種類の遅延抵抗ＲＤＫ，ＲＤＭおよびスイッチングトランジスタＳＷ０のオン時にコンデンサＣＧ（コンデンサＣＤでも良い；以下同じ）に並列に接続されるコンデンサＣ１を有している。２種類の動作モードである低消費電流動作モードと通常動作モードとで駆動する発振用増幅回路が異なり（前者が第１のＣＭＯＳ発振用増幅回路４，後者が第２のＣＭＯＳ発振用増幅回路５）、それぞれを駆動する動作電源電圧ｖｄｄ１も異なる場合に発生する第１および第２のＣＭＯＳ発振用増幅回路４，５間の発振周波数の偏差を抑制するためである。

ここで、スイッチングトランジスタＳＷ０はモード選択信号ＳＬが「Ｈ」となる通常動作モードでオンとなり、コンデンサＣ１をコンデンサＣＧに並列に接続して発振回路２のコンデンサ容量を増加させるようになっている。モード選択信号ＳＬが「Ｌ」となる低消費電流動作モードでは、コンデンサＣ１はコンデンサＣＧから切り離されるため前記コンデンサ容量は変化しない。

なお、発振周波数の偏差を抑制するために、遅延抵抗ＲＤＫ，ＲＤＭおよびコンデンサＣ１の全てを使って調整する必要はない。遅延抵抗ＲＤＫ，ＲＤＭ及びコンデンサＣ１のどれか一つを用いての調整も考えられる。また、場合によっては、遅延抵抗ＲＤＫ，ＲＤＭのみでも良い。

出力回路３は、発振回路２の出力信号ＣＫ１，ＣＫ２を受けて所定周波数のパルス信号に変換して出力端子ＯＵＴ１とＯＵＴ２に出力パルスを送出する。本形態の場合、インバータ１５、ノア回路１６および周波数変換回路１７からなる。ここで、出力信号ＣＫ１はインバータ１５を介して周波数変換回路１７の一方の入力端子ＣＫｉ１に供給される。例えば発振回路２が２５ＭＨｚの周波数のパルス信号を出力しているとすると、インバータ１５を介してＣＫｉ１から周波数変換回路１７に入力されたパルス信号は、計時用の所定の周波数（例えば、３２ｋＨｚ）に周波数変換されて出力端子ＣＫＯ１から出力される。この場合、発振回路２からパルス信号出力されている限り、その出力信号ＣＫ１は周波数変換回路１７に入力され、出力端子ＣＫＯ１から常に所定周波数のパルス信号が送出される。

一方、出力信号ＣＫ２はノア回路１６を介して周波数変換回路１７の入力端子ＣＫｉ２に供給されている。ノア回路１６の他方の入力端子にはモード選択信号ＳＬＺが供給されているので、モード選択信号ＳＬＺが「Ｌ」となる通常動作モード時のみ発振回路２の出力信号ＣＫ２は周波数変換回路１７の入力端子ＣＫｉ２に入力される。例えば発振回路２が２５ＭＨｚの周波数を出力している場合、データ処理用としての所定の周波数が２５ＭＨｚであればそのままの周波数で、直接出力端子ＣＫＯ２から出力される。一方データ処理用の所定の周波数が２５ＭＨｚでない場合には周波数変換した上でＣＫＯ２から出力される。したがって、出力端子ＣＫＯ２からは、通常動作モード時のみ、所定周波数のパルス信号が送出される。

ここで、本形態においては、常時パルス信号を送出する出力端子ＣＫＯ１を一個、通常動作モードでのみパルス信号を送出する出力端子ＣＫＯ２を一個としたが、これらは少なくとも一個づつ、すなわち一対あれば良く、それ以上何組あっても構わない。

かかる本形態においては、データ処理等のパルス信号を必要とせず、計時用のパルス信号のみを使用する場合には、発振回路２において低消費電流動作モード用の第１のＣＭＯＳ発振用増幅回路４を駆動して第１の出力端子ＯＵＴ１からのみ所定周波数（例えば、３２ｋＨｚ）のパルス信号を得ることができる。

一方、データ処理用のパルス信号も必要とする場合等、即ち常に必要とされる計時用等のパルス信号の他に、データ処理等に使用するパルス信号も生成する場合には第２のＣＭＯＳ発振用増幅回路５を駆動する通常動作モードで発振回路２を駆動して第１の出力端子ＯＵＴ１および第２の出力端子ＯＵＴ２からそれぞれ所定周波数（例えば、３２ｋＨｚと２５ＭＨｚ）の２種類のパルス信号を送出する。

図２は第１のＣＭＯＳ発振用増幅回路４を詳細に示す回路図、図３は第２のＣＭＯＳ発振用増幅回路５を詳細に示す回路図である。図２に示すように、本形態における第１のＣＭＯＳ発振用増幅回路４は、入力端子Ｘ１を介して入力される交流信号を増幅するＣＭＯＳ回路で構成した増幅回路ＡＰとバイアス回路ＶＳとからなる。増幅回路ＡＰは、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２にそれぞれ接続されたスイッチングトランジスタＳＷ１，ＳＷ２がいずれもオン状態であることを条件として選択され、所定の増幅機能を発揮する。ここで、スイッチングトランジスタＳＷ１のゲートにはモード選択信号ＳＬが、またスイッチングトランジスタＳＷ２のゲートにはモード選択信号ＳＬＺが供給される。したがって、モード選択信号ＳＬが「Ｌ」となり、モード選択信号ＳＬＺが「Ｈ」となる低消費電流動作モードの時に、スイッチングトランジスタＳＷ１，ＳＷ２はいずれもオン状態になり、第１のＣＭＯＳ発振用増幅回路４は所定の増幅動作を行う。さらに詳言すると、増幅回路ＡＰにおいては、直列に接続されたＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２とのゲート間にキャパシタＣｃが挿入されており、両ゲートは交流的には短絡されるが、それぞれのゲートに異なるバイアス電圧を与えることができる構成になっている。ＮＭＯＳトランジスタＴ２の、入力端子Ｘ１に接続されたゲートと出力端子Ｙ１に接続されたドレンは、帰還抵抗Ｒｆ（図１参照）により自己バイアスされている。

一方、ＰＭＯＳトランジスタＴ１のゲートは連結配線Ｎｄを介してバイアス回路ＶＳに接続されている。ここで、連結配線Ｎｄは、入力端子Ｘ１を介して増幅回路ＡＰに供給される交流信号をバイアス回路ＶＳに伝達するとともに、バイアス回路ＶＳが交流信号の振幅に応じたバイアス電圧を増幅回路ＡＰに返す二つの役割を担っている。

バイアス回路ＶＳにおいて、ＰＭＯＳトランジスタＴ３のドレンとＮＭＯＳトランジスタＴ４のドレンは節点Ｎ０で互いに接続されている。また、ＰＭＯＳトランジスタＴ３は、そのゲートとドレン間に接続された第２の帰還抵抗Ｒｆｂにより自己バイアスされる構成となっている。ＮＭＯＳトランジスタＴ４のゲートには、動作電源電圧ｖｄｄ１からバイアス抵抗Ｒｂを介してバイアス電圧が印加されているので、動作電源電圧ｖｄｄ１がＮＭＯＳトランジスタＴ４の閾値よりも大きければＮＭＯＳトランジスタＴ４は導通する。従って、動作電源電圧ｖｄｄ１がＰＭＯＳトランジスタＴ３の閾値よりも大きければＰＭＯＳトランジスタＴ３も導通する。これに伴い増幅回路ＡＰのＰＭＯＳトランジスタＴ１も導通し、ひいてはＮＭＯＳトランジスタＴ２も導通状態となる。したがって、バイアス回路ＶＳを有する第１のＣＭＯＳ発振用増幅回路４は、動作電源電圧ｖｄｄ１が前記条件を満たしている時に、発振初期の微小振幅の交流信号に対して、発振を成長させる増幅器として動作可能となる。すなわち、増幅回路ＡＰはその動作電源電圧ｖｄｄ１がＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２の両閾値の和以下の電圧でも増幅器として機能することになる。

一方、連結配線Ｎｄを介して伝達される増幅回路ＡＰからの交流信号は、ＰＭＯＳトランジスタＴ３のゲートに入力されると同時にＰＭＯＳトランジスタＴ３およびＮＭＯＳトランジスタのゲート間に挿入された第２の結合キャパシタＣｃｂを介してＮＭＯＳトランジスタＴ４のゲートにも入力される。この構成においては、発振信号の成長に伴いＰＭＯＳトランジスタＴ３はＡ級動作からＡＢ級動作、さらにはＢ級動作へと移行する。これにともないＰＭＯＳトランジスタＴ１とＮＭＯＳトランジスタＴ２も共にＡ級動作からＡＢ級動作、さらにはＢ級動作へと移行する。したがって、発振が安定状態に達した時には、増幅回路ＡＰに流れる無駄な貫通電流を限りなく小さくでき、かつ水晶振動子に振動を継続するために必要最小な電力を供給できる。すなわち消費電流を可及的に低減し得る。

図３に示すように、本形態における第２のＣＭＯＳ発振用増幅回路５は、ＰＭＯＳトランジスタＴ５およびＮＭＯＳトランジスタＴ６を有するとともに、入力端子Ｘ２および出力端子Ｙ２の間が帰還抵抗Ｒｆ（図１参照）を介して接続されている通常のＣＭＯＳ増幅回路である。かかる第２のＣＭＯＳ発振用増幅回路５は、ＰＭＯＳトランジスタＴ５およびＮＭＯＳトランジスタＴ６にそれぞれ接続されたスイッチングトランジスタＳＷ３，ＳＷ４がいずれもオン状態であることを条件として選択され、所定の増幅機能を発揮する。ここで、スイッチングトランジスタＳＷ３のゲートにはモード選択信号ＳＬＺが、またスイッチングトランジスタＳＷ４のゲートにはモード選択信号ＳＬが供給される。したがって、第２のＣＭＯＳ発振用増幅回路４は、モード選択信号ＳＬＺが「Ｌ」となり、モード選択信号ＳＬが「Ｈ」となる通常動作モードの時に、スイッチングトランジスタＳＷ３，ＳＷ４がいずれもオン状態になり、動作電源電圧ｖｄｄ１がＰＭＯＳトランジスタＴ５とＮＭＯＳトランジスタＴ６の両閾値の和より大きければ所定の増幅動作が可能となる。

図４は、図１の出力回路３に搭載される周波数カウンタの例を示すブロック図である。この場合には、出力信号ＣＫ１はインバータ１５を介して周波数カウンタ１３の入力端子ｉｎに供給される。この結果、発振回路２の出力信号ＣＫ１が周波数カウンタ１３により低周波化されたパルス信号ＣＫ１１となり、それが出力端子ＯＵＴ１から出力されることになる。このパルス信号ＣＫ１１が、計時用等に使用される常時必要な所定周波数の信号となる。なお、通常動作モードで必要となるもう一種類の出力信号ＣＫ２は、ノア回路１６（図１参照）を介して周波数変換回路１７に入力され、出力端子ＯＵＴ２から出力される。このパルス信号が、データ処理等に使用される周波数の信号となる。

図５は、図４の周波数カウンタ１３の電源ライン１９が発振回路の電源ライン１８と直結していない例を示すブロック図である。同図に示すように、本例では、周波数カウンタ１３の電源ライン１９は電流制限抵抗ＲＬを介して電源ライン１８に接続されている。電源ライン１９には平滑容量Ｃｂが接続されて、周波数カウンタ１３が発生するスパイクノイズによる電源ライン１９の電源電圧ｖｄｄ２の変動を抑える構成となっている。なお、図５中、図４と同一部分には同一番号を付し、重複する説明は省略する。

本例によれば、周波数カウンタ１３のスイッチング信号に起因して発生するスパイクノイズが電流制限抵抗ＲＬおよび平滑容量Ｃｂで構成するフィルタで除去されるので、電源ライン１８の動作電圧ｖｄｄ１にノイズが乗ることを防止できる。

上記スパイクノイズの除去は、低周波のパルス信号とともに高周波のパルス信号も出力される通常動作モードにおいて有用である。通常動作モードにおいて上記スパイクノイズが除去できないと動作電源電圧ｖｄｄ１を介して第２のＣＭＯＳ発振用増幅回路５の出力信号ＣＫ２にスパイクノイズが重畳し、出力端子ＯＵＴ２から出力される高周波のパルス信号の品質劣化を招くからである。なお、通常動作モードにおいては、その動作電源電圧ｖｄｄ１は低消費電流動作モードの動作電源電圧ｖｄｄ１より十分高いため、電流制限抵抗ＲＬによる電圧降下があっても周波数カウンタ１３の動作を正常に保つことは容易である。

図６は、図５における電流制限抵抗の両端を短絡する構造を示すブロック図である。なお、図６中において図４または図５と同一部分には同一番号を付し、重複する説明は省略する。

本例では、図６に示すように、電流制限抵抗ＲＬの両端に跨ってスイッチングトランジスタＳＷ５のソース側とドレン側とを接続してある。この結果、スイッチングトランジスタＳＷ５がオン状態になれば、電流制限抵抗ＲＬはスイッチングトランジスタＳＷ５で短絡される。ここで、スイッチングトランジスタＳＷ５のゲートにはモード選択信号ＳＬが供給されている。スイッチングトランジスタＳＷ５はＰＭＯＳトランジスタであるので、モード選択信号ＳＬが「Ｌ」状態となる低消費電流動作モードのときオン状態となって電流制限抵抗ＲＬを短絡する。

電流制限抵抗ＲＬを短絡しない場合、動作電源電圧ｖｄｄ１が低い低消費電流動作モードにおいては、電流制限抵抗ＲＬ部分での電圧降下で第２の電源ライン１９の電源電圧ｖｄｄ２がさらに下がると、周波数カウンタ１３の動作が停止する可能性がある。これに対し、本例の如く構成することにより、第１の電源ライン１８と第２の電源ライン１９との間での電圧降下を回避し得るので、動作電源電圧ｖｄｄ１が低い低消費電流動作モードにおいても周波数カウンタ１３の安定的な動作が担保される。

図７は本発明のパルス信号発生回路を搭載したＩＣチップの端子の配置を示す平面図である。

前記パルス信号発生回路は、圧電振動子６を接続するための一組の振動子用端子ＸおよびＹ、前記パルス信号発生回路の駆動用の電源に接続するための電源端子ＶＤＤと接地端子ＧＮＤ、動作モードを選択するモード選択入力端子Ｓ、第１の出力端子ＯＵＴ１および第２の出力端子ＯＵＴ２を有している。そして、これらの端子は、ＩＣチップ面を規定する４個の辺２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに沿って配置してある。

本例では、第１の出力端子ＯＵＴ１が辺２１Ａ上に、第２の出力端子ＯＵＴ２が辺２１Ｃ上に配置されていて、これら２つの端子は隣接していない。

本形態によれば、第１および第２の出力端子ＯＵＴ１，ＯＵＴ２からＩＣパッケージへの引出線（図示せず）が共に隣接しないよう配設することは容易である。この結果、第１および第２の引出線間の電気的結合による干渉を回避することができる。すなわち、第１および第２の引出線が同一の辺に沿う方向において隣接した場合、第１および第２の引出線間が線間容量等により結合される結果、一方の出力端子から出力されるパルス信号が他方の出力端子から出力されるパルス信号に対して影響しノイズ源となる。本形態によれば、かかる現象を未然に防止し得る。ちなみに、上記パルス信号発生回路における第１の出力端子ＯＵＴ１からは、例えば計時用の所定の周波数（例えば、３２ｋＨｚ）のパルス信号が、常時出力され、第２の出力端子ＯＵＴ２からは、例えばデータ処理用の所定の周波数（例えば、２５ＭＨｚ）のパルス信号が出力されている場合、両パルス信号を取出す引出線が隣接することにより容量結合されると、第１の出力端子ＯＵＴ１から出力される低周波数のパルス信号の立ち上がり時あるいは立下りの時電圧変動が第２の出力端子ＯＵＴ２から出力される高周波数のパルス信号にノイズとして重畳される。

図７に示す配置とすることにより、上述したような引出線間の電気的結合を劇的に軽減できるため、データ処理用として使われる第２の出力端子ＯＵＴ２から出力される高周波パルス信号を高品質のものとすることができる。

第１および第２の出力端子ＯＵＴ１，ＯＵＴ２は、同一の辺上に配置する場合においても隣接しないようにすればよい。要するに第１および第２の出力端子ＯＵＴ１，ＯＵＴ２に接続される引出線が電気的に結合されないような配置とすれば良い。

本発明は、データ処理用のパルス信号とともに計時用のクロック信号を必要とする電子回路の産業分野で有効に利用することができる。

１制御回路
２発振回路
３出力回路
４第１のＣＭＯＳ発振用増幅回路
５第２のＣＭＯＳ発振用増幅回路
６圧電振動子
７モード選択入力端子
８遅延抵抗
９遅延抵抗
１０出力端子
１１出力端子
１２電源回路
１３周波数カウンタ

Claims

一つの圧電振動子を使用して、相対的に小さい消費電流で動作する低消費電流動作モードおよび前記低消費電流動作モードより大きい消費電流で動作する通常動作モードの２種類の動作モードで所定周波数の出力信号を送出する発振回路と、前記出力信号を所定周波数のパルス信号に変換する出力回路と、前記２種類の動作モードのいずれか一方を選択する選択信号を受けて前記発振回路を制御するとともに前記発振回路に印加する動作電源電圧を制御する制御回路とを具備するパルス信号発生回路であって、
前記発振回路は、前記低消費電流動作モード時に使用される第１のＣＭＯＳ発振用増幅回路と前記通常動作モードで使用される第２のＣＭＯＳ発振用増幅回路を有するとともに、
前記第１のＣＭＯＳ発振用増幅回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのいずれの閾値電圧より高くかつ両閾値電圧の和より低い電源電圧で動作し、前記第２のＣＭＯＳ発振用増幅回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両閾値電圧の和より高い電源電圧で動作することを特徴とするパルス信号発生回路。
請求項１に記載するパルス信号発生回路において、
前記発振回路の両動作モードの間の発振周波数の偏差を抑制するよう、両動作モード間で、発振回路に使用されている容量および／または抵抗の値を調節したことを特徴とするパルス信号発生回路。
請求項１または請求項２に記載するパルス信号発生回路において、
前記第１および第２のＣＭＯＳ発振用増幅回路は共に第１の電源ラインに接続され、
前記制御回路は前記第１の電源ラインにそれぞれの動作モードに対応した動作電源電圧を供給するととともに前記発振回路にそれぞれの動作モードに対応した前記第１および第２のＣＭＯＳ発振用増幅回路を選択するための選択信号を供給するように構成したことを特徴とするパルス信号発生回路。
請求項１〜請求項３の何れか一つに記載するパルス信号発生回路において、
両動作モード時を通して常時パルス信号が出力される第１の出力端子と、通常動作モード時のみパルス信号が出力される第２の出力端子とを、少なくとも一つずつ有することを特徴とするパルス信号発生回路。
請求項４に記載するパルス信号発生回路において、
前記第１の出力端子から出力されるパルス信号は、前記発振回路の出力信号が周波数カウンタにより低周波化されたパルス信号であることを特徴とするパルス信号発生回路。
請求項５に記載するパルス信号発生回路において、
通常動作モード時において、前記周波数カウンタは前記第１の電源ラインから電流制限抵抗を介した後に平滑容量に接続された第２の電源ラインの下で動作することを特徴とするパルス信号発生回路。
請求項６に記載するパルス信号発生回路において、
低消費電流動作モード時に前記電流制限抵抗をスイッチ手段により短絡するように構成したことを特徴とするパルス信号発生回路。
請求項１〜請求項７の何れか一つに記載するパルス信号発生回路を搭載したＩＣチップであって、
前記チップ面上に、前記圧電振動子を接続するための一組の振動子用端子、前記パルス信号発生回路の駆動用の電源に接続するための電源端子と接地端子、前記動作モードを選択する選択信号を供給するためのモード選択入力端子、前記第１の出力端子および前記第２の出力端子を配置する場合において、
前記第１および第２の出力端子が、隣接しないように配置したことを特徴とするＩＣチップ。