JP6191664B2 - Multifaceted body of semiconductor device and semiconductor device - Google Patents
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Description
本発明は、回路部材表面の積層構造や、回路部材の一つとしてのリードフレームの表面処理技術やその回路部材を用いた半導体装置に関し、さらに詳しくは、半導体パッケージのタイプに対応して、リードフレームと封止樹脂との密着強度を高める技術に関する。 The present invention relates to a laminated structure on a surface of a circuit member, a surface treatment technique of a lead frame as one of circuit members, and a semiconductor device using the circuit member, and more particularly, a lead corresponding to a type of a semiconductor package. The present invention relates to a technique for increasing the adhesion strength between a frame and a sealing resin.
半導体装置としては、リードフレームにICチップ、LSIチップなどの半導体チップが搭載され、絶縁性樹脂で封止された構造をもつ半導体パッケージがある。このような半導体装置では、高集積化及び小型化が進むに従ってパッケージの構造が、SOJ(Small Outline J-Leaded Package)やQFP(Quad Flat Package)のような樹脂パッケージの側壁から外部リードが外側に突出したタイプを経て、外部リードが外側に突出せずに樹脂パッケージの裏面に外部リードが露出するように埋設された、QFN(Quad Flat Non-leaded package)やSON(Small Outline Noneleaded Package)などの薄型で実装面積の小さいタイプに進展している。 As a semiconductor device, there is a semiconductor package having a structure in which a semiconductor chip such as an IC chip or an LSI chip is mounted on a lead frame and sealed with an insulating resin. In such a semiconductor device, as the integration and miniaturization progress, the structure of the package is such that the external leads are outward from the side walls of the resin package such as SOJ (Small Outline J-Leaded Package) and QFP (Quad Flat Package). Through the projecting type, the external leads are not projected to the outside and are embedded so that the external leads are exposed on the back of the resin package, such as QFN (Quad Flat Non-leaded package) and SON (Small Outline None Leaded Package) Progressing to a thin type with a small mounting area.
リードフレームとしては、絶縁性樹脂で封止されるフレーム素材の表面に粗面化処理が施され、この表面に順次、ニッケル(Ni)層、パラジウム(Pd)層がめっき法にて積層された構造のものが知られている(例えば、特許文献1参照。)。上述した粗面化処理の方法としては、リードフレームの素材表面を、有機酸系のエッチング液で化学研磨している。 As a lead frame, the surface of a frame material sealed with an insulating resin is roughened, and a nickel (Ni) layer and a palladium (Pd) layer are sequentially laminated on the surface by a plating method. The thing of a structure is known (for example, refer patent document 1). As the surface roughening method described above, the material surface of the lead frame is chemically polished with an organic acid etching solution.
他のリードフレームとしては、フレーム素材の表面を、表面側が粗面化されたNiめっき層で被覆したものが知られている(例えば、特許文献2参照。)。このような粗面化されたNiめっき層は、めっき法の条件を調整することにより形成することができる。 Other lead frames are known in which the surface of a frame material is coated with a Ni plating layer whose surface is roughened (see, for example, Patent Document 2). Such a roughened Ni plating layer can be formed by adjusting the conditions of the plating method.
このように、リードフレームの全面にNiめっき層を形成し、その上にPdめっきやAuめっきを施すことは、製造工程の簡素化、及び環境対応のはんだ工程のPbフリー化の目的のために広く行われている。 In this way, the Ni plating layer is formed on the entire surface of the lead frame, and the Pd plating or Au plating is performed on the Ni plating layer for the purpose of simplifying the manufacturing process and making the environment-friendly solder process Pb-free. Widely done.
また、絶縁性樹脂と密着させる回路部材としては、リードフレームの他に、車両の供給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバスバーなどがある。 In addition to the lead frame, the circuit member to be in close contact with the insulating resin includes a connector conductive plate and a bus bar used for an electrical connection box that distributes the vehicle power supply to on-vehicle auxiliary devices.
しかしながら、上述した特許文献1に記載された有機酸系のエッチング液は、めっき法で形成した銅の表面に対しては有効であるものの、リードフレームの素材である圧延銅板の表面の粗面化に対してはあまり有効でないという問題点がある。因みに、このような有機酸系のエッチング液で圧延銅素材の表面を処理した場合、表面粗度は上がるものの、表面プロファイルが針状にならない。このため、有機酸系のエッチング液で粗面化処理を行ったリードフレームでは、パッケージを構成する絶縁性樹脂との密着性に対しては大きな効果が得られないものであった。加えて、有機酸系のエッチング液を用いた粗面化では、表面粗度(Ra)を0.15μmとするのに、銅表面から深さ3μmに至るまでエッチングしなければならず、それ以上の表面粗度を得るにはさらに深くエッチングする必要がある。したがって、この処理方法では、エッチングに時間を要するため実際のリードフレームの生産には適さないものであった。
However, the organic acid-based etching solution described in
上述した特許文献2に記載されためっき法で粗面化されたNiめっき層を形成する方法では、表面粗度を大きくするにはNiめっき層を厚くする必要があり、1μm以上でないと安定した効果が得られない。最近はめっき層を薄くする傾向があり、Niめっき層の厚みとして0.5μm程度が要望されている。
In the method of forming the Ni plating layer roughened by the plating method described in
ところで、上述したQFNやSONなどのような薄型で実装面積の小さいタイプの半導体装置に用いられるリードフレームでは、外部リードの下面が樹脂パッケージの下面に露出しているため、外部リードと絶縁性樹脂とが接触する面積が小さい。このため、リードフレームと絶縁性樹脂との密着強度を更に高める必要がある。近年では、車載用途向けの半導体装置の需要が高まり、このような用途に用いた場合、振動や温度変化に晒されるため、リードフレームと封止樹脂との密着強度を従来以上に強化させることが必要になっている。 By the way, in the lead frame used for the thin semiconductor device having a small mounting area such as QFN or SON described above, the lower surface of the external lead is exposed on the lower surface of the resin package. The contact area is small. For this reason, it is necessary to further increase the adhesion strength between the lead frame and the insulating resin. In recent years, the demand for semiconductor devices for in-vehicle applications has increased, and when used in such applications, it is exposed to vibration and temperature changes, so that the adhesion strength between the lead frame and the sealing resin can be strengthened more than before. It is necessary.
また、内部リードにおけるワイヤーボンディングを施す領域や、外部リードにおける実装基板(プリント配線基板)へ半田付けする領域などを考慮すると共に、パッケージのタイプに対応した機能を有するリードフレームが要望されている。 In addition, there is a demand for a lead frame having a function corresponding to the type of package while considering a region for wire bonding in the internal lead and a region in the external lead to be soldered to a mounting board (printed wiring board).
そこで、本発明の主たる目的は、封止樹脂との密着強度を高めることができるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。 Therefore, a main object of the present invention is to provide a lead frame capable of increasing the adhesion strength with a sealing resin, a manufacturing method thereof, and a semiconductor device.
また、本発明の他の目的は、QFNやSONなどのパッケージタイプに用いることのできるリードフレーム、及びその製造方法、並びに半導体装置を提供することにある。 Another object of the present invention is to provide a lead frame that can be used for a package type such as QFN or SON, a manufacturing method thereof, and a semiconductor device.
さらに、本発明の他の目的は、絶縁性樹脂に対する密着強度を高めることができる回路部材の表面積層構造を提供することにある。 Furthermore, the other object of this invention is to provide the surface lamination structure of the circuit member which can raise the adhesive strength with respect to insulating resin.
本発明は、
上面に半導体チップを搭載するダイパッド部と、前記半導体チップに電気的に接続されるリード部とを備え圧延銅板もしくは圧延銅合金板でなるフレーム素材を有する回路部材であって、前記リード部の上面のボンディングワイヤが接続される部分が平滑面であると共に、該平滑面にめっき層が位置しており、前記めっき層が存在しない前記リード部の上面は粗面であり、前記リード部の下面はフレーム素材面であり、前記リード部の側壁面は、上面と同じ表面粗度の粗面であり、前記ダイパッド部の上面の半導体チップを搭載する部分が平滑面であると共に、該平滑面にめっき層が位置しており、前記めっき層が存在しない前記ダイパッド部の上面は粗面であり、前記ダイパッド部の側壁面は、前記ダイパッドの上面と同じ表面粗度の粗面であり、前記ダイパッド部の下面はフレーム素材面であるような構成とした。
The present invention
A circuit member comprising a die pad portion for mounting a semiconductor chip on an upper surface and a lead portion electrically connected to the semiconductor chip and having a frame material made of a rolled copper plate or a rolled copper alloy plate, the upper surface of the lead portion The portion to which the bonding wire is connected is a smooth surface, the plating layer is located on the smooth surface, the upper surface of the lead portion where the plating layer is not present is a rough surface, and the lower surface of the lead portion is a frame material surface, the side wall surface of the lead portion is Ri rough der the same surface roughness as the upper surface, the portion for mounting the upper surface of the semiconductor chip of the die pad portion with a smooth surface, the flat smooth surface The upper surface of the die pad portion where the plating layer is located and the plating layer is not present is a rough surface, and the side wall surface of the die pad portion is a rough surface having the same surface roughness as the upper surface of the die pad. There, the lower surface of the die pad portion and the frame material surface der so that configuration.
本発明の他の態様として、前記めっき層は、Agめっき層であるような構成とした。
本発明の他の態様として、前記めっき層は、前記圧延銅板もしくは圧延銅合金板に順次、Niめっき層、Pdめっき層が積層しているような構成とした。
本発明の他の態様として、前記めっき層は、前記圧延銅板もしくは圧延銅合金板に順次、Niめっき層、Pdめっき層、Auめっき層が積層しているような構成とした。
本発明の他の態様として、前記粗面の表面粗度(Ra)が0.3μm以上であるような構成とした。
本発明の他の態様として、前記Agめっき層の厚さが2〜15μmであるような構成とした。
ダイパッド部とリード部とを備えた回路部材を製造するための製造方法において、ダイパッド部とリード部が形成されたフレーム素材を用意する工程と、前記リード部の上面の所望部位にめっき層を形成する工程と、前記フレーム素材の下面に保護フィルムをラミネートする工程と、前記リード部の上面の前記めっき層が存在しない部位および側壁面を、過酸化水素と硫酸を主成分とするマイクロエッチング液により同時に粗面化処理する工程を備えるような構成とした。
ダイパッド部とリード部とを備えた回路部材を製造するための製造方法において、ダイパッド部とリード部が形成されたフレーム素材を用意する工程と、前記リード部の上面の所望部位および前記ダイパッド部の上面の所望部位にめっき層を形成する工程と、前記フレーム素材の下面に保護フィルムをラミネートする工程と、前記リード部の上面の前記めっき層が存在しない部位および側壁面と、前記ダイパッド部の上面の前記めっき層が存在しない部位および側壁面とを、過酸化水素と硫酸を主成分とするマイクロエッチング液により同時に粗面化処理する工程を備えるような構成とした。
As the other aspects of the present invention, the pre-Symbol plating layer was configured as a Ag-plated layer.
As another aspect of the present invention, the plating layer is configured such that a Ni plating layer and a Pd plating layer are sequentially laminated on the rolled copper plate or the rolled copper alloy plate .
As another aspect of the present invention, the plating layer is configured such that a Ni plating layer, a Pd plating layer, and an Au plating layer are sequentially laminated on the rolled copper plate or the rolled copper alloy plate .
As another aspect of the present invention, the rough surface has a surface roughness (Ra) of 0.3 μm or more.
As another aspect of the present invention, the Ag plating layer has a thickness of 2 to 15 μm.
In a manufacturing method for manufacturing a circuit member including a die pad portion and a lead portion, a step of preparing a frame material on which the die pad portion and the lead portion are formed, and a plating layer is formed on a desired portion on the upper surface of the lead portion A step of laminating a protective film on the lower surface of the frame material, and a portion of the upper surface of the lead portion where the plating layer is not present and a side wall surface with a microetching liquid mainly composed of hydrogen peroxide and sulfuric acid. It was set as the structure provided with the process of roughening simultaneously.
In a manufacturing method for manufacturing a circuit member including a die pad portion and a lead portion, a step of preparing a frame material on which the die pad portion and the lead portion are formed, a desired portion on the upper surface of the lead portion, and the die pad portion A step of forming a plating layer on a desired portion of the upper surface, a step of laminating a protective film on the lower surface of the frame material, a portion of the upper surface of the lead portion where the plating layer does not exist and a side wall surface, and an upper surface of the die pad portion The portion where the plating layer is not present and the side wall surface are provided with a step of simultaneously roughening with a microetching solution mainly composed of hydrogen peroxide and sulfuric acid.
本発明によれば、封止樹脂との密着強度が高く、リード部の裏面が封止樹脂から露出するタイプのパッケージに用いることのできるリードフレーム、及びその製造方法、並びに半導体装置を実現可能とする。 According to the present invention, it is possible to realize a lead frame, a manufacturing method thereof, and a semiconductor device that can be used for a type of package that has high adhesion strength with the sealing resin and the back surface of the lead portion is exposed from the sealing resin. To do.
また、本発明によれば、絶縁性樹脂に対する密着強度を高めることができる回路部材の表面積層構造を見いだしたことにより、絶縁性樹脂と接合する各種の回路部材を用いた電子機器などの耐久性を高めることができる。 In addition, according to the present invention, by finding the surface laminated structure of the circuit member that can increase the adhesion strength to the insulating resin, durability of electronic equipment using various circuit members bonded to the insulating resin is found. Can be increased.
以下、本発明の実施の形態に係る回路部材、回路部材の製造方法、半導体装置、及び回路部材の表面積層構造の詳細を図面に基づいて説明する。本実施の形態では、回路部材としてリードフレームに本発明を適用して説明する。但し、図面は模式的なものであり、各材料層の厚みやその比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Details of a circuit member, a method for manufacturing a circuit member, a semiconductor device, and a surface laminated structure of the circuit member according to embodiments of the present invention will be described below with reference to the drawings. In the present embodiment, the present invention is applied to a lead frame as a circuit member. However, it should be noted that the drawings are schematic, and the thicknesses and ratios of the material layers are different from actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
〔第1の実施の形態〕
図1〜図9は、本発明の第1の実施の形態を示している。図1はリードフレームの平面図、図2〜図9は、図1のA−A断面に着目したリードフレーム及び半導体装置の製造方法を示す工程図である。
[First Embodiment]
1 to 9 show a first embodiment of the present invention. FIG. 1 is a plan view of a lead frame, and FIGS. 2 to 9 are process diagrams showing a method of manufacturing a lead frame and a semiconductor device, focusing on the AA cross section of FIG.
(リードフレームの構成)
本実施の形態に係るリードフレーム1は、細長いリボン状の圧延銅板もしくは圧延銅合金板でなるフレーム素材2を、エッチングや金型打ち抜きなどにより、パターン形成して、複数の単位パターンが連続した状態で製造される。なお、図1はリードフレーム1における1単位パターンを示している。
(Lead frame configuration)
In the
図1に示すように、リードフレーム1の1単位パターンは、中央に形成された、半導体チップを搭載するための矩形状のダイパッド部3と、このダイパッド部3を取り囲むように形成されたリード部8と、ダイパッド部3をフレーム素材2に連結しているタイバー6と、リード部8を横方向に連結するタイバー7と、を備えている。このリード部8は、後述するように、封止樹脂15の側壁から外側へ向けて突出しない程度の寸法に設定されている。なお、本実施の形態では、リード部8を横方向に連結するタイバー7を形成しているが、タイバー7を省略してリード部8がフレーム2の外枠部からダイパッド部3の周縁に向けて延在されるパターンに形成してもよい。
As shown in FIG. 1, one unit pattern of the
本実施の形態に係るリードフレーム1の上面(半導体チップを搭載する側の面)及び各パターンの側壁面は、図4及び図5に示すように、過酸化水素と硫酸を主成分とするマイクロエッチング液を用いて粗面化処理が施された粗面3A,3B、8A,8Bとなっている。これら粗面3A,3B、8A,8Bにおける表面粗度(Ra)は、0.3μm以上に設定されており、表面プロファイルは針状に突出した凹凸面となっている。フレーム素材2の下面(半導体チップ搭載面の反対側の面)は平滑面に形成されている。
As shown in FIGS. 4 and 5, the upper surface (surface on which the semiconductor chip is mounted) of the
また、ダイパッド部3及びリード部8などを含むフレーム素材2の表面には、図6に示すように、めっき層10が形成されている。なお、本実施の形態におけるめっき層10は、図10に示すように、フレーム素材2の表面に、順次、Niめっき層17、Pdめっき層18が積層されてなる。そして、Niめっき層17の厚さは0.5〜2μmに設定され、Pdめっき層18の厚さは0.005〜0.2μmに設定されている。なお、Pdめっき層18は、ボンディングワイヤ及び半田ペーストとの接続性の良好な金属層であり、図7に示すようなボンディングワイヤ13を接続するワイヤボンディングや、図示しない実装基板(プリント配線基板)への半田付けを確実に行うことができる。
A
このような構成のリードフレーム1では、粗面3A,3B、8A,8Bの表面粗度(Ra)を0.3μm以上に設定し、めっき層10を構成するNiめっき層17及びPdめっき層18の厚さ範囲を設定したことにより、粗面3A,3B、8A,8Bの表面プロファイルを崩すことなく針状の突起の表面をめっき層10でコーティングした形状を保つことができる。このため、このリードフレーム1を樹脂封止したときに、めっき層10を含めた微細突起が封止樹脂に食い込むアンカー効果を奏しているものと考えられる。
In the
(リードフレームの製造方法)
次に、図2〜図6を用いて本実施の形態に係るリードフレームの製造方法について説明する。
(Lead frame manufacturing method)
Next, the manufacturing method of the lead frame according to the present embodiment will be described with reference to FIGS.
まず、本実施の形態では、図2に示すように、ダイパッド部3やリード部8などの所定のパターン形成がされているフレーム素材2を用意する。このフレーム素材2(圧延銅合金板)の構成材料は、例えば、三菱電機メテックス製,低すず,Ni銅合金MF202を用いる。
First, in the present embodiment, as shown in FIG. 2, a
次に、図3に示すように、フレーム素材2の下面(一方の主面)に、マスク材としての保護フィルム9をラミネートする。そして、フレーム素材2の保護フィルム9で覆われていない部分を、過酸化水素と硫酸とを主成分とするマイクロエッチング液に浸漬させて、約90秒のマイクロエッチングを行って、図4に示すような粗面3A,3B、8A,8Bを形成する。これら粗面3A,3B、8A,8Bの表面プロファイルは、急峻な針状の凹凸となる。このような粗面化処理を行った結果、粗面3A,3B、8A,8Bのエッチング量が2μmで、表面粗さ(Ra)が0.33μm、Sratioが2.08であった。なお、エッチング量とは、エッチングで掘り下げた平均の深さを表す。Sratioは、凹凸面の表面積を、測定範囲の平面の面積で割った値である。
Next, as shown in FIG. 3, a
その後、図5に示すように、保護フィルム(マスク材)9を剥離し、図6に示すようなめっき層10を形成する。なお、このめっき層10は、上述したように、フレーム素材2の表面に、順次、Niめっき層17、Pdめっき層18が積層されてなる。なお、めっき層10の形成方法は、電解めっき法や無電解めっき法など周知の方法を用いることができる。ここで、Niめっき層17の厚さが0.5〜2μm、Pdめっき層18の厚さが0.005〜0.2μmの範囲となるようにめっき層の成長を制御する。このようにして、リードフレームの製造が完了する。
Then, as shown in FIG. 5, the protective film (mask material) 9 is peeled off to form a
本実施の形態に係るリードフレームの製造方法では、エッチング時間が短く生産性を高めることができる。また、めっき層10の厚さが薄いため、高価なめっき液の消費を抑えることができる。
In the lead frame manufacturing method according to the present embodiment, the etching time is short and the productivity can be improved. Moreover, since the thickness of the
次に、図7〜図9を用いて半導体装置の製造方法及び半導体装置の構成について説明する。 Next, a method for manufacturing a semiconductor device and a configuration of the semiconductor device will be described with reference to FIGS.
図7に示すように、上述した製造方法で作製したリードフレーム1のダイパッド部3の上面に、半導体チップ11をペースト剤12を介して搭載する。その後、ワイヤボンディングを行って、リード部8の先端部と半導体チップ11の対応する電極との間をボンディングワイヤ13で接続する。次に、図8に示すように、リードフレーム1の下面に樹脂もれ防止用保護フィルム14をラミネートした後、全体を例えばエポキシ樹脂でなる封止樹脂15でモールドする。その後、所望の形状となるように、封止樹脂15及びリードフレーム1を一括して切断(個片化)することにより、図9に示す半導体装置(半導体パッケージ)16が完成する。
As shown in FIG. 7, the
本実施の形態の半導体装置16では、リード部8及びダイパッド部3の下面が封止樹脂15の下面側で露出するようになっている。この露出したリード部8は、図示しない実装基板(プリント配線基板)側に半田付けにより接続される。
In the
このような構成の半導体装置16では、リードフレーム1のダイパッド部3及びリード部8の下面を除く表面が粗面化されているため、封止樹脂15との密着強度が高く、振動や温度変化に対する耐久性を発揮することができる。
In the
ここで、圧延銅合金板に本実施の形態の粗面化処理を行った場合と、有機酸系の処理を行った場合の比較を行った。 Here, the case where the roughening process of this Embodiment was performed to the rolled copper alloy board, and the case where an organic acid type process were performed were compared.
下表1は、本実施の形態のように過酸化水素と硫酸とを主成分とするマイクロエッチング液を用いて粗面化処理を施した例と、従来のように有機酸系(この例では商品名がCZ8100を用いた)を用いた比較例におけるエッチング量、表面粗度(Ra)、Sratio、エッチング時間を比較したものである。比較例においては、エッチング量が1μm,2μm,3μmの場合を挙げている。
上記表1より、有機酸系を用いた比較例では、0.15μmの粗さを得るのに、深さ3μmにエッチングしなければならないことがわかる。このため、それ以上の粗さを得たい場合は、さらに深くエッチングする必要があり、このエッチングに時間を要するため、実際のリードフレームの生産には適さないことがわかる。これに対して、本実施の形態の粗面化処理を行うと、エッチング深さが2μmで、比較例の2倍以上の粗さを得ることができる。本実施の形態では、過酸化水素と硫酸とを主成分とするマイクロエッチング液を用いて粗面化処理を施したことにより、細かい針状の凹凸を持った表面形状が得られる。この形状が、数値で表されるパラメータ以上にアンカー効果を奏するのに有効であると考えられる。 From Table 1 above, it can be seen that in the comparative example using the organic acid system, it is necessary to etch to a depth of 3 μm in order to obtain a roughness of 0.15 μm. For this reason, when it is desired to obtain a roughness higher than that, it is necessary to etch deeper, and this etching takes time, and it is understood that it is not suitable for production of an actual lead frame. On the other hand, when the roughening treatment of the present embodiment is performed, the etching depth is 2 μm, and a roughness twice or more that of the comparative example can be obtained. In the present embodiment, a surface shape having fine needle-like irregularities can be obtained by performing the roughening treatment using a micro-etching solution containing hydrogen peroxide and sulfuric acid as main components. This shape is considered to be more effective for achieving the anchor effect than the numerical value parameter.
本実施の形態における封止樹脂と密着強度を測定するため、図11に示すようなカップせん断強度を測定した。銅合金(MF202)の圧延銅合金板の上に、上記と同様のめっき層の形成、及び変色防止処理を施して密着強度試験片20を作製した。この密着強度試験片20をホットプレート上で220℃、60秒間加熱した後、更にホットプレート上で220℃、60秒間の加熱を行い、更にホットプレート上で240℃、80秒間の加熱を行った。成型は、125kg/cmの圧力下で175℃、120秒間の加熱を行った。その後、更に175℃、5時間の加熱を行ってエポキシ樹脂21を硬化させた。
In order to measure the sealing resin and adhesion strength in the present embodiment, cup shear strength as shown in FIG. 11 was measured. On the rolled copper alloy plate of copper alloy (MF202), the same plating layer formation and discoloration prevention treatment as described above were performed to produce an adhesion
このように成型したエポキシ樹脂21と密着強度試験片20に、図11に示す矢印方向に荷重をかけ、剥離したときの荷重を接着面の面積で割って単位面積当たりの荷重(kN/cm2)を求めた。
A load in the direction of the arrow shown in FIG. 11 is applied to the
この結果、せん断強度の値として次の値が得られ、本実施の形態の粗面処理を行うことにより、封止樹脂との密着強度を高める効果が得られた。 As a result, the following values were obtained as shear strength values, and the effect of increasing the adhesion strength with the sealing resin was obtained by performing the rough surface treatment of the present embodiment.
(1)粗面化なしの場合、0.04kN/cm2
(2)粗面化あり、防錆処理なしの場合、0.42kN/cm2
(3)粗面化あり、シラン系防錆処理ありの場合、0.54kN/cm2
〔第2の実施の形態〕
図12及び図13を用いて、本発明の第2の実施の形態を説明する。なお、本実施の形態において上述の第1の実施の形態と同一の部分には同一の符号を付して説明を省略する。
(1) 0.04 kN / cm 2 without roughening
(2) 0.42 kN / cm 2 with roughening and without rust prevention treatment
(3) 0.54 kN / cm 2 with roughening and with silane-based rust prevention treatment
[Second Embodiment]
A second embodiment of the present invention will be described with reference to FIGS. In the present embodiment, the same parts as those in the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
第2の実施の形態に係る回路部材は、リードフレーム表面のうち樹脂封止用金型と接する部分を平滑な面とし、その他の部分を粗面化したリードフレームで、封止樹脂成形時の樹脂バリの発生や、樹脂もれを防ぐ効果を有する。図12(a)は、図2と同様にパターン形成されたフレーム素材2の断面を示す。部分粗化の方法としては、図12(b)に示すように、図3で説明したフレーム素材2の下面に保護フィルムをラミネートする方法の代わりにフレーム素材2をゴムパッキン27、28を介して上下一対のエッチング用の冶
具29、30で挟み、エッチング用冶具29に付設されたノズル31からマイクロエッチング液32をフレーム素材2に所定時間噴射してマイクロエッチングして粗面を形成する。
The circuit member according to the second embodiment is a lead frame having a smooth surface on the surface of the lead frame that is in contact with the resin sealing mold and a roughened surface on the other portion. It has the effect of preventing the occurrence of resin burrs and resin leakage. FIG. 12A shows a cross section of the
このとき、ゴムパッキン28はフレーム素材2の下面、ゴムパッキン27はフレーム素材2の上面のうち樹脂封止用金型の接する部分を覆ってマスク材の役割を果たし、マイクロエッチングから保護してフレーム素材2の平滑な面が残る。
At this time, the rubber packing 28 serves as a mask material by covering the lower surface of the
図12(c)は、エッチング後に、エッチング用の冶具からフレーム素材2を取り出した状態を示しており、下面23及び上面のうちゴムパッキン27で覆われた部分(樹脂封止用金型に接する部分)24が平滑な面として残り、それ以外の表面は粗面3A、3B、8A、8Bとなっている。
FIG. 12C shows a state in which the
次に、図12(d)に示すように、ダイパッド部3及びリード部8を含むフレーム素材2の表面に、上記第1の実施の形態と同様にめっき層10を形成し、リードフレーム1Aとして完成する。
Next, as shown in FIG. 12D, a
図13に上記リードフレーム1Aを用いて半導体装置を製造する工程を示す。リードフレーム1Aに、図13(a)に示すように、ダイパッド部上面にペースト剤12を介して半導体チップ11を搭載した後、ワイヤボンディングを行ってリード部8と半導体チップ11の対応する電極同士をボンディングワイヤ13で接続する。
FIG. 13 shows a process of manufacturing a semiconductor device using the
次に、図13(b)に示すように、樹脂封止用金型25を用いて封止樹脂15でモールドする。樹脂モールド後、リードフレームを樹脂封止用金型25から取り出した状態を図13(c)に示す。この状態でリード部の不要な個所を所望の形状に切断し、半導体装置(半導体パッケージ)図13(d)が完成する。なお、本実施の形態では、個別モールドを例示しているため、一括モールド時のような個片化のためのダイサーカットの工程は無い。
Next, as shown in FIG. 13 (b), the
図13(b)の封止樹脂による樹脂モールド時に、樹脂封止用金型25と接する部分のリードフレーム1Aの表面が粗面化されていると樹脂封止用金型25とリードフレーム1Aとの間に隙間が生じ、封止樹脂が入り込み樹脂バリとなったり、極端な場合は金型の外に封止樹脂が漏れることになる。本実施の形態では、粗面化された部分は上記第1の実施の形態と同じ効果を奏するとともに、前記のように樹脂封止用金型25と接する部分のリードフレーム1Aの表面を平滑な面としているので、樹脂封止用金型25とリードフレーム1Aとが密着し樹脂バリや樹脂漏れを防止する効果がある。
When the surface of the
〔第3の実施の形態〕
図15及び図16を用いて本発明の第3の実施の形態に係る回路部材について説明する。なお、本実施の形態において上述した第1の実施の形態と同一の部分には同一の符号を付して説明を省略する。
[Third Embodiment]
A circuit member according to a third embodiment of the present invention will be described with reference to FIGS. In the present embodiment, the same parts as those in the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
本実施の形態では、図15(a)に示すように、エッチングや金型打ち抜きによりダイパッド部3やリード部8などのリードフレームの所定のパターンが形成された圧延銅合金からなるフレーム素材2を用意する。
In the present embodiment, as shown in FIG. 15A, a
次に、図15(b)に示すように、フレーム素材2のダイパッド上面の半導体チップを搭載する部分及びリード上面のボンディングワイヤを接続する部分に貴金属めっき層10Bを形成するとともに、図15(c)に示すように、フレーム素材2の下面に保護フィルム(マスク材)9をラミネートする。
Next, as shown in FIG. 15B, a noble
次に、フレーム素材2の表面にマイクロエッチング液を噴射もしくはフレーム素材2をマイクロエッチング液に浸漬して所定時間(約90秒)のマイクロエッチングを行って、図15(d)に示すような3A、3B、8A、8Bの粗面を形成する。ここで、フレーム素材2の表面のうち貴金属めっき層10Bが施された部分と保護フィルム9がラミネートされた部分はマイクロエッチングから保護されておりフレーム素材2表面の平滑面が残る。図15(e)は、保護フィルム9を剥離し完成したリードフレーム1の断面を示す図であり、下面23と貴金属めっき層10Bは平滑な面が保存されており、それ以外の表面は粗面3A、3B、8A、8Bが形成されている。
Next, micro-etching liquid is sprayed on the surface of the
ここで、前記の貴金属めっき層10Bとしては、Agめっき層、もしくはフレーム素材2表面に順次Niめっき層、Pdめっき層が積層されてなるめっき層である。
Here, the noble
図16は、図15の工程で製造された本発明のリードフレームを用いてQFN(Quad Flat Non-leaded package)を製造する工程を示している。図16(a)は、図15(e)に対応した単位パターンが多面付けされたリードフレームの断面図を示している。 FIG. 16 shows a process of manufacturing a QFN (Quad Flat Non-leaded package) using the lead frame of the present invention manufactured in the process of FIG. FIG. 16A shows a cross-sectional view of a lead frame in which unit patterns corresponding to FIG.
次に、図16(b)に示すように、リードフレーム下面には必要に応じて樹脂バリ防止用フィルムを貼り、ダイパッド上面にペースト剤12を介して半導体チップ11を搭載した後、ワイヤボンディングを行ってリード部8のめっき層10Bと半導体チップ11の対応する電極同士をボンディングワイヤ13で接続する。
Next, as shown in FIG. 16B, a resin burr prevention film is attached to the lower surface of the lead frame as necessary, and the
その後、図16(c)のように樹脂封止用金型(一括モールド用金型)25を用いて封止樹脂15で一括モールド(樹脂封止)する。
After that, as shown in FIG. 16C, a resin molding die (batch molding die) 25 is used to perform a batch molding (resin sealing) with the sealing
次に、実装時のはんだ接続性を向上させるため、図16(d)に示すように封止樹脂から露出したリード部及びダイパッド部にはんだめっき層22を施した後、個片化の切断位置26で一括モールドされたリードフレームをダイサーカットして図16(e)に示すように各半導体装置が完成する。
Next, in order to improve solder connectivity at the time of mounting, the
この第3の実施の形態においても、前述の第1の実施の形態と同様の効果を得ることができる。なお、本実施の形態では、半導体チップ搭載面やワイヤボンディング面のみにめっき層を施し、又、はんだ付けを行うリード部8の下面ははんだめっきを施しているため、高価な貴金属めっき液を節約でき、製品コストを低く抑えることができるとともに、ワイヤボンディング性や半導体チップ11のマウント性を高めることができる。
In the third embodiment, the same effect as that of the first embodiment can be obtained. In this embodiment, the plating layer is applied only to the semiconductor chip mounting surface and the wire bonding surface, and the lower surface of the
〔回路部材の表面積層構造〕
次に、本発明に係る回路部材の表面積層構造を、図10を用いて説明する。圧延銅板もしくは圧延銅合金板でなる導電性素材としてのフレーム素材2の表面に、表面粗度(Ra)が0.3μm以上の粗面8Aが形成され、この粗面8Aに、順次、Niめっき層17、Pdめっき層18が積層されたものであり、Niめっき層の厚さが0.5〜2μm、Pdめっき層の厚さが0.005〜0.2μmであることが好ましい。このような表面積層構造とすることにより、導電性素材と絶縁性樹脂との密着強度を向上することができる。また、図14に示すように、Pdめっき層18の上には、厚さが0.003〜0.01μmのAuめっき層19が積層されている構成としてもよい。このようなAuめっき層は、Pdめっき層の表面に酸化膜が形成されることを防ぐ効果がある。
[Surface laminate structure of circuit members]
Next, the surface laminated structure of the circuit member according to the present invention will be described with reference to FIG. A
〔その他の実施の形態〕
上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
[Other Embodiments]
It should not be understood that the descriptions and drawings which form part of the disclosure of the above-described embodiments limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
例えば、第1、第2及び第3の実施の形態では、めっき層10をAgめっき層1層もしくは、Niめっき層17とPdめっき層18の2層を積層した構成としたが、図14に示した回路部材の表面積層構造のように、Pdめっき層18の上にさらにAuめっき層19を積層しためっき層10Aとしてもよい。なお、このAuめっき層19の厚さは、0.003〜0.01μmの範囲であることが好ましい。
For example, in the first, second, and third embodiments, the
上述した第1、第2及び第3の実施の形態では、パッケージタイプとしてQFNやSONなどの薄型で実装面積の小さいタイプに適用したが、QFP、SOP、FLGAなどのタイプのリードフレームにも勿論適用可能であり、封止樹脂との密着強度の向上を図ることができる。 In the first, second, and third embodiments described above, the package type is applied to a thin type having a small mounting area such as QFN or SON, but of course, a lead frame of a type such as QFP, SOP, or FLGA is also used. It is applicable, and the adhesion strength with the sealing resin can be improved.
さらに、上述した第1、第2及び第3の実施の形態では、回路部材としてリードフレームを適用して説明したが、車両の供給電源を車載用補器へ分配する電気接続箱に用いられるコネクタの導電板やバスバーなど回路部材にも適用可能である。 In the first, second, and third embodiments described above, the lead frame is applied as the circuit member. However, the connector used in the electrical connection box that distributes the vehicle power supply to the on-vehicle auxiliary devices is described. It is also applicable to circuit members such as conductive plates and bus bars.
1 リードフレーム(回路部材)
2 フレーム素材
3 ダイパッド部
3A,3B 粗面
8 リード部
8A 粗面
9,14 保護フィルム
10,10A,10B めっき層
11 半導体チップ
12 ペースト剤
13 ボンディングワイヤ
15 封止樹脂
16 半導体装置
17 Niめっき層
18 Pdめっき層
19 Auめっき層
1 Lead frame (circuit member)
2
Claims (8)
上面に半導体チップが搭載されるダイパッド部および前記半導体チップに電気的に接続されるリード部を含む単位パターンが複数配列されてなり、圧延銅板もしくは圧延銅合金板でなるフレーム素材を有するリードフレームと、
前記ダイパッド部の上面に搭載されてなる前記半導体チップと、
前記半導体チップと前記リード部とを接続するボンディングワイヤと、
前記リードフレーム、前記各半導体チップおよび前記各ボンディングワイヤをモールドする封止樹脂と、を備え、
前記各単位パターンにおいて、前記リード部の上面の前記ボンディングワイヤが接続される部分、および前記ダイパッド部の上面の前記半導体チップを搭載する部分が平滑面であると共に、該平滑面にめっき層が位置しており、
前記リード部および前記ダイパッド部のそれぞれにおける前記めっき層が存在しない上面は粗面であり、
前記リード部および前記ダイパッド部のそれぞれの下面はフレーム素材面であり、
前記リード部および前記ダイパッド部のそれぞれの側壁面は、前記リード部および前記ダイパッド部のそれぞれの上面と同じ表面粗度の粗面であり、
一の前記単位パターンに含まれる前記各リード部と、前記一の単位パターンに隣接する他の前記単位パターンに含まれる前記各リード部のうち、前記一の単位パターンに含まれる前記リード部に対向して位置する前記リード部とは連続しており、
前記リード部同士の連続部は、隣接する前記単位パターンの境界部分であり、かつ前記各半導体装置が個片化される部分であり、
前記連続部における前記リード部の前記上面及び前記側壁面は、前記粗面であり、
前記リードフレーム、複数の前記半導体チップおよび複数の前記ボンディングワイヤが前記封止樹脂により一括モールドされており、前記リード部の下面および前記ダイパッド部の下面が前記封止樹脂から露出していることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device in which a plurality of semiconductor devices are multifaceted,
Top unit pattern comprising a lead portion in which the semiconductor chip is electrically connected to the die pad and the semiconductor chip that will be mounted is being arrayed in a lead frame having a frame material made of rolled copper or a rolled copper alloy sheet ,
The semiconductor chip mounted on the upper surface of the die pad portion;
A bonding wire connecting the semiconductor chip and the lead portion;
A sealing resin that molds the lead frame, the semiconductor chips, and the bonding wires;
In each of the unit pattern, the portion where the bonding wire is connected to the upper surface of the lead portion, and the portion for mounting a semiconductor chip of the upper surface of the die pad portion with a smooth surface, plating layer located on the flat smooth surface And
Top where the plating layer is not present in the respective front Symbol lead portions and the die pad portion is rough,
The lower surface of each of the lead portion and the die pad portion is a frame material surface,
Each side wall surfaces of the lead portions and the die pad portion is a rough surface having the same surface roughness as each of the upper surfaces of the lead portions and the die pad,
Out of the lead portions included in one unit pattern and the lead portions included in the one unit pattern among the lead portions included in another unit pattern adjacent to the one unit pattern And the lead portion located in a continuous position,
The continuous portion between the lead portions is a boundary portion between the adjacent unit patterns, and is a portion where each of the semiconductor devices is singulated,
The upper surface and the side wall surface of the lead portion in the continuous portion are the rough surfaces,
The lead frame, the plurality of semiconductor chips, and the plurality of bonding wires are collectively molded with the sealing resin, and the lower surface of the lead portion and the lower surface of the die pad portion are exposed from the sealing resin. A multifaceted body of a semiconductor device characterized.
前記めっき層は、Agめっき層であることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device according to claim 1,
The multi-faced body of a semiconductor device , wherein the plating layer is an Ag plating layer.
前記めっき層は、前記平滑面に順次、Niめっき層、Pdめっき層が積層されてなることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device according to claim 1,
The plating layer sequentially on the smooth surface, Ni plating layer, multi with body of the semiconductor device Pd plating layer, characterized in Rukoto such are stacked.
前記めっき層は、前記平滑面に順次、Niめっき層、Pdめっき層、Auめっき層が積層されてなることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device according to claim 1,
The plating layer sequentially on the smooth surface, Ni plating layer, Pd plating layer, multi with body of the semiconductor device Au plating layer is characterized Rukoto such are stacked.
前記リード部及び前記ダイパッド部の前記粗面の表面粗度(Ra)が0.3μm以上であることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device according to any one of claims 1 to 4,
A multifaceted body of a semiconductor device, wherein a surface roughness (Ra) of the rough surface of the lead portion and the die pad portion is 0.3 μm or more.
前記Agめっき層の厚さが2〜15μmであることを特徴とする半導体装置の多面付け体。 A multifaceted body of a semiconductor device according to claim 2,
A multifaceted body of a semiconductor device, wherein the Ag plating layer has a thickness of 2 to 15 μm.
前記ダイパッド部の下面及び前記リード部の下面のそれぞれにはんだめっき層が形成されていることを特徴とする半導体装置の多面付け体。A multifaceted body of a semiconductor device, wherein a solder plating layer is formed on each of a lower surface of the die pad portion and a lower surface of the lead portion.
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