JP6169985B2

JP6169985B2 - Semiconductor device

Info

Publication number: JP6169985B2
Application number: JP2014012224A
Authority: JP
Inventors: 雅裕杉本; 竹内　有一; 有一竹内; 克博朽木
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2014-01-27
Filing date: 2014-01-27
Publication date: 2017-07-26
Anticipated expiration: 2034-01-27
Also published as: JP2015141921A

Description

本明細書に開示の技術は、ディープ層を備える半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device including a deep layer.

特許文献１にはディープ層を備える半導体装置が開示されている。特許文献１の半導体装置は、ｎ型のドリフト層と、ドリフト層の上に形成されたｐ型のベース層と、ベース層を貫通してドリフト層の内部に延びるトレンチと、トレンチの内部にゲート絶縁膜を介して配置されたゲート電極とを備えている。また、この半導体装置は、ベース層の下方に配置されると共にトレンチよりも深い位置まで配置されたディープ層を備えている。ディープ層は、ドリフト層の内部に延びており、ドリフト層と接触している。 Patent Document 1 discloses a semiconductor device including a deep layer. A semiconductor device disclosed in Patent Document 1 includes an n-type drift layer, a p-type base layer formed on the drift layer, a trench extending through the base layer and extending into the drift layer, and a gate inside the trench. And a gate electrode disposed via an insulating film. In addition, the semiconductor device includes a deep layer that is disposed below the base layer and disposed to a position deeper than the trench. The deep layer extends into the drift layer and is in contact with the drift layer.

特開２００９−２６００６４号公報JP 2009-260064 A

特許文献１の半導体装置では、ディープ層の存在により、ゲート電極の下部近傍に生じる電界集中を緩和し、ゲート電極下部の強度低下を抑制している。しかしながら、この半導体装置では、ｐ型のディープ層とｎ型のドリフト層とのｐｎ接合により、ドリフト層の内部に空乏層が大きく延び、大きく延びた空乏層により、ドリフト層の内部においてキャリアが通過する領域が狭くなる。このような現象はジャンクションＦＥＴ効果を呼ばれており、このジャンクションＦＥＴ効果によりキャリアがドリフト層を通過しにくくなる。そこで本明細書は、ゲート電極下部の電界強度上昇を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる半導体装置を提供することを目的とする。 In the semiconductor device of Patent Document 1, due to the presence of the deep layer, electric field concentration occurring near the lower portion of the gate electrode is alleviated, and a decrease in strength under the gate electrode is suppressed. However, in this semiconductor device, the depletion layer extends greatly inside the drift layer due to the pn junction between the p-type deep layer and the n-type drift layer, and carriers pass through the drift layer due to the greatly extended depletion layer. The area to be narrowed. Such a phenomenon is called a junction FET effect, which makes it difficult for carriers to pass through the drift layer. In view of this, an object of the present specification is to provide a semiconductor device capable of suppressing an increase in electric field strength under a gate electrode and suppressing a junction FET effect.

本明細書に開示する半導体装置は、トレンチゲート型の半導体装置であって、第１導電型のドリフト層と、前記ドリフト層の上に形成され、キャリアが通過するチャネルが形成される第２導電型の半導体層と、を備えている。また、この半導体装置は、前記半導体層の上方から前記半導体層を貫通して下方に延び、前記ドリフト層に達するトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介してドリフト層及び半導体層に対向しているゲート電極と、を備えている。また、この半導体装置は、前記トレンチから離間した位置において前記半導体層から下方に延びる第２導電型のディープ層と、前記半導体層より下方における前記トレンチと前記ディープ層との間の領域において前記トレンチから離間した位置に配置されている制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる。 The semiconductor device disclosed in this specification is a trench gate type semiconductor device, and is formed on a drift layer of a first conductivity type and a channel formed on the drift layer and through which a carrier passes. A semiconductor layer of a mold. In addition, the semiconductor device extends from the upper side of the semiconductor layer to the lower side through the semiconductor layer and reaches the drift layer, and is disposed in the trench, and the drift layer is interposed through the gate insulating film. And a gate electrode facing the semiconductor layer. In addition, the semiconductor device includes a second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench, and the trench in a region between the trench and the deep layer below the semiconductor layer. And a limiting layer disposed at a position spaced from the center. The limiting layer is formed of a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.

このような構成によれば、制限層が形成されている部分において、ジャンクションＦＥＴ効果による空乏層の伸びが制限されるので、キャリア（電子）の通過領域を広くすることができる。これにより、半導体層を通過したキャリア（電子）がドリフト層を通過するときに、キャリア（電子）の通過領域が広いのでオン抵抗が小さくなり、キャリア（電子）がスムーズに流れる。このようにして、上記の半導体装置によれば、ｐｎ接合により空乏層が延びるいわゆるジャンクションＦＥＴ効果を抑制することができる。また、ディープ層の存在により、ゲート電極の下部近傍においてドリフト層の内部に空乏層が大きく延びる。これにより、ゲート電極の下部近傍に生じる電界集中を緩和することができる。よって、上記の半導体装置によればゲート電極の下部の電界強度上昇を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる。 According to such a configuration, since the extension of the depletion layer due to the junction FET effect is limited in the portion where the limiting layer is formed, the carrier (electron) passage region can be widened. Thus, when carriers (electrons) that have passed through the semiconductor layer pass through the drift layer, the on-resistance is reduced because the carrier (electrons) passage region is wide, and the carriers (electrons) flow smoothly. Thus, according to the semiconductor device described above, the so-called junction FET effect in which the depletion layer extends by the pn junction can be suppressed. Further, due to the presence of the deep layer, the depletion layer extends greatly inside the drift layer in the vicinity of the lower portion of the gate electrode. Thereby, the electric field concentration generated near the lower portion of the gate electrode can be reduced. Therefore, according to the semiconductor device described above, an increase in electric field strength below the gate electrode can be suppressed, and the junction FET effect can be suppressed.

また、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置にのみ形成されていてもよい。 In the semiconductor device described above, the deep layer may extend to a position below the lower end of the trench, and the limiting layer may be formed only at a position above the lower end of the gate electrode.

あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置から前記トレンチの下端より下方の位置まで延びていてもよい。 Alternatively, in the above semiconductor device, the deep layer extends to a position below the lower end of the trench, and the limiting layer extends from a position above the lower end of the gate electrode to a position below the lower end of the trench. It may be.

あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置および前記ゲート電極の下端より下方の位置に離間して形成されており、前記ゲート電極の下端の位置において前記制限層が形成されておらず前記ドリフト層と前記ディープ層が接触している。 Alternatively, in the semiconductor device, the deep layer extends to a position below the lower end of the trench, and the limiting layer is located above the lower end of the gate electrode and below the lower end of the gate electrode. The limiting layer is not formed at the position of the lower end of the gate electrode, and the drift layer and the deep layer are in contact with each other.

また、上記の半導体装置において、前記制限層が前記ディープ層から離間していてもよい。 In the semiconductor device, the limiting layer may be separated from the deep layer.

また、本明細書に開示する半導体装置は、第１導電型のドリフト層と、前記ドリフト層の上にショットキー接合されたショットキー電極と、前記ドリフト層に接触して下方に延びる第２導電型のディープ層と、前記ディープ層に隣接して前記ドリフト層に接触して下方に延びる制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第１導電型の層、または、絶縁性の層からなる。 The semiconductor device disclosed in this specification includes a first conductivity type drift layer, a Schottky electrode that is Schottky-joined on the drift layer, and a second conductivity that extends downward in contact with the drift layer. A deep layer of the mold, and a limiting layer extending in contact with the drift layer and extending downward adjacent to the deep layer. The limiting layer is formed of a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.

実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on embodiment. 他の実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on other embodiment. 更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on other embodiment. 更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on other embodiment. 更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on other embodiment. 更に他の実施形態に係る半導体装置のｙ方向から見た断面図である。It is sectional drawing seen from the y direction of the semiconductor device which concerns on other embodiment. 更に他の実施形態に係る半導体装置のｚ方向から見た断面図である。Furthermore, it is sectional drawing seen from the z direction of the semiconductor device which concerns on other embodiment.

以下、実施形態について添付図面を参照して説明する。図１に示すように、実施形態に係る半導体装置１は、半導体基板３と、トレンチゲート２とを備えるトレンチゲート型の半導体装置である。本実施形態では、半導体装置１として縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示している。ＭＯＳＦＥＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。図１にはＭＯＳＦＥＴの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。 Hereinafter, embodiments will be described with reference to the accompanying drawings. As shown in FIG. 1, the semiconductor device 1 according to the embodiment is a trench gate type semiconductor device including a semiconductor substrate 3 and a trench gate 2. In the present embodiment, a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is illustrated as the semiconductor device 1. The MOSFET is used for a switching element for power control of various electric devices such as an automobile motor. FIG. 1 shows a unit structure of a MOSFET, but actually this unit structure is repeatedly formed in the horizontal direction.

半導体基板３としては、シリコン（Ｓｉ）に不純物を注入したものを例示できる。半導体基板３は、ｎ型のドレイン層１４と、ドレイン層１４の上に形成されたｎ型のドリフト層１３と、ドリフト層１３の上に形成されたｐ型のベース層１２と、ベース層１２の上に形成されたｎ型のソース層１１と、ベース層１２の上に形成されたｐ型のコンタクト層１５とを備えている。また、半導体基板３は、ベース層１２の下に形成されたｐ型のディープ層２０と、ベース層１２の下に形成されたｎ型の制限層１０とを備えている。半導体基板３の裏面には裏面電極６が配置されており、半導体基板３の表面には表面電極５が配置されている。 Examples of the semiconductor substrate 3 include silicon (Si) implanted with impurities. The semiconductor substrate 3 includes an n-type drain layer 14, an n-type drift layer 13 formed on the drain layer 14, a p-type base layer 12 formed on the drift layer 13, and a base layer 12. An n-type source layer 11 formed on the base layer 12 and a p-type contact layer 15 formed on the base layer 12 are provided. The semiconductor substrate 3 also includes a p-type deep layer 20 formed under the base layer 12 and an n-type limiting layer 10 formed under the base layer 12. A back electrode 6 is disposed on the back surface of the semiconductor substrate 3, and a front electrode 5 is disposed on the surface of the semiconductor substrate 3.

半導体基板３にはトレンチ２１が形成されている。トレンチ２１は、半導体基板３の表面から下方（深さ方向：ｚ方向）に延び、ソース層１１およびベース層１２を貫通してドリフト層１３の内部まで延びている。トレンチ２１は、ベース層１２の上方からベース層１２を貫通して下方に延びている。トレンチ２１の内部には、ゲート絶縁膜２３を介してゲート電極２２が配置されている。トレンチ２１の内面（側面及び底面）はゲート絶縁膜２３によって被覆されている。ゲート絶縁膜２３の内側にゲート電極２２が充填されている。ゲート電極２２は、ゲート絶縁膜２３を介してドリフト層１３及びベース層１２に対向している。ゲート電極２２の表面には層間絶縁膜２４が配置されている。層間絶縁膜２４は、ゲート電極２２と表面電極５の間に形成されている。トレンチ２１、ゲート絶縁膜２３およびゲート電極２２によりトレンチゲート２が構成されている。ゲート絶縁膜２３および層間絶縁膜２４は、例えばＳｉＯ_２から形成されている。ゲート電極２２は、例えばアルミニウムやポリシリコンから形成されている。 A trench 21 is formed in the semiconductor substrate 3. The trench 21 extends downward (depth direction: z direction) from the surface of the semiconductor substrate 3 and extends through the source layer 11 and the base layer 12 to the inside of the drift layer 13. The trench 21 extends downward from the base layer 12 through the base layer 12. A gate electrode 22 is disposed inside the trench 21 via a gate insulating film 23. The inner surface (side surface and bottom surface) of the trench 21 is covered with a gate insulating film 23. A gate electrode 22 is filled inside the gate insulating film 23. The gate electrode 22 faces the drift layer 13 and the base layer 12 with the gate insulating film 23 interposed therebetween. An interlayer insulating film 24 is disposed on the surface of the gate electrode 22. The interlayer insulating film 24 is formed between the gate electrode 22 and the surface electrode 5. A trench gate 2 is constituted by the trench 21, the gate insulating film 23 and the gate electrode 22. The gate insulating film 23 and the interlayer insulating film 24 are made of, for example, SiO ₂ . The gate electrode 22 is made of, for example, aluminum or polysilicon.

ドレイン層１４は、半導体基板３の裏面に露出しており、裏面電極６に接触している。ドレイン層１４の不純物濃度はドリフト層１３の不純物濃度より高い。 The drain layer 14 is exposed on the back surface of the semiconductor substrate 3 and is in contact with the back electrode 6. The impurity concentration of the drain layer 14 is higher than the impurity concentration of the drift layer 13.

ドリフト層１３はトレンチゲート２の周囲に形成されている。ドリフト層１３は、ゲート絶縁膜２３に接触している。ドリフト層１３は、制限層１０およびディープ層２０の周囲に形成されており、制限層１０およびディープ層２０と接触している。ドリフト層１３の不純物濃度はドレイン層１４の不純物濃度より低い。また、ドリフト層１３の不純物濃度は制限層１０の不純物濃度より低い。ドリフト層１３は、ベース層１２の下に配置されており、ベース層１２に接触している。 The drift layer 13 is formed around the trench gate 2. The drift layer 13 is in contact with the gate insulating film 23. The drift layer 13 is formed around the limiting layer 10 and the deep layer 20 and is in contact with the limiting layer 10 and the deep layer 20. The impurity concentration of the drift layer 13 is lower than the impurity concentration of the drain layer 14. Further, the impurity concentration of the drift layer 13 is lower than the impurity concentration of the limiting layer 10. The drift layer 13 is disposed under the base layer 12 and is in contact with the base layer 12.

ベース層１２はソース層１１とドリフト層１３を分離している。ベース層１２はトレンチゲート２の周囲に形成されている。ベース層１２は、ゲート絶縁膜２３に接触している。ゲート電極２２にオン電位を印加すると、ベース層１２のゲート絶縁膜２３に接触する部分にトレンチ２１に沿って反転層が形成され、キャリアが通過するチャネルが形成される。なお、ベース層１２は請求項に記載の半導体層に相当する。 The base layer 12 separates the source layer 11 and the drift layer 13. The base layer 12 is formed around the trench gate 2. The base layer 12 is in contact with the gate insulating film 23. When an ON potential is applied to the gate electrode 22, an inversion layer is formed along the trench 21 in a portion of the base layer 12 that contacts the gate insulating film 23, and a channel through which carriers pass is formed. The base layer 12 corresponds to the semiconductor layer recited in the claims.

ソース層１１は半導体基板３の表面に露出しており、表面電極５に接触している。ソース層１１からは、キャリア（電子）が流れる。コンタクト層１５は半導体基板３の表面に露出しており、表面電極５に接触している。コンタクト層１５の不純物濃度はベース層１２の不純物濃度より高い。 The source layer 11 is exposed on the surface of the semiconductor substrate 3 and is in contact with the surface electrode 5. Carriers (electrons) flow from the source layer 11. The contact layer 15 is exposed on the surface of the semiconductor substrate 3 and is in contact with the surface electrode 5. The impurity concentration of the contact layer 15 is higher than the impurity concentration of the base layer 12.

ディープ層２０は、トレンチ２１から離間した位置において、トレンチ２１と並んで深さ方向（ｚ方向）に延びており、トレンチ２１より下方の位置（深い位置）まで形成されている。ディープ層２０は、ドリフト層１３の内部に延びている。ディープ層２０は、ベース層１２から下方に延びている。ディープ層２０の上端はベース層１２に接触しており、下端はトレンチ２１の下端２１１（底）より下方の位置（深い位置）まで延びている。ディープ層２０はトレンチ２１の周囲に形成されている。トレンチ２１の両側にディープ層２０が配置されている。ディープ層２０とトレンチ２１は、紙面奥行方向（ｙ方向）に平行に延びている。トレンチ２１とディープ層２０は互いに離間しており、トレンチ２１とディープ層２０の間にドリフト層１３が形成されている。ｐ型のディープ層２０とｎ型のドリフト層１３の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合によりドリフト層１３の内部に延びる空乏層が形成される（図１の点線参照）。 The deep layer 20 extends in the depth direction (z direction) along with the trench 21 at a position away from the trench 21, and is formed to a position below the trench 21 (deep position). The deep layer 20 extends inside the drift layer 13. The deep layer 20 extends downward from the base layer 12. The upper end of the deep layer 20 is in contact with the base layer 12, and the lower end extends to a position (deep position) below the lower end 211 (bottom) of the trench 21. The deep layer 20 is formed around the trench 21. Deep layers 20 are disposed on both sides of the trench 21. The deep layer 20 and the trench 21 extend in parallel to the depth direction of the paper (y direction). The trench 21 and the deep layer 20 are separated from each other, and the drift layer 13 is formed between the trench 21 and the deep layer 20. At the junction between the p-type deep layer 20 and the n-type drift layer 13, a so-called junction FET effect occurs. That is, a depletion layer extending into the drift layer 13 is formed by the pn junction at this junction (see the dotted line in FIG. 1).

制限層１０は、トレンチ２１およびディープ層２０と並んで深さ方向（ｚ方向）に延びている。制限層１０は、ディープ層２０に隣接してドリフト層１３の内部に延びている。制限層１０は、ベース層１２より下方において形成されている。制限層１０の上端はベース層１２に接触しており、下端はゲート電極２２の下端２２１より上方の位置（浅い位置）まで延びている。本実施形態では、ゲート電極２２の下端２２１より上方の位置（浅い位置）にのみ制限層１０が形成されている。制限層１０はディープ層２０に沿って延びている。制限層１０の深さはディープ層２０の深さより浅い。制限層１０は、トレンチ２１とディープ層２０の間の領域においてトレンチ２１から離間した位置に配置されている。また、制限層１０はディープ層２０と接触している。制限層１０の不純物濃度は、ドリフト層１３の不純物濃度より高い。ｐ型のディープ層２０とｎ型の制限層１０の接合部分では、いわゆるＪＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合により制限層１０側に延びる空乏層が形成される（図１の点線参照）。 The limiting layer 10 extends in the depth direction (z direction) along with the trench 21 and the deep layer 20. The limiting layer 10 extends inside the drift layer 13 adjacent to the deep layer 20. The limiting layer 10 is formed below the base layer 12. The upper end of the limiting layer 10 is in contact with the base layer 12, and the lower end extends to a position (shallow position) above the lower end 221 of the gate electrode 22. In the present embodiment, the limiting layer 10 is formed only at a position (shallow position) above the lower end 221 of the gate electrode 22. The limiting layer 10 extends along the deep layer 20. The depth of the limiting layer 10 is shallower than that of the deep layer 20. The limiting layer 10 is disposed at a position separated from the trench 21 in a region between the trench 21 and the deep layer 20. Further, the limiting layer 10 is in contact with the deep layer 20. The impurity concentration of the limiting layer 10 is higher than the impurity concentration of the drift layer 13. A so-called JFET effect occurs at the junction between the p-type deep layer 20 and the n-type limiting layer 10. That is, a depletion layer extending toward the limiting layer 10 side is formed by the pn junction at this junction (see the dotted line in FIG. 1).

裏面電極６及び表面電極５は、例えば銅やアルミニウム等の金属から形成されており、ドレイン層１４とソース層１１の間に電圧を印加することができる。 The back electrode 6 and the front electrode 5 are made of a metal such as copper or aluminum, and a voltage can be applied between the drain layer 14 and the source layer 11.

次に、上記の構成を備える半導体装置１の動作について説明する。上記の半導体装置１では、裏面電極６と表面電極５の間に順方向の電圧を印加すると共に、ゲート電極２２にゲート電圧を印加する。そうすると、ゲート電圧により、ベース層１２のゲート絶縁膜２３に接触する部分に反転層が形成され、キャリア（電子）が通過するチャネルが形成される。また、順方向の電圧によりソース層１１から供給された電子は、ベース層１２に形成されたチャネルを通過し、ドリフト層１３を通過してドレイン層１４に流れる。これにより、半導体装置１のオン時には、ドレイン層１４からソース層１１に電流が流れる。 Next, the operation of the semiconductor device 1 having the above configuration will be described. In the semiconductor device 1, a forward voltage is applied between the back electrode 6 and the front electrode 5, and a gate voltage is applied to the gate electrode 22. Then, the inversion layer is formed in the portion of the base layer 12 that contacts the gate insulating film 23 by the gate voltage, and a channel through which carriers (electrons) pass is formed. Further, electrons supplied from the source layer 11 by the forward voltage pass through the channel formed in the base layer 12, pass through the drift layer 13, and flow to the drain layer 14. Thereby, a current flows from the drain layer 14 to the source layer 11 when the semiconductor device 1 is turned on.

このとき、本実施形態に係る半導体装置１では、図１に点線で示すように、ｐ型のディープ層２０とｎ型のドリフト層１３の接合部分において、ｐｎ接合によりドリフト層１３側に延びる空乏層が形成されている。さらに、ｐ型のディープ層２０とｎ型の制限層１０の接合部分においても、ｐｎ接合により制限層１０側に延びる空乏層が形成されている。また、制限層１０がディープ層２０より高濃度なので、ディープ層２０と制限層１０の接合部分で形成される空乏層が、ディープ層２０とドリフト層１３の接合部分で形成される空乏層より狭くなる。すなわち、制限層１０が形成されていることにより、ディープ層２０から延びる空乏層の範囲が、制限層１０との接合部分においてドリフト層１３との接合部分より制限される。これにより、制限層１０が形成されている部分において空乏層の伸びが制限されるので、ドリフト層１３におけるキャリア（電子）の通過領域が狭くならず、キャリア（電子）がスムーズに流れる。 At this time, in the semiconductor device 1 according to the present embodiment, as shown by a dotted line in FIG. 1, the depletion extending to the drift layer 13 side by the pn junction at the junction portion of the p-type deep layer 20 and the n-type drift layer 13. A layer is formed. Further, a depletion layer extending toward the limiting layer 10 is formed by a pn junction also at the junction between the p-type deep layer 20 and the n-type limiting layer 10. Further, since the limiting layer 10 has a higher concentration than the deep layer 20, the depletion layer formed at the junction between the deep layer 20 and the limiting layer 10 is narrower than the depletion layer formed at the junction between the deep layer 20 and the drift layer 13. Become. That is, since the limiting layer 10 is formed, the range of the depletion layer extending from the deep layer 20 is limited by the junction with the drift layer 13 at the junction with the limiting layer 10. Thereby, since the extension of the depletion layer is limited in the portion where the limiting layer 10 is formed, the carrier (electron) passing region in the drift layer 13 is not narrowed, and the carrier (electrons) flows smoothly.

すなわち、制限層１０が存在しない場合はドリフト層１３しか存在しないので、空乏層の伸びが制限されず、ディープ層２０とドリフト層１３の接合部分に大きく延びる空乏層が形成される。そうすると、ドリフト層１３の内部に大きく延びる空乏層が形成されるので、キャリア（電子）の通過領域が狭くなる。これにより、ベース層１２を通過したキャリア（電子）がドリフト層１３を通過するときに、通過領域が狭くなっているのでオン抵抗が大きくなり、キャリア（電子）が流れにくくなる。 That is, when the limiting layer 10 is not present, only the drift layer 13 is present, so that the elongation of the depletion layer is not limited, and a depletion layer that extends greatly at the junction between the deep layer 20 and the drift layer 13 is formed. As a result, a depletion layer extending greatly inside the drift layer 13 is formed, so that a carrier (electron) passage region is narrowed. As a result, when carriers (electrons) that have passed through the base layer 12 pass through the drift layer 13, the on-resistance is increased because the passage region is narrow, and carriers (electrons) are less likely to flow.

しかしながら、本実施形態に係る半導体装置１では、制限層１０が形成されている部分において空乏層の伸びが制限されるので、キャリア（電子）の通過領域を広くすることができる。これにより、ベース層１２を通過したキャリア（電子）がドリフト層１３を通過するときに、キャリア（電子）の通過領域が広いのでオン抵抗が小さくなり、キャリア（電子）がスムーズに流れる。このようにして、本実施形態に係る半導体装置１によれば、ｐｎ接合により空乏層が延びるいわゆるジャンクションＦＥＴ効果を抑制することができる。 However, in the semiconductor device 1 according to this embodiment, since the extension of the depletion layer is limited in the portion where the limiting layer 10 is formed, the carrier (electron) passage region can be widened. As a result, when carriers (electrons) that have passed through the base layer 12 pass through the drift layer 13, the on-resistance is reduced because the carrier (electrons) passage region is wide, and the carriers (electrons) flow smoothly. Thus, according to the semiconductor device 1 according to the present embodiment, the so-called junction FET effect in which the depletion layer extends by the pn junction can be suppressed.

ゲート電極２２の電位を低下させると、ＭＯＳＦＥＴがオフする。すなわち、ベース層１２に形成されていたチャネルが消失し、キャリアの流れが停止する。このとき、ベース層１２とドリフト層１３の境界からドリフト層１３内に空乏層が広がる。同時に、ディープ層２０とドリフト層１３の境界からドリフト層１３内に空乏層が広がる。ディープ層２０の下端近傍（すなわち、トレンチ電極２２の下端の深さ）に制限層１０が存在しないので、ディープ層２０の下端近傍から横方向に広く空乏層が伸びることができる。トレンチ２１の両側のディープ層２０の下端近傍から横方向に伸びた空乏層は、トレンチ２１の下方において互いに繋がる。これにより、ゲート電極２２の下部近傍に生じる電界集中を緩和し、ゲート電極２２下部の強度低下を抑制することができる。よって、本実施形態に係る半導体装置１によればゲート電極２２下部の電界強度低下を抑制すると共に、ジャンクションＦＥＴ効果を抑制することができる。 When the potential of the gate electrode 22 is lowered, the MOSFET is turned off. That is, the channel formed in the base layer 12 disappears and the carrier flow stops. At this time, a depletion layer spreads in the drift layer 13 from the boundary between the base layer 12 and the drift layer 13. At the same time, a depletion layer spreads in the drift layer 13 from the boundary between the deep layer 20 and the drift layer 13. Since the limiting layer 10 does not exist in the vicinity of the lower end of the deep layer 20 (that is, the depth of the lower end of the trench electrode 22), the depletion layer can extend widely in the lateral direction from the vicinity of the lower end of the deep layer 20. The depletion layers extending in the lateral direction from the vicinity of the lower end of the deep layer 20 on both sides of the trench 21 are connected to each other below the trench 21. Thereby, the electric field concentration generated in the vicinity of the lower portion of the gate electrode 22 can be relaxed, and the strength lowering of the lower portion of the gate electrode 22 can be suppressed. Therefore, according to the semiconductor device 1 according to the present embodiment, it is possible to suppress a reduction in electric field strength below the gate electrode 22 and to suppress the junction FET effect.

以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では制限層１０がｎ型の半導体層であったが、この構成に限定されるものではなく、制限層１０が絶縁性を有する層であってもよい。この場合、制限層１０の材質としては、例えば二酸化ケイ素（ＳｉＯ_２）等を用いることができる。このような構成によっても、制限層１０により空乏層が延びるのを制限することができ、ジャンクションＦＥＴ効果を抑制することができる。 As mentioned above, although one embodiment was described, a specific mode is not limited to the above-mentioned embodiment. For example, in the above embodiment, the limiting layer 10 is an n-type semiconductor layer, but is not limited to this configuration, and the limiting layer 10 may be an insulating layer. In this case, as the material of the limiting layer 10, for example, silicon dioxide (SiO ₂ ) can be used. Even with such a configuration, it is possible to limit the extension of the depletion layer by the limiting layer 10 and to suppress the junction FET effect.

また、上記実施形態では制限層１０がゲート電極２２の下端２２１より上方の位置（浅い位置）にのみ形成されていたが、制限層１０の深さ（ｚ方向の長さ）は特に限定されるものではない。例えば、図２に示すように、制限層１０は、ゲート電極２２の下端２２１より上方の位置（浅い位置）からトレンチ２１の下端２１１より下方の位置（深い位置）まで延びていてもよい。制限層１０は、深さ方向（ｚ方向）に延びており、ディープ層２０の下端まで形成されている。制限層１０の上端はベース層１２に接触しており、下端はディープ層２０の下端の位置まで延びている。また、図３に示すように、制限層１０がディープ層２０の下端の近傍まで形成されていてもよい。この場合、ディープ層２０の下端近傍のドリフト層１３に例えばボロン等の不純物が注入されていてもよい。なお、図２及び図３において、図１と同様の構成については同一の符号を付して説明を省略する。 In the above embodiment, the limiting layer 10 is formed only at a position (shallow position) above the lower end 221 of the gate electrode 22, but the depth (length in the z direction) of the limiting layer 10 is particularly limited. It is not a thing. For example, as shown in FIG. 2, the limiting layer 10 may extend from a position (shallow position) above the lower end 221 of the gate electrode 22 to a position (deep position) below the lower end 211 of the trench 21. The limiting layer 10 extends in the depth direction (z direction) and is formed up to the lower end of the deep layer 20. The upper end of the limiting layer 10 is in contact with the base layer 12, and the lower end extends to the position of the lower end of the deep layer 20. Further, as shown in FIG. 3, the limiting layer 10 may be formed up to the vicinity of the lower end of the deep layer 20. In this case, impurities such as boron may be implanted into the drift layer 13 near the lower end of the deep layer 20. 2 and 3, the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.

また、制限層１０の構成は上記実施形態に限定されるものではなく、例えば図４に示すように、制限層１０がゲート電極２２の下端２２１より上方の位置（浅い位置）およびゲート電極２２の下端２２１より上方の位置（深い位置）にそれぞれ形成されていてもよい。浅い位置（上側）の制限層１０と深い位置（下側）の制限層１０は、深さ方向（ｚ方向）に互いに離間しており、２つの領域が連続しないで形成されている。ゲート電極２２の下端２２１の深さ位置において制限層１０は形成されていない。浅い位置（上側）の制限層１０と深い位置（下側）の制限層１０との間には隙間５５が形成されている。隙間５５は、ゲート電極２２の下端２２１の高さ位置を含む範囲に形成されている。隙間５５には制限層１０が配置されておらず、ドリフト層１３が形成されている。ゲート電極２２の下端２２１の深さ位置においてドリフト層１３とディープ層２０が接触している。なお、図４において、図１と同様の構成については同一の符号を付して説明を省略する。 The configuration of the limiting layer 10 is not limited to the above embodiment. For example, as shown in FIG. 4, the limiting layer 10 is positioned above the lower end 221 of the gate electrode 22 (shallow position) and the gate electrode 22. Each may be formed at a position (deep position) above the lower end 221. The limiting layer 10 at the shallow position (upper side) and the limiting layer 10 at the deep position (lower side) are separated from each other in the depth direction (z direction), and the two regions are formed not to be continuous. The limiting layer 10 is not formed at the depth position of the lower end 221 of the gate electrode 22. A gap 55 is formed between the limiting layer 10 at the shallow position (upper side) and the limiting layer 10 at the deep position (lower side). The gap 55 is formed in a range including the height position of the lower end 221 of the gate electrode 22. The limiting layer 10 is not disposed in the gap 55, and the drift layer 13 is formed. The drift layer 13 and the deep layer 20 are in contact with each other at the depth position of the lower end 221 of the gate electrode 22. In FIG. 4, the same components as those in FIG.

また、上記実施形態では制限層１０がディープ層２０に接触していたが、この構成に限定されるものではなく、図５に示すように、制限層１０がディープ層２０から離間していてもよい。制限層１０は、ディープ層２０から横方向（ｘ方向）にずれた位置に形成されている。制限層１０とディープ層２０の間に隙間５６が形成されている。隙間５６には、ドリフト層１３が形成されている。なお、図５において、図１と同様の構成については同一の符号を付して説明を省略する。 In the above embodiment, the limiting layer 10 is in contact with the deep layer 20. However, the configuration is not limited to this configuration, and the limiting layer 10 may be separated from the deep layer 20 as illustrated in FIG. 5. Good. The limiting layer 10 is formed at a position shifted from the deep layer 20 in the lateral direction (x direction). A gap 56 is formed between the limiting layer 10 and the deep layer 20. The drift layer 13 is formed in the gap 56. In FIG. 5, the same components as those in FIG.

また、上記実施形態では半導体装置１の一例としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではなく、半導体装置１の他の例としてはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴにおいても、トレンチゲート２、制限層１０およびディープ層２０等について上記のＭＯＳＦＥＴの場合と同様の構成を用いることができる。 In the above embodiment, the MOSFET has been described as an example of the semiconductor device 1. However, the present invention is not limited to this configuration, and another example of the semiconductor device 1 may be an IGBT (Insulated Gate Bipolar Transistor). In the IGBT, the same configuration as that of the MOSFET can be used for the trench gate 2, the limiting layer 10, the deep layer 20, and the like.

また、上記実施形態ではトレンチゲート２を備えるトレンチゲート型の半導体装置１であったが、この構成に限定されるものではない。図６に示すように、他の実施形態に係る半導体装置１０１は、半導体基板１０３と、半導体基板１０３の裏面に配置された裏面電極１０６と、半導体基板１０３の表面に配置された表面電極１０５とを備えている。半導体基板１０３は、ｎ型のドリフト層１１３と、ｐ型のディープ層１２０と、ｎ型の制限層１１０とを備えている。 In the above embodiment, the trench gate type semiconductor device 1 including the trench gate 2 is used. However, the present invention is not limited to this configuration. As shown in FIG. 6, a semiconductor device 101 according to another embodiment includes a semiconductor substrate 103, a back electrode 106 disposed on the back surface of the semiconductor substrate 103, and a front electrode 105 disposed on the surface of the semiconductor substrate 103. It has. The semiconductor substrate 103 includes an n-type drift layer 113, a p-type deep layer 120, and an n-type limiting layer 110.

ドリフト層１１３は、半導体基板１０３の表面及び裏面に露出しており、表面電極１０５及び裏面電極１０６にそれぞれ接触している。ドリフト層１１３の不純物濃度は制限層１１０の不純物濃度より低い。ディープ層１２０は、ドリフト層１１３の内部に深さ方向に延びている。ディープ層１２０は、ドリフト層１１３に接触して下方に延びている。ディープ層１２０の上端は、表面電極１０５とショットキー接合している。ｐ型のディープ層１２０とｎ型のドリフト層１１３の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合によりドリフト層１１３の内部に延びる空乏層が形成される（図６の点線参照）。制限層１１０は、ドリフト層１１３の内部に深さ方向に延びている。制限層１１０は、ドリフト層１１３に接触して下方に延びている。制限層１１０の上端は表面電極１０５とショットキー接合している。制限層１１０はディープ層１２０に隣接して形成されている。制限層１１０はディープ層１２０に沿って延びており、ディープ層１２０と接触している。制限層１１０の深さはディープ層１２０の深さより浅い。制限層１１０の不純物濃度は、ドリフト層１１３の不純物濃度より高い。ｐ型のディープ層１２０とｎ型の制限層１１０の接合部分では、いわゆるジャンクションＦＥＴ効果が生じる。すなわち、この接合部分では、ｐｎ接合により制限層１１０側に延びる空乏層が形成される（図６の点線参照）。 The drift layer 113 is exposed on the front surface and the back surface of the semiconductor substrate 103, and is in contact with the front surface electrode 105 and the back surface electrode 106, respectively. The impurity concentration of the drift layer 113 is lower than the impurity concentration of the limiting layer 110. The deep layer 120 extends in the depth direction inside the drift layer 113. The deep layer 120 is in contact with the drift layer 113 and extends downward. The upper end of the deep layer 120 is in Schottky junction with the surface electrode 105. A so-called junction FET effect occurs at the junction between the p-type deep layer 120 and the n-type drift layer 113. That is, in this junction portion, a depletion layer extending into the drift layer 113 is formed by the pn junction (see the dotted line in FIG. 6). The limiting layer 110 extends in the depth direction inside the drift layer 113. The limiting layer 110 is in contact with the drift layer 113 and extends downward. The upper end of the limiting layer 110 is in Schottky junction with the surface electrode 105. The limiting layer 110 is formed adjacent to the deep layer 120. The limiting layer 110 extends along the deep layer 120 and is in contact with the deep layer 120. The depth of the limiting layer 110 is shallower than the depth of the deep layer 120. The impurity concentration of the limiting layer 110 is higher than the impurity concentration of the drift layer 113. A so-called junction FET effect occurs at the junction between the p-type deep layer 120 and the n-type limiting layer 110. That is, in this junction portion, a depletion layer extending toward the limiting layer 110 is formed by the pn junction (see the dotted line in FIG. 6).

表面電極１０５及び裏面電極１０６は、例えば銅やアルミニウム等の金属から形成されている。表面電極１０５はドリフト層１１３の上に配置され、ドリフト層１１３とショットキー接合している。裏面電極１０６はドリフト層１１３の下に配置され、ドリフト層１１３とショットキー接合している。 The front electrode 105 and the back electrode 106 are made of a metal such as copper or aluminum, for example. The surface electrode 105 is disposed on the drift layer 113 and is in Schottky junction with the drift layer 113. The back electrode 106 is disposed under the drift layer 113 and is in Schottky junction with the drift layer 113.

図６に示す構成によっても、制限層１１０によりドリフト層１１３の内部に空乏層が延びるのを制限することができ、ジャンクションＦＥＴ効果を抑制することができる。 Also with the configuration shown in FIG. 6, it is possible to restrict the depletion layer from extending into the drift layer 113 by the restriction layer 110, and to suppress the junction FET effect.

また、上記実施形態ではディープ層２０とトレンチ２１が図面の紙面奥行方向（ｙ方向）に平行に延びている構成であったが、この構成に限定されるものではなく、ｚ方向から見た図７の断面図に示すように、ディープ層２０とトレンチ２１が互いに直交する構成であってもよい。図７に示すように、ディープ層２０はｘ方向に延びており、トレンチ２１はｙ方向に延びている。複数のトレンチ２１は、ｙ方向に並んで配置されている。また、トレンチ２１とディープ層２０の間に制限層１０が配置されている。 Moreover, in the said embodiment, although the deep layer 20 and the trench 21 were the structures extended in parallel with the paper surface depth direction (y direction) of drawing, it is not limited to this structure, The figure seen from the z direction 7, the deep layer 20 and the trench 21 may be orthogonal to each other. As shown in FIG. 7, the deep layer 20 extends in the x direction, and the trench 21 extends in the y direction. The plurality of trenches 21 are arranged side by side in the y direction. Further, the limiting layer 10 is disposed between the trench 21 and the deep layer 20.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１；半導体装置
２；トレンチゲート
３；半導体基板
５；表面電極
６；裏面電極
１０；制限層
１１；ソース層
１２；ベース層
１３；ドリフト層
１４；ドレイン層
１５；コンタクト層
２０；ディープ層
２１；トレンチ
２１１；下端
２２；ゲート電極
２２１；下端
２３；ゲート絶縁膜
２４；層間絶縁膜
５５；隙間
５６；隙間
１０１；半導体装置
１０３；半導体基板
１０５；表面電極
１０６；裏面電極
１１０；制限層
１１３；ドリフト層
１２０；ディープ層 DESCRIPTION OF SYMBOLS 1; Semiconductor device 2; Trench gate 3; Semiconductor substrate 5; Front surface electrode 6; Back surface electrode 10; Restriction layer 11; Source layer 12; Trench 211; lower end 22; gate electrode 221, lower end 23; gate insulating film 24; interlayer insulating film 55; gap 56; gap 101; semiconductor device 103; semiconductor substrate 105; Layer 120; deep layer

Claims

A trench gate type semiconductor device,
A first conductivity type drift layer;
A second conductivity type semiconductor layer formed on the drift layer and having a channel through which carriers pass;
A trench that extends downward from above the semiconductor layer through the semiconductor layer and reaches the drift layer;
A gate electrode disposed inside the trench and facing the drift layer and the semiconductor layer via a gate insulating film;
A second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench;
A limiting layer disposed at a position separated from the trench in a region between the trench and the deep layer below the semiconductor layer, and
The restriction layer, the first conductivity type layer of higher concentration than the drift layer, or, Ri Do an insulating layer,
The deep layer extends to a position below the lower end of the trench;
The semiconductor device , wherein the limiting layer is formed only at a position above the lower end of the gate electrode .

A trench gate type semiconductor device,
A first conductivity type drift layer;
A second conductivity type semiconductor layer formed on the drift layer and having a channel through which carriers pass;
A trench that extends downward from above the semiconductor layer through the semiconductor layer and reaches the drift layer;
A gate electrode disposed inside the trench and facing the drift layer and the semiconductor layer via a gate insulating film;
A second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench;
A limiting layer disposed at a position separated from the trench in a region between the trench and the deep layer below the semiconductor layer, and
The limiting layer is composed of a first conductivity type layer having a higher concentration than the drift layer, or an insulating layer,
The deep layer extends to a position below the lower end of the trench;
The limiting layer is formed at a position above the lower end of the gate electrode and at a position below the lower end of the gate electrode,
The semiconductor device , wherein the limiting layer is not formed at the lower end position of the gate electrode, and the drift layer and the deep layer are in contact with each other .

A trench gate type semiconductor device,
A first conductivity type drift layer;
A second conductivity type semiconductor layer formed on the drift layer and having a channel through which carriers pass;
A trench that extends downward from above the semiconductor layer through the semiconductor layer and reaches the drift layer;
A gate electrode disposed inside the trench and facing the drift layer and the semiconductor layer via a gate insulating film;
A second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench;
A limiting layer disposed at a position separated from the trench in a region between the trench and the deep layer below the semiconductor layer, and
The limiting layer is composed of a first conductivity type layer having a higher concentration than the drift layer, or an insulating layer,
The semiconductor device , wherein the limiting layer is separated from the deep layer .

The deep layer extends to a position below the lower end of the trench;
The semiconductor device according to claim 3 , wherein the limiting layer extends from a position above the lower end of the gate electrode to a position below the lower end of the trench.