JP2015141921A - semiconductor device - Google Patents
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Abstract
Description
本明細書に開示の技術は、ディープ層を備える半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device including a deep layer.
特許文献1にはディープ層を備える半導体装置が開示されている。特許文献1の半導体装置は、n型のドリフト層と、ドリフト層の上に形成されたp型のベース層と、ベース層を貫通してドリフト層の内部に延びるトレンチと、トレンチの内部にゲート絶縁膜を介して配置されたゲート電極とを備えている。また、この半導体装置は、ベース層の下方に配置されると共にトレンチよりも深い位置まで配置されたディープ層を備えている。ディープ層は、ドリフト層の内部に延びており、ドリフト層と接触している。
特許文献1の半導体装置では、ディープ層の存在により、ゲート電極の下部近傍に生じる電界集中を緩和し、ゲート電極下部の強度低下を抑制している。しかしながら、この半導体装置では、p型のディープ層とn型のドリフト層とのpn接合により、ドリフト層の内部に空乏層が大きく延び、大きく延びた空乏層により、ドリフト層の内部においてキャリアが通過する領域が狭くなる。このような現象はジャンクションFET効果を呼ばれており、このジャンクションFET効果によりキャリアがドリフト層を通過しにくくなる。そこで本明細書は、ゲート電極下部の電界強度上昇を抑制すると共に、ジャンクションFET効果を抑制することができる半導体装置を提供することを目的とする。
In the semiconductor device of
本明細書に開示する半導体装置は、トレンチゲート型の半導体装置であって、第1導電型のドリフト層と、前記ドリフト層の上に形成され、キャリアが通過するチャネルが形成される第2導電型の半導体層と、を備えている。また、この半導体装置は、前記半導体層の上方から前記半導体層を貫通して下方に延び、前記ドリフト層に達するトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介してドリフト層及び半導体層に対向しているゲート電極と、を備えている。また、この半導体装置は、前記トレンチから離間した位置において前記半導体層から下方に延びる第2導電型のディープ層と、前記半導体層より下方における前記トレンチと前記ディープ層との間の領域において前記トレンチから離間した位置に配置されている制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第1導電型の層、または、絶縁性の層からなる。 The semiconductor device disclosed in this specification is a trench gate type semiconductor device, and is formed on a drift layer of a first conductivity type and a channel formed on the drift layer and through which a carrier passes. A semiconductor layer of a mold. In addition, the semiconductor device extends from the upper side of the semiconductor layer to the lower side through the semiconductor layer and reaches the drift layer, and is disposed in the trench, and the drift layer is interposed through the gate insulating film. And a gate electrode facing the semiconductor layer. In addition, the semiconductor device includes a second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench, and the trench in a region between the trench and the deep layer below the semiconductor layer. And a limiting layer disposed at a position spaced from the center. The limiting layer is formed of a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.
このような構成によれば、制限層が形成されている部分において、ジャンクションFET効果による空乏層の伸びが制限されるので、キャリア(電子)の通過領域を広くすることができる。これにより、半導体層を通過したキャリア(電子)がドリフト層を通過するときに、キャリア(電子)の通過領域が広いのでオン抵抗が小さくなり、キャリア(電子)がスムーズに流れる。このようにして、上記の半導体装置によれば、pn接合により空乏層が延びるいわゆるジャンクションFET効果を抑制することができる。また、ディープ層の存在により、ゲート電極の下部近傍においてドリフト層の内部に空乏層が大きく延びる。これにより、ゲート電極の下部近傍に生じる電界集中を緩和することができる。よって、上記の半導体装置によればゲート電極の下部の電界強度上昇を抑制すると共に、ジャンクションFET効果を抑制することができる。 According to such a configuration, since the extension of the depletion layer due to the junction FET effect is limited in the portion where the limiting layer is formed, the carrier (electron) passage region can be widened. Thus, when carriers (electrons) that have passed through the semiconductor layer pass through the drift layer, the on-resistance is reduced because the carrier (electrons) passage region is wide, and the carriers (electrons) flow smoothly. Thus, according to the semiconductor device described above, the so-called junction FET effect in which the depletion layer extends by the pn junction can be suppressed. Further, due to the presence of the deep layer, the depletion layer extends greatly inside the drift layer in the vicinity of the lower portion of the gate electrode. Thereby, the electric field concentration generated near the lower portion of the gate electrode can be reduced. Therefore, according to the semiconductor device described above, an increase in electric field strength below the gate electrode can be suppressed, and the junction FET effect can be suppressed.
また、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置にのみ形成されていてもよい。 In the semiconductor device described above, the deep layer may extend to a position below the lower end of the trench, and the limiting layer may be formed only at a position above the lower end of the gate electrode.
あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置から前記トレンチの下端より下方の位置まで延びていてもよい。 Alternatively, in the above semiconductor device, the deep layer extends to a position below the lower end of the trench, and the limiting layer extends from a position above the lower end of the gate electrode to a position below the lower end of the trench. It may be.
あるいは、上記の半導体装置において、前記ディープ層が前記トレンチの下端より下方の位置まで延びており、前記制限層は、前記ゲート電極の下端より上方の位置および前記ゲート電極の下端より下方の位置に離間して形成されており、前記ゲート電極の下端の位置において前記制限層が形成されておらず前記ドリフト層と前記ディープ層が接触している。 Alternatively, in the semiconductor device, the deep layer extends to a position below the lower end of the trench, and the limiting layer is located above the lower end of the gate electrode and below the lower end of the gate electrode. The limiting layer is not formed at the position of the lower end of the gate electrode, and the drift layer and the deep layer are in contact with each other.
また、上記の半導体装置において、前記制限層が前記ディープ層から離間していてもよい。 In the semiconductor device, the limiting layer may be separated from the deep layer.
また、本明細書に開示する半導体装置は、第1導電型のドリフト層と、前記ドリフト層の上にショットキー接合されたショットキー電極と、前記ドリフト層に接触して下方に延びる第2導電型のディープ層と、前記ディープ層に隣接して前記ドリフト層に接触して下方に延びる制限層と、を備えている。前記制限層は、前記ドリフト層よりも高濃度の第1導電型の層、または、絶縁性の層からなる。 The semiconductor device disclosed in this specification includes a first conductivity type drift layer, a Schottky electrode that is Schottky-joined on the drift layer, and a second conductivity that extends downward in contact with the drift layer. A deep layer of the mold, and a limiting layer extending in contact with the drift layer and extending downward adjacent to the deep layer. The limiting layer is formed of a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.
以下、実施形態について添付図面を参照して説明する。図1に示すように、実施形態に係る半導体装置1は、半導体基板3と、トレンチゲート2とを備えるトレンチゲート型の半導体装置である。本実施形態では、半導体装置1として縦型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を例示している。MOSFETは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。図1にはMOSFETの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。
Hereinafter, embodiments will be described with reference to the accompanying drawings. As shown in FIG. 1, the
半導体基板3としては、シリコン(Si)に不純物を注入したものを例示できる。半導体基板3は、n型のドレイン層14と、ドレイン層14の上に形成されたn型のドリフト層13と、ドリフト層13の上に形成されたp型のベース層12と、ベース層12の上に形成されたn型のソース層11と、ベース層12の上に形成されたp型のコンタクト層15とを備えている。また、半導体基板3は、ベース層12の下に形成されたp型のディープ層20と、ベース層12の下に形成されたn型の制限層10とを備えている。半導体基板3の裏面には裏面電極6が配置されており、半導体基板3の表面には表面電極5が配置されている。
Examples of the
半導体基板3にはトレンチ21が形成されている。トレンチ21は、半導体基板3の表面から下方(深さ方向:z方向)に延び、ソース層11およびベース層12を貫通してドリフト層13の内部まで延びている。トレンチ21は、ベース層12の上方からベース層12を貫通して下方に延びている。トレンチ21の内部には、ゲート絶縁膜23を介してゲート電極22が配置されている。トレンチ21の内面(側面及び底面)はゲート絶縁膜23によって被覆されている。ゲート絶縁膜23の内側にゲート電極22が充填されている。ゲート電極22は、ゲート絶縁膜23を介してドリフト層13及びベース層12に対向している。ゲート電極22の表面には層間絶縁膜24が配置されている。層間絶縁膜24は、ゲート電極22と表面電極5の間に形成されている。トレンチ21、ゲート絶縁膜23およびゲート電極22によりトレンチゲート2が構成されている。ゲート絶縁膜23および層間絶縁膜24は、例えばSiO2から形成されている。ゲート電極22は、例えばアルミニウムやポリシリコンから形成されている。
A
ドレイン層14は、半導体基板3の裏面に露出しており、裏面電極6に接触している。ドレイン層14の不純物濃度はドリフト層13の不純物濃度より高い。
The
ドリフト層13はトレンチゲート2の周囲に形成されている。ドリフト層13は、ゲート絶縁膜23に接触している。ドリフト層13は、制限層10およびディープ層20の周囲に形成されており、制限層10およびディープ層20と接触している。ドリフト層13の不純物濃度はドレイン層14の不純物濃度より低い。また、ドリフト層13の不純物濃度は制限層10の不純物濃度より低い。ドリフト層13は、ベース層12の下に配置されており、ベース層12に接触している。
The
ベース層12はソース層11とドリフト層13を分離している。ベース層12はトレンチゲート2の周囲に形成されている。ベース層12は、ゲート絶縁膜23に接触している。ゲート電極22にオン電位を印加すると、ベース層12のゲート絶縁膜23に接触する部分にトレンチ21に沿って反転層が形成され、キャリアが通過するチャネルが形成される。なお、ベース層12は請求項に記載の半導体層に相当する。
The
ソース層11は半導体基板3の表面に露出しており、表面電極5に接触している。ソース層11からは、キャリア(電子)が流れる。コンタクト層15は半導体基板3の表面に露出しており、表面電極5に接触している。コンタクト層15の不純物濃度はベース層12の不純物濃度より高い。
The
ディープ層20は、トレンチ21から離間した位置において、トレンチ21と並んで深さ方向(z方向)に延びており、トレンチ21より下方の位置(深い位置)まで形成されている。ディープ層20は、ドリフト層13の内部に延びている。ディープ層20は、ベース層12から下方に延びている。ディープ層20の上端はベース層12に接触しており、下端はトレンチ21の下端211(底)より下方の位置(深い位置)まで延びている。ディープ層20はトレンチ21の周囲に形成されている。トレンチ21の両側にディープ層20が配置されている。ディープ層20とトレンチ21は、紙面奥行方向(y方向)に平行に延びている。トレンチ21とディープ層20は互いに離間しており、トレンチ21とディープ層20の間にドリフト層13が形成されている。p型のディープ層20とn型のドリフト層13の接合部分では、いわゆるジャンクションFET効果が生じる。すなわち、この接合部分では、pn接合によりドリフト層13の内部に延びる空乏層が形成される(図1の点線参照)。
The
制限層10は、トレンチ21およびディープ層20と並んで深さ方向(z方向)に延びている。制限層10は、ディープ層20に隣接してドリフト層13の内部に延びている。制限層10は、ベース層12より下方において形成されている。制限層10の上端はベース層12に接触しており、下端はゲート電極22の下端221より上方の位置(浅い位置)まで延びている。本実施形態では、ゲート電極22の下端221より上方の位置(浅い位置)にのみ制限層10が形成されている。制限層10はディープ層20に沿って延びている。制限層10の深さはディープ層20の深さより浅い。制限層10は、トレンチ21とディープ層20の間の領域においてトレンチ21から離間した位置に配置されている。また、制限層10はディープ層20と接触している。制限層10の不純物濃度は、ドリフト層13の不純物濃度より高い。p型のディープ層20とn型の制限層10の接合部分では、いわゆるJFET効果が生じる。すなわち、この接合部分では、pn接合により制限層10側に延びる空乏層が形成される(図1の点線参照)。
The limiting
裏面電極6及び表面電極5は、例えば銅やアルミニウム等の金属から形成されており、ドレイン層14とソース層11の間に電圧を印加することができる。
The
次に、上記の構成を備える半導体装置1の動作について説明する。上記の半導体装置1では、裏面電極6と表面電極5の間に順方向の電圧を印加すると共に、ゲート電極22にゲート電圧を印加する。そうすると、ゲート電圧により、ベース層12のゲート絶縁膜23に接触する部分に反転層が形成され、キャリア(電子)が通過するチャネルが形成される。また、順方向の電圧によりソース層11から供給された電子は、ベース層12に形成されたチャネルを通過し、ドリフト層13を通過してドレイン層14に流れる。これにより、半導体装置1のオン時には、ドレイン層14からソース層11に電流が流れる。
Next, the operation of the
このとき、本実施形態に係る半導体装置1では、図1に点線で示すように、p型のディープ層20とn型のドリフト層13の接合部分において、pn接合によりドリフト層13側に延びる空乏層が形成されている。さらに、p型のディープ層20とn型の制限層10の接合部分においても、pn接合により制限層10側に延びる空乏層が形成されている。また、制限層10がディープ層20より高濃度なので、ディープ層20と制限層10の接合部分で形成される空乏層が、ディープ層20とドリフト層13の接合部分で形成される空乏層より狭くなる。すなわち、制限層10が形成されていることにより、ディープ層20から延びる空乏層の範囲が、制限層10との接合部分においてドリフト層13との接合部分より制限される。これにより、制限層10が形成されている部分において空乏層の伸びが制限されるので、ドリフト層13におけるキャリア(電子)の通過領域が狭くならず、キャリア(電子)がスムーズに流れる。
At this time, in the
すなわち、制限層10が存在しない場合はドリフト層13しか存在しないので、空乏層の伸びが制限されず、ディープ層20とドリフト層13の接合部分に大きく延びる空乏層が形成される。そうすると、ドリフト層13の内部に大きく延びる空乏層が形成されるので、キャリア(電子)の通過領域が狭くなる。これにより、ベース層12を通過したキャリア(電子)がドリフト層13を通過するときに、通過領域が狭くなっているのでオン抵抗が大きくなり、キャリア(電子)が流れにくくなる。
That is, when the limiting
しかしながら、本実施形態に係る半導体装置1では、制限層10が形成されている部分において空乏層の伸びが制限されるので、キャリア(電子)の通過領域を広くすることができる。これにより、ベース層12を通過したキャリア(電子)がドリフト層13を通過するときに、キャリア(電子)の通過領域が広いのでオン抵抗が小さくなり、キャリア(電子)がスムーズに流れる。このようにして、本実施形態に係る半導体装置1によれば、pn接合により空乏層が延びるいわゆるジャンクションFET効果を抑制することができる。
However, in the
ゲート電極22の電位を低下させると、MOSFETがオフする。すなわち、ベース層12に形成されていたチャネルが消失し、キャリアの流れが停止する。このとき、ベース層12とドリフト層13の境界からドリフト層13内に空乏層が広がる。同時に、ディープ層20とドリフト層13の境界からドリフト層13内に空乏層が広がる。ディープ層20の下端近傍(すなわち、トレンチ電極22の下端の深さ)に制限層10が存在しないので、ディープ層20の下端近傍から横方向に広く空乏層が伸びることができる。トレンチ21の両側のディープ層20の下端近傍から横方向に伸びた空乏層は、トレンチ21の下方において互いに繋がる。これにより、ゲート電極22の下部近傍に生じる電界集中を緩和し、ゲート電極22下部の強度低下を抑制することができる。よって、本実施形態に係る半導体装置1によればゲート電極22下部の電界強度低下を抑制すると共に、ジャンクションFET効果を抑制することができる。
When the potential of the
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では制限層10がn型の半導体層であったが、この構成に限定されるものではなく、制限層10が絶縁性を有する層であってもよい。この場合、制限層10の材質としては、例えば二酸化ケイ素(SiO2)等を用いることができる。このような構成によっても、制限層10により空乏層が延びるのを制限することができ、ジャンクションFET効果を抑制することができる。
As mentioned above, although one embodiment was described, a specific mode is not limited to the above-mentioned embodiment. For example, in the above embodiment, the limiting
また、上記実施形態では制限層10がゲート電極22の下端221より上方の位置(浅い位置)にのみ形成されていたが、制限層10の深さ(z方向の長さ)は特に限定されるものではない。例えば、図2に示すように、制限層10は、ゲート電極22の下端221より上方の位置(浅い位置)からトレンチ21の下端211より下方の位置(深い位置)まで延びていてもよい。制限層10は、深さ方向(z方向)に延びており、ディープ層20の下端まで形成されている。制限層10の上端はベース層12に接触しており、下端はディープ層20の下端の位置まで延びている。また、図3に示すように、制限層10がディープ層20の下端の近傍まで形成されていてもよい。この場合、ディープ層20の下端近傍のドリフト層13に例えばボロン等の不純物が注入されていてもよい。なお、図2及び図3において、図1と同様の構成については同一の符号を付して説明を省略する。
In the above embodiment, the limiting
また、制限層10の構成は上記実施形態に限定されるものではなく、例えば図4に示すように、制限層10がゲート電極22の下端221より上方の位置(浅い位置)およびゲート電極22の下端221より上方の位置(深い位置)にそれぞれ形成されていてもよい。浅い位置(上側)の制限層10と深い位置(下側)の制限層10は、深さ方向(z方向)に互いに離間しており、2つの領域が連続しないで形成されている。ゲート電極22の下端221の深さ位置において制限層10は形成されていない。浅い位置(上側)の制限層10と深い位置(下側)の制限層10との間には隙間55が形成されている。隙間55は、ゲート電極22の下端221の高さ位置を含む範囲に形成されている。隙間55には制限層10が配置されておらず、ドリフト層13が形成されている。ゲート電極22の下端221の深さ位置においてドリフト層13とディープ層20が接触している。なお、図4において、図1と同様の構成については同一の符号を付して説明を省略する。
The configuration of the limiting
また、上記実施形態では制限層10がディープ層20に接触していたが、この構成に限定されるものではなく、図5に示すように、制限層10がディープ層20から離間していてもよい。制限層10は、ディープ層20から横方向(x方向)にずれた位置に形成されている。制限層10とディープ層20の間に隙間56が形成されている。隙間56には、ドリフト層13が形成されている。なお、図5において、図1と同様の構成については同一の符号を付して説明を省略する。
In the above embodiment, the limiting
また、上記実施形態では半導体装置1の一例としてMOSFETについて説明したが、この構成に限定されるものではなく、半導体装置1の他の例としてはIGBT(Insulated Gate Bipolar Transistor)であってもよい。IGBTにおいても、トレンチゲート2、制限層10およびディープ層20等について上記のMOSFETの場合と同様の構成を用いることができる。
In the above embodiment, the MOSFET has been described as an example of the
また、上記実施形態ではトレンチゲート2を備えるトレンチゲート型の半導体装置1であったが、この構成に限定されるものではない。図6に示すように、他の実施形態に係る半導体装置101は、半導体基板103と、半導体基板103の裏面に配置された裏面電極106と、半導体基板103の表面に配置された表面電極105とを備えている。半導体基板103は、n型のドリフト層113と、p型のディープ層120と、n型の制限層110とを備えている。
In the above embodiment, the trench gate
ドリフト層113は、半導体基板103の表面及び裏面に露出しており、表面電極105及び裏面電極106にそれぞれ接触している。ドリフト層113の不純物濃度は制限層110の不純物濃度より低い。ディープ層120は、ドリフト層113の内部に深さ方向に延びている。ディープ層120は、ドリフト層113に接触して下方に延びている。ディープ層120の上端は、表面電極105とショットキー接合している。p型のディープ層120とn型のドリフト層113の接合部分では、いわゆるジャンクションFET効果が生じる。すなわち、この接合部分では、pn接合によりドリフト層113の内部に延びる空乏層が形成される(図6の点線参照)。制限層110は、ドリフト層113の内部に深さ方向に延びている。制限層110は、ドリフト層113に接触して下方に延びている。制限層110の上端は表面電極105とショットキー接合している。制限層110はディープ層120に隣接して形成されている。制限層110はディープ層120に沿って延びており、ディープ層120と接触している。制限層110の深さはディープ層120の深さより浅い。制限層110の不純物濃度は、ドリフト層113の不純物濃度より高い。p型のディープ層120とn型の制限層110の接合部分では、いわゆるジャンクションFET効果が生じる。すなわち、この接合部分では、pn接合により制限層110側に延びる空乏層が形成される(図6の点線参照)。
The
表面電極105及び裏面電極106は、例えば銅やアルミニウム等の金属から形成されている。表面電極105はドリフト層113の上に配置され、ドリフト層113とショットキー接合している。裏面電極106はドリフト層113の下に配置され、ドリフト層113とショットキー接合している。
The
図6に示す構成によっても、制限層110によりドリフト層113の内部に空乏層が延びるのを制限することができ、ジャンクションFET効果を抑制することができる。
Also with the configuration shown in FIG. 6, it is possible to restrict the depletion layer from extending into the
また、上記実施形態ではディープ層20とトレンチ21が図面の紙面奥行方向(y方向)に平行に延びている構成であったが、この構成に限定されるものではなく、z方向から見た図7の断面図に示すように、ディープ層20とトレンチ21が互いに直交する構成であってもよい。図7に示すように、ディープ層20はx方向に延びており、トレンチ21はy方向に延びている。複数のトレンチ21は、y方向に並んで配置されている。また、トレンチ21とディープ層20の間に制限層10が配置されている。
Moreover, in the said embodiment, although the
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
1;半導体装置
2;トレンチゲート
3;半導体基板
5;表面電極
6;裏面電極
10;制限層
11;ソース層
12;ベース層
13;ドリフト層
14;ドレイン層
15;コンタクト層
20;ディープ層
21;トレンチ
211;下端
22;ゲート電極
221;下端
23;ゲート絶縁膜
24;層間絶縁膜
55;隙間
56;隙間
101;半導体装置
103;半導体基板
105;表面電極
106;裏面電極
110;制限層
113;ドリフト層
120;ディープ層
DESCRIPTION OF
Claims (6)
第1導電型のドリフト層と、
前記ドリフト層の上に形成され、キャリアが通過するチャネルが形成される第2導電型の半導体層と、
前記半導体層の上方から前記半導体層を貫通して下方に延び、前記ドリフト層に達するトレンチと、
前記トレンチの内部に配置されており、ゲート絶縁膜を介してドリフト層及び半導体層に対向しているゲート電極と、
前記トレンチから離間した位置において前記半導体層から下方に延びる第2導電型のディープ層と、
前記半導体層より下方における前記トレンチと前記ディープ層との間の領域において前記トレンチから離間した位置に配置されている制限層と、を備え、
前記制限層は、前記ドリフト層よりも高濃度の第1導電型の層、または、絶縁性の層からなる、半導体装置。 A trench gate type semiconductor device,
A first conductivity type drift layer;
A second conductivity type semiconductor layer formed on the drift layer and having a channel through which carriers pass;
A trench that extends downward from above the semiconductor layer through the semiconductor layer and reaches the drift layer;
A gate electrode disposed inside the trench and facing the drift layer and the semiconductor layer via a gate insulating film;
A second conductivity type deep layer extending downward from the semiconductor layer at a position spaced from the trench;
A limiting layer disposed at a position separated from the trench in a region between the trench and the deep layer below the semiconductor layer, and
The limiting layer is a semiconductor device including a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.
前記制限層は、前記ゲート電極の下端より上方の位置にのみ形成されている、請求項1に記載の半導体装置。 The deep layer extends to a position below the lower end of the trench;
The semiconductor device according to claim 1, wherein the limiting layer is formed only at a position above a lower end of the gate electrode.
前記制限層は、前記ゲート電極の下端より上方の位置から前記トレンチの下端より下方の位置まで延びている、請求項1に記載の半導体装置。 The deep layer extends to a position below the lower end of the trench;
The semiconductor device according to claim 1, wherein the limiting layer extends from a position above the lower end of the gate electrode to a position below the lower end of the trench.
前記制限層は、前記ゲート電極の下端より上方の位置および前記ゲート電極の下端より下方の位置に離間して形成されており、
前記ゲート電極の下端の位置において前記制限層が形成されておらず前記ドリフト層と前記ディープ層が接触している、請求項1に記載の半導体装置。 The deep layer extends to a position below the lower end of the trench;
The limiting layer is formed at a position above the lower end of the gate electrode and at a position below the lower end of the gate electrode,
The semiconductor device according to claim 1, wherein the limiting layer is not formed at a position of a lower end of the gate electrode, and the drift layer and the deep layer are in contact with each other.
前記ドリフト層の上にショットキー接合されたショットキー電極と、
前記ドリフト層に接触して下方に延びる第2導電型のディープ層と、
前記ディープ層に隣接して前記ドリフト層に接触して下方に延びる制限層と、を備え、
前記制限層は、前記ドリフト層よりも高濃度の第1導電型の層、または、絶縁性の層からなる、半導体装置。 A first conductivity type drift layer;
A Schottky electrode that is Schottky bonded on the drift layer;
A second conductivity type deep layer extending in contact with the drift layer; and
A limiting layer adjacent to the deep layer and extending downward in contact with the drift layer,
The limiting layer is a semiconductor device including a first conductivity type layer having a higher concentration than the drift layer or an insulating layer.
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