JP6139952B2

JP6139952B2 - 半導体装置

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Publication number: JP6139952B2
Application number: JP2013081161A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-04-13
Filing date: 2013-04-09
Publication date: 2017-05-31
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Description

開示する発明は半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、例えば、トランジスタなどの半導体素子、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器は全て半導体装置である。

液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。

近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）のうち少なくとも１元素を含む酸化物半導体をトランジスタに用いる技術が開示されている（特許文献１及び特許文献２参照）。

また、酸化物半導体を用いたトランジスタにおいて、水素が酸化物半導体に浅い不純物準位を形成し電気特性を劣化させるため、保護膜として酸化アルミニウムを用いる技術が開示されている（特許文献３参照）。

トランジスタなどを用いた半導体回路は年々その回路規模（集積度）が拡大している。例えば、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）及びＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）などは数千万の素子によって構成されるものもある。このような半導体集積回路は、数多くの素子が２次元に集積化されているだけではなく、３次元にも集積化されている。

特開２００６−１６５５２８号公報特開２００７−１２３８６１号公報特開２０１０−１１４４１３号公報

トランジスタなどの素子を三次元に集積化する場合、作製する半導体回路の歩留まりを向上させるために、積層される素子は段差被覆性に優れた形状であることが好ましい。そのため、トランジスタの作製工程において、トランジスタを構成する膜の段差被覆性に起因する段切れを抑制することは重要である。

また、他の素子をトップゲート構造のトランジスタ上に積層する場合、当該トランジスタのゲート電極のアスペクト比（チャネル長方向の長さに対する高さ方向の長さ）を大きくすることで、他の素子を形成する際のプロセス条件の許容幅を十分に確保することができる。例えば、上記トランジスタのゲート電極のアスペクト比を大きくすることで、ゲート電極を他の素子と電気的に接続させるために行う、ゲート電極の上面を露出させる工程の処理条件の許容幅を広げることができる。

しかし、上記トランジスタのゲート電極のアスペクト比を大きくすると、段差被覆性の低いスパッタリング法などで当該ゲート電極上に形成した膜に段切れが生じる可能性がある。

そこで、本発明の一態様は、上記のように段切れなど作製工程上の不良を抑制することが可能な半導体装置を提供することを課題の一とする。

また、半導体回路又は表示装置など様々な半導体装置は、当該半導体装置に含まれるトランジスタの電気特性が向上することで、当該半導体装置の性能も向上する。

例えば、酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる水素（水、水素イオン又は水酸化物イオンなどを含む。）及び酸素欠損は、トランジスタの電気特性の不良に繋がる。例えば、膜中に水素及び酸素欠損が含まれている酸化物半導体を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。なぜなら、酸化物半導体は、膜中に含まれる水素及び酸素欠損に起因して電荷が生じ、低抵抗化するためである。そして、酸化物半導体膜中の酸素欠損は低減することが難しい。例えば、酸化物半導体膜中の酸素欠損は酸化物半導体膜の形成時、又は酸化物半導体膜のエッチング工程時において容易に生じてしまう。

そこで、本発明の一態様は、良好な電気特性を有し、高性能な半導体装置を提供することを課題の一とする。

上記課題に鑑みて、酸化物半導体膜にソース電極及びドレイン電極が接して設けられたトップゲート構造の半導体装置において、ゲート電極上に接して設けられる膜の段切れの要因となる、ソース電極及びゲート電極間の凹部、並びにドレイン電極及びゲート電極間の凹部を埋めたサイドウォール絶縁膜を設けることで、ゲート電極上、ソース電極上及びドレイン電極上に形成される膜の段差被覆性を向上させることができる。

また、サイドウォール絶縁膜は、ゲート電極上、ソース電極上及びドレイン電極上に形成される膜の段差被覆性をさらに向上させるためにサイドウォール絶縁膜と半導体装置を構成する他の膜とで凹部が形成されないように設けることが好ましい。

そこで、本発明の一態様は、酸化物半導体膜と、酸化物半導体膜に接して設けられたソース電極及びドレイン電極と、酸化物半導体膜、ソース電極及びドレイン電極に接して設けられたゲート絶縁膜と、ソース電極及びドレイン電極間のゲート絶縁膜に接して設けられたゲート電極と、ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、を有し、サイドウォール絶縁膜は、ソース電極及びゲート電極間の凹部、並びにドレイン電極及びゲート電極間の凹部を埋め込み、ソース電極及びドレイン電極の一部を覆っている半導体装置である。

また、サイドウォール絶縁膜の外周の一部は、ソース電極及びドレイン電極の一部を覆っているだけではなく、ソース電極のゲート電極と対向している面とソース電極の上面とで形成される角部、及びドレイン電極のゲート電極と対向している面とドレイン電極の上面とで形成される角部に位置すればよい。又は、上記角部を覆うゲート絶縁膜に形成される角部に位置すればよい。

酸化物半導体を用いるトランジスタに、外部から水素が酸化物半導体膜に侵入することを抑制できる絶縁膜を設けることで、半導体装置の電気特性劣化を抑制することができる。当該絶縁膜には、酸化物半導体膜やゲート絶縁膜など半導体装置を構成する膜に含まれる酸素が外部に放出されることを抑制できる機能を有することが好ましい。当該機能を有することで、半導体装置の電気特性劣化をさらに抑制することができる。当該絶縁膜として、例えば、スパッタリング法で形成した絶縁性を有する金属酸化膜などがある。

上記のように、サイドウォール絶縁膜を設けて、ゲート電極上、ソース電極上及びドレイン電極上に形成される膜の段差被覆性を向上させることで、スパッタリング法のような段差被覆性の低い形成方法を用いても絶縁膜を段差被覆性高く形成することができ、ゲート絶縁膜、サイドウォール絶縁膜、及びゲート電極上に形成される膜の段切れなどの不良を抑制することができる。

また、本発明の一態様として、半導体装置のオン電流を増大させるために酸化物半導体膜にドーパントを含む低抵抗領域を設けることが好ましい。その際、ゲート電極、ソース電極及びドレイン電極をマスクとすることで、酸化物半導体膜にゲート電極と重畳する第１の領域を挟んで設けられ、低抵抗領域である第２の領域を設けることができる。

そして、ゲート電極をマスクとして用いることでドーパント濃度差を有する低抵抗領域を第２の領域及び第３の領域に設けることができる。なお、第３の領域のドーパント濃度のほうが第２のドーパント濃度よりも高い。

そして、ゲート電極及びサイドウォール絶縁膜をマスクとして用いることで、酸化物半導体膜に低抵抗領域を設けてもよい。

また、半導体装置のオフ電流を低減するために、酸化物半導体膜にドーパントを含む低抵抗領域を設けなくてもよい。

本発明の一態様によれば、酸化物半導体膜にソース電極及びドレイン電極が接して設けられたトップゲート構造の半導体装置において、ソース電極及びゲート電極間の凹部、並びにドレイン電極及びゲート電極間の凹部を埋め込み、且つソース電極の一部及びドレイン電極の一部を覆うようにしてサイドウォール絶縁膜を設けることで、ゲート電極上、ソース電極上及びドレイン電極上に形成される膜の段差被覆性を向上させることができる。従って、電気特性劣化を抑制することができる絶縁膜を段切れなど、不良なく設けることができるため、良好な電気特性を有し、高性能な半導体装置を提供できる。

また、本発明の一態様によれば、段切れなど作製工程上の不良を抑制することが可能であり、歩留まりが良く、生産性の高い半導体装置を提供できる。

また、本発明の一態様によれば、酸化物半導体膜にドーパントを含む低抵抗領域を設けることでオン電流が増大するため、良好な電気特性を有し、高性能な半導体装置を提供できる。

トランジスタを説明する断面図。トランジスタを説明する断面図。トランジスタ一例を説明する上面図及び断面図。トランジスタの作製方法を説明する断面図。トランジスタの作製方法を説明する断面図。トランジスタの作製方法を説明する断面図。トランジスタ一例を説明する上面図及び断面図。トランジスタの作製方法を説明する断面図。トランジスタ一例を説明する上面図及び断面図。トランジスタの作製方法を説明する断面図。トランジスタ一例を説明する上面図及び断面図。トランジスタの作製方法を説明する断面図。トランジスタ一例を説明する上面図及び断面図。トランジスタ一例を説明する断面図。トランジスタ一例を説明する断面図。トランジスタ一例を説明する上面図及び断面図。半導体装置を説明する断面図及び回路図。半導体装置を説明する断面図。半導体装置を説明する回路図。半導体装置の回路図、及び時間と容量電位の関係を示した図。半導体装置の一例を説明する回路図。ＣＰＵの具体例を示すブロック図及びその一部の回路図。電子機器の外観図。半導体装置を説明する回路図及びその一部の断面図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する部分には、同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。

「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、フォトリソグラフィ工程で形成したマスクはエッチング工程後に除去するものとする。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置について、図面を用いて説明する。以下、当該半導体装置をトランジスタとして説明する。

図１（Ａ）及び図１（Ｂ）に、本発明の一態様であるトランジスタの断面図を示す。

図１（Ａ）及び図１（Ｂ）に示したトランジスタはトップゲート構造のトランジスタであり、少なくとも基板１０１上に、酸化物半導体膜１０４と、ゲート絶縁膜１１３と、ゲート電極１１７と、ソース電極１２７ａと、ドレイン電極１２７ｂと、サイドウォール絶縁膜１１９と、絶縁膜１２１と、を有する。なお、基板１０１及び酸化物半導体膜１０４の間に下地絶縁膜を有してもよく、絶縁膜１２１上に層間絶縁膜を有してもよい。

また、図１（Ａ）に示したトランジスタは、ソース電極１２７ａ及びドレイン電極１２７ｂと、サイドウォール絶縁膜１１９との間にゲート絶縁膜１１３が設けられている構成であり、図１（Ｂ）に示したトランジスタは、ソース電極１２７ａ及びドレイン電極１２７ｂと、サイドウォール絶縁膜１１９との間にゲート絶縁膜１１３が設けられていない構成である。

図１（Ａ）及び図１（Ｂ）に示したトランジスタは、サイドウォール絶縁膜１１９がソース電極１２７ａ及びゲート電極１１７間の凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７間の凹部を埋めて、且つソース電極１２７ａの一部及びドレイン電極１２７ｂの一部を覆っているトランジスタである。

なお、上記したように、図１（Ａ）に示したトランジスタにおいてサイドウォール絶縁膜１１９は、ゲート電極１１７の側面及びゲート絶縁膜１１３の上面に接している。一方、図１（Ｂ）に示したトランジスタにおいてサイドウォール絶縁膜１１９は、ゲート電極１１７の側面、ソース電極１２７ａの上面及びドレイン電極１２７ｂの上面に接している。

このように、サイドウォール絶縁膜１１９をソース電極１２７ａ及びゲート電極１１７間の凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７間の凹部を埋めるように設けることで、ゲート電極１１７のアスペクト比が高く、深い凹部を有する場合でも当該凹部の上方に形成される膜の段差被覆性を良好にすることができる。

例えば、サイドウォール絶縁膜１１９が設けられていない場合、スパッタリング法など段差被覆性の低い形成方法を用いてゲート電極１１７、ソース電極１２７ａ及びドレイン電極１２７ｂ上に膜を形成すると、凹部が深いために形成する膜は段切れする可能性がある。その可能性はゲート電極１１７のアスペクト比が高いほど（凹部が深いほど）高くなる。

トランジスタの電気特性劣化を抑制することができる絶縁膜１２１をスパッタリング法など段差被覆性の低い形成方法で形成する場合、あらかじめ凹部をサイドウォール絶縁膜１１９で埋め込み、当該凹部の上方に形成される膜の段差被覆性を良好にした後に行うことで段切れなど不良の発生を抑制することができ、良好な電気特性を有するトランジスタを歩留まり良く作製することができる。

このとき、形成するサイドウォール絶縁膜１１９とソース電極１２７ａ及びドレイン電極１２７ｂとで凹部が形成されては、ゲート電極１１７上、ソース電極１２７ａ上及びドレイン電極１２７ｂ上に形成する膜に段切れが生じる可能性を残す。そのため、図１（Ａ）及び図１（Ｂ）のようにサイドウォール絶縁膜１１９はソース電極１２７ａ及びドレイン電極１２７ｂの一部を覆うようにして形成することが好ましい。

具体的には、ゲート電極１１７の側面からサイドウォール絶縁膜１１９の側端までの距離Ｃ２が、ゲート電極１１７の側面から、ソース電極１２７ａ及びドレイン電極１２７ｂを覆って形成する際に生じるゲート絶縁膜１１３の角部までの距離Ｃ１より長くなるようにサイドウォール絶縁膜１１９を形成することが好ましい（図１（Ａ）参照）。又は、当該距離Ｃ２が、ゲート電極１１７の側面から、ソース電極１２７ａのゲート電極１１７と対向している面とソース電極１２７ａの上面とで形成される角部、及びドレイン電極１２７ｂのゲート電極１１７と対向している面とドレイン電極１２７ｂの上面とで形成される角部までの距離Ｃ１より長くなるようにサイドウォール絶縁膜１１９を形成することが好ましい（図１（Ｂ）参照）。

また、本発明の一態様において、サイドウォール絶縁膜１１９は、形成したサイドウォール絶縁膜１１９とソース電極１２７ａ及びドレイン電極１２７ｂとで凹部が形成されないように設けることが好ましいことから、上記した距離Ｃ１及び距離Ｃ２は一致するようにサイドウォール絶縁膜１１９を設けてもよい（図２（Ａ）及び図２（Ｂ）参照）。なお、図２（Ａ）及び図２（Ｂ）に示したトランジスタは、上記した距離Ｃ１及び距離Ｃ２の関係において異なるが、膜の種類などトランジスタの構成は図１（Ａ）及び図１（Ｂ）と同じである。

言い換えると、本発明の一態様であるトランジスタは、サイドウォール絶縁膜１１９の側端がソース電極１２７ａ及びドレイン電極１２７ｂを覆って形成する際に生じるゲート絶縁膜１１３の角部に位置する構造であってもよい（図２（Ａ）参照）。また、本発明の一態様であるトランジスタは、サイドウォール絶縁膜１１９の側端がソース電極１２７ａのゲート電極１１７と対向している面とソース電極１２７ａの上面とで形成される角部、及びドレイン電極１２７ｂのゲート電極１１７と対向している面とドレイン電極１２７ｂの上面とで形成される角部に位置する構造であってもよい（図２（Ｂ）参照）。

なお、当該角部は、サイドウォール絶縁膜１１９の側端が形成される領域を指し示すものである。従って、図面では、ソース電極１２７ａ及びドレイン電極１２７ｂにおいて、上面と側面が角度を有して接している形状として描かれているが、トランジスタのプロセス条件によってその形状は変化するため、当該角部は直線的に描かれる形状、及び曲線的に描かれる形状など、いかなる形状であってもよい。

上記より、本発明の一態様は、ゲート電極のアスペクト比を大きくすることで生じる、ゲート電極とソース電極及びドレイン電極との凹部において、ゲート電極上、ソース電極上及びドレイン電極上に形成する膜に段切れなど不良が生じることを抑制することができ、歩留まりが良く、生産性の高いトランジスタである。

例えば、トランジスタの電気特性劣化を抑制できる絶縁膜を段切れなど不良なく設けられることから、本発明の一態様は良好な電気特性を有し、高性能なトランジスタである。

そして、本発明の一態様であるトランジスタ上に他の素子（トランジスタ又は容量素子など）を積層する場合、ゲート電極のアスペクト比を大きくすることができるため、他の素子を形成する際のプロセス条件の許容幅を十分に確保することができる。それゆえ、歩留まり良く、他の素子をトランジスタ上に形成することができる。

次に、本発明の一態様であるトランジスタの構成の詳細について説明する。ここでは、図３に示すトランジスタ１００を例に説明する。図３（Ａ）はトランジスタ１００の上面図を示し、図３（Ｂ）は図３（Ａ）に示したトランジスタ１００のＡ−Ｂ間における断面図を示している。

トランジスタ１００は、図１（Ａ）に示したトランジスタに下地絶縁膜及び層間絶縁膜を設けた構成である。

つまり、トランジスタ１００は基板１０１上に、下地絶縁膜１０３と、酸化物半導体膜１０４と、ゲート絶縁膜１１３と、ゲート電極１１７と、ソース電極１２７ａと、ドレイン電極１２７ｂと、サイドウォール絶縁膜１１９と、絶縁膜１２１と、層間絶縁膜１２３とを有する（図１（Ａ）、（Ｂ）参照）。

トランジスタ１００において、下地絶縁膜１０３は基板１０１に接して設けられている。酸化物半導体膜１０４は下地絶縁膜１０３に接して設けられている。ソース電極１２７ａ及びドレイン電極１２７ｂは酸化物半導体膜１０４に接して設けられている。ゲート絶縁膜１１３は酸化物半導体膜１０４、ソース電極１２７ａ及びドレイン電極１２７ｂに接して設けられている。ゲート電極１１７はソース電極１２７ａ及びドレイン電極１２７ｂ間におけるゲート絶縁膜１１３に接して設けられている。

また、サイドウォール絶縁膜１１９はゲート電極１１７の側面及びゲート絶縁膜１１３の上面に接して設けられている。詳細には、サイドウォール絶縁膜１１９はソース電極１２７ａ及びドレイン電極１２７ｂとの間にゲート絶縁膜１１３を有しており、ソース電極１２７ａ及びゲート電極１１７間の凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７間の凹部を埋めて、且つソース電極１２７ａの一部及びドレイン電極１２７ｂの一部を覆って設けられている。

また、絶縁膜１２１は、ゲート絶縁膜１１３、サイドウォール絶縁膜１１９及びゲート電極１１７に接して設けられている。層間絶縁膜１２３は絶縁膜１２１に接して設けられている。

上記よりトランジスタ１００は、ソース電極１２７ａ及びゲート電極１１７の間に形成される凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７の間に形成される凹部がサイドウォール絶縁膜１１９によって埋められている。従って、当該凹部の上方に形成される膜の段差被覆性が改善されており、当該凹部において段切れなど不良の発生を抑制されるため、良好な電気特性を有するトランジスタを作製することができる。

なお、トランジスタ１００において、ソース電極１２７ａ及びドレイン電極１２７ｂのチャネル幅方向の線幅は酸化物半導体膜１０４のチャネル幅方向の線幅よりも狭い構成（図３（Ａ）参照）だけでなく、酸化物半導体膜１０４のチャネル幅方向の線幅よりも広い構成であってもよい。

ゲート電極１１７はゲート配線としても機能する。ソース電極１２７ａはソース配線としても機能する。ドレイン電極１２７ｂはドレイン配線としても機能する。なお、ゲート絶縁膜１１３、絶縁膜１２１、及び層間絶縁膜１２３の一以上に開口を設けて、ゲート電極１１７に接するゲート配線、ソース電極１２７ａに接するソース配線、及びドレイン電極１２７ｂに接するドレイン配線を設ける構成であってもよい。

基板１０１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。

なお、下地絶縁膜１０３は設けなくてもよく、基板１０１に直接、酸化物半導体膜１０４を形成してもよい。基板１０１に可撓性基板を用いた場合、可撓性基板に下地絶縁膜１０３を形成した上に酸化物半導体膜１０４を形成してもよく、可撓性基板に直接、酸化物半導体膜１０４を形成してもよい。

また、基板１０１とトランジスタ１００の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０１より分離し、他の基板に転載するのに用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。

下地絶縁膜１０３は、基板１０１からの水素（水又は水酸基などを含む。）などの不純物元素が酸化物半導体膜１０４に拡散することを抑制する絶縁膜である。また、下地絶縁膜１０３は、トランジスタ１００の作製工程で、加熱することによって、酸素の一部を酸化物半導体膜１０４に供給し、酸化物半導体膜１０４中の酸素欠損を修復できる効果を有することが好ましい。従って、下地絶縁膜１０３は、酸素を含む絶縁膜が好ましい。

例えば、下地絶縁膜１０３は、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化亜鉛若しくはＧａ−Ｚｎ系金属酸化物などの酸化絶縁膜、又は酸化窒化シリコン、酸化窒化ガリウム、酸化窒化アルミニウム、酸化窒化イットリウム、酸化窒化ハフニウムなどの酸化窒化絶縁膜、若しくは窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は複数が積層された絶縁膜とすることができる。なお、下地絶縁膜１０３に適用できる材料において、「窒化酸化」とは、その組成として、酸素よりも窒素の含有量が多いことをいい、「酸化窒化」とは、その組成として、窒素よりも酸素の含有量が多いことをいう。

下地絶縁膜１０３は、上記列挙した材料を用いて、化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、又はパルスレーザ堆積（ＰＬＤ：ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法によって形成することができる。

また、トランジスタ１００の作製工程で、加熱することによって、下地絶縁膜１０３の酸素の一部を酸化物半導体膜１０４に供給するためには、下地絶縁膜１０３は加熱することによって酸素の一部を放出する絶縁膜であることが好ましい。具体的には、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の放出量が１．０×１０^１８ｃｍ^−３以上、好ましくは３．０×１０^２０ｃｍ^−３以上である、絶縁膜であることが好ましい。

以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。

ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。

例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（Ｎ_Ｏ２）は、以下の式で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ_３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。上式の詳細に関しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ｃｍ^−２の水素原子を含むシリコンウェハを用いて測定した数値である。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。

加熱することによって酸素の一部を放出する絶縁膜は、化学量論的組成より多くの酸素を含む絶縁膜があり、例えば、酸素が過剰に含まれている酸化窒化シリコン、又は酸素が過剰に含まれている酸化シリコン（ＳｉＯ_Ｘ（ｘ＞２））膜がある。酸素が過剰に含まれている酸化シリコン（ＳｉＯ_Ｘ（ｘ＞２））膜とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。

また、下地絶縁膜１０３に含まれる水素は、トランジスタ１００の作製工程中に酸化物半導体膜１０４に拡散し、酸化物半導体膜１０４を低抵抗化させ、トランジスタ１００の電気特性を不良にすることがある。そこで、下地絶縁膜１０３は、水素が低減されていることが好ましい。

また、下地絶縁膜１０３の厚さは、５ｎｍ以上３０００ｎｍ以下とすることができる。

なお、トランジスタ１００にとってＬｉやＮａなどのアルカリ金属は、不純物であり、当該アルカリ金属が酸化物半導体膜１０４に拡散することで電気特性の不良に繋がる場合がある。そのため、基板１０１と下地絶縁膜１０３との間に窒化絶縁膜を設けてもよい。当該窒化絶縁膜としては、窒化シリコン、又は窒化アルミニウムなどが挙げられ、下地絶縁膜１０３と同じ方法を用いて形成することができる。

酸化物半導体膜１０４は少なくともチャネル形成領域を有する。酸化物半導体膜１０４としては、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。又は、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一又は複数を有することが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はジルコニウム（Ｚｒ）等がある。

また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。

また、酸化物半導体膜１０４に適用できる酸化物半導体は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。

また、酸化物半導体膜１０４は、非晶質構造、単結晶構造、又は多結晶構造であってもよい。

酸化物半導体膜１０４は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜１０４は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。

酸化物半導体膜１０４は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜１０４は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜１０４が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜１０４は、例えば、単結晶を有してもよい。

酸化物半導体膜１０４は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

酸化物半導体膜１０４は、結晶性を有する酸化物半導体膜の一つである、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とすることが好ましい。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、たとえば、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属元素が三角形状又は六角形状の配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。従って、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向なるように揃う。結晶部は、成膜することにより、又は成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは信頼性が高い。

なお、酸化物半導体膜１０４を構成する酸素の一部は窒素で置換されてもよい。

酸化物半導体を用いたトランジスタにおいて、酸化物半導体膜に含まれる水素（水、水素イオン又は水酸化イオンなどを含む。）及び酸素欠損は電荷を生成するため、酸化物半導体膜のキャリア密度が増大し、酸化物半導体膜を低抵抗化させる。それゆえ、水素及び酸素欠損を含む酸化物半導体膜を有するトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。

そこで、酸化物半導体膜１０４は、水素などの不純物が十分に除去されて、高純度化されていることが好ましく、具体的には、酸化物半導体膜１０４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。当該水素濃度は二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、酸化物半導体膜１０４は、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。

酸化物半導体膜１０４において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。後述するトランジスタ１００の製造工程において、これらの不純物が混入又は酸化物半導体膜１０４表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜１０４表面に付着した場合には、シュウ酸や希フッ酸などに曝す、又はプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜１０４表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜１０４の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜１０４のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜１０４の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。このようにすることで、トランジスタ１００を良好な電気特性を有するトランジスタとすることができる。

酸化物半導体膜１０４を単結晶、多結晶などの酸化物半導体膜又はＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜１０４表面の平坦性を高めることによって、非晶質の酸化物半導体膜を用いたトランジスタより電界効果移動度が高いトランジスタを得ることができる。酸化物半導体膜１０４表面の平坦性を高めるためには、平坦な表面上に酸化物半導体膜１０４を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１で定義されている算術平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

しかし、これらに限られず、酸化物半導体膜１０４は、必要とするトランジスタ特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタ特性を得るために、酸化物半導体膜１０４は、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切な酸化物半導体とすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。

酸化物半導体膜１０４は、１種の酸化物半導体膜で形成された単層構造の他に、複数種の酸化物半導体膜を形成した積層構造を適用することができる。例えば、非晶質構造の酸化物半導体膜、多結晶構造の酸化物半導体膜、及びＣＡＡＣ−ＯＳ膜の少なくとも２種を含む積層構造を適用することができる。

また、酸化物半導体膜１０４には、組成の異なる酸化物半導体膜を形成した積層構造を適用することもできる。具体的には、ゲート絶縁膜１１３と接する面を含む第１の酸化物半導体膜（以下、上層ともいう）と、上面が第１の酸化物半導体膜に接し、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、下層ともいう。）と、を含む積層構造を適用することもできる。なお、この場合、上層にチャネル形成領域の多くが含まれる。これは、上層のほうがが下層よりもゲート電極１１７に近接するからである。

ここで、上層及び下層が共にインジウム、ガリウム、及び亜鉛を含んで構成される場合には、上層におけるインジウム濃度を下層におけるインジウム濃度よりも高くし、且つ下層におけるガリウム濃度を上層におけるガリウム濃度よりも高くすること、及び上層におけるインジウム濃度を上層におけるガリウム濃度よりも高くし、且つ下層におけるガリウム濃度を下層におけるインジウム濃度よりも高くすることの一方又は双方とすることが好ましい。

これにより、トランジスタ１００の電界効果移動度を増大させることができ、寄生チャネルの形成を抑制することができる。具体的には、上層のインジウム濃度を高くすることによって当該トランジスタ１００の電界効果移動度を増大させることができる。これは、酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を高くすることでｓ軌道のオーバーラップが多くなることに起因する。また、下層のガリウム濃度を高くすることによって酸素の脱離を抑制し、上層における寄生チャネルの形成を抑制できる。これは、ＧａがＩｎと比較して酸素欠損を形成するために必要なエネルギーが大きく、酸素欠損が生じにくいことに起因する。

ゲート絶縁膜１１３は、下地絶縁膜１０３に適用できる酸化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いることができる。

また、ゲート絶縁膜１１３は、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））膜、又は酸化ランタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。このような膜を用いることでゲートリーク電流の低減が可能である。

ゲート絶縁膜１１３の厚さは、５ｎｍ以上３００ｎｍ以下とすることが好ましい。また、トランジスタの微細化、又はオン電流及び電界効果移動度を向上させるために、ゲート絶縁膜１１３は薄いことが好ましい。例えば、５ｎｍ以上５０ｎｍ以下とすることが好ましく、１０ｎｍ以上３０ｎｍ以下とすることがさらに好ましい。

ゲート電極１１７は導電材料として、アルミニウム、チタン、クロム、銅、マンガン、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金等を用いることができる。また、ゲート電極１１７は、単層構造でも、二層以上の積層構造としてもよい。

また、ゲート電極１１７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

また、ゲート電極１１７として、Ｉｎ−Ｇａ−Ｚｎ系酸化窒化物半導体膜、Ｉｎ−Ｓｎ系酸化窒化物半導体膜、Ｉｎ−Ｇａ系酸化窒化物半導体膜、Ｉｎ−Ｚｎ系酸化窒化物半導体膜、Ｓｎ系酸化窒化物半導体膜、Ｉｎ系酸化窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を用いることが好ましい。特に抵抗率が１×１０^−４Ωｃｍ以上１×１０^−１Ωｃｍ以下、好ましくは１×１０^−４Ωｃｍ以上１×１０^−２Ωｃｍ以下であるこれらの膜を用いることが好ましい。また、これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜１０４より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸化窒化物半導体膜を用いる。

ソース電極１２７ａ及びドレイン電極１２７ｂは導電材料として、アルミニウム、チタン、クロム、銅、マンガン、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金等を用いることができる。ソース電極１２７ａ及びドレイン電極１２７ｂは、単層構造でも、二層以上の積層構造としてもよい。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。

サイドウォール絶縁膜１１９は、下地絶縁膜１０３に適用できる酸化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜、並びに基板１０１と下地絶縁膜１０３との間に設けることができる窒化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いることができる。

サイドウォール絶縁膜１１９の幅は、ソース電極１２７ａ及びゲート電極１１７間の凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７間の凹部を埋め、ソース電極１２７ａの一部及びドレイン電極１２７ｂの一部を覆うことができる幅であれば、適宜選択することができる。

絶縁膜１２１はトランジスタ１００の電気特性劣化を抑制できる絶縁膜である。例えば、外部から水素（水、水素イオン又は水酸化イオンなどを含む。）が酸化物半導体膜１０４に侵入することを抑制できる絶縁膜であることが好ましい。加えて、絶縁膜１２１は、酸化物半導体膜１０４やゲート絶縁膜１１３など半導体装置を構成する膜に含まれる酸素が外部に放出されることを抑制できる絶縁膜であることが好ましい。

具体的には、絶縁膜１２１は緻密性の高い絶縁膜であることが好ましい。緻密性の高い絶縁膜は、例えばスパッタリング法で形成した絶縁性を有する金属酸化膜、特にスパッタリング法で形成した酸化アルミニウム膜が挙げられる。当該酸化アルミニウム膜は高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）な膜とすることで、外気中の水分などの不純物が酸化物半導体膜１０４に侵入すること抑制することができる。また、トランジスタ１００の構成要素に含まれる酸素がトランジスタ１００の外部に放出されることを抑制することもできる。

従って、絶縁膜１２１は、トランジスタ１００の作製工程中及び作製後において、水分が酸化物半導体膜１０４に混入することを抑制するバリア膜として、さらに酸化物半導体膜１０４を構成する主成分材料である酸素の放出を抑制するバリア膜として機能し、良好な電気特性を有するトランジスタ１００を作製することができる。しかし、一般にスパッタリング法は段差被覆性に劣っており、ソース電極１２７ａ及びゲート電極１１７間の凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７間の凹部によって、絶縁膜１２１の段切れなどの不良が生じる可能性があり、段切れが生じるとトランジスタ１００の電気特性が不良になる。そこで、トランジスタ１００はサイドウォール絶縁膜１１９によって当該凹部が埋められているため、絶縁膜１２１が段切れなどの不良なく形成されており、良好な電気特性を有するトランジスタである。

また、絶縁膜１２１の具体例として酸化アルミニウム膜の他に、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、又は酸化窒化ハフニウムなどの絶縁性を有する金属酸化膜が挙げられる。なお、膜密度はラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−ＲａｙＲｅｆｌｅｃｔｉｏｎ）によって測定することができる。

層間絶縁膜１２３は、下地絶縁膜１０３に適用できる酸化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜から選ばれた一に絶縁膜、又は複数が積層された絶縁膜を用いることができる。

層間絶縁膜１２３の厚さは、５ｎｍ以上３０００ｎｍ以下とすることが好ましい。

次に、トランジスタ１００の作製方法について図面を用いて説明する。

まず、基板１０１を準備し、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１５０を形成する（図４（Ａ）参照）。

下地絶縁膜１０３は上記列挙した材料を用いて化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法、又はレーザーアブレーション法によって形成することができる。

本実施の形態では、下地絶縁膜１０３として化学量論的組成より多くの酸素を含む絶縁膜を形成する。化学量論的組成より多くの酸素を含む絶縁膜は、例えば、上記列挙した材料及び形成方法を用いて形成した絶縁膜に、イオンインプランテーション法又はイオンドーピング法を用いて酸素イオンを注入することで形成することができる。なお、酸素を含む雰囲気中で熱処理又はプラズマ処理を行うことで当該形成した絶縁膜に酸素イオンを注入してもよい。

そこで、本実施の形態では、下地絶縁膜１０３として酸素が過剰に含まれている酸化窒化シリコンをＣＶＤ法により３００ｎｍの厚さで形成する。なお、本実施の形態では、下地絶縁膜１０３に含まれる水素を除去するために熱処理を行った後に、酸素イオンを注入することで酸素が過剰に含まれている酸化窒化シリコンを形成する。

酸化物半導体膜１５０は、上記列挙した材料を用いてスパッタリング法、塗布法、パルスレーザ堆積法、レーザーアブレーション法等により下地絶縁膜１０３上に形成される。

スパッタリング法で酸化物半導体膜１５０を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。

スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。

また、スパッタリングターゲットは、形成する酸化物半導体膜１５０の組成にあわせて、適宜選択すればよい。

酸化物半導体膜１５０としてＣＡＡＣ−ＯＳ膜を形成するためには、以下に示す方法を用いて行うことができる。

ＣＡＡＣ−ＯＳ膜を得る方法としては、以下の方法が挙げられる。第１の方法は、成膜温度を２００℃以上７００℃以下として酸化物半導体膜を形成する方法である。第２の方法は、成膜時に熱を加えず、酸化物半導体膜を成膜した後に２００℃以上７００℃以下の熱処理を行う方法である。第３の方法は、薄い膜厚で酸化物半導体膜を形成した後、２００℃以上７００℃以下の熱処理を行い、熱処理した酸化物半導体膜上に、当該酸化物半導体膜より厚い膜厚で再度、酸化物半導体膜を形成する方法である。なお、第２の方法において、再度酸化物半導体膜を形成した後、２００℃以上７００℃以下の熱処理を行ってもよい。

なお、酸化物半導体膜１５０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で形成することができる。酸化物半導体膜１５０は、形成時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で形成して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域を有する）膜とすることが好ましい。

例えば、酸化物半導体膜１５０をＩｎ−Ｇａ−Ｚｎ系酸化物とし、スパッタリング法で形成するためのターゲットとしては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の金属酸化物ターゲットを用いることができる。また、金属酸化物ターゲットの材料及び組成に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（原子数比）の金属酸化物ターゲット、又はＩｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）の金属酸化物ターゲットを用いることができる。

なお、用いるターゲットの原子数比によってもＣＡＡＣ−ＯＳ膜を形成するために必要な熱エネルギーは異なる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（原子数比）の金属酸化物ターゲットを用いる場合は、被形成基板を３００℃程度にした状態で成膜することでＣＡＡＣ−ＯＳ膜が形成されることに対し、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の金属酸化物ターゲットでは被形成基板を４００℃程度にした状態でＣＡＡＣ−ＯＳ膜が形成される。

また、金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成する酸化物半導体膜を緻密な膜とすることができる。

また、酸化物半導体膜１５０に用いることのできる金属酸化物ターゲットは、単結晶、多結晶等の結晶性を有するターゲットが好ましい。結晶性を有するターゲットを用いることにより、形成された膜も結晶性を有し、特に、形成された膜においてはＣＡＡＣ−ＯＳ膜となりやすい。

また、酸化物半導体膜１５０は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。

酸化物半導体膜１５０を形成する際に用いるスパッタリングガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

酸化物半導体膜１５０をスパッタリング法で形成する際は、減圧状態に保持された成膜室内に基板１０１を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて基板１０１上に酸化物半導体膜１５０を形成する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体膜１５０に含まれる不純物の濃度を低減できる。

また、下地絶縁膜１０３と酸化物半導体膜１５０とを大気に解放せずに連続的に形成することが好ましい。下地絶縁膜１０３と酸化物半導体膜１５０とを大気に曝露せずに連続して形成すると、下地絶縁膜１０３表面に水素や水分などの不純物が吸着することを防止することができる。

また、酸化物半導体膜１５０に、過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行ってもよい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下、酸素雰囲気下、窒素雰囲気下、又は希ガス雰囲気下などで行うことができる。また、熱処理の時間は適宜選択することができる。例えば、熱処理装置の一つである電気炉に基板１０１を導入し、酸化物半導体膜１５０に対して酸素雰囲気下４５０℃において１時間の熱処理を行うことができる。

なお、熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、又は窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、脱水化又は脱水素化のための熱処理は、酸化物半導体膜１５０の形成後、金属元素を含む膜の形成前、及び酸化物半導体膜１５０への酸素の導入工程前であれば、どのタイミングで行ってもよい。

また、酸化物半導体膜１５０の表面の平坦性を高めてトランジスタ１００の電界効果移動度を向上させるために、下地絶縁膜１０３を上記範囲の平均面粗さ（Ｒａ）となるように研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラズマ処理を行うことが好ましい。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、下地絶縁膜１０３の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、又はプラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、下地絶縁膜１０３表面の凹凸状態に合わせて適宜選択して処理を行えばよい。

本実施の形態では、酸化物半導体膜１５０として、Ｉｎ−Ｇａ−Ｚｎ系酸化物のターゲットを用いるスパッタリング法により、ＣＡＡＣ−ＯＳ膜のＩＧＺＯ膜を２０ｎｍ形成する。

次に、酸化物半導体膜１５０上にフォトリソグラフィ工程でレジストマスクを形成し、当該レジストマスクを用いてエッチング工程を行い、酸化物半導体膜１０４を形成し、下地絶縁膜１０３及び酸化物半導体膜１０４上に導電膜１５２を形成する（図４（Ｂ）参照）。

酸化物半導体膜１０４を形成するために用いるマスクは、インクジェット法などの印刷法で形成することができる。インクジェット法などの印刷法を用いることで、フォトマスクを用いずに当該マスクを形成することができ、トランジスタ１００の作製コストを低減できる。以降の作製工程で行うフォトリソグラフィ工程においても、フォトマスクを用いる方法、又はインクジェット法などの印刷法でマスクを形成することができる。

酸化物半導体膜１０４に加工するためのエッチング工程は、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、ドライエッチングの場合は、酸化物半導体膜１５０の材料に合わせてエッチングガスを適宜選択して行うことができる。酸化物半導体膜１５０のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

また、酸化物半導体膜１５０を形成せず、印刷法を用いて酸化物半導体膜１０４を形成することもできる。このようにすることで素子分離された酸化物半導体膜１０４を直接的に形成することができる。

導電膜１５２は、上記列挙した導電材料を用いてスパッタリング法、ＣＶＤ法、又は蒸着法等で形成することができる。ここでは、スパッタリング法により厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順に積層して形成する。

次に、フォトリソグラフィ工程を行って導電膜１５２上にマスクを形成し、当該マスクを用いてエッチング工程を行い、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する。そして、酸化物半導体膜１０４、ソース電極１２７ａ及びドレイン電極１２７ｂ上にゲート絶縁膜１１３を形成する（図４（Ｃ）参照）。

導電膜１５２に行うエッチング工程はドライエッチング又はウェットエッチングで行うことができる。導電膜１５２の材料によって、ドライエッチングのエッチング条件（エッチングガス、圧力、印加電力、及び処理時間など）又はウェットエッチングのエッチング条件（エッチング液、液温、及び処理時間など）を適宜選択して行えばよい。ここでは、ドライエッチングでタングステン膜、アルミニウム膜、チタン膜を加工してソース電極１２７ａ及びドレイン電極１２７ｂを形成する。

なお、ソース電極１２７ａ及びドレイン電極１２７ｂは、その端部がテーパ形状となるように形成することで、この工程の後に形成される膜が段切れすることを抑制できる。テーパ形状は、マスクを後退させつつエッチングすることで形成することができる。

なお、ソース電極１２７ａ及びドレイン電極１２７ｂ間の距離はトランジスタ１００のチャネル長に相当する。そこで、チャネル長を微細に形成するため、導電膜１５２に行うフォトリソグラフィ工程は、露光装置の光源として波長３６５ｎｍ以下の光を用いることが好ましい。例えば、高圧水銀灯のスペクトル光であるｉ線（波長３６５ｎｍ）、またはＫｒＦレーザ光（波長２４８ｎｍ）やＡｒＦレーザ光（波長１９３ｎｍ）などの可視光から紫外領域の波長の光を用いることが好ましい。

ゲート絶縁膜１１３は、上記列挙した下地絶縁膜１０３に適用できる材料を用いて、スパッタリング法、ＣＶＤ法、塗布法、又は印刷法等により形成することができる。

ここでは、ゲート絶縁膜１１３として、酸素が過剰に含まれている酸化窒化シリコンをＣＶＤ法により２０ｎｍの厚さで形成する。なお、本実施の形態では、ゲート絶縁膜１１３に含まれる水素を除去するために熱処理を行った後に、酸素イオンを注入することで酸素が過剰に含まれている酸化窒化シリコンを形成する。

ゲート絶縁膜１１３上に導電膜１５４を形成する（図４（Ｄ）参照）。導電膜１５４は、導電膜１５２と同様に、上記列挙した導電材料を用いて、スパッタリング法、ＣＶＤ法、又は蒸着法などで形成する。ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。

次に、フォトリソグラフィ工程を行って導電膜１５４上にマスクを形成し、当該マスクを用いてエッチング工程を行い、ゲート電極１１７を形成する（図５（Ａ）参照）。なお、後の作製工程でサイドウォール絶縁膜１１９を形成することを考慮して、ゲート電極１１７は出来る限り垂直に近いテーパ角を有するように形成する。

導電膜１５４に行うエッチング工程はドライエッチング又はウェットエッチングで行うことができる。導電膜１５４の材料によって、ドライエッチングのエッチングガス又はウェットエッチングのエッチング液を適宜選択して行えばよい。ここでは、上記マスクを用いてドライエッチングでタングステン膜を加工してゲート電極１１７を形成する。

なお、ゲート電極１１７を形成する際に、ゲート電極１１７をマスクにして、さらにゲート絶縁膜１１３のゲート電極１１７に接する領域以外を除去した後、以下記載する工程を行うことで、図１（Ｂ）に示したようなサイドウォール絶縁膜１１９とソース電極１２７ａ及びドレイン電極１２７ｂとが接する構成のトランジスタを作製することができる。

次に、ゲート絶縁膜１１３及びゲート電極１１７上に絶縁膜１５６を形成する（図５（Ｂ）参照）。

絶縁膜１５６は、上記列挙した下地絶縁膜１０３に適用できる材料を用いて、スパッタリング法、ＣＶＤ法、塗布法、又は印刷法等により形成することができる。なお、後の作製工程で絶縁膜１５６をサイドウォール絶縁膜１１９に加工した際に、ゲート電極１１７及びソース電極１２７ａの間の凹部、並びゲート電極１１７及びドレイン電極１２７ｂの間の凹部が埋めることができる厚さで形成することが好ましい。

絶縁膜１５６をＲＩＥ（Ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ：反応性イオンエッチング）法などの異方性エッチングによって加工し、ゲート電極１１７の側面に接するサイドウォール絶縁膜１１９を自己整合的に形成する。ここで、絶縁膜１５６は、酸化絶縁膜、酸化窒化絶縁膜、窒化酸化絶縁膜で形成することにより、トランジスタ１００を作製する際の熱処理によって酸化物半導体膜１０４に酸素が供給され、酸化物半導体膜１０４中の酸素欠損を修復することができ、トランジスタ１００の電気特性を良好にすることができる。また、窒化絶縁膜を用いる場合は、ゲート絶縁膜１１３とのエッチング選択比の高い条件で、サイドウォール絶縁膜１１９を形成するエッチングを行うことができるため、サイドウォール絶縁膜１１９を形成する際に発生する不良を抑制することができる。従って、歩留まり良くトランジスタ１００を作製することができる。

次に、ゲート絶縁膜１１３、ゲート電極１１７、及びサイドウォール絶縁膜１１９上に絶縁膜１２１を形成する（図６参照）。

絶縁膜１２１は特に緻密性の高い絶縁膜を形成することが好ましい。絶縁膜１２１は、好ましくは５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上１００ｎｍ以下とし、ここではスパッタリング法で酸化アルミニウム膜を７０ｎｍ形成する。

サイドウォール絶縁膜１１９が、ゲート電極１１７及びソース電極１２７ａ間の凹部、並びにゲート電極１１７及びドレイン電極１２７ｂ間の凹部を埋めるように設けられているため、スパッタリング法で形成する酸化アルミニウム膜を段切れなく形成することができる。それゆえ、歩留まり良く（生産性の高く）トランジスタ１００を作製することができる。

次に、絶縁膜１２１上に層間絶縁膜１２３を形成する（図３（Ｂ）参照）。層間絶縁膜１２３は、上記列挙した下地絶縁膜１０３に適用できる材料を用いて、スパッタリング法、ＣＶＤ法、塗布法、又は印刷法等により形成することができる。本実施の形態では、プラズマＣＶＤ法で形成した酸化窒化シリコンを４００ｎｍ形成する。

少なくとも絶縁膜１２１を形成した後に、熱処理を行うことが好ましい。当該熱処理は、下地絶縁膜１０３上に酸化物半導体膜１５０を形成した後に行うことができる熱処理と同様の加熱条件を用いて行うことができる。当該熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１３に酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１０４の界面、ゲート絶縁膜１１３と酸化物半導体膜１０４の界面、及び酸化物半導体膜１０４に供給され、それぞれの界面における界面準位密度を低減し、且つ、酸化物半導体膜１０４中の酸素欠損を修復することができる。従って、電気特性の良好な半導体装置を作製することができる。

上記より、トランジスタ１００は、酸化物半導体膜１０４が、膜中の水素濃度及び酸素欠損が低減されており、高純度化した酸化物半導体膜であるため、しきい値電圧のマイナスシフトが抑制されている。また、ソース電極１２７ａ及びドレイン電極１２７ｂ間のリーク電流、代表的にはオフ電流密度（オフ電流をトランジスタのチャネル幅で除した数値）を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能である。そして、トランジスタ１００は酸化物半導体膜１０４には低抵抗領域が設けられていないことから、トランジスタ１００のオフ電流密度を容易に上記範囲にまで低減できる。

このように、しきい値電圧のマイナスシフトが抑制され、オフ電流密度が上記範囲にまで低減できることから、トランジスタ１００のチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができる。なお、このようにチャネル長が短い場合でもゲート絶縁膜１１３の厚さを数十ｎｍと薄くすること、及びオフ電流密度を上記範囲にまで低減することができる。

以上、本発明の一態様によれば、良好な電気特性を有し、高性能な半導体装置を提供できる。または、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製することができる。

なお、本実施の形態に記載の構成、方法などは、他の実施の形態及び実施例に記載の構成、方法などと適宜、組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。なお、以下の本実施の形態においても半導体装置をトランジスタとして説明する。また、以下の本実施の形態は、先の実施の形態で用いた図面（符号及びハッチングを含む。）及び説明を適宜用い、重複する説明は省略することがある。

本実施の形態で説明するトランジスタ２００は、酸化物半導体膜が、チャネル形成領域として機能する第１の領域と、第１の領域を挟んで設けられる一対の第２の領域と、第１の領域及び一対の第２の領域を挟んで設けられる一対の第３の領域とを有する点で、実施の形態１で説明したトランジスタ１００と異なる。

第１の領域、一対の第２の領域及び一対の第３の領域はゲート電極、ソース電極及びドレイン電極をマスクとして用いてドーパントを注入することで自己整合的に形成することができる。

図７（Ａ）及び図７（Ｂ）に、トランジスタ２００の上面図及び断面図を示す。図７（Ａ）は、トランジスタ２００の上面図であり、図７（Ｂ）は、図７（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図７（Ａ）では、明瞭化のため、トランジスタ２００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。

トランジスタ２００の構成は、トランジスタ１００の構成において、酸化物半導体膜１０４を、チャネル形成領域として機能する第１の領域１０５、第１の領域１０５を挟んで設けられる一対の第２の領域１０７ａ、１０７ｂ、及び第１の領域１０５及び一対の第２の領域１０７ａ、１０７ｂを挟んで設けられる一対の第３の領域１０９ａ、１０９ｂを有する酸化物半導体膜１１１にした構成であり、ソース電極１２７ａ及びドレイン電極１２７ｂのチャネル幅方向の線幅は酸化物半導体膜１１１のチャネル幅方向の線幅よりも広い構成である（図７（Ａ）、（Ｂ）参照）。

サイドウォール絶縁膜１１９はトランジスタ１００と同様にして設けられている。つまり、トランジスタ２００は、ソース電極１２７ａ及びゲート電極１１７に形成される凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７の間に形成される凹部がサイドウォール絶縁膜１１９によって埋められているため、当該凹部の上方に形成される膜の段差被覆性が改善されており、当該凹部において段切れなど不良の発生を抑制されるため、良好な電気特性を有するトランジスタである。

なお、トランジスタ２００において、ソース電極１２７ａ及びドレイン電極１２７ｂのチャネル幅方向の線幅は酸化物半導体膜１１１のチャネル幅方向の線幅よりも広い構成であるが、酸化物半導体膜１１１のチャネル幅方向の線幅よりも狭い構成であってもよい。

酸化物半導体膜１１１において、第１の領域１０５はゲート電極１１７と重畳する領域であり、ドーパントが含まれていない領域である。また、一対の第２の領域１０７ａ、１０７ｂはゲート電極１１７とソース電極１２７ａ及びドレイン電極１２７ｂとの間のサイドウォール絶縁膜１１９と重畳する領域であり、ドーパントが含まれている領域である。一対の第３の領域１０９ａ、１０９ｂは、ソース電極１２７ａ及びドレイン電極１２７ｂと接している領域であり、ドーパントが含まれていない領域である。

一対の第２の領域１０７ａ、１０７ｂはドーパントを含むことから第１の領域１０５よりも低抵抗である。一対の第３の領域１０９ａ、１０９ｂはドーパントを含んでいないがソース電極１２７ａ及びドレイン電極１２７ｂと接しており、ソース電極１２７ａ及びドレイン電極１２７ｂに用いる材料に応じて、一対の第３の領域１０９ａ、１０９ｂとの接触抵抗が低減し、一対の第３の領域１０９ａ、１０９ｂとソース電極１２７ａ及びドレイン電極１２７ｂとの界面近傍の領域は第１の領域１０５よりも低抵抗になる。それゆえ、少なくとも一対の第３の領域１０９ａ、１０９ｂはソース領域及びドレイン領域として機能する。

上記より、トランジスタ２００は第１の領域１０５の他に、第１の領域１０５よりも低抵抗領域である一対の第２の領域１０７ａ、１０７ｂと、ソース電極１２７ａ及びドレイン電極１２７ｂと接する一対の第３の領域１０９ａ、１０９ｂとを有するため、オン電流及び電界効果移動度を増大させることができる。

次に、トランジスタ２００の作製方法について説明する。ここでは、先の実施の形態で説明したトランジスタの作製方法を参照して説明する。

トランジスタ１００と同様にして図５（Ａ）に示した工程までを行う。

次に、ゲート電極１１７、ソース電極１２７ａ及びドレイン電極１２７ｂをマスクとし、ゲート絶縁膜１１３を通過させてドーパント１５９を酸化物半導体膜１０４に注入し、酸化物半導体膜１１１を形成する（図８参照）。なお、ドーパント１５９を注入する工程においてゲート電極１１７をマスクとしているため、酸化物半導体膜１１１の第１の領域１０５は酸化物半導体膜１０４と同じ構成である。

また、ゲート電極１１７を形成する際に、ゲート電極１１７をマスクにして、さらにゲート絶縁膜１１３のゲート電極１１７に接する領域以外を除去した後、以下記載する工程を行うことで、図１（Ｂ）に示したようなサイドウォール絶縁膜１１９とソース電極１２７ａ及びドレイン電極１２７ｂとが接する構成のトランジスタを作製することができる。

ドーパント１５９は、酸化物半導体膜を低抵抗化する元素から選ばれる一種以上の元素用いることができ、例えば、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素を用いることができる。

酸化物半導体膜１０４にドーパント１５９を注入する方法としてはイオンインプランテーション法又はイオンドーピング法を用いることができる。なお、ドーパント１５９はイオンインプランテーション法又はイオンドーピング法で注入する他に、酸化物半導体膜１０４を低抵抗化するドーパント１５９を含む雰囲気で、プラズマ処理又は熱処理を行うことでドーパント１５９を酸化物半導体膜１０４に注入してもよい。

ドーパント１５９の注入は、加速電圧、ドーズ量などの注入条件を適宜設定して行う。例えば、ドーパント１５９としてリンを用いて、イオンインプランテーション法でリンイオンの注入を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０^１３ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよく、具体的にはドーズ量を１×１０^１５ｉｏｎｓ／ｃｍ^２とすればよい。

なお、イオンインプランテーション法にて酸化物半導体膜１０４にドーパント１５９を注入した後、熱処理を行ってもよい。当該熱処理は、酸素雰囲気下、窒素雰囲気下、減圧下、又は大気（超乾燥エア）下において、３００℃以上７００℃以下、又は温度３００℃以上基板１０１の歪み点未満で行う。例えば、酸素雰囲気下において、３００℃以上４５０℃以下で１時間行うことが好ましい。

酸化物半導体膜１１１のドーパント１５９を含む領域が非晶質である場合、ドーパント１５９を注入した後のトランジスタ２００の作製工程の熱処理において、第１の領域１０５に含まれる水素がドーパント１５９を含む領域に拡散しやすくなる。これにより、第１の領域１０５の水素が減少し、第１の領域１０５は高純度化され、ドーパント１５９を含む領域はさらに低抵抗化する。

また、酸化物半導体膜１０４が結晶性を有する酸化物半導体膜の場合、ドーパント１５９の注入によって、一部非晶質化することがある。その際は、当該非晶質化した領域が結晶化する温度で熱処理を行うことで、当該非晶質化した領域の結晶性を回復させることができる。

以降はここでは、先の実施の形態で説明したトランジスタ１００と同様の工程を行うことでトランジスタ２００を作製することができる（図５（Ｂ）、（Ｃ）、図６及び図７参照）。

少なくとも絶縁膜１２１を形成した後に、熱処理を行うことが好ましい。当該熱処理は、下地絶縁膜１０３上に酸化物半導体膜１５０を形成した後に行う熱処理と同様にして行うことができる。当該熱処理によって、下地絶縁膜１０３及びゲート絶縁膜１１３に含まれる酸素の一部が、下地絶縁膜１０３と酸化物半導体膜１１１（特に第１の領域１０５）との界面、ゲート絶縁膜１１３と酸化物半導体膜１１１（特に第１の領域１０５）との界面、及び酸化物半導体膜１１１（特に第１の領域１０５）に供給され、それぞれの界面における界面準位密度を低減し、且つ、酸化物半導体膜１１１中の酸素欠損を修復することができる。従って、電気特性の良好な半導体装置を作製することができる。

上記より、トランジスタ２００は、酸化物半導体膜１１１が膜中の水素濃度及び酸素欠損が低減されており、高純度化した酸化物半導体膜であるため、しきい値電圧のマイナスシフトが抑制されている。また、ソース電極１２７ａ及びドレイン電極１２７ｂ間のリーク電流、代表的にはオフ電流密度（オフ電流をトランジスタのチャネル幅で除した数値）を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能である。

このように、しきい値電圧のマイナスシフトが抑制され、オフ電流密度が上記範囲にまで低減できることから、トランジスタ２００のチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができる。なお、このようにチャネル長が短い場合でもゲート絶縁膜１１３の厚さを数十ｎｍと薄くすること、及びオフ電流密度を上記範囲にまで低減することができる。

以上、本発明の一態様によれば、良好な電気特性を有し、高性能な半導体装置を提供できる。そして、良好な電気特性を有し、高性能な半導体装置を歩留まり良く作製することができる。

（実施の形態３）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。

本実施の形態で説明するトランジスタ３００は、酸化物半導体膜が、ドーパントを含まずチャネル形成領域として機能する第１の領域と、第１の領域を挟んで設けられ、ドーパント含む一対の第２の領域と、第１の領域及び一対の第２の領域を挟んで設けられ、ドーパント含む一対の第３の領域とを有する点で、実施の形態１で説明したトランジスタ１００と異なる。

第１の領域、一対の第２の領域及び一対の第３の領域はゲート電極をマスクとし、ゲート絶縁膜、ソース電極及びドレイン電極を通過させてドーパントを注入することで自己整合的に形成することができる。

図９（Ａ）及び図９（Ｂ）に、トランジスタ３００の上面図及び断面図を示す。図９（Ａ）は、トランジスタ３００の上面図であり、図９（Ｂ）は、図９（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図９（Ａ）では、明瞭化のため、トランジスタ３００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。

トランジスタ３００の構成は、トランジスタ２００の構成において、酸化物半導体膜１１１を、チャネル形成領域として機能する第１の領域１０５、第１の領域１０５を挟んで設けられる一対の第２の領域１０７ａ、１０７ｂ、及び第１の領域１０５及び一対の第２の領域１０７ａ、１０７ｂを挟んで設けられる一対の第３の領域１１５ａ、１１５ｂを有する酸化物半導体膜１３０にした構成である（図９（Ａ）、（Ｂ）参照）。

サイドウォール絶縁膜１１９はトランジスタ１００及びトランジスタ２００と同様にして設けられている。つまり、トランジスタ３００は、ソース電極１２７ａ及びゲート電極１１７に形成される凹部、並びにドレイン電極１２７ｂ及びゲート電極１１７の間に形成される凹部がサイドウォール絶縁膜１１９によって埋められているため、当該凹部の上方に形成される膜の段差被覆性が改善されており、当該凹部において段切れなど不良の発生を抑制されるため、良好な電気特性を有するトランジスタである。

なお、トランジスタ３００において、ソース電極１２７ａ及びドレイン電極１２７ｂのチャネル幅方向の線幅は酸化物半導体膜１３０のチャネル幅方向の線幅よりも広い構成であるが、トランジスタ１００のように酸化物半導体膜１３０のチャネル幅方向の線幅よりも狭い構成であってもよい。

酸化物半導体膜１３０において、第１の領域１０５はゲート電極１１７と重畳する領域であり、ドーパントが含まれていない領域である。また、一対の第２の領域１０７ａ、１０７ｂはゲート電極１１７とソース電極１２７ａ及びドレイン電極１２７ｂとの間のサイドウォール絶縁膜１１９と重畳する領域であり、ドーパントが含まれている領域である。一対の第３の領域１１５ａ、１１５ｂは、ソース電極１２７ａ及びドレイン電極１２７ｂと接している領域であり、ドーパントが含まれている領域である。

また、一対の第３の領域１１５ａ、１１５ｂは、一対の第２の領域１０７ａ、１０７ｂよりドーパント濃度が高く、低抵抗である。それゆえ、一対の第３の領域１１５ａ、１１５ｂはソース領域及びドレイン領域として機能する。

上記より、トランジスタ３００に含まれる酸化物半導体膜１３０のようにソース電極１２７ａ及びドレイン電極１２７ｂと接する一対の第３の領域１１５ａ、１１５ｂの抵抗が低減していることで、ソース電極１２７ａ及びドレイン電極１２７ｂとの接触抵抗を低減でき、トランジスタ３００のオン電流及び電界効果移動度を向上させることができる。

また、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１１５ａ、１１５ｂというように、酸化物半導体膜１３０に、チャネル形成領域及びドーパント濃度差を有する低抵抗領域を設けることで、特にドレイン領域近傍における電界集中を抑制することができ、電界集中によってトランジスタが破壊されることを抑制することができる。

次に、トランジスタ３００の作製方法について説明する。ここでは、実施の形態１で説明したトランジスタ１００の作製方法を参照して説明する。

トランジスタ１００と同様にして、基板１０１上に下地絶縁膜１０３を形成し、下地絶縁膜１０３上に酸化物半導体膜１５０を形成する。（図４（Ａ）参照）。

トランジスタ１００と同様にして、酸化物半導体膜１５０にフォトリソグラフィ工程及びエッチング工程を行って酸化物半導体膜１０４を形成し、下地絶縁膜１０３及び酸化物半導体膜１０４上に導電膜１５２を形成する（図１０（Ａ）参照）。

本実施の形態では、後の工程でソース電極１２７ａ及びドレイン電極１２７ｂを通過させてドーパントを酸化物半導体膜１０４に注入することから、ソース電極１２７ａ及びドレイン電極１２７ｂに加工される導電膜１５２は、トランジスタ１００及びトランジスタ２００において形成する場合と比べて薄く形成する。例えば、３０ｎｍの厚さで導電膜１５２を形成することが好ましい。さらに、導電膜１５２はドーパントを通過させやすい導電材料で形成することがさらに好ましい。

次に、トランジスタ１００と同様にして、導電膜１５２にフォトリソグラフィ工程及びエッチング工程を行い、ソース電極１２７ａ及びドレイン電極１２７ｂを形成し、ソース電極１２７ａ及びドレイン電極１２７ｂ上にゲート絶縁膜１１３を形成する（図１０（Ｂ）参照）。次に、トランジスタ１００と同様にゲート絶縁膜１１３上にゲート電極１１７を形成し、ゲート電極１１７をマスクとし、ゲート絶縁膜１１３、ソース電極１２７ａ及びドレイン電極１２７ｂを通過させてドーパント１５９を酸化物半導体膜１０４に注入する（図１０（Ｃ）参照）。ドーパント１５９を注入する方法はトランジスタ２００と同様である。ただし、酸化物半導体膜１０４において一対の第３の領域１１５ａ、１１５ｂとなる領域のほうが、一対の第２の領域１０７ａ、１０７ｂとなる領域よりもドーパント１５９が多く含まれるように処理条件を制御して注入する。例えば、イオンインプランテーション法又はイオンドーピング法を用いる場合、適宜、加速電圧を制御して一対の第３の領域１１５ａ、１１５ｂとなる領域のほうが、一対の第２の領域１０７ａ、１０７ｂとなる領域よりもドーパント１５９が多く含まれるように行えばよい。この工程により、第１の領域１０５、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１１５ａ、１１５ｂを有する酸化物半導体膜１３０を形成することができる。

以降は、実施の形態１で説明したトランジスタ１００と同様の工程を行うことでトランジスタ３００を作製することができる（図５（Ｂ）、（Ｃ）、図６及び図９参照）。

なお、トランジスタ３００の作製工程において、サイドウォール絶縁膜１１９を形成した後にドーパント１５９を再度注入してもよい。

また、トランジスタ３００の作製工程を一部利用し、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとしてドーパント１５９を注入することで、本発明の一態様であるトランジスタ４００を作製することができる（図１１（Ａ）、（Ｂ）参照）。

図１１（Ａ）及び図１１（Ｂ）に、トランジスタ４００の上面図及び断面図を示す。図１１（Ａ）は、トランジスタ４００の上面図であり、図１１（Ｂ）は、図１１（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１１（Ａ）では、明瞭化のため、トランジスタ４００の構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。

トランジスタ４００の構成は、トランジスタ３００の酸化物半導体膜１３０において、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１１５ａ、１１５ｂの一部が第１の領域１０５と同様にドーパント１５９を含まない領域とした構成である。

トランジスタ４００は、トランジスタ３００の作製工程を一部利用し、図１２（Ａ）に示したようにゲート電極１１７を形成する工程まで行う。次に、トランジスタ３００とは異なり、サイドウォール絶縁膜１１９を形成し、その後、ゲート電極１１７及びサイドウォール絶縁膜１１９をマスクとし、ゲート絶縁膜１１３を通過させてドーパント１５９を酸化物半導体膜１０４に注入する（図１２（Ｂ）参照）。サイドウォール絶縁膜１１９を形成する工程及びドーパント１５９を注入する工程は、先の実施の形態で説明したトランジスタ２００と同様にして行うことができる。

上記より、トランジスタ３００及びトランジスタ４００は、トランジスタ２００と同様にしきい値電圧のマイナスシフトが抑制されている。また、ソース電極１２７ａ及びドレイン電極１２７ｂ間のリーク電流、代表的にはオフ電流密度（オフ電流をトランジスタのチャネル幅で除した数値）を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能である。

このように、トランジスタ３００及びトランジスタ４００は、トランジスタ２００と同様にトランジスタ３００のチャネル長を１００ｎｍ以下、例えば３０ｎｍにまで微細化することができる。なお、このようにチャネル長が短い場合でもゲート絶縁膜１１３の厚さを数十ｎｍと薄くすること、及びオフ電流密度を上記範囲にまで低減することができる。

（実施の形態４）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。

本実施の形態で説明するトランジスタは、図２に示したようにサイドウォール絶縁膜の側端が、ソース電極のゲート電極と対向している面とソース電極の上面とで形成される角部、及びドレイン電極のゲート電極と対向している面とドレイン電極の上面とで形成される角部に位置するトランジスタである。また、本実施の形態で説明するトランジスタのサイドウォール絶縁膜は、先の実施の形態で説明したトランジスタのサイドウォール絶縁膜よりも幅が狭い。

図１３（Ａ）及び図１３（Ｂ）に示したトランジスタは、トランジスタ１００においてサイドウォール絶縁膜１１９の側端がソース電極１２７ａのゲート電極１１７と対向している面とソース電極１２７ａの上面とで形成される角部、及びドレイン電極１２７ｂのゲート電極１１７と対向している面とドレイン電極１２７ｂの上面とで形成される角部に位置するように設けたトランジスタである。なお、図１３（Ａ）は当該トランジスタの上面図を示し、図１３（Ｂ）は、図１３（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１３（Ａ）では、明瞭化のため、当該トランジスタの構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。

本実施の形態で説明するトランジスタは、トランジスタ１００の作製工程において、サイドウォール絶縁膜１１９を形成する際の絶縁膜の厚さ及び当該絶縁膜のエッチング条件を適宜選択することで作製することができる。例えば、当該絶縁膜の厚さは、ゲート電極１１７及びソース電極１２７ａ間に形成される凹部、並びにゲート電極１１７及びドレイン電極１２７ｂ間に形成される凹部の深さを考慮して適宜選択し、当該絶縁膜を形成する。そして、当該絶縁膜の厚さを考慮してエッチング条件を適宜選択し、当該絶縁膜にエッチング工程を行う。また、トランジスタ１００と同様にサイドウォール絶縁膜を形成し（図５（Ｂ）、（Ｃ）参照）、その後、酸素雰囲気下でプラズマ処理（酸素アッシング）を行い、当該サイドウォール絶縁膜の幅を狭めることで、本実施の形態で説明するトランジスタのようなサイドウォール絶縁膜１１９を形成してもよい。

本実施の形態で説明したサイドウォール絶縁膜１１９の構成は、トランジスタ１００だけではなく、先の実施の形態で説明したトランジスタ全てにおいて適用することができる。そこで、図１４及び図１５にトランジスタのチャネル長方向の断面図を示す。

図１４（Ａ）は、トランジスタ２００に本実施の形態で説明したサイドウォール絶縁膜の構成を適用したトランジスタである。図１４（Ｂ）は、トランジスタ３００に本実施の形態で説明したサイドウォール絶縁膜の構成を適用したトランジスタである。図１５はトランジスタ４００に本実施の形態で説明したサイドウォール絶縁膜の構成を適用したトランジスタである。

なお、図１４（Ａ）、図１４（Ｂ）及び図１５に示したトランジスタにおいて、ゲート電極１１７を形成する際に、ゲート電極１１７をマスクにして、ゲート絶縁膜１１３のゲート電極１１７に接する領域以外を除去する工程を行うことで、図１（Ｂ）に示したようなサイドウォール絶縁膜１１９とソース電極１２７ａ及びドレイン電極１２７ｂとが接する構成のトランジスタを作製することができる。

本実施の形態で説明するトランジスタは、ゲート電極１１７及びソース電極１２７ａ間に形成される凹部、並びにゲート電極１１７及びドレイン電極１２７ｂ間に形成される凹部の上方に形成される膜の段差被覆性を高め、当該凹部上に形成される膜の段切れなど不良を抑制することができる。

（実施の形態５）
本実施の形態では、先の実施の形態で説明した半導体装置とは構造が一部異なる半導体装置について説明する。

本実施の形態で説明するトランジスタは、先の実施の形態で説明したトランジスタと比較してサイドウォール絶縁膜の形状が異なるトランジスタである。本実施の形態では、実施の形態１で説明したトランジスタ１００を例に説明するが、他の実施の形態で説明するトランジスタにおいても当該形状を有するサイドウォール絶縁膜を適用することができる。

図１６（Ａ）は、本実施の形態で説明するトランジスタの上面図であり、図１６（Ｂ）は、図１６（Ａ）の一点鎖線Ａ−Ｂ間の断面図である。なお、図１６（Ａ）では、明瞭化のため、当該トランジスタの構成要素の一部（例えば、基板１０１、下地絶縁膜１０３、及びゲート絶縁膜１１３など）を省略している。

図１６（Ａ）及び図１６（Ｂ）に示すように、本実施の形態で説明するトランジスタは、トランジスタ１００と同様に、基板１０１上に、下地絶縁膜１０３と、酸化物半導体膜１０４と、ゲート絶縁膜１１３と、ゲート電極１１７と、ソース電極１２７ａと、ドレイン電極１２７ｂと、サイドウォール絶縁膜１１９と、絶縁膜１２１と、層間絶縁膜１２３とを有しており、本実施の形態で説明するトランジスタは、他の実施の形態で説明するトランジスタと比較して、サイドウォール絶縁膜１１９が段差を有する形状のトランジスタである。当該段差は、図１６（Ａ）及び図１６（Ｂ）に示したように曲率半径を有して形成された段差であってもよく、直線的に形成された段差であってもよい（図示せず）。

本実施の形態で説明するトランジスタは、ゲート電極１１７のアスペクト比をより高くする場合でもゲート電極１１７及びソース電極１２７ａ間に形成される凹部、並びにゲート電極１１７及びドレイン電極１２７ｂ間に形成される凹部の段差被覆性を緩やかにし、当該凹部上に形成される膜の段切れなど不良を抑制することができる。

また、サイドウォール絶縁膜１１９を、曲率半径を有して形成された段差を有する形状に加工するほうが、トランジスタ１００のように表面に連続的な曲面を有するように加工することよりも容易に実施することができる。つまり、本実施の形態で説明するサイドウォール絶縁膜１１９のほうがプロセス条件の許容幅が広いため、作製しやすい。従って、サイドウォール絶縁膜１１９を形成するためのエッチング条件（エッチングガス、圧力、印加電力、及び処理時間など）は適宜選択すればよい。

（実施の形態６）
本実施の形態では、本発明の一態様である半導体装置について説明する。なお、本実施の形態で説明する半導体装置は、先の実施の形態で説明したトランジスタを有する記憶素子（メモリセル）である。そこで、当該半導体装置について先の実施の形態で用いた符号を適宜用いて説明する。

当該半導体装置は、単結晶半導体基板に作製された第１のトランジスタと、絶縁膜を介して第１のトランジスタの上方に、半導体膜を用いて作製された第２のトランジスタ及び容量素子と、を有する。

また、積層する、第１のトランジスタ及び第２のトランジスタの半導体材料、及び構造は、同一でもよいし異なっていてもよい。ここでは、当該半導体装置の回路に好適な材料及び構造のトランジスタをそれぞれ用いる例について説明する。

当該第２のトランジスタとしては、先の実施の形態で説明した、いずれかのトランジスタを用いることができる。なお、当該第２のトランジスタとして用いるトランジスタの構造に応じて、第１のトランジスタ及び容量の積層関係、並びに接続関係を適宜変更する。本実施の形態では、第２のトランジスタにトランジスタ２００を用いる例について説明する。

図１７（Ａ）は、当該半導体装置の断面図である。図１７（Ａ）のＥ１−Ｅ２は第１のトランジスタ及び第２のトランジスタのチャネル長方向に平行な断面を示し、図１７（Ａ）のＦ１−Ｆ２は第１のトランジスタのチャネル長方向に垂直な断面を示している。

図１７（Ｂ）には、当該半導体装置の回路図の一例を示す。図１７（Ｂ）に記載したＯＳとは、当該半導体装置に含まれるトランジスタに、先の実施の形態で説明したいずれかのトランジスタを適用できること示す。

図１７（Ａ）、（Ｂ）に示した半導体装置に好適な材料及び構造として、下部に第１の半導体材料を用いたトランジスタ６００を有し、上部に第２の半導体材料を用いたトランジスタ２００及び容量素子６５０を有する。本実施の形態において、第１の半導体材料は酸化物半導体以外の半導体材料であり、第２の半導体材料は酸化物半導体である。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素などを用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。他に、酸化物半導体以外の半導体材料として有機半導体材料などを用いてもよい。酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、トランジスタ６００及びトランジスタ２００はともにｎチャネル型のトランジスタである。

トランジスタ６００は、半導体材料（例えば、シリコンなど）を含む基板６０１に設けられたチャネル形成領域６０７と、チャネル形成領域６０７を挟むように設けられた不純物領域６０２ａ、６０２ｂと、不純物領域６０２ａ、６０２ｂに接する金属間化合物領域６０３ａ、６０３ｂと、チャネル形成領域６０７上に設けられたゲート絶縁膜６０５と、ゲート絶縁膜６０５上に設けられたゲート電極６１７及びゲート電極６０３とを有する。なお、金属間化合物領域６０３ａ、６０３ｂは、例えばシリサイド（サリサイド）などで形成されており、ゲート電極６０３は、金属間化合物領域６０３ａ、６０３ｂと同じ工程で形成することができる。また、トランジスタ６００において、ゲート電極は加工精度を高めるための第１の材料からなるゲート電極６１７と、配線として低抵抗化を目的とした第２の材料からなるゲート電極６０３を積層した構造とすることができるが、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。

半導体材料を含む基板６０１は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体膜が設けられた構成の基板をいうが、本明細書などにおいては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン半導体膜に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成のものが含まれるものとする。

ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体膜を形成する方法等を用いることができる。

例えば、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成し、単結晶半導体基板の一つの面上、又は素子基板上のどちらか一方に絶縁膜を形成する。単結晶半導体基板と素子基板を、絶縁膜を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせ、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体膜として単結晶半導体膜を素子基板上に形成する。上記方法を用いて作製されたＳＯＩ基板も好適に用いることができる。

単結晶半導体基板を用いたトランジスタ６００は高速動作が可能である。このため、トランジスタ６００を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

また、トランジスタ６００はｎチャネル型トランジスタであることから、不純物領域６０２ａ、６０２ｂにはトランジスタ６００をｎチャネル型トランジスタとして機能させるドーパント（例えば、リン又はヒ素など）が注入されている。

基板６０１上にはトランジスタ６００を囲むように素子分離絶縁膜６０６が設けられている。なお、高集積化を実現するためには、トランジスタ６００にサイドウォール絶縁膜を設けない構造とすることが望ましい。一方で、トランジスタ６００の電気特性を重視する場合には、ゲート電極６１７の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域を設けてもよい（図１７（Ａ）参照）。

素子分離絶縁膜６０６を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においては素子分離絶縁膜６０６の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。

また、トランジスタ６００を覆うように絶縁膜が複数層設けられている。本実施の形態では、絶縁膜６１９、絶縁膜６２３、絶縁膜６２５、及び絶縁膜６３１、並びにトランジスタ２００の下地絶縁膜として機能する下地絶縁膜１０３が設けられている。

トランジスタ６００は、絶縁膜６１９により被覆されている。絶縁膜６１９には保護膜としての機能を持たせることができ、外部からチャネル形成領域６０７への不純物の侵入を防止することができる。また、絶縁膜６１９をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域６０７に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜６１９に応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができ、トランジスタ６００の電界効果移動度を向上させることができる。

トランジスタ６００のソースとして機能する不純物領域６０２ａ、及び金属間化合物領域６０３ａは、少なくとも絶縁膜６１９、絶縁膜６２３及び絶縁膜６２５を貫通するコンタクトプラグ６１８ａと、配線６３０ａと、配線６３７ａと、少なくとも絶縁膜６１９、絶縁膜６２３及び絶縁膜６２５を貫通するコンタクトプラグ６３９ｂとを介して配線６４０ｂと接続されている（図１７（Ｂ）の２ｎｄＬｉｎｅ）。また、トランジスタ６００のドレインとして機能する不純物領域６０２ｂ、及び金属間化合物領域６０３ｂは、少なくとも絶縁膜６１９、絶縁膜６２３及び絶縁膜６２５を貫通するコンタクトプラグ６１８ｂを介して配線６３０ａと接続されており、図示していないが、不純物領域６０２ａ、及び金属間化合物領域６０３ａと同様に配線６３７と、コンタクトプラグ６３９ｂとを介してトランジスタ２００より上方に設けられた配線と接続されている（図１７（Ｂ）の１ｓｔＬｉｎｅ）。

ここでコンタクトプラグ６１８ａ、６１８ｂは、トランジスタ６００のソース電極やドレイン電極としても機能する。また、不純物領域６０２ａ、６０２ｂとチャネル領域の間には、不純物領域６０２ａ、６０２ｂと異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極６１７、６０３の側壁には熱酸化膜などの絶縁膜を介して窒化物絶縁膜などで形成されたサイドウォール絶縁膜を有する。当該絶縁膜や当該サイドウォール絶縁膜を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。

第２の半導体材料を用いたトランジスタ２００及び容量素子６５０は、図１７（Ｂ）に示した回路構成に応じて下層の第１の半導体材料を用いたトランジスタ６００と電気的に接続されるように形成する。図１７（Ａ）においては、一例としてトランジスタ６００のゲート電極６１７、６０３がトランジスタ２００のソース電極１２７ａと電気的に接続している構成を示している。

トランジスタ６００のゲート電極６１７、６０３は、少なくとも絶縁膜６１９、絶縁膜６２３及び絶縁膜６２５を貫通するコンタクトプラグ６１８ｃと、配線６３０ｂと、配線６３７ｂと、少なくとも下地絶縁膜１０３、ゲート絶縁膜１１３、絶縁膜１２１及び層間絶縁膜１２３を貫通するコンタクトプラグ６３９ａと、トランジスタ２００よりも上方に形成された配線６４０ａと、を介してトランジスタ２００のソース電極１２７ａと電気的に接続されている。なお、コンタクトプラグ６１８ｃはトランジスタ６００のゲート電極としても機能する。

絶縁膜６１９、絶縁膜６２３、絶縁膜６２５は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。さらに、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ_２Ｈ_５）_４（ＴＥＯＳ；Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とした酸化シリコン、ＨＳＱ（ＨｙｄｒｏｇｅｎＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、及びＯＳＧ（ＯｒｇａｎｏＳｉｌｉｃａｔｅＧｌａｓｓ）などの有機ポリマー系の材料で形成された絶縁膜を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜６３１は、スパッタリング法、ＣＶＤ法、スピンコート法（ＳｐｉｎＯｎＧｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成できる。

絶縁膜６２５上に絶縁膜６２７を、絶縁膜６３１上に絶縁膜６３２を設けてもよい。絶縁膜６２７及び絶縁膜６３２は、後に説明するコンタクトプラグ及び配線を形成する際に行う研磨処理またはエッチバック処理のエッチングストッパ膜として機能する。

コンタクトプラグ６１８ｃ及びコンタクトプラグ６３９ａは導電性を有する材料を用いて導電膜を形成し、該導電膜を所望の形状に加工し、研磨処理またはエッチバック処理などによって加工した導電膜の上面を露出させることで形成できる。

配線６３０ａ及び配線６３０ｂは絶縁膜６２５中に埋め込まれており、配線６３７ａ及び配線６３７ｂは絶縁膜６３１に埋め込まれている。配線６３０ａ、配線６３０ｂ、配線６３７ａ、及び配線６３７ｂは、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。低抵抗な導電性を有する材料を用いることで、配線６３０ａ、配線６３０ｂ、配線６３７ａ、及び配線６３７ｂを伝播する信号のＲＣ遅延を低減することができる。配線６３０ａ、配線６３０ｂ、配線６３７ａ、及び配線６３７ｂに銅を用いる場合には、銅がトランジスタ６００のチャネル形成領域への拡散を防止するため、バリア膜６２９及びバリア膜６３５を形成することが好ましい。当該バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜６２９及びバリア膜６３５は配線６３０ａ、配線６３０ｂ、配線６３７ａ、及び配線６３７とは別の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜６２５及び絶縁膜６３１に設けられた開口の内壁に析出させて形成してもよい。

配線６３７ａ及び配線６３７ｂは、図１７（Ａ）に示すように上部の配線部分と、下部のビアホール部分を有する構造である。下部のビアホール部分は下層の配線６３０ａ及び配線６３０ｂと接続する。該構造の配線６３７ａ及び配線６３７ｂはいわゆるデュアルダマシン法等により形成することができる。また、上下層の配線間の接続はデュアルダマシン法によらず、コンタクトプラグを用いて接続してもよい。

絶縁膜６３２上にトランジスタ２００及び容量素子６５０を作製する。トランジスタ２００は先の実施の形態で説明を参照して作製することができる（図４、図７及び図８参照）。

配線６４０ａ、６４０ｂ、６４０ｃは、配線６３０ａ及び配線６３７ａと同様にして形成できる。なお、配線６４０ｃはゲート絶縁膜１１３、絶縁膜１２１及び層間絶縁膜１２３を貫通して設けられたコンタクトプラグ６３９ｃを介してトランジスタ２００のドレイン電極１２７ｂと電気的に接続される（図１７（Ｂ）の３ｒｄＬｉｎｅ）。

また、本実施の形態の半導体装置は、トランジスタ２００の作製工程を利用して容量素子６５０を作製するため、容量素子６５０をトランジスタ２００と同一平面上に形成することができる。従って、別途、容量素子６５０を作製する工程を省くことができるため、半導体装置の生産性を向上させることや、作製コストを低減することができる。

容量素子６５０は、一方の電極としてトランジスタ２００のソース電極１２７ａを用いており、誘電体としてトランジスタ２００のゲート絶縁膜１１３を用いており、他方の電極としてトランジスタ２００のゲート電極１１７を用いている（図１７（Ｂ）の４ｔｈＬｉｎｅ及び５ｔｈＬｉｎｅ）。なお、トランジスタ２００のサイドウォール絶縁膜１１９を自己整合的に形成する場合、容量素子６５０の当該他方の電極にも、トランジスタ２００のサイドウォール絶縁膜１１９と同様の絶縁膜が形成される。

また、容量素子６５０の他方の電極をトランジスタ６００のゲート電極６１７と重畳して設けてもよい。このようなレイアウトにすることで半導体装置（記憶素子）の集積度を高めることができる。例えば、最小加工寸法をＦとして、当該記憶素子の占有面積を１５Ｆ^２〜２５Ｆ^２とすることが可能である。

トランジスタ２００は、チャネル長方向にチャネル形成領域として機能する第１の領域１０５を挟んで、第１の領域１０５より低抵抗領域である一対の第２の領域１０７ａ、１０７ｂ、とソース電極１２７ａ及びドレイン電極１２７ｂと接する一対の第３の領域１０９ａ、１０９ｂとを有する酸化物半導体膜１１１を有することにより、トランジスタ２００はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。なお、一対の第２の領域１０７ａ、１０７ｂ及び一対の第３の領域１０９ａ、１０９ｂの一方又は他方はトランジスタ２００のソース領域及びドレイン領域として機能する。

下地絶縁膜１０３において、当該酸化物半導体膜１１１に近接して酸素過剰領域を設けることができる。これにより、当該酸素過剰領域から酸化物半導体膜１１１へ効率よく酸素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもできる。

さらに、下地絶縁膜１０３において、酸素過剰領域は、酸素供給が必要な酸化物半導体膜１１１と接する界面近傍以外の領域では、下地絶縁膜１０３上面から離れた、下地絶縁膜１０３下面近傍に設けてもよい。このようにすることで、特に熱処理を行ったときでも、下地絶縁膜１０３上面からの不必要な酸素の放出が抑制でき、下地絶縁膜１０３を酸素過剰な状態に維持することができる。

従って、トランジスタ２００において、効率よく酸化物半導体膜１１１中及び界面の酸素欠損の修復を行うことが可能となる。

そして、ゲート絶縁膜１１３、ゲート電極１１７、及びサイドウォール絶縁膜１１９上には、絶縁膜１２１が設けられており、絶縁膜１２１は外気に含まれる水素などの不純物を通過させない機能を有することから、トランジスタ２００及び容量素子６５０の信頼性が良好である。従って、本実施の形態に示す半導体装置は信頼性が良好な半導体装置である。

以上より、トランジスタ６００、トランジスタ２００及び容量素子６５０を有する半導体装置を作製することできる。トランジスタ２００は、少なくとも第１の領域１０５が高純度化され、酸素欠損が修復された酸化物半導体膜１１１を有するトランジスタであるため、電気特性の変動が抑制されたトランジスタである。それゆえ、当該半導体装置においても電気特性の変動が抑制されている。

なお、本実施の形態に示した半導体装置において、容量が不要の場合は、容量素子６５０を設けない構成の半導体装置とすることも可能である。

図１７（Ｂ）には、上記半導体装置をメモリセルとして用いる場合の回路図の一例を示す。図１７（Ｂ）において、トランジスタ２００のソース電極又はドレイン電極の一方は、容量素子６５０の電極の一方、及び、トランジスタ２００のゲート電極と電気的に接続されている。また、第１の配線（１ｓｔＬｉｎｅ：ソース線とも呼ぶ）は、トランジスタ６００のソース電極と電気的に接続され、第２の配線（２ｎｄＬｉｎｅ：ビット線とも呼ぶ。）は、トランジスタ６００のドレイン電極と電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ：第１の信号線とも呼ぶ。）は、トランジスタ２００のソース電極又はドレイン電極の他方と電気的に接続され、第４の配線（４ｔｈＬｉｎｅ：第２の信号線とも呼ぶ）は、トランジスタ２００のゲート電極と電気的に接続されている。そして、第５の配線（５ｔｈＬｉｎｅ：ワード線とも呼ぶ。）は、容量素子６５０の電極の他方と電気的に接続されている。

酸化物半導体を用いたトランジスタ２００は、オフ電流が極めて小さいという特徴を有しているため、トランジスタ２００のソース電極又はドレイン電極の一方と、容量素子６５０の電極の一方と、トランジスタ６００のゲート電極とが電気的に接続されたノード（以下、ノードＦＧ）の電位を極めて長時間にわたって保持することが可能である。そして、容量素子６５０を有することにより、ノードＦＧに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。

半導体装置に情報を記憶させる場合（書き込み）は、まず、第４の配線の電位を、トランジスタ２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これにより、第３の配線の電位が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。ここでは、異なる二つの電位レベルを与える電荷（以下、ロー（Ｌｏｗ）レベル電荷、ハイ（Ｈｉｇｈ）レベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２００がオフ状態となる電位にして、ノードＦＧに所定の電荷が保持されたままの状態となる。以上のように、ノードＦＧに所定量の電荷を蓄積及び保持させることで、メモリセルに情報を記憶させることができる。

トランジスタ２００のオフ電流は極めて小さいため、ノードＦＧに供給された電荷は長時間にわたって保持される。したがって、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となり、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

記憶された情報を読み出す場合（読み出し）は、第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、トランジスタ６００は異なる状態をとる。一般に、トランジスタ６００をｎチャネル型とすると、ノードＦＧにＨｉｇｈレベル電荷が保持されている場合のトランジスタ６００の見かけのしきい値Ｖ_ｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が保持されている場合のトランジスタ２００の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ２００を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、ノードＦＧに保持された電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ６００は「オフ状態」のままである。このため、第５の配線の電位を制御して、トランジスタ６００のオン状態又はオフ状態を読み出す（第２の配線の電位を読み出す）ことで、記憶された情報を読み出すことができる。

また、記憶させた情報を書き換える場合においては、上記の書き込みによって所定量の電荷を保持したノードＦＧに、新たな電位を供給することで、ノードＦＧに新たな情報に係る電荷を保持させる。具体的には、第４の配線の電位を、トランジスタ２００がオン状態となる電位にして、トランジスタ２００をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、ノードＦＧに供給され、ノードＦＧに所定量の電荷が蓄積される。その後、第４の配線の電位をトランジスタ２００がオフ状態となる電位にして、トランジスタ２００をオフ状態とすることにより、ノードＦＧには、新たな情報に係る電荷が保持された状態となる。すなわち、ノードＦＧに第１の書き込みによって所定量の電荷が保持された状態で、第１の書き込みと同様の動作（第２の書き込み）を行うことで、記憶させた情報を上書きすることが可能である。

本実施の形態で示すトランジスタ２００は、少なくとも第１の領域１０５が高純度化され、酸素欠損が修復された酸化物半導体膜１１１を用いることで、トランジスタ２００のオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、電力の供給がない場合であっても、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

なお、図１７（Ａ）、（Ｂ）に示す記憶素子は一例であり、本実施の形態で説明する記憶素子は図１７（Ａ）、（Ｂ）に示す構造に限定される訳ではない。例えば、図１８に示すように、第１のトランジスタと第２のトランジスタの間に第２のトランジスタの電気特性を制御するための導電膜を設けることができる。別言すると、第２のトランジスタとして、酸化物半導体膜を介してゲート電極と反対側に導電膜を設けた構成のトランジスタを適用できる。

図１８に示す記憶素子において、導電膜６８０は、絶縁膜６４２及び下地絶縁膜１０３に挟まれ、トランジスタ２００の酸化物半導体膜１１１（少なくとも第１の領域１０５）と重畳するように設けられている。導電膜６９０は、導電膜６８０と同一の工程で形成することができ、下地絶縁膜１０３を介してソース電極１２７ａに重畳して設けられている。これら以外の構成は図１７に示した記憶素子と同様である。なお、絶縁膜６４２はトランジスタ６００の絶縁膜６１９などに適用可能な絶縁膜とすることができる。

また、導電膜６８０及び導電膜６９０は、トランジスタ２００のゲート電極１１７に適用可能な導電材料を用いて、単層構造又は二層以上の積層構造として形成することができる。特に導電膜６８０及び導電膜６９０として、４．５ｅＶ以上、好ましくは５ｅＶ以上、さらに好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい導電膜を形成することが好ましい。当該導電膜には、ゲート電極１１７の説明で列挙した酸化窒化物半導体膜又は金属窒化膜が挙げられる。

図１８に示す記憶素子において、導電膜６８０及び導電膜６９０に所望の電位を供給することが可能である。

図１８に示す記憶素子において、導電膜６８０に接地電位などの固定電位を供給することでトランジスタ２００のしきい値電圧のマイナスシフトを抑制すること、又は導電膜６９０にゲート電極１１７に供給される信号と同期する信号を供給することでトランジスタ２００のオン電流を増大させることができる。

さらに、図１８に示す記憶素子は、容量素子６５０に加えて、導電膜６９０と下地絶縁膜１０３と容量素子６５０の一方の電極（ソース電極１２７ａ）とで容量素子を構成することができる。それゆえ、導電膜６９０、容量素子６５０の一方の電極及び容量素子６５０の他方の電極（ゲート電極１１７）に、適宜電位（接地電位などの固定電位）を供給することで図１８に示す記憶素子の容量を増大させることができる。

以上より、先の実施の形態で説明したいずれかのトランジスタを用いることで高性能な半導体装置を提供することができる。

なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、実施の形態６で説明した半導体装置の応用例について、図１９を用いて説明する。

図１９（Ａ）及び図１９（Ｂ）は、図１７（Ａ）、（Ｂ）に示した記憶素子（以下、メモリセル６６０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１９（Ａ）は、メモリセル６６０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１９（Ｂ）は、メモリセル６６０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。

図１９（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル６６０を有する。図１９（Ａ）では、ソース線ＳＬ及びビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬ及びビット線ＢＬを複数本有する構成としてもよい。

各メモリセル６６０において、トランジスタ６００のゲート電極と、トランジスタ２００のソース電極及びドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ２００のソース電極及びドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。

また、メモリセル６６０が有するトランジスタ６００のソース電極は、隣接するメモリセル６６０のトランジスタ６００のドレイン電極と電気的に接続され、メモリセル６６０が有するトランジスタ６００のドレイン電極は、隣接するメモリセル６６０のトランジスタ６００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル６６０が有するトランジスタ６００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル６６０が有するトランジスタ６００のソース電極は、ソース線ＳＬと電気的に接続される。

図１９（Ａ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２信号線Ｓ２にトランジスタ２００がオン状態となる電位を与え、書き込みを行う行のトランジスタ２００をオン状態にする。これにより、指定した行のトランジスタ６００のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセル６６０にデータを書き込むことができる。

また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ６００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセル６６０から情報を読み出すことができる。

図１９（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、及びワード線ＷＬをそれぞれ複数本有し、複数のメモリセル６６０を有する。各トランジスタ６００のゲート電極と、トランジスタ２００のソース電極及びドレイン電極の一方と、容量素子６５０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ６００のソース電極とは電気的に接続され、ビット線ＢＬとトランジスタ６００のドレイン電極とは電気的に接続されている。また、第１信号線Ｓ１とトランジスタ２００のソース電極又はドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２００のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子６５０の電極の他方は電気的に接続されている。

図１９（Ｂ）に示す半導体装置では、行ごとの書き込み動作及び読み出し動作を行う。書き込み動作は、上述の図１９（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ６００のゲート電極に与えられた電荷によらず、トランジスタ６００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ６００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ６００のゲート電極が有する電荷によって、トランジスタ６００のオン状態又はオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ６００の状態（オン状態又はオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ６００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセル６６０から情報を読み出すことができる。

上記においては、各メモリセル６６０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ６００のゲート電極に与える電位を３以上用意して、各メモリセル６６０が保持する情報量を増加させてもよい。例えば、トランジスタ６００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。

（実施の形態８）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について図２０を用いて説明する。なお、本実施の形態においても、半導体装置の一例として記憶素子（メモリセル）を示し、先の実施の形態に示した構成と異なる構成の記憶素子について説明する。

本実施の形態で説明する記憶素子の回路図を図２０（Ａ）に示す。

図２０（Ａ）に示したメモリセルは、ビット線ＢＬと、ワード線ＷＬと、トランジスタＴｒと、キャパシタＣと、を有する。センスアンプＳＡｍｐは当該メモリセルと電気的に接続されている。

キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図２０（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。

先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。そのため、トランジスタＴｒに先の実施の形態のいずれかで説明したトランジスタを適用することで保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流密度を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減されたトランジスタを用いて本実施の形態で説明したメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。

そして、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度が高いことから高速動作、高速応答が可能なメモリセルを作製することができる。

（実施の形態９）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について、図２１を参照して説明する。

図２１（Ａ）には、いわゆるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、及びｎ本の第２の配線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。

メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と電気的に接続されている。また、トランジスタ１１３１のソース電極又はドレイン電極の一方は、第２の配線（ビット線ＢＬ）と電気的に接続されており、トランジスタ１１３１のソース電極又はドレイン電極の他方は、容量素子の電極の一方と電気的に接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すいずれかのトランジスタを適用できる。

先の実施の形態のいずれかで説明したトランジスタは、高純度化され、酸素欠損が修復された酸化物半導体膜を用いたトランジスタであり、電気特性の変動が抑制され、オフ電流が十分に低減されている。このようなトランジスタを用いることにより、いわゆるＤＲＡＭとして認識されている図２１（Ａ）に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。

図２１（Ｂ）には、いわゆるＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２１（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線（ワード線ＷＬ）、第２の配線（ビット線ＢＬ）及び第３の配線（反転ビット線ＢＬＢ）、電源電位線ＶＤＤ、及び接地電位線ＶＳＳを有する。

メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。

第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。

そして、先の実施の形態のいずれかで説明したトランジスタは、オン電流及び電界効果移動度を増大させることができるため、高速動作、高速応答が可能な半導体装置を作製することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態１０）
本実施の形態では、先の実施の形態のいずれかで説明したトランジスタを適用した半導体装置について、図２４を参照して説明する。なお、本実施の形態では当該半導体装置として、論理回路であるＮＯＲ型回路、及びＮＡＮＤ型回路を例に説明する。

図２４（Ａ）、（Ｂ）に当該論理回路を示す。図２４（Ａ）はＮＯＲ型回路であり、図２４（Ｂ）はＮＡＮＤ型回路である。図２４（Ｃ）は図２４（Ａ）のＮＯＲ型回路におけるトランジスタ８０２及びトランジスタ８０３の構造を示す断面図である。

図２４（Ａ）、（Ｂ）に示すＮＯＲ型回路及びＮＡＮＤ型回路において、トランジスタ８０１、８０２、８１１、８１４はｐチャネル型トランジスタである。トランジスタ８０１、８０２、８１１、８１４は、不純物領域６０２ａ、６０２ｂにｐ型チャネルトランジスタとして機能させることができるドーパント（例えばホウ素など）が注入されたトランジスタ６００（図１７（Ａ）参照）を適用できる。

トランジスタ８０３、８０４、８１２、８１３はｎチャネル型トランジスタであり、先の実施の形態のいずれかで説明したトランジスタ（例えばトランジスタ２００など）を適用できる。なお、図２４（Ａ）、（Ｂ）に記載したＯＳとは、トランジスタ８０３、８０４、８１２、８１３に先の実施の形態のいずれかで説明したトランジスタを適用できることを示す。

なお、図２４（Ａ）、（Ｂ）に示すＮＯＲ型回路及びＮＡＮＤ型回路において、トランジスタ８０３、８０４、８１２、８１３には、図１８に示したような、酸化物半導体膜を介してゲート電極と反対側に導電膜を設けた構成のトランジスタも適用できる。このようにすることで、当該導電膜に接地電位などの固定電位を供給することで当該トランジスタのしきい値電圧のマイナスシフトを抑制すること、又は当該導電膜にゲート電極に供給される信号と同期する信号を供給することで当該トランジスタのオン電流を増大させることができる。

例えば、本実施の形態は、図２４（Ａ）のＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、上記導電膜同士は電気的に接続した構成とすることができる。また、図２４（Ｂ）のＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、上記導電膜同士は電気的に接続した構成とすることができる。しかし、上記導電膜の接続関係はこれに限定されず、それぞれ独立して電気的に制御される構成であってもよい。

図２４（Ｃ）に示すＮＯＲ型回路の一部は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜をチャネル形成領域に用いたトランジスタ８０３を積層する例である。

ここで、図２４（Ｃ）に示したトランジスタ８０２及びトランジスタ８０３の符号と、図１７（Ａ）及び図１８に示したトランジスタ６００及びトランジスタ２００の符号の対応関係を記載する。トランジスタ８０２のゲート電極８２１はトランジスタ６００のゲート電極６１７及びゲート電極６０３に対応する。絶縁膜８２６、絶縁膜８３０、絶縁膜８３３、絶縁膜８３６は、図１７（Ａ）又は図１８の絶縁膜６１９、絶縁膜６２３、絶縁膜６２５、絶縁膜６３１、絶縁膜６４２のいずれかに対応する。配線８３１及び配線８３２は図１７（Ａ）又は図１８に示したコンタクトプラグ及び配線のいずれかに対応する。導電膜８４０は図１８の導電膜６８０又は導電膜６９０に対応する。下地絶縁膜８３９は図１７（Ａ）又は図１８の下地絶縁膜１０３に対応する。ゲート絶縁膜８５０は図１７（Ａ）又は図１８のゲート絶縁膜１１３に対応する。ゲート電極８４１は図１７（Ａ）又は図１８のゲート電極１１７に絶縁膜８５１は図１７（Ａ）又は図１８の絶縁膜１２１に対応する。電極８４５は図１７（Ａ）又は図１８のドレイン電極１２７ｂに対応する。層間絶縁膜８４２は図１７（Ａ）又は図１８の層間絶縁膜１２３に対応する。

トランジスタ８０３のゲート電極８２１は配線８３２及び絶縁膜８３３に設けられた開口を介して配線８３５と接続されている。図示していないが、配線８３５は、下地絶縁膜８３９、ゲート絶縁膜８５０、絶縁膜８５１及び層間絶縁膜８４２に形成された開口と、層間絶縁膜８４２に形成された開口とに設けられる配線を介してゲート電極８４１と電気的に接続される。

トランジスタ８０２の電極８２５（ドレイン電極）は配線８３１及び配線８３４を介して、トランジスタ８０３の電極８４５（ソース電極）と電気的に接続される。配線８３１は絶縁膜８３０に形成された開口に設けられ、配線８３４は絶縁膜８３３及び絶縁膜８３６に形成された開口に設けられ、電極８４５は下地絶縁膜８３９に形成された開口に設けられている。

下地絶縁膜８３９において、当該酸化物半導体膜に近接して酸素過剰領域を設けることができる。これにより、当該酸素過剰領域から酸化物半導体膜へ効率よく酸素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもできる。

さらに、下地絶縁膜８３９において、酸素過剰領域は、酸素供給が必要な酸化物半導体膜と接する界面近傍以外の領域では、下地絶縁膜８３９上面から離れた、下地絶縁膜８３９下面近傍に設けてもよい。このようにすることで、特に熱処理を行ったときでも、下地絶縁膜８３９上面からの不必要な酸素の放出が抑制でき、下地絶縁膜８３９を酸素過剰な状態に維持することができる。

従って、トランジスタ８０３において、効率よく酸化物半導体膜中及び界面の酸素欠損の補填を行うことが可能となる。トランジスタ８０４、８１２、８１３も、トランジスタ８０３と同様の構成であり、同様の効果を有する。

（実施の形態１１）
先の実施の形態のいずれかで説明したトランジスタを少なくとも一部に用いてＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を構成することができる。

図２２（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２２（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（ＢｕｓＩ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭＩ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭＩ／Ｆ１１８９は、別チップに設けても良い。勿論、図２２（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

ＢｕｓＩ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。

図２２（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、先の実施の形態に記載されている記憶素子を用いることができる。

図２２（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、論理（値）を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。このような論理素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。

電源停止に関しては、図２２（Ｂ）又は図２２（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２２（Ｂ）及び図２２（Ｃ）の回路の説明を行う。

図２２（Ｂ）及び図２２（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。

図２２（Ｂ）に示す記憶素子は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図２２（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図２２（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。

また、図２２（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。

また、図２２（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

記憶素子群と、電源電位ＶＤＤ又は電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩにも応用可能である。

（実施の形態１２）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。

図２３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体１２０１、筐体１２０２、表示部１２０３、キーボード１２０４などによって構成されている。筐体１２０１と筐体１２０２の内部には電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いノート型のパーソナルコンピュータを実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減されたノート型のパーソナルコンピュータを実現することができる。

図２３（Ｂ）は、タブレット型端末である。当該タブレット型端末は、表示部１２１２を有する筐体１２１１と、表示部１２１４を有する筐体１２１３と、操作ボタン１２１５を有する。また、タブレット型端末を操作するスタイラス１２１７などを備えている。筐体１２１１と筐体１２１３の内部には、電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いタブレット端末を実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減された携帯情報端末を実現することができる。

図２３（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体１２２１と筐体１２２３の２つの筐体で構成されている。筐体１２２１および筐体１２２３には、それぞれ表示部１２２５および表示部１２２７が設けられている。筐体１２２１と筐体１２２３は、軸部１２３７により接続されており、該軸部１２３７を軸として開閉動作を行うことができる。また、筐体１２２１は、電源１２３１、操作キー１２３３、スピーカー１２３５などを備えている。筐体１２２１、筐体１２２３の一以上の内部には、電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高い電子書籍を実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減された電子書籍を実現することができる。

図２３（Ｄ）は、携帯電話機であり、筐体１２４０と筐体１２４１の２つの筐体で構成されている。さらに、筐体１２４０と筐体１２４１は、スライドし、図２３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体１２４１は、表示パネル１２４２、スピーカー１２４３、マイクロフォン１２４４、操作キー１２４５、ポインティングデバイス１２４６、カメラ用レンズ１２４７、外部接続端子１２４８などを備えている。また、筐体１２４０は、携帯電話機の充電を行う太陽電池セル１２４９、外部メモリスロット１２５０などを備えている。また、アンテナは、筐体１２４１に内蔵されている。筐体１２４０と筐体１２４１の少なくとも一つの内部には、電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高い携帯電話機を実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減された携帯電話機を実現することができる。

図２３（Ｅ）は、デジタルカメラであり、本体１２６１、表示部１２６７、接眼部１２６３、操作スイッチ１２６４、表示部１２６５、バッテリー１２６６などによって構成されている。本体１２６１内部には、電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いデジタルカメラを実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減されたデジタルカメラを実現することができる。

図２３（Ｆ）は、テレビジョン装置であり、筐体１２７１、表示部１２７３、スタンド１２７５などで構成されている。当該テレビジョン装置の操作は、筐体１２７１が備えるスイッチや、リモコン操作機１２８０により行うことができる。筐体１２７１およびリモコン操作機１２８０の内部には、電子回路が設けられており、当該電子回路には本発明の一態様である半導体装置が設けられている。そのため、歩留まりが良く、生産性の高いテレビジョン装置を実現することができる。また、本発明の一態様である半導体装置はオフ電流密度が低く、オン電流及び電界効果移動度が増大しているため、高性能、且つ消費電力が低減されたテレビジョン装置を実現することができる。

１００トランジスタ
１０１基板
１０３下地絶縁膜
１０４酸化物半導体膜
１０５領域
１０７ａ領域
１０７ｂ領域
１０９ａ領域
１０９ｂ領域
１１１酸化物半導体膜
１１３ゲート絶縁膜
１１５ａ領域
１１５ｂ領域
１１７ゲート電極
１１９サイドウォール絶縁膜
１２１絶縁膜
１２３層間絶縁膜
１２７ａソース電極
１２７ｂドレイン電極
１３０酸化物半導体膜
１５０酸化物半導体膜
１５２導電膜
１５４導電膜
１５６絶縁膜
１５９ドーパント
２００トランジスタ
３００トランジスタ
４００トランジスタ
６００トランジスタ
６０１基板
６０２ａ不純物領域
６０２ｂ不純物領域
６０３ゲート電極
６０３ａ金属間化合物領域
６０３ｂ金属間化合物領域
６０５ゲート絶縁膜
６０６素子分離絶縁膜
６０７チャネル形成領域
６１７ゲート電極
６１８ａコンタクトプラグ
６１８ｂコンタクトプラグ
６１８ｃコンタクトプラグ
６１９絶縁膜
６２３絶縁膜
６２５絶縁膜
６２７絶縁膜
６２９バリア膜
６３０配線
６３１絶縁膜
６３２絶縁膜
６３５バリア膜
６３７配線
６３９ａコンタクトプラグ
６３９ｂコンタクトプラグ
６３９ｃコンタクトプラグ
６４０ａ配線
６４０ｂ配線
６４０ｃ配線
６４２絶縁膜
６５０容量素子
６６０メモリセル
６８０導電膜
６９０導電膜
７３１絶縁膜
８００基板
８０１トランジスタ
８０２トランジスタ
８０３トランジスタ
８０４トランジスタ
８１１トランジスタ
８１２トランジスタ
８１３トランジスタ
８１４トランジスタ
８２１ゲート電極
８２５電極
８２６絶縁膜
８３０絶縁膜
８３１配線
８３２配線
８３３絶縁膜
８３４配線
８３５配線
８３６絶縁膜
８３９下地絶縁膜
８４０導電膜
８４１ゲート電極
８４２層間絶縁膜
８４５電極
８５０ゲート絶縁膜
８５１絶縁膜
１１２０メモリセルアレイ
１１３０メモリセル
１１３１トランジスタ
１１３２容量素子
１１４０メモリセルアレイ
１１４１スイッチング素子
１１４２記憶素子
１１４３記憶素子群
１１５０メモリセル
１１５１トランジスタ
１１５２トランジスタ
１１５３トランジスタ
１１５４トランジスタ
１１５５トランジスタ
１１５６トランジスタ
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９９ＲＯＭ
１２０１筐体
１２０２筐体
１２０３表示部
１２０４キーボード
１２１０タブレット型端末
１２１１筐体
１２１２表示部
１２１３筐体
１２１４表示部
１２１５操作ボタン
１２１７スタイラス
１２２１筐体
１２２３筐体
１２２５表示部
１２２７表示部
１２３１電源
１２３３操作キー
１２３５スピーカー
１２３７軸部
１２４０筐体
１２４１筐体
１２４２表示パネル
１２４３スピーカー
１２４４マイクロフォン
１２４５操作キー
１２４６ポインティングデバイス
１２４７カメラ用レンズ
１２４８外部接続端子
１２４９太陽電池セル
１２５０外部メモリスロット
１２６１本体
１２６３接眼部
１２６４操作スイッチ
１２６５表示部
１２６６バッテリー
１２６７表示部
１２７１筐体
１２７３表示部
１２７５スタンド
１２８０リモコン操作機

Claims

酸化物半導体膜と、
前記酸化物半導体膜に接して設けられたソース電極及びドレイン電極と、
前記酸化物半導体膜に接して設けられたゲート絶縁膜と、
前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜に接して設けられたゲート電極と、
前記ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、を有し、
前記サイドウォール絶縁膜は、前記ソース電極及び前記ゲート電極間の凹部、並びに前記ドレイン電極及び前記ゲート電極間の凹部を埋め込み、前記ソース電極及び前記ドレイン電極の一部を覆っていることを特徴とする半導体装置。
酸化物半導体膜と、
前記酸化物半導体膜に接して設けられたソース電極及びドレイン電極と、
前記酸化物半導体膜に接して設けられたゲート絶縁膜と、
前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜に接して設けられたゲート電極と、
前記ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、を有し、
前記サイドウォール絶縁膜は、前記ソース電極及び前記ゲート電極間の凹部、並びに前記ドレイン電極及び前記ゲート電極間の凹部を埋め込み、
前記サイドウォール絶縁膜の外周の一部は、前記ソース電極の前記ゲート電極と対向している面と前記ソース電極の上面とで形成される角部、及び前記ドレイン電極の前記ゲート電極と対向している面と前記ドレイン電極の上面とで形成される角部に位置することを特徴とする半導体装置。
請求項１又は請求項２において、
前記ソース電極及び前記ドレイン電極と、前記サイドウォール絶縁膜との間に前記ゲート絶縁膜が設けられていることを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一において、
少なくとも前記サイドウォール絶縁膜、前記ゲート電極に接し、前記ソース電極及び前記ドレイン電極と重畳する領域を有するように設けられた絶縁性を有する金属酸化膜を有することを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第２の領域にドーパントを含んでいることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第３の領域にドーパントを含んでいることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第２の領域及び前記一対の第３の領域にドーパントを含み、
前記一対の第３の領域のドーパント濃度は前記一対の第２の領域のドーパント濃度よりも高いことを特徴とする半導体装置。
請求項５乃至請求項７のいずれか一において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素であることを特徴とする半導体装置。
酸化物半導体膜と、
前記酸化物半導体膜に接して設けられたソース電極及びドレイン電極と、
前記酸化物半導体膜に接して設けられたゲート絶縁膜と、
前記ソース電極及び前記ドレイン電極間の前記ゲート絶縁膜に接して設けられたゲート電極と、
前記ゲート電極の側面に接して設けられたサイドウォール絶縁膜と、を有し、
前記サイドウォール絶縁膜は、前記ソース電極及び前記ゲート電極間の凹部、並びに前記ドレイン電極及び前記ゲート電極間の凹部を埋め込み、前記ソース電極の前記ゲート電極と対向している面と前記ソース電極の上面とで形成される角部、及び前記ドレイン電極の前記ゲート電極と対向している面と前記ドレイン電極の上面とで形成される角部に位置することを特徴とする半導体装置。
請求項９において、
前記ゲート絶縁膜は、前記角部を覆って設けられており、
前記サイドウォール絶縁膜は、前記角部を覆うことで形成される前記ゲート絶縁膜の角部に位置することを特徴とする半導体装置。
請求項９又は請求項１０において、
少なくとも前記サイドウォール絶縁膜、前記ゲート電極に接し、前記ソース電極及び前記ドレイン電極と重畳する領域を有するように設けられた絶縁性を有する金属酸化膜を有することを特徴とする半導体装置。
請求項９乃至請求項１１のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第２の領域にドーパントを含んでいることを特徴とする半導体装置。
請求項９乃至請求項１１のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第３の領域にドーパントを含んでいることを特徴とする半導体装置。
請求項９乃至請求項１１のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極と重畳する第１の領域と、前記第１の領域を挟んで設けられる一対の第２の領域と、前記第１の領域及び前記一対の第２の領域を挟んで設けられる一対の第３の領域と、を有し、
前記一対の第２の領域及び前記一対の第３の領域にドーパントを含み、
前記一対の第３の領域のドーパント濃度は前記一対の第２のドーパント濃度よりも高いことを特徴とする半導体装置。
請求項１２乃至請求項１４のいずれか一において、
前記ドーパントは、ホウ素、窒素、フッ素、アルミニウム、リン、ヒ素、インジウム、スズ、アンチモン及び希ガス元素から選ばれた一種以上の元素であることを特徴とする半導体装置。