JP6139494B2 - Nitride semiconductor device - Google Patents
Nitride semiconductor device Download PDFInfo
- Publication number
- JP6139494B2 JP6139494B2 JP2014232904A JP2014232904A JP6139494B2 JP 6139494 B2 JP6139494 B2 JP 6139494B2 JP 2014232904 A JP2014232904 A JP 2014232904A JP 2014232904 A JP2014232904 A JP 2014232904A JP 6139494 B2 JP6139494 B2 JP 6139494B2
- Authority
- JP
- Japan
- Prior art keywords
- barrier layer
- layer
- source electrode
- nitride semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
本発明の実施形態は、窒化物半導体装置に関する。 Embodiments described herein relate generally to a nitride semiconductor device.
半導体装置において、高耐圧、低オン抵抗を実現するには、高い臨界電界を有する材料を用いることが有効である。窒化物半導体は高い臨界電界強度を有することから、窒化物半導体を用いることにより高耐圧、低オン抵抗を実現する半導体装置が得られる。 In a semiconductor device, it is effective to use a material having a high critical electric field in order to realize a high breakdown voltage and a low on-resistance. Since nitride semiconductors have a high critical electric field strength, a semiconductor device that achieves high breakdown voltage and low on-resistance can be obtained by using nitride semiconductors.
窒化物半導体装置において、アバランシェ耐量を高くする方法として、ソース電極を基板に接続する方法や、そのほかp形GaN層を利用したり、2次元正孔ガスを発生する層構造を利用する方法がある。 In a nitride semiconductor device, as a method for increasing the avalanche resistance, there are a method of connecting a source electrode to a substrate, a method of using a p-type GaN layer, and a method of using a layer structure that generates a two-dimensional hole gas. .
本発明が解決しようとする課題は、アバランシェ耐量が高い窒化物半導体装置を提供することである。 The problem to be solved by the present invention is to provide a nitride semiconductor device having a high avalanche resistance.
実施形態の窒化物半導体装置は、下地層と、半導体積層体と、ソース電極と、ドレイン電極と、ゲート電極と、を備える。前記半導体積層体は、前記下地層の上に設けられ、窒化物半導体を含む。ソース電極およびドレイン電極は、前記半導体積層体の上に設けられ、前記半導体積層体に接している。ゲート電極は、前記半導体積層体の上に設けられ、前記ソース電極と前記ドレイン電極とのあいだに設けられている。前記半導体積層体は、前記下地層の上に設けられた第1の障壁層と、前記第1の障壁層の上に設けられた第2の障壁層と、前記第1の障壁層と前記第2の障壁層との間に設けられたキャリア走行層と、を有している。前記キャリア走行層は、GaNを含む。前記キャリア走行層の膜厚は、50nm以上100nm以下である。前記第1の障壁層は、AlXGa1−XN(0<X≦0.1)を含む。前記第2の障壁層は、AlYGa1−YN(0.2≦Y<1、Y>X)を含む。前記ドレイン電極は、前記第2の障壁層に接している。前記ソース電極は、第1のソース電極と、第2のソース電極と、を含み、前記第1のソース電極は、前記第1の障壁層に接し、前記第2のソース電極は、前記第2の障壁層に接し、前記第1のソース電極は、Ni、Pt、Pdのいずれかを含み、前記第2のソース電極は、Ti、Alのいずれかを含み、前記第1のソース電極の下端は、前記第1の障壁層内に位置する。前記キャリア走行層のうちの前記ゲート電極と前記第1の障壁層との間に位置する部分の厚さは、前記キャリア走行層のうちの前記ドレイン電極と前記第1の障壁層との間に位置する部分の厚さよりも薄い。 The nitride semiconductor device according to the embodiment includes an underlayer, a semiconductor stacked body, a source electrode, a drain electrode, and a gate electrode. The semiconductor stacked body is provided on the base layer and includes a nitride semiconductor. The source electrode and the drain electrode are provided on the semiconductor stacked body and are in contact with the semiconductor stacked body. The gate electrode is provided on the semiconductor stacked body, and is provided between the source electrode and the drain electrode. The semiconductor stacked body includes a first barrier layer provided on the base layer, a second barrier layer provided on the first barrier layer, the first barrier layer, and the first barrier layer. And a carrier traveling layer provided between the two barrier layers. The carrier traveling layer includes GaN. The thickness of the carrier traveling layer is 50 nm or more and 100 nm or less. The first barrier layer includes Al X Ga 1-X N (0 <X ≦ 0.1). The second barrier layer includes Al Y Ga 1-Y N (0.2 ≦ Y <1, Y> X). The drain electrode is in contact with the second barrier layer. The source electrode includes a first source electrode and a second source electrode, the first source electrode is in contact with the first barrier layer, and the second source electrode is the second source electrode. The first source electrode includes any one of Ni, Pt, and Pd, the second source electrode includes any one of Ti and Al, and a lower end of the first source electrode. Is located in the first barrier layer. The thickness of the portion of the carrier transit layer located between the gate electrode and the first barrier layer is between the drain electrode of the carrier transit layer and the first barrier layer. It is thinner than the thickness of the located part.
以下、図面を参照しつつ、実施形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。 Hereinafter, embodiments will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
(第1実施形態)
図1は、第1実施形態に係る窒化物半導体装置の模式図であり、(a)は、平面模式図、(b)は、(a)のX−Y位置における断面模式図である。
(First embodiment)
1A and 1B are schematic views of the nitride semiconductor device according to the first embodiment. FIG. 1A is a schematic plan view, and FIG. 1B is a schematic cross-sectional view at the XY position of FIG.
図1に表した第1実施形態に係る窒化物半導体装置1は、下地層(例えば、Si基板10)と、この下地層の上に設けられ、窒化物半導体を含む半導体積層体45と、半導体積層体45の上に設けられたソース電極120およびドレイン電極70と、半導体積層体45の上に設けられ、ソース電極120とドレイン電極70とのあいだに設けられたゲート電極80と、を備える。
半導体積層体45は、第1の障壁層20と、第2の障壁層40と、第1の障壁層20と第2の障壁層40とによって挟まれたキャリア走行層30と、を有する。
The semiconductor stacked
半導体積層体45のソース電極120が設けられた領域46では、第2の障壁層40とキャリア走行層30とが除去されている。ソース電極120の一部は、第1の障壁層20に接している。ソース電極120の一部以外のソース電極120の一部は、第2の障壁層40に接している。
In the
Si基板10の主面に対して垂直な方向からみて、ソース電極120、ドレイン電極70、およびゲート電極80は、ストライプ状になっている。
When viewed from a direction perpendicular to the main surface of the
窒化物半導体装置1では、Si基板10上にバッファ層11が設けられている。バッファ層11が設けられたことにより、Si基板10の格子定数とバッファ層11上の窒化物半導体層の格子定数との差により生じる歪みが緩和される。
In the
また、バッファ層11には、格子定数差を緩和させるという役割のほか、Si基板10と電極との間の電位差以上の耐圧が要求される。バッファ層11には、窒化物半導体装置1の耐圧に比例した膜厚が必要になる。例えば、窒化物半導体装置1が600V耐圧の場合、バッファ層11は、5μm程度の膜厚が必要になる。バッファ層11は、AlN上にGaN/AlGaNの超格子を含む。
Further, the
バッファ層11上にはAlXGa1−XN層を含む第1の障壁層20が設けられている。第1の障壁層20上には、GaN層を含むキャリア走行層30が設けられている。キャリア走行層30は、ノンドープ層である。キャリア走行層30上には、AlYGa1−YN層(Y>X)を含む第2の障壁層40が設けられている。
A
第1の障壁層20の膜厚は、例えば、20nm以上2μm以下である。第1の障壁層20の膜厚が上述した膜厚よりも小さくなった場合、キャリア走行層30内に発生する電子がバッファ層11側に漏れる可能性がある。このため、第1の障壁層20の膜厚は上述した膜厚であることが望ましい。キャリア走行層30の膜厚は、例えば50nmである。第2の障壁層40の膜厚は、5nm以上40nm以下である。
The film thickness of the
GaN層(キャリア走行層30)とAlXGa1−XN層(第2の障壁層40)との格子定数差による歪みによる分極により、キャリア走行層30内のキャリア走行層30と第2の障壁層40との界面付近には、二次元電子系30eが形成される。すなわち、窒化物半導体装置1は、トランジスタのチャンネルを形成することができる。また、キャリア走行層30内のキャリア走行層30と第1の障壁層20との界面付近には、二次元正孔系30hが形成される。本明細書では、二次元電子系30eに発生する電子を二次元電子ガス(two-dimensional electron gas:2DEG)、二次元正孔系30hに発生する正孔を二次元正孔ガス(two-dimensional hole gas:2DHG)と称する場合がある。
Due to the polarization due to the strain caused by the difference in lattice constant between the GaN layer (carrier traveling layer 30) and the Al X Ga 1-X N layer (second barrier layer 40), the
第2の障壁層40上には、SiN膜を含む表面保護膜50が設けられている。表面保護膜50上には、SiN膜、SiO2膜、Al2O3膜、および各種High−k(高誘電率)膜の群から選択される少なくとも一つを含むゲート絶縁膜60が設けられている。
On the
窒化物半導体装置1では、表面保護膜50の一部と、この表面保護膜50の一部の上のゲート絶縁膜60と、が除去されている。この除去された場所にはドレイン電極70が設けられている。ドレイン電極70は、第2の障壁層40に接触している。ドレイン電極70は、二次元電子系30eと電気的にオーミック接触している。
In the
窒化物半導体装置1では、ドレイン電極70が設けられている領域とは別の領域の表面保護膜50の一部と、この表面保護膜50の一部の下のキャリア走行層30および第2の障壁層40と、が除去されている。さらに、この表面保護膜50の一部の下のキャリア走行層30の表面の一部が除去されている。この除去された部分には、ゲート絶縁膜60が設けられている。すなわち、ゲート絶縁膜60は、キャリア走行層30と第2の障壁層40の界面位置からキャリア走行層30側に突出するように形成されている。ゲート絶縁膜60上にはゲート電極80が設けられている。
In the
窒化物半導体装置1では、ドレイン電極70、ゲート電極80のほか、ソース電極120が設けられている。ソース電極120が設けられた領域では、第2の障壁層40と、キャリア走行層30と、第1の障壁層20の表面の一部と、が除去されている。ソース電極120は、第1のソース電極100と第2のソース電極110とを含む。第1のソース電極100の少なくとも一部は、第1の障壁層20に接し、第2のソース電極110の少なくとも一部は、第2の障壁層40に接している。第1のソース電極100は、p側電極であり、第2のソース電極110は、n側電極である。
In the
ソース電極120は、第2の障壁層40に接する部分により、二次元電子系30eとオーミック接触をしている。ソース電極120は、第1の障壁層20に接する部分により、二次元正孔系30hとオーミック接触をしている。
The
図2は、第1実施形態に係る窒化物半導体装置のゲート電極側のソース電極の拡大断面図である。
窒化物半導体装置1では、第2の障壁層40とキャリア走行層30を除去し、第1のソース電極100を埋め込むことにより、第1のソース電極100と二次元正孔系30hとをオーミック接触させている。また、第2のソース電極110は第2の障壁層40を介して、二次元電子系30eとオーミック接触している。図2中のL1、L2、W1については後述する。
FIG. 2 is an enlarged cross-sectional view of the source electrode on the gate electrode side of the nitride semiconductor device according to the first embodiment.
In the
図3は、第1実施形態に係る窒化物半導体装置のバンド構造を説明するグラフ図である。 FIG. 3 is a graph illustrating the band structure of the nitride semiconductor device according to the first embodiment.
図3は、窒化物半導体装置1の垂直方向のバンド構造を計算により求めたものである。すなわち、図3の横軸は、第2の障壁層40から第1の障壁層20へ向かう深さを表し、縦軸はエネルギーを表している。図2の横軸と平行の方向には、第2の障壁層40、キャリア走行層30、および第1の障壁層20のそれぞれの範囲が示されている。
FIG. 3 shows the band structure in the vertical direction of the
図3に表したように、GaN層とAlYGa1−YN層との格子定数差による歪みによる分極により、キャリア走行層30内のキャリア走行層30と第2の障壁層40との界面近傍には、二次元電子系30eが形成される。また、第1の障壁層20とキャリア走行層30との分極により、キャリア走行層30内のキャリア走行層30と第1の障壁層20との界面近傍には、正孔(ホール)にとって、最もエネルギーの低い場所が発生する。このため、正孔が発生した場合、キャリア走行層30内のキャリア走行層30と第1の障壁層20との界面近傍には、二次元正孔系30hが形成される。
As shown in FIG. 3, the interface between the
このように、窒化物半導体装置1では、ノンドープのキャリア走行層30内に二次元電子系30eと二次元正孔系30hとを同時に発生させることができる。このため、窒化物半導体装置1では、ソース−ドレイン電極間に高電圧を印加し、耐圧限界直前にアバランシェ降伏が起こった場合、電子は二次元電子系30eに、正孔は二次元正孔系30hに注入される。
Thus, in the
電子は、より電位の高いドレイン電極70側に移動し、二次元電子系30eとオーミック接触しているドレイン電極70に吸収される。また、正孔は、より電位の低いソース電極120側に移動し、二次元正孔系30hとオーミック接触しているソース電極120に吸収される。このため、キャリア走行層30内でアバランシェ降伏により発生した電子と正孔は同じ層内の二次元電子系30eと二次元正孔系30hに吸収されるため、効率良くキャリアをキャリア走行層30から排出することができる。
Electrons move to the
また、ノンドープのキャリア走行層30内に二次元電子系30eと二次元正孔系30hとを同時に発生させることのできる窒化物半導体装置1では、二次元電子系30eの移動度および二次元正孔系30hの移動度が高くなる。このため、窒化物半導体装置1では、アバランシェ降伏により発生した電子とホールとを効率よく吸収することが可能になる。その結果、アバランシェ耐量の高い窒化物半導体装置が実現できる。
In the
また、窒化物半導体装置1では、第1の障壁層20と接し、二次元正孔系30hとオーミック接触をしている第1のソース電極100と、第2の障壁層40と接し、二次元電子系30eとオーミック接触をしている第2のソース電極110とで、それぞれの材料を分けることが望ましい。
In the
例えば、第1のソース電極100には、Ni、Pt、Pdを含む材料を用いる。これにより、第1のソース電極100と二次元正孔系30hとの接触抵抗を下げることができる。第2のソース電極110には、Ti、Alを含む材料を用いる。これにより、第2のソース電極110と二次元電子系30eとの接触抵抗を下げることができる。その結果、窒化物半導体装置1がオン状態では、二次元電子系30eにより低いオン抵抗が実現し、アバランシェ降伏が発生した場合は、二次元正孔系30hを用いてソース電極120から効率よく正孔を引き抜くことができる。
For example, a material containing Ni, Pt, and Pd is used for the
また、第2のソース電極110は、ドレイン電極70と同じ材料でもよい。同じ材料を用いることでより容易に第2のソース電極110およびドレイン電極70を作製することができる。
The
窒化物半導体装置1では、二次元正孔系30hは、アバランシェ降伏が発生した場合のみ発生すればよい。そのため、図3に示すように、第1の障壁層20とキャリア走行層30との界面における価電子帯のエネルギーは、エネルギーが零で示されるフェルミエネルギーより低い方が望ましい。また、オン抵抗を低くするためには、二次元電子系30eのキャリア濃度は大きい方が望ましい。従って、キャリア走行層30内では、第1の障壁層20側に発生する分極よりも第2の障壁層40側に発生する分極の方が大きいことが望ましい。
In the
このため、GaNとAlGaNで窒化物半導体層を構成する場合、第1の障壁層20にAlXGa1−XNを用い、キャリア走行層30にGaNを用い、第2の障壁層40にAlYGa1−YN層(Y>X)を用いることが望ましい。例えば、第1の障壁層20にXが0.1以下のAl組成比のAlGaN層を用い、第2の障壁層40にYが0.2以上のAlGaN層を用いる。また、GaNとAlGaNで窒化物半導体層を構成することにより、最も高品質な膜で窒化物半導体層を形成できるため、オン抵抗を低くすることができる。
Therefore, when a nitride semiconductor layer is composed of GaN and AlGaN, Al X Ga 1-X N is used for the
また、半導体層をGaN、AlGaNで形成する必要はなく、例えば、InAlN層やInAlNとの混合物を用いてもよい。 Further, the semiconductor layer need not be formed of GaN or AlGaN, and for example, an InAlN layer or a mixture with InAlN may be used.
また、窒化物半導体装置1では、キャリア走行層30の膜厚は100nm以下が望ましい。アバランシェ降伏によりキャリア走行層30で発生したホールは同じキャリア走行層30内の二次元正孔系30hに吸収される。窒化物半導体装置1では、発生場所と吸収される場所が同じ層内であるため、効率よくホールをキャリア走行層30から吐き出すことができる。キャリア走行層30の膜厚が100nmより大きく、離れてしまうとその効果が小さくなる。従って、キャリア走行層30の膜厚は、100nm以下が望ましい。
Further, in the
また、第1の障壁層20はその分極によって、図3に示されるようにバンド構造を全体的に持ち上げる役割を有する。窒化物半導体装置1では、ゲート電極80の部分の第2の障壁層40を除去し、除去した部分にゲート絶縁膜60とゲート電極80とを形成することにより、閾値電圧を上げる効果を持たせている。この閾値電圧を上げる効果も、キャリア走行層30が100nmよりも大きくなると小さくなるため、キャリア走行層30の膜厚は、100nm以下であることが望ましい。
Further, the
このように、窒化物半導体装置1では、キャリア走行層30を100nm以下にすることにより、閾値電圧を向上させ、アバランシェ耐量を高めた窒化物半導体装置を実現させている。また、閾値電圧を向上させることにより、ノーマリーオフ形でアバランシェ耐量が高い窒化物半導体装置が実現する。
As described above, in the
また、窒化物半導体装置1では、第1の障壁層20にMgやC等のアクセプタを導入し、第1の障壁層20をp形にすることができる。この場合、二次元正孔系30hの正孔濃度を高めることができ、その結果、アバランシェ耐量をより大きくすることもできる。
In the
しかし、MgやCを活性化させることは難しく、また、アクセプタ等のキャリア走行層30への拡散が懸念される。このため、第1実施形態では、第1の障壁層20をノンドープ層にし、二次元正孔系30hの移動度を高め、ノンドープの第1の障壁層20にソース電極120の底部を接触させることにより、アバランシェ耐量を高くしている。
However, it is difficult to activate Mg or C, and there is a concern that the acceptor or the like diffuses into the
また、図2に表したように、第2の障壁層40とキャリア走行層30とが除去され第1の障壁層20が表出した領域における第2の障壁層40の表面から第1の障壁層20の表面までの深さL2は、ソース電極の厚さL1より短い。
Further, as shown in FIG. 2, the first barrier from the surface of the
換言すれば、第1のソース電極100の膜厚と第2のソース電極110の膜厚とをたし合わせた長さがL1であり、この長さL1は、第2の障壁層40とキャリア走行層30と第1の障壁層20の表面の一部を除去した深さL2より長い。
In other words, the total length of the film thickness of the
また、第2の障壁層40上に形成されている領域のソース電極120の厚み、すなわち第1のソース電極100の膜厚と第2のソース電極110の膜厚とを足し合わせた長さは、L2より長い。これにより、第1の障壁層20上に形成されている領域のソース電極120の厚みL1と、第2の障壁層40上に形成されている領域のソース電極120の厚みとを同じ厚みで形成しても段切れを抑制でき、簡易な方法でアバランシェ耐量の高い窒化物半導体装置が容易に作製できる。
In addition, the thickness of the
このように、ソース電極120が段差を生じても、段差部において、いわゆる段切れが起きにくくなる。その結果、ソース電極120は、二次元電子系30eと二次元正孔系30hとに同時にオーミック接触することができ、アバランシェ耐量の高い窒化物半導体装置が容易に作製できる。
In this way, even if the
例えば、キャリア走行層30の膜厚は、50nm、第2の障壁層40の膜厚は、30nm、L2は、100nm、ソース電極120のL1は、200nmである。
For example, the film thickness of the
また、ソース電極120の一部と第1の障壁層20とが接する境界のソース電極120からドレイン電極70に向かう方向における長さ(幅)W1は、L2よりも長い。深さL2を、第1のソース電極100の底部100bが第1の障壁層20と接触する幅W1よりも小さくすることにより、第1のソース電極100を容易に埋め込むことができる。二次元電子系12と二次元正孔系13に同時にオーミック接触することができ、アバランシェ耐量の高い窒化物半導体装置が容易に作製できる。
In addition, a length (width) W1 in a direction from the
例えば、キャリア走行層30の膜厚は、50nm、第2の障壁層40の膜厚は、30nm、L2は、100nm、第1のソース電極100の底部100bの幅W1は、2μmである。
For example, the thickness of the
(第2実施形態)
図4は、第2実施形態に係る窒化物半導体装置の断面模式図である。
(Second Embodiment)
FIG. 4 is a schematic cross-sectional view of the nitride semiconductor device according to the second embodiment.
第2実施形態に係る窒化物半導体装置2は、ソース電極120の材質が1種類で形成されている点が、第1実施形態に係る窒化物半導体装置1と異なる点である。ソース電極120の材質を1種類にすることにより、より容易にソース電極120を作製することができる。
The
(第3実施形態)
図5は、第3実施形態に係る窒化物半導体装置の断面模式図である。
(Third embodiment)
FIG. 5 is a schematic cross-sectional view of a nitride semiconductor device according to the third embodiment.
第3実施形態に係る窒化物半導体装置3は、ゲート部において、第2の障壁層20とキャリア走行層30とが除去されていない点が、第1実施形態に係る窒化物半導体装置1と異なる点である。
The
このように、実施形態においては、ゲート構造について、特に限定されない。例えば、ゲート構造は、リセス構造でもよく、リセス構造でなくてもよい。また、ゲート構造は、ゲート絶縁膜60を有するMIS構造でもよく、半導体層とショットキー接続するショットキーゲート構造でもよい、また、ゲート構造は、p形層とn形層を有するジャンクションゲートでもよい。また、表面保護膜50を除去してもよい。
Thus, in the embodiment, the gate structure is not particularly limited. For example, the gate structure may be a recess structure or may not be a recess structure. The gate structure may be a MIS structure having a
本明細書において「窒化物半導体」とは、BxInyAlzGa1−x−y−zN(0≦x≦1,0≦y≦1,0≦z≦1,x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、N(窒素)以外のV族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。 In this specification, “nitride semiconductor” refers to B x In y Al z Ga 1-xyz N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1, x + y + z ≦ 1) It is assumed that the semiconductors having all compositions in which the composition ratios x, y, and z are changed within the respective ranges in the following chemical formula Furthermore, in the above chemical formula, those further containing a group V element other than N (nitrogen), those further containing various elements added for controlling various physical properties such as conductivity type, and unintentionally Those further including various elements included are also included in the “nitride semiconductor”.
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。 The embodiment has been described above with reference to specific examples. However, the embodiments are not limited to these specific examples. In other words, those specific examples that have been appropriately modified by those skilled in the art are also included in the scope of the embodiments as long as they include the features of the embodiments. Each element included in each of the specific examples described above and their arrangement, material, condition, shape, size, and the like are not limited to those illustrated, and can be appropriately changed.
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。 In addition, each element included in each of the above-described embodiments can be combined as long as technically possible, and combinations thereof are also included in the scope of the embodiment as long as they include the features of the embodiment. In addition, in the category of the idea of the embodiment, those skilled in the art can conceive various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the embodiment. .
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
1、2、3・・窒化物半導体装置、 10・・Si基板、 11・・バッファ層、 20・・第1の障壁層、 30・・キャリア走行層、 30e・・二次元電子系、 30h・・二次元正孔系、 40・・第2の障壁層、 45・・半導体積層体、 46・・領域、 50・・表面保護膜、 60・・ゲート絶縁膜、 70・・ドレイン電極、 80・・ゲート電極、 100・・第1のソース電極、 110・・第2のソース電極、 120・・ソース電極
1, 2, 3 ... Nitride semiconductor device, 10 ... Si substrate, 11 ... Buffer layer, 20 ... First barrier layer, 30 ... Carrier traveling layer, 30e ... 2D electron system, 30h ... -Two-dimensional hole system, 40 ... Second barrier layer, 45 ... Semiconductor stack, 46 ... Area, 50 ... Surface protective film, 60 ... Gate insulating film, 70 ... Drain electrode, 80 ...・
Claims (4)
前記下地層の上に設けられ、窒化物半導体を含む半導体積層体と、
前記半導体積層体の上に設けられ、前記半導体積層体に接するソース電極およびドレイン電極と、
前記半導体積層体の上に設けられ、前記ソース電極と前記ドレイン電極とのあいだに設けられたゲート電極と、
を備え、
前記半導体積層体は、前記下地層の上に設けられた第1の障壁層と、前記第1の障壁層の上に設けられた第2の障壁層と、前記第1の障壁層と前記第2の障壁層との間に設けられたキャリア走行層と、を有し、
前記キャリア走行層は、GaNを含み、
前記キャリア走行層の膜厚は、50nm以上100nm以下であり、
前記第1の障壁層は、AlXGa1−XN(0<X≦0.1)を含み、
前記第2の障壁層は、AlYGa1−YN(0.2≦Y<1、Y>X)を含み、
前記ドレイン電極は、前記第2の障壁層に接し、
前記ソース電極は、第1のソース電極と、第2のソース電極と、を含み、前記第1のソース電極は、前記第1の障壁層に接し、前記第2のソース電極は、前記第2の障壁層に接し、
前記第1のソース電極は、Ni、Pt、Pdのいずれかを含み、前記第2のソース電極は、Ti、Alのいずれかを含み、
前記第1のソース電極の下端は、前記第1の障壁層内に位置し、
前記キャリア走行層のうちの前記ゲート電極と前記第1の障壁層との間に位置する部分の厚さは、前記キャリア走行層のうちの前記ドレイン電極と前記第1の障壁層との間に位置する部分の厚さよりも薄い、窒化物半導体装置。 An underlayer,
A semiconductor stacked body provided on the underlayer and including a nitride semiconductor;
A source electrode and a drain electrode provided on the semiconductor stacked body and in contact with the semiconductor stacked body;
A gate electrode provided on the semiconductor stacked body and provided between the source electrode and the drain electrode;
With
The semiconductor stacked body includes a first barrier layer provided on the base layer, a second barrier layer provided on the first barrier layer, the first barrier layer, and the first barrier layer. A carrier traveling layer provided between the two barrier layers,
The carrier traveling layer includes GaN,
The thickness of the carrier traveling layer is 50 nm or more and 100 nm or less,
The first barrier layer includes Al X Ga 1-X N (0 <X ≦ 0.1),
The second barrier layer includes Al Y Ga 1-Y N (0.2 ≦ Y <1, Y> X),
The drain electrode is in contact with the second barrier layer;
The source electrode includes a first source electrode and a second source electrode, the first source electrode is in contact with the first barrier layer, and the second source electrode is the second source electrode. In contact with the barrier layer of
The first source electrode includes any one of Ni, Pt, and Pd, and the second source electrode includes any one of Ti and Al,
A lower end of the first source electrode is located in the first barrier layer;
The thickness of the portion of the carrier transit layer located between the gate electrode and the first barrier layer is between the drain electrode of the carrier transit layer and the first barrier layer. A nitride semiconductor device that is thinner than the thickness of the portion where it is located.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014232904A JP6139494B2 (en) | 2014-11-17 | 2014-11-17 | Nitride semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014232904A JP6139494B2 (en) | 2014-11-17 | 2014-11-17 | Nitride semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012069988A Division JP5654512B2 (en) | 2012-03-26 | 2012-03-26 | Nitride semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015073111A JP2015073111A (en) | 2015-04-16 |
JP6139494B2 true JP6139494B2 (en) | 2017-05-31 |
Family
ID=53015235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014232904A Active JP6139494B2 (en) | 2014-11-17 | 2014-11-17 | Nitride semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6139494B2 (en) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004363563A (en) * | 2003-05-15 | 2004-12-24 | Matsushita Electric Ind Co Ltd | Semiconductor device |
US7098490B2 (en) * | 2003-06-02 | 2006-08-29 | Hrl Laboratories, Llc | GaN DHFET |
JP2006086398A (en) * | 2004-09-17 | 2006-03-30 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
JP2007103451A (en) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | Semiconductor device and its manufacturing method |
JP5182835B2 (en) * | 2005-11-14 | 2013-04-17 | 独立行政法人産業技術総合研究所 | Nitride semiconductor heterojunction transistor using RESURF structure |
JP5400266B2 (en) * | 2006-04-17 | 2014-01-29 | パナソニック株式会社 | Field effect transistor |
JP2008016588A (en) * | 2006-07-05 | 2008-01-24 | Toshiba Corp | GaN-BASED SEMICONDUCTOR ELEMENT |
JP5329151B2 (en) * | 2008-08-18 | 2013-10-30 | 日本電信電話株式会社 | Semiconductor device |
JP5495257B2 (en) * | 2009-10-09 | 2014-05-21 | シャープ株式会社 | Group III nitride field effect transistor and method of manufacturing the same |
JP2012033798A (en) * | 2010-08-02 | 2012-02-16 | Renesas Electronics Corp | Semiconductor device and manufacturing method of the same |
-
2014
- 2014-11-17 JP JP2014232904A patent/JP6139494B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015073111A (en) | 2015-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5654512B2 (en) | Nitride semiconductor device | |
JP6214978B2 (en) | Semiconductor device | |
JP6189235B2 (en) | Semiconductor device | |
JP4775859B2 (en) | Nitride semiconductor device and power conversion device including the same | |
JP5758132B2 (en) | Semiconductor element | |
KR101773259B1 (en) | A STRUCTURE FOR A GALLIUM NITRIDE (GaN) HIGH ELECTRON MOBILITY TRANSISTOR | |
US9911843B2 (en) | Semiconductor device | |
US8519439B2 (en) | Nitride semiconductor element with N-face semiconductor crystal layer | |
JP5597581B2 (en) | Nitride semiconductor device and manufacturing method thereof | |
JP2009200096A (en) | Nitride semiconductor device and power conversion apparatus including the same | |
JP6055918B2 (en) | Field effect transistor | |
US20150263155A1 (en) | Semiconductor device | |
JP2014078537A (en) | Lateral semiconductor device | |
JP2015173151A (en) | semiconductor device | |
US9484429B2 (en) | High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently and method for manufacturing the same | |
JP6268007B2 (en) | Semiconductor device | |
TW202316664A (en) | Semiconductor power device | |
US20170365698A1 (en) | Nitride semiconductor device | |
JP6139494B2 (en) | Nitride semiconductor device | |
JP2013105994A (en) | Nitride semiconductor device | |
JP2017050434A (en) | Semiconductor device | |
JP6313509B2 (en) | Semiconductor device | |
JP2016134563A (en) | Semiconductor device | |
JP6047998B2 (en) | Semiconductor device | |
JP2017174842A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160408 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160607 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20161013 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170113 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20170120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170313 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170317 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170328 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170427 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6139494 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |