JP6130175B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置等に関する。

特許文献１には、様々な種類のメモリ（ＳＲＡＭ、ＤＲＡＭ等）が列挙されている。

特開２００５−１９６９４９号公報

半導体装置の電源が停止したときに、揮発性メモリのデータが消えてしまうことが問題であった。

揮発性メモリを有する第１の回路を、不揮発性メモリを有する第２の回路に電気的に接続することによって、第１の回路のデータを第２の回路にバックアップすることができる。

半導体装置の電源が停止しても、第２の回路のデータは消えないので、データ消失の問題を解決することができる。

なお、第２の回路は、酸化物半導体を有するチャネル形成領域を有するトランジスタと容量素子とを有することが好ましい。

また、半導体装置は、第１の回路のデータと第２の回路のデータとを比較することができる機能を有することが好ましい。

例えば、第１の回路のデータと第２の回路のデータとを比較することによって、バックアップデータの検証が可能である。

例えば、半導体装置がプロセッサを有する場合、第１の回路のデータと第２の回路のデータとを比較することによって、分岐命令の実行の有無を判断することができる。

第１の回路のデータと第２の回路のデータとを比較する場合、第１の回路のデータと第２の回路のデータとを比較することができる機能を有する回路（比較機能を有する回路）を設けることが好ましい。

また、第１の端子と第２の端子と第３の端子とを有する第３の回路を用いて、帰還ループ形成と、データ読み出しと、の切り替えを行うことができる。

例えば、第３の回路を、第３の端子を第１の端子又は第２の端子の一方と電気的に接続することができる構成とする。

また、第１の端子を第１の回路に電気的に接続する。

また、第２の端子を第２の回路に電気的に接続する。

そして、第３の端子を第１の端子と電気的に接続することによって、帰還ループを形成できる構成とする。

また、第３の端子を第２の端子と電気的に接続することによって、第２の回路のデータを第１の回路に読み出すことができる構成とする。

例えば、揮発性メモリを有する第１の回路を有し、不揮発性メモリを有する第２の回路を有し、前記第１の回路は、前記第２の回路と電気的に接続され、前記第１の回路のデータと前記第２の回路のデータとを比較することによって、分岐命令の実行の有無を判断することができる機能を有することを特徴とする半導体装置を提供することができる。

例えば、揮発性メモリを有する第１の回路を有し、トランジスタと容量素子とを有するメモリを有する第２の回路を有し、前記トランジスタは、酸化物半導体を有するチャネル形成領域を有し、前記トランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続されており、前記トランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されており、前記第１の回路のデータと前記第２の回路のデータとを比較することによって、分岐命令の実行の有無を判断することができる機能を有することを特徴とする半導体装置を提供することができる。

例えば、揮発性メモリを有する第１の回路を有し、不揮発性メモリを有する第２の回路を有し、第１の端子と第２の端子と第３の端子とを有する第３の回路を有し、前記第３の回路は、前記第３の端子を前記第１の端子と電気的に接続することができる機能を有し、前記第３の回路は、前記第３の端子を前記第２の端子と電気的に接続することができる機能を有し、前記第１の端子は、前記第１の回路に電気的に接続されており、前記第２の端子は、前記第２の回路に電気的に接続されており、前記第３の端子は、前記第１の回路と前記第２の回路とに電気的に接続されており、第１の期間において、前記第３の端子を前記第１の端子と電気的に接続することによって、帰還ループを形成することができる機能を有し、第２の期間において、前記第３の端子を前記第２の端子と電気的に接続することによって、第２の回路のデータを第１の回路に読み出すことができることを特徴とする半導体装置を提供することができる。

例えば、揮発性メモリを有する第１の回路を有し、トランジスタと容量素子とを有するメモリを有する第２の回路を有し、第１の端子と第２の端子と第３の端子とを有する第３の回路を有し、前記トランジスタは、酸化物半導体を有するチャネル形成領域を有し、前記トランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続されており、前記トランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されており、前記第３の回路は、前記第３の端子を、前記第１の端子と電気的に接続することができる機能を有し、前記第３の回路は、前記第３の端子を、前記第２の端子と電気的に接続することができる機能を有し、前記トランジスタは、酸化物半導体を有するチャネル形成領域を有し、前記トランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続されており、前記トランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されており、前記第１の端子は、前記第１の回路に電気的に接続されており、前記第２の端子は、前記第２の回路に電気的に接続されており、前記第３の端子は、前記第１の回路と前記第２の回路とに電気的に接続されており、第１の期間において、前記第３の端子を前記第１の端子と電気的に接続することによって、帰還ループを形成することができる機能を有し、第２の期間において、前記第３の端子を前記第２の端子と電気的に接続することによって、第２の回路のデータを第１の回路に読み出すことができることを特徴とする半導体装置を提供することができる。

揮発性メモリを有する第１の回路を、不揮発性メモリを有する第２の回路に電気的に接続することによって、データ消失の問題を解決することができる。

半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。 論理回路の真理値表の一例。

実施の形態について、図面を用いて詳細に説明する。

但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。

したがって、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

同一の機能を有する部分に、同一の符号、同一の回路記号、同様の符号、同様の回路記号等を異なる図面間で共通して用いることがあり、その繰り返しの説明を省略する場合がある。

同様な機能を有する部分に、同一の符号、同一の回路記号、同様の符号、同様の回路記号等を異なる図面間で共通して用いることがあり、その繰り返しの説明を省略する場合がある。

また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。

なお、回路には基準電位（又は基準電圧）がある。

基準電位（又は基準電圧）は０Ｖでも良いし、０Ｖ以外でも良い。

基準電位（又は基準電圧）よりも高い電位（又は電圧）を「１（Ｈｉｇｈ）」とする。

基準電位（又は基準電圧）よりも低い電位（又は電圧）を「０（Ｌｏｗ）」とする。

「０（Ｌｏｗ）」の逆の極性は「１（Ｈｉｇｈ）」となる。

「１（Ｈｉｇｈ）」の逆の極性は「０（Ｌｏｗ）」となる。

また、「電気的状態」とは信号、電圧、電位、電流等のいずれかである。

（実施の形態１）
図１に示す半導体装置は、記憶部ＲＥＧｘ（ｘは自然数）を有する。

記憶部ＲＥＧｘは、少なくとも回路１０００１と回路１０００２とを有する。

回路１０００１は、揮発性メモリを有する。

回路１０００２は、不揮発性メモリを有する。

回路１０００２には、データを書き込むことができ、データを保持することができ、データを読み込むことができる。

そして、回路１０００１を回路１０００２と電気的に接続することによって、例えば、回路１０００１のデータを回路１０００２にバックアップすることができる。

ここで、図１のように、回路１０００３を設けることが好ましい。

回路１０００３は、回路１０００１と電気的に接続されている。

回路１０００３は、回路１０００２と電気的に接続されている。

回路１０００３は、回路１０００１のデータと回路１０００２のデータとを比較することができる機能を有する。

回路１０００３を有することによって、例えば、バックアップデータの検証が可能である。

回路１０００３を有することによって、例えば、分岐命令の実行の有無を判断することができる。

回路１０００１は、ＤＡＴＡｘ（ｘは自然数）を出力することができる。

ＤＡＴＡｘは回路１０００１に記憶されているデータである。

回路１０００３はＰｘ（ｘは自然数）を出力することができる。

Ｐｘは回路１０００１のデータと回路１０００２のデータとの比較結果である。

ここで、分岐命令の実行の有無の判断について説明する。

図２、図３はレジスタファイルの一例である。

図２、図３はそれぞれ、レジスタファイル１１０００を有する。

レジスタファイル１１０００はそれぞれ、記憶部ＲＥＧ１〜記憶部ＲＥＧｎ（ｎは自然数）を有する。

記憶部ＲＥＧ１〜記憶部ＲＥＧｎとして、例えば、図１の記憶部ＲＥＧｘ等の構成を適用することができる。

回路１２０００は、レジスタファイル１１０００の出力を判定してＢＲＡＮＣＨ（分岐命令（分岐制御信号））を出力することができる機能を有する。

図２は、記憶部ＲＥＧｊから出力されたＤＡＴＡｊと、記憶部ＲＥＧｋから出力されたＤＡＴＡｋと、を回路１２０００を用いて比較した後、ＢＲＡＮＣＨを出力する例である（ｊ、ｋは自然数）。

なお、ＤＡＴＡｊ、ＤＡＴＡｋは、例えば、図１のＤＡＴＡｘ等に対応する。

図３は、記憶部ＲＥＧｊから出力されたＰｊを、回路１２０００内で処理してＢＲＡＮＣＨを出力する例である。

なお、Ｐｊは、例えば、図１のＰｘ等に対応する。

図２の場合、分岐命令の実行の有無の判断の際、２つの記憶部（記憶部ＲＥＧｊ及び記憶部ＲＥＧｋ）を用いている。

図３の場合、分岐命令の実行の有無の判断の際、１つの記憶部（記憶部ＲＥＧｊ）を用いている。

図２の場合では記憶部ＲＥＧｋを記憶部ＲＥＧｊの比較対象として使用する必要がある。

一方、図３の場合では記憶部ＲＥＧｋを別の用途に用いることができる。

したがって、図３は図２と比較して、レジスタファイル１１０００を効率的に利用することができる構成であるといえる。

即ち、バックアップに用いることができる回路１０００２を、分岐命令の実行の有無の判断においても利用することで、レジスタファイル１１０００を効率的に利用することができる。

なお、バックアップを行うときには、回路１０００１のデータと回路１０００２のデータとが同じになるようにする。

また、バックアップデータの検証を行った結果、回路１０００１のデータと回路１０００２のデータとが異なる場合は、回路１０００１のデータと回路１０００２のデータとが同じになるような処理を行う。

このとき、回路１０００１のデータを回路１０００２に書き込んでも良いし、回路１０００２のデータを回路１０００１に読み込んでも良い。

また、分岐命令の実行の有無の判断を行うとき、回路１０００１のデータと回路１０００２のデータとが同じ状態（第１の状態）になっているか、回路１０００１のデータと回路１０００２のデータとが異なる状態（第２の状態）になっている。

なお、第１の状態又は第２の状態の一方の場合に分岐命令の実行を行い、第１の状態又は第２の状態の他方の場合に分岐命令の実行を行わないことができる。

つまり、第１の状態の場合に分岐命令の実行を行い、第２の状態の場合に分岐命令の実行を行わないことができる。

また、第２の状態の場合に分岐命令の実行を行い、第１の状態の場合に分岐命令の実行を行わないこともできる。

なお、図１において、回路１０００３からＰｘを出力する例を示したが、回路１０００１からＰｘを出力する構成としても良い（例えば、図２１〜図２８等）。

ここで、揮発性メモリはどのようなものを用いても良い。

例えば、帰還ループメモリ、揮発性の電荷蓄積型メモリ等を用いることができる。

帰還ループメモリは、複数の論理回路を組み合わせて帰還ループを形成することができるメモリである。

例えば、２つのインバータの一方の出力端子と２つのインバータの他方の入力端子とを電気的に接続し、２つのインバータの一方の入力端子と２つのインバータの他方の出力端子とを電気的に接続した帰還ループメモリを用いることができるが限定されない。

揮発性の電荷蓄積型メモリは、容量素子等に電荷を蓄積する揮発性メモリである。

例えば、トランジスタのソース又はドレインの一方に容量素子を電気的に接続した揮発性の電荷蓄積型メモリを用いることができるが限定されない。

不揮発性メモリはどのようなものを用いても良い。

揮発性メモリは、実用的なＮチャネル型トランジスタ及び実用的なＰチャネル型トランジスタの双方を有することが好ましい。

よって、揮発性メモリの有するトランジスタは、シリコン半導体を有することが好ましい。

不揮発性メモリはどのようなものを用いても良い。

例えば、酸化物半導体を有するチャネル形成領域を有するトランジスタのソース又はドレインの一方に容量素子を電気的に接続した不揮発性の電荷蓄積型メモリを用いることができるが限定されない。

ここで、酸化物半導体を有するチャネル形成領域を有するトランジスタは、シリコン半導体を有するチャネル形成領域を有するトランジスタと比較すると、オフ電流が極めて小さい。

そのため、シリコン半導体を有するチャネル形成領域を有するトランジスタを有する電荷蓄積型メモリは揮発性となり、酸化物半導体を有するチャネル形成領域を有するトランジスタを有する電荷蓄積型メモリは不揮発性となる。

その他の不揮発性メモリとしては、フローティングゲートメモリ、磁気抵抗メモリ、抵抗変化型メモリ、強誘電体メモリ等があるが限定されない。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態２）

記憶部の一例について、図４〜図１１を用いて説明する。

図１１は図５〜図１０の（Ｂ）を適用した一例である。

必要に応じて、図１１を参照して頂きながら、本実施の形態の内容を読んで頂けると理解が深まると思料される。

図４は、例えば、回路１００１〜回路１００６等を有する半導体装置の一例である。

回路１００１及び回路１００２は、例えば、図１の回路１０００１等に対応する。

回路１００４及び回路１００５は、例えば、図１の回路１０００２等に対応する。

回路１００６は、例えば、図１の回路１０００３等に対応する。

以降、接続関係について説明し、各端子について説明し、回路１００１〜回路１００６について説明することにする。

＜接続関係＞
回路１００１は、端子Ｎ１、端子Ｎ２、端子Ｎ３等を有する。

回路１００２は、端子Ｎ５、端子Ｎ６、端子Ｎ２３等を有する。

回路１００３は、端子Ｎ８、端子Ｎ９、端子Ｎ１０、端子Ｎ１１等を有する。

回路１００４は、端子Ｎ１７、端子Ｎ１８、端子Ｎ１９等を有する。

回路１００５は、端子Ｎ２０、端子Ｎ２１、端子Ｎ２２等を有する。

回路１００６は、端子Ｎ１３、端子Ｎ１４、端子Ｎ１５等を有する。

端子ＩＮと端子Ｎ１とは電気的に接続されている。

端子Ｎ３とノードＮ４と端子Ｎ５と端子Ｎ１１とノードＮ１２と端子Ｎ１７とは電気的に接続されている。

端子ＯＵＴと端子Ｎ６とノードＮ７と端子Ｎ１３とは電気的に接続されている。

端子ＯＵＴＢと端子Ｎ２３とは電気的に接続されている。

端子Ｓ１と端子Ｎ８とは電気的に接続されている。

端子Ｐと端子Ｎ１５とは電気的に接続されている。

端子Ｎ１０と端子Ｎ１４とノードＮ１６と端子Ｎ２０とは電気的に接続されている。

端子Ｗと端子Ｎ１８とは電気的に接続されている。

端子Ｎ１９と端子Ｎ２１とは電気的に接続されている。

端子Ｓ２と端子Ｎ２２とは電気的に接続されている。

＜各端子＞
端子ＩＮは、入力端子として機能することができる。

端子ＯＵＴは、出力端子として機能することができる。

端子ＯＵＴＢは、出力端子として機能することができる。

端子ＯＵＴＢは、端子ＯＵＴと逆の極性の信号等が出力される。

例えば、図１のＤＡＴＡｘを端子ＯＵＴ又は端子ＯＵＴＢから出力することができる。

端子ＯＵＴ又は端子ＯＵＴＢの一方しか用いない場合は、端子ＯＵＴ又は端子ＯＵＴＢの他方を設けなくても良い。

端子Ｓ１は、制御端子として機能することができる。

例えば、端子Ｓ１を所定の電気的状態にすることによって、端子Ｎ１１を、端子Ｎ９又は端子Ｎ１０の一方と電気的に接続することができる。

端子Ｐは、出力端子として機能することができる。

例えば、図１のＰｘを端子Ｐから出力することができる。

端子Ｗは、制御端子として機能することができる。

例えば、端子Ｗを所定の電気的状態にすることによって、ノードＮ４の電気的状態を回路１００４に書き込むことができる。

端子Ｓ２は制御端子として機能することができる。

例えば、端子Ｓ２を所定の電気的状態にすることによって、回路１００４に書き込まれた電気的状態を読み出すことができる。

＜回路１００１＞
図５（Ａ）は回路１００１の一例である。

図５（Ｂ）は図５（Ａ）の一例である。

図５（Ａ）は、回路要素１０１と回路要素１０２と回路要素１０３とを有する。

端子ＩＮと、回路要素１０１の入力端子ＩＮ１（端子Ｎ１）と、は電気的に接続されている。

回路要素１０１の出力端子ＯＵＴ１と、回路要素１０２の入力端子ＩＮ２と、回路要素１０３の出力端子ＯＵＴ３と、は電気的に接続されている。

回路要素１０２の出力端子ＯＵＴ２（端子Ｎ２）と、端子Ｎ９とは電気的に接続されている。

回路要素１０３の入力端子ＩＮ３（端子Ｎ３）と、ノードＮ４と、端子Ｎ５と、ノードＮ１２とは電気的に接続されている。

回路要素１０１は、例えば、入力端子ＩＮ１に入力された信号等を、極性を反転させずに、出力端子ＯＵＴ１から出力することができる機能を有する。

回路要素１０１は、例えば、入力端子ＩＮ１と出力端子ＯＵＴ１との間の信号等の伝達を遮断することができる機能を有する。

回路要素１０１として、例えば、トランジスタ、トランスミッションゲート等があるが限定されない。

図５（Ｂ）には、回路要素１０１としてトランスミッションゲートを適用した例を示している。

トランスミッションゲートの第１の制御端子には、端子Ｃ２が電気的に接続されている。

トランスミッションゲートの第２の制御端子には、端子Ｃ１が電気的に接続されている。

端子Ｃ２の極性は、端子Ｃ１の極性と逆の極性になる。

そして、端子Ｃ２が「１（Ｈｉｇｈ）」のとき、トランスミッションゲートは、入力端子に入力された信号等を、極性を反転させずに、出力端子から出力することができる。

また、端子Ｃ２が「０（Ｌｏｗ）」のとき、トランスミッションゲートの入力端子と出力端子とが非導通になる。

回路要素１０２は、例えば、入力端子ＩＮ２に入力された信号等を、極性を反転させて、出力端子ＯＵＴ２から出力することができる機能を有する。

回路要素１０２として、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、ＮＡＮＤ、ＮＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、リセット機能を付加することができる。

例えば、２入力のＮＡＮＤを用いる場合、ＮＡＮＤの２つの入力端子の一方を「１（Ｈｉｇｈ）」にすることにより、ＮＡＮＤの２つの入力端子の他方に入力された信号等を、極性を反転させて、出力端子から出力することができる。

そして、ＮＡＮＤの２つの入力端子の一方を「０（Ｌｏｗ）」にすることにより、出力端子から出力される信号が「１（Ｈｉｇｈ）」になる。

つまり、ＮＡＮＤの２つの入力端子の一方を「０（Ｌｏｗ）」にすることによって、信号等をリセットすることが可能になる。

例えば、２入力のＮＯＲを用いる場合、ＮＯＲの２つの入力端子の一方を「０（Ｌｏｗ）」にすることにより、ＮＯＲの２つの入力端子の他方に入力された信号等を、極性を反転させて、出力端子から出力することができる。

そして、ＮＯＲの２つの入力端子の一方を「１（Ｈｉｇｈ）」にすることにより、出力端子から出力される信号が「０（Ｌｏｗ）」になる。

つまり、ＮＯＲの２つの入力端子の一方を「１（Ｈｉｇｈ）」にすることによって、信号等をリセットすることが可能になる。

よって、リセットした場合に出力を「１（Ｈｉｇｈ）」にしたい場合は例えばＮＡＮＤ等を用いれば良い。

また、リセットした場合に出力を「０（Ｌｏｗ）」にしたい場合は例えばＮＯＲ等を用いれば良い。

図５（Ｂ）には、回路要素１０２としてＮＡＮＤを適用した例を示している。

端子ＲとＮＡＮＤの２つの端子の一方とが電気的に接続されている。

ＮＡＮＤの２つの端子の他方が図５（Ａ）の入力端子ＩＮ２に対応する。

端子Ｒは、制御端子として機能することができる。

例えば、通常は端子Ｒを「１（Ｈｉｇｈ）」にしておく。

そして、端子Ｒを「０（Ｌｏｗ）」にすることにより、信号等をリセットすることが可能になる。

回路要素１０３は、例えば、入力端子ＩＮ３に入力された信号等を、極性を反転させて、出力端子ＯＵＴ３から出力することができる機能を有する。

回路要素１０３は、例えば、入力端子ＩＮ３と出力端子ＯＵＴ３との間の信号等の伝達を遮断することができる機能を有する。

回路要素１０３として、例えば、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、信号等をリセットすることが可能になる。

図５（Ｂ）には、回路要素１０３としてクロックドインバータを適用した例を示している。

クロックドインバータの第１の制御端子には、端子Ｃ１が電気的に接続されている。

クロックドインバータの第２の制御端子には、端子Ｃ２が電気的に接続されている。

端子Ｃ２の極性は、端子Ｃ１の極性と逆の極性になる。

そして、端子Ｃ１が「１（Ｈｉｇｈ）」のとき、クロックドインバータは、入力端子に入力された信号等を、極性を反転させて、出力端子から出力することができる。

また、端子Ｃ１が「０（Ｌｏｗ）」のとき、クロックドインバータの出力端子は、ハイインピーダンスになる。

回路１００１の動作の一例について述べる。

ハイインピーダンス以外の状態を「アクティブ」と定義して以下説明する。

前提として、端子Ｎ９とノードＮ１２とが電気的に接続された状態としておく。

例えば、期間Ａにおいて、回路要素１０１をアクティブにし、回路要素１０３の出力端子をハイインピーダンスにする。

回路要素１０１と回路要素１０２がアクティブなので、端子ＩＮの極性が反転されて端子Ｎ９に伝達される。

端子Ｎ９とノードＮ１２とは電気的に接続されているので、結果的に、端子ＩＮの極性と逆の極性がノードＮ４に伝達される。

次に、例えば、期間Ｂにおいて、回路要素１０３をアクティブにし、回路要素１０１の出力端子をハイインピーダンスにすると、回路要素１０２と回路要素１０３とを含む帰還ループが形成される。

したがって、結果的に、期間Ａにおいて端子ＩＮに入力された信号等（データ）が、期間Ｂにおいて帰還ループに記憶されることになる。

＜回路１００２＞
図６（Ａ）は回路１００２の一例である。

図６（Ｂ）は図６（Ａ）の一例である。

図６（Ａ）は、回路要素１０４と回路要素１０５と回路要素１０６とを有する。

回路要素１０４の入力端子ＩＮ４（端子Ｎ５）と、端子Ｎ３と、ノードＮ４と、ノードＮ１２と、は電気的に接続されている。

回路要素１０４の出力端子ＯＵＴ４と、回路要素１０５の入力端子ＩＮ５と、回路要素１０６の出力端子ＯＵＴ６と、端子Ｎ２３と、端子ＯＵＴＢと、は電気的に接続されている。

回路要素１０５の出力端子ＯＵＴ５（端子Ｎ６）と、回路要素１０６の入力端子ＩＮ６と、ノードＮ７と、端子Ｎ１３と、端子ＯＵＴと、は電気的に接続されている。

回路要素１０４は、例えば、入力端子ＩＮ４に入力された信号等を、極性を反転させずに、出力端子ＯＵＴ４から出力することができる機能を有する。

回路要素１０４は、例えば、入力端子ＩＮ４と出力端子ＯＵＴ４との間の信号等の伝達を遮断することができる機能を有する。

回路要素１０４として、例えば、トランジスタ、トランスミッションゲート等があるが限定されない。

図６（Ｂ）には、回路要素１０４としてトランスミッションゲートを適用した例を示している。

トランスミッションゲートの第１の制御端子には、端子Ｃ１が電気的に接続されている。

トランスミッションゲートの第２の制御端子には、端子Ｃ２が電気的に接続されている。

端子Ｃ２の極性は、端子Ｃ１の極性と逆の極性になる。

そして、端子Ｃ１が「１（Ｈｉｇｈ）」のとき、トランスミッションゲートは、入力端子に入力された信号等を、極性を反転させずに、出力端子から出力することができる。

また、端子Ｃ１が「０（Ｌｏｗ）」のとき、トランスミッションゲートは入力端子と出力端子とが非導通となる。

回路要素１０５は、例えば、入力端子ＩＮ５に入力された信号等を、極性を反転させて、出力端子ＯＵＴ５から出力することができる機能を有する。

回路要素１０５として、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、ＮＡＮＤ、ＮＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、リセット機能を付加することができる。

図６（Ｂ）には、回路要素１０５としてインバータを適用した例を示している。

回路要素１０６は、例えば、入力端子ＩＮ６に入力された信号等を、極性を反転させて、出力端子ＯＵＴ６から出力することができる機能を有する。

回路要素１０６は、例えば、入力端子ＩＮ６と出力端子ＯＵＴ６との間の信号等の伝達を遮断することができる機能を有する。

回路要素１０６として、例えば、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、信号等をリセットすることが可能になる。

図６（Ｂ）には、回路要素１０６としてクロックドＮＡＮＤを適用した例を示している。

クロックドＮＡＮＤの第１の制御端子には、端子Ｃ２が電気的に接続されている。

クロックドＮＡＮＤの第２の制御端子には、端子Ｃ１が電気的に接続されている。

端子Ｃ２の極性は、端子Ｃ１の極性と逆の極性になる。

そして、端子Ｃ２が「１（Ｈｉｇｈ）」のとき、クロックドＮＡＮＤは、入力端子に入力された信号等を、極性を反転させて、出力端子から出力することができる。

また、端子Ｃ２が「０（Ｌｏｗ）」のとき、クロックドＮＡＮＤの出力端子はハイインピーダンスとなる。

回路１００２の動作の一例について述べる。

ハイインピーダンス以外の状態を「アクティブ」と定義して以下説明する。

まず、例えば、期間Ｃにおいて、回路要素１０４をアクティブにし、回路要素１０６の出力端子をハイインピーダンスにする。

回路要素１０４と回路要素１０５がアクティブなので、ノードＮ４の極性が反転されて端子Ｎ６に伝達される。

結果的に、ノードＮ４の極性と逆の極性が端子Ｎ６に伝達される。

次に、例えば、期間Ｄにおいて、回路要素１０５をアクティブにし、回路要素１０４の出力端子をハイインピーダンスとすると、回路要素１０５と回路要素１０６を含む帰還ループが形成される。

したがって、結果的に、期間ＣにおいてノードＮ４に入力された信号等（データ）が、期間Ｄにおいて帰還ループに記憶されることになる。

ところで、便宜上、期間Ｃを、期間Ｂと異なる期間のように説明した。

また、便宜上、期間Ｄを、期間Ａと異なる期間のように説明した。

一方、期間Ａと期間Ｂとを交互に繰り返すことによって、回路１００１と回路１００２とを有する回路１０００１の動作を行うことができるので、期間Ｃを期間Ｂと同じ期間とし、期間Ｄを期間Ａと同じ期間とすることができる。

＜回路１００３＞
図７（Ａ）は回路１００３の一例である。

図７（Ｂ）は図７（Ａ）の一例である。

図７（Ａ）は、回路要素１０７を有する。

回路要素１０７の入力端子ＩＮ７Ａ（端子Ｎ９）と、端子Ｎ２と、は電気的に接続されている。

回路要素１０７の入力端子ＩＮ７Ｂ（端子Ｎ１０）と、ノードＮ１６と、は電気的に接続されている。

回路要素１０７の制御端子ＩＮ７Ｓ（端子Ｎ８）と、端子Ｓ１と、は電気的に接続されている。

回路要素１０７の出力端子ＯＵＴ７（端子Ｎ１１）と、ノードＮ１２と、は電気的に接続されている。

回路要素１０７は、例えば、端子Ｓ１を所定の電気的状態にすることによって、端子Ｎ１１を、端子Ｎ９又は端子Ｎ１０の一方と電気的に接続することができる機能を有する。

例えば、端子Ｓ１が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方のときに、端子Ｎ１０と端子Ｎ１１とを電気的に接続することができ、端子Ｓ１が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の他方のときに、端子Ｎ９と端子Ｎ１１とを電気的に接続することができる。

回路要素１０７として、例えば、複数のトランジスタ、マルチプレクサ等があるが限定されない。

図７（Ｂ）には、回路要素１０７としてマルチプレクサを適用した例を示している。

回路１００３の動作の一例について述べる。

例えば、回路１００４に書き込まれたデータの読み出しを行うときは、端子Ｓ１を「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方とし、端子Ｎ１０と端子Ｎ１１とを電気的に接続する。

例えば、回路１００４に書き込まれたデータの読み出しを行うとき以外は、端子Ｓ１を「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の他方とし、端子Ｎ９と端子Ｎ１１とを電気的に接続する。

＜回路１００４＞
図８（Ａ）は回路１００４の一例である。

図８（Ｂ）は図８（Ａ）の一例である。

図８（Ａ）は、回路要素１０８と回路要素１０９と回路要素１１０とを有する。

回路要素１０８の入力端子ＩＮ８Ａ（端子Ｎ１７）と、ノードＮ１２と、は電気的に接続されている。

回路要素１０８の入力端子ＩＮ８Ｂ（端子Ｎ１８）と、端子Ｗと、は電気的に接続されている。

回路要素１０８の出力端子ＯＵＴ８と、回路要素１０９の入力端子ＩＮ９と、回路要素１１０の入力端子ＩＮ１０と、ノードＮ２６と、は電気的に接続されている。

例えば、ノードＮ２６の電気的状態が回路１００４のデータに対応する。

回路要素１１０の出力端子ＯＵＴ１０（端子Ｎ１９）と、端子Ｎ２１と、は電気的に接続されている。

回路要素１０８は、例えば、入力端子ＩＮ８Ａに入力された信号等を、極性を反転させずに、出力端子ＯＵＴ８から出力することができる機能を有する。

回路要素１０８は、例えば、入力端子ＩＮ８Ａと出力端子ＯＵＴ８との間の信号等の伝達を遮断することができる機能を有する。

なお、入力端子ＩＮ８Ａと出力端子ＯＵＴ８との間の導通の制御を端子Ｗにより行うことができる。

回路要素１０８（例えば、トランジスタ等）のオフ電流が極めて少なければ、半導体装置の電源が停止した状態で、入力端子ＩＮ８Ａと出力端子ＯＵＴ８との間のリークを防止することができる。

したがって、回路要素１０８は、酸化物半導体を有するチャネル形成領域を有するトランジスタ（ＯＳ−ＦＥＴ）であることが好ましい。

また、ＯＳ−ＦＥＴはノーマリオフ型であることが好ましい。

なお、回路要素１０９が、フローティングゲートメモリ、磁気抵抗メモリ、抵抗変化型メモリ、強誘電体メモリ等である場合は、回路要素１０８として、例えば、トランジスタ、トランスミッションゲート等を適用することができ、限定されない。

図８（Ｂ）には、回路要素１０８としてＮチャネル型のＯＳ−ＦＥＴを適用した例を示している。

ＯＳ−ＦＥＴのソース又はドレインの一方と、ノードＮ１２と、は電気的に接続されている。

ＯＳ−ＦＥＴのソース又はドレインの他方と、回路要素１０９の入力端子ＩＮ９と、回路要素１１０の入力端子ＩＮ１０と、ノードＮ２６と、は電気的に接続されている。

ＯＳ−ＦＥＴを有することにより、電源が停止したときであっても、ノードＮ２６の電気的状態を維持することができるといえる。

ＯＳ−ＦＥＴのゲートと、端子Ｗと、は電気的に接続されている。

回路要素１０９は、例えば、出力端子ＯＵＴ８の電気的状態を記憶することができる機能を有する。

回路要素１０９は、例えば、容量素子、フローティングゲートメモリ、磁気抵抗メモリ、抵抗変化型メモリ、強誘電体メモリ等を用いることができるが限定されない。

回路要素１０９として容量素子を用いる場合は、回路要素１０８としてＯＳ−ＦＥＴを適用することが好ましい。

図８（Ｂ）には、回路要素１０９として容量素子を適用した例を示している。

回路要素１０８の出力端子ＯＵＴ８と、容量素子の一方の電極と、回路要素１１０の入力端子ＩＮ１０と、ノードＮ２６と、は電気的に接続されている。

容量素子の他方の電極と、端子Ｖｓｓと、は電気的に接続されている。

端子Ｖｓｓは、「０（Ｌｏｗ）」を伝達（又は固定）することができる機能を有する。

回路要素１１０は、例えば、ノードＮ２６の電気的状態に応じて、端子Ｎ２１の電気的状態を変化させる機能を有する。

例えば、ノードＮ２６が「１（Ｈｉｇｈ）」のときに、端子Ｎ２１を第１の電気的状態とし、ノードＮ２６が「０（Ｌｏｗ）」のときに、端子Ｎ２１を第２の電気的状態とすることができる。

第１の電気的状態と第２の電気的状態とは異なる。

第１の電気的状態と第２の電気的状態とはそれぞれ、「１（Ｈｉｇｈ）」、「０（Ｌｏｗ）」、フローティング状態等から選択することができるが限定されない。

回路要素１１０として、例えば、トランジスタ、トランスミッションゲート、インバータ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ、マルチプレクサ等を用いることができるが限定されない。

図８（Ｂ）には、回路要素１１０としてＮチャネル型のトランジスタを適用した例を示している。

Ｎチャネル型のトランジスタのソース又はドレインの一方と端子Ｎ２１とは電気的に接続されている。

Ｎチャネル型のトランジスタのソース又はドレインの他方と、端子Ｖｓｓと、は電気的に接続されている。

ノードＮ２６と、Ｎチャネル型のトランジスタのゲートと、は電気的に接続されている。

繰り返しになるが、図８において、例えば、ノードＮ２６が「１（Ｈｉｇｈ）」のときに、端子Ｎ２１を第１の電気的状態とし、ノードＮ２６が「０（Ｌｏｗ）」のときに、端子Ｎ２１を第２の電気的状態とすることができる。

図８（Ｂ）において、第１の電気的状態のときに端子Ｎ２１は「０（Ｌｏｗ）」（端子Ｖｓｓと導通）となり、第２の電気的状態のときに端子Ｎ２１はフローティング状態（端子Ｖｓｓと非導通）となる。

図８（Ｂ）において、Ｎチャネル型トランジスタをＰチャネル型トランジスタに置換しても良い。

Ｐチャネル型トランジスタを用いる場合は、ソース又はドレインの他方を端子Ｖｓｓではなく端子Ｖｄｄと電気的に接続させる。

さらに、図９のＮチャネル型トランジスタをＰチャネル型トランジスタに置換し、図９のＰチャネル型トランジスタをＮチャネル型トランジスタに置換し、図９の端子Ｖｄｄを端子Ｖｓｓに置換する。

なお、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタは、シリコン半導体を有するチャネル形成領域を有するトランジスタを用いることができる。

回路１００４の動作の一例について述べる。

ハイインピーダンス以外の状態を「アクティブ」と定義して以下説明する。

回路要素１０９への書き込み動作を行うときは、端子Ｗを所定の電気的状態として、回路要素１０８をアクティブにする。

すると、ノードＮ１２の電気的状態が、回路要素１０９へ書き込まれることになり、ノードＮ２６が所定の電気的状態になる。

なお、回路要素１０９への書き込み動作は、期間Ａ中に行っても良いし、期間Ｂ中に行っても良い。

つまり、期間Ａ中に書き込み期間である期間Ｅが存在しても良いし、期間Ｂ中に書き込み期間である期間Ｅが存在しても良い。

回路要素１０９への書き込み動作を行うとき以外は、端子Ｗを所定の電気的状態として、回路要素１０８の出力端子をハイインピーダンスとする。

以上のような動作を行うことで、ノードＮ２６の電気的状態に応じて、端子Ｎ２１の電気的状態が決定されることになる。

＜回路１００５＞
図９（Ａ）は回路１００５の一例である。

図９（Ｂ）は図９（Ａ）の一例である。

図９（Ａ）は、回路要素１１１と回路要素１１２と回路要素１１３とを有する。

端子Ｓ２と、回路要素１１１の入力端子ＩＮ１１Ａ（端子Ｎ２２）と、は電気的に接続されている。

回路要素１１１の出力端子ＯＵＴ１１と、回路要素１１２の入力端子ＩＮ１２と、回路要素１１３の入力端子ＩＮ１３と、ノードＮ２７と、は電気的に接続されている。

回路要素１１２の出力端子ＯＵＴ１２（端子Ｎ２０）と、ノードＮ１６と、端子Ｎ１４と、は電気的に接続されている。

回路要素１１１は、例えば、端子Ｓ２を所定の電気的状態にすることによって、出力端子ＯＵＴ１１の電気的状態を変化させることができる機能を有する。

例えば、端子Ｓ２の電気的状態に応じて、出力端子ＯＵＴ１１を所定の電気的状態に固定することができる。

つまり、端子Ｓ２が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方のとき、出力端子ＯＵＴ１１をプリチャージすることができる。

例えば、端子Ｓ１が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の他方のときに、入力端子ＩＮ１１Ｂと出力端子ＯＵＴ１１とを電気的に接続することができる。

回路要素１１１として、例えば、複数のトランジスタ、マルチプレクサ等があるが限定されない。

図９（Ｂ）には、回路要素１１１として複数のトランジスタ（Ｎチャネル型トランジスタとＰチャネル型トランジスタ）を適用した例を示している。

Ｎチャネル型トランジスタのソース又はドレインの一方と、Ｐチャネル型トランジスタのソース又はドレインの一方と、回路要素１１２の入力端子ＩＮ１２と、回路要素１１３の入力端子ＩＮ１３と、ノードＮ２７と、は電気的に接続されている。

Ｎチャネル型トランジスタのソース又はドレインの他方と、端子Ｎ１９と、は電気的に接続されている。

Ｎチャネル型トランジスタのゲートと、Ｐチャネル型トランジスタのゲートと、端子Ｓ２と、は電気的に接続されている。

Ｐチャネル型トランジスタのソース又はドレインの他方と、端子Ｖｄｄと電気的に接続されている。

なお、端子Ｖｄｄは、「１（Ｈｉｇｈ）」を伝達（又は固定）することができる機能を有する。

図９（Ｂ）では、端子Ｓ２が「０（Ｌｏｗ）」のときに、端子ＶｄｄとノードＮ２７とを電気的に接続させることにより、ノードＮ２７をプリチャージすることができる。

図９（Ｂ）では、端子Ｓ２が「１（Ｈｉｇｈ）」のときに、端子Ｎ１９とノードＮ２７とを電気的に接続することができる。

ここで、端子Ｎ１９は「０（Ｌｏｗ）」又はフローティング状態になることができる。

まず、ノードＮ２７を事前にプリチャージする（「１（Ｈｉｇｈ）」に固定する）。

例えば、端子Ｓ２を「１（Ｈｉｇｈ）」にして、端子Ｎ１９とノードＮ２７とを電気的に接続したとき、端子Ｎ１９が「０（Ｌｏｗ）」であると、ノードＮ２７は「０（Ｌｏｗ）」に書き換えられる。

例えば、端子Ｓ２を「１（Ｈｉｇｈ）」にして、端子Ｎ１９とノードＮ２７とを電気的に接続したとき、端子Ｎ１９がフローティング状態であると、ノードＮ２７の極性は変化せず「１（Ｈｉｇｈ）」のままになる。

回路要素１１２は、例えば、入力端子ＩＮ１２に入力された信号等を、極性を反転させて、出力端子ＯＵＴ１２から出力することができる機能を有する。

回路要素１１２として、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、ＮＡＮＤ、ＮＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、リセット機能を付加することができる。

また、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、読み出し動作（バックアップデータの復帰動作、データの比較動作等）を行わない状態において、回路要素１１２の出力端子をハイインピーダンスにすることができる。

よって、読み出し動作を行わない状態において、回路１００５の出力を停止させておくことができる。

図９（Ｂ）には、回路要素１１２としてインバータを適用した例を示している。

インバータの入力端子と、ノードＮ２７と、は電気的に接続されている。

インバータの出力端子と、ノードＮ１６と、端子Ｎ１４と、は電気的に接続されている。

回路要素１１３は、例えば、容量素子等を用いることができるが限定されない。

なお、回路要素１１３は必須の構成ではないが、保持時間を長くしたい場合は回路要素１１３を設けた方が好ましい。

図９（Ｂ）には、回路要素１１３として容量素子を適用した例を示している。

容量素子の一方の電極と、ノードＮ２７と、は電気的に接続されている。

容量素子の他方の電極と、端子Ｖｓｓと、は電気的に接続されている。

端子Ｖｓｓは、「０（Ｌｏｗ）」を伝達（又は固定）することができる機能を有する。

回路１００５の動作の一例について述べる。

回路１００５を有することにより、回路１００４に書き込まれたデータの読み出し動作が可能である。

まず、端子Ｓ２を第１の電気的状態とし、端子ＶｄｄとノードＮ２７とを電気的に接続し、ノードＮ２７にプリチャージを行う。

次に、端子Ｓ２を第２の電気的状態とし、端子Ｎ１９とノードＮ２７とを電気的に接続する。

例えば、端子Ｎ１９が、フローティング状態又は「１（Ｈｉｇｈ）」であれば、ノードＮ２７の電気的状態は変化しない。

例えば、端子Ｎ１９が、「０（Ｌｏｗ）」であれば、ノードＮ２７は「０（Ｌｏｗ）」に書き換わる。

そして、ノードＮ１６の極性は、ノードＮ２７の極性と逆になる。

また、ノードＮ２７の極性は、図８等のノードＮ２６の極性と逆になる。

よって、結果的に、ノードＮ１６の極性は、図８等のノードＮ２６の極性と同じになる。

＜回路１００６＞
図１０（Ａ）は回路１００６の一例である。

図１０（Ｂ）は図１０（Ａ）の一例である。

図１０（Ａ）は、回路要素１１４と回路要素１１５とを有する。

回路要素１１４の入力端子ＩＮ１４（端子Ｎ１４）と、ノードＮ１６と、端子Ｎ２０と、は電気的に接続されている。

回路要素１１４の出力端子ＯＵＴ１４と、回路要素１１５の入力端子ＩＮ１５Ｂと、は電気的に接続されている。

回路要素１１５の入力端子ＩＮ１５Ａ（端子Ｎ１３）と、端子Ｎ６と、ノードＮ７と、端子ＯＵＴと、は電気的に接続されている。

回路要素１１５の出力端子ＯＵＴ１５（端子Ｎ１５）と、端子Ｐと、は電気的に接続されている。

回路要素１１４は、例えば、入力端子ＩＮ１４に入力された信号等を、極性を反転させて、出力端子ＯＵＴ１４から出力することができる機能を有する。

回路要素１１４として、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることができるが限定されない。

なお、ＮＡＮＤ、ＮＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、リセット機能を付加することができる。

図１０（Ｂ）には、回路要素１１４としてインバータを適用した例を示している。

インバータの入力端子と、ノードＮ１６と、端子Ｎ２０と、は電気的に接続されている。

インバータの出力端子と、回路要素１１５の入力端子ＩＮ１５Ｂと、は電気的に接続されている。

回路要素１１５は、例えば、端子ＯＵＴの電気的状態と、回路要素１１４の出力端子ＯＵＴ１４と、の電気的状態と、を比較することができる機能を有する。

なお、端子ＯＵＴの極性は、図４等のノードＮ４の極性と逆となる。

また、回路要素１１４の出力端子ＯＵＴ１４の極性は、図８等のノードＮ２６の極性と逆になる。

よって、前述した期間Ｂのような状態の場合であれば、ノードＮ４の電気的状態と、ノードＮ２６の電気的状態と、を比較しているといえる。

回路要素１１５は、例えば、比較動作を行っていない状態のときに、端子Ｐの電気的状態を固定する機能を有していても良い。

回路要素１１５は、例えば、比較動作を行っていない状態のときに、出力端子をハイインピーダンスにすることができる機能を有していても良い。

まず、回路要素１１５中の比較回路として、例えば、ＸＯＲ、ＸＮＯＲ、クロックドＸＯＲ、クロックドＸＮＯＲ等を有していることが好ましいが限定されない。

なお、クロックドＸＯＲ、クロックドＸＮＯＲ等を用いることにより、出力端子をハイインピーダンスにすることができる機能を有することができる。

また、端子Ｐの電気的状態を固定する機能を付加するために、例えば、比較回路の出力端子に、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、クロックドＡＮＤ、クロックドＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を電気的に接続することが好ましいが限定されない。

クロックドＡＮＤ、クロックドＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いることにより、出力端子をハイインピーダンスにすることができる機能を有することができる。

例えば、比較回路の出力端子に、トランジスタ、トランスミッションゲート、クロックドインバータ等を電気的に接続することができる。

図１０（Ｂ）には、回路要素１１５として、ＸＯＲとＡＮＤとを用いた例を示している。

ＸＯＲは比較回路である。

また、比較回路として、ＸＮＯＲ、クロックドＸＯＲ、クロックドＸＮＯＲ等を用いた場合、接続関係は図１０（Ｂ）と同様にすることができる。

ＡＮＤは端子Ｐの電気的状態を固定するための回路である。

また、ＡＮＤのかわりに、ＯＲ、ＮＡＮＤ、ＮＯＲ、クロックドＡＮＤ、クロックドＯＲ、クロックドＮＡＮＤ、クロックドＮＯＲ等を用いた場合、接続関係は図１０（Ｂ）と同様にすることができる。

ＸＯＲの第１の入力端子（端子Ｎ１３）と、端子Ｎ６と、ノードＮ７と、端子ＯＵＴと、は電気的に接続されている。

ＸＯＲの第２の入力端子と、回路要素１１４の出力端子ＯＵＴ１４と、は電気的に接続されている。

ＸＯＲの出力端子と、ＡＮＤの第１の入力端子と、は電気的に接続されている。

端子Ｐと、ＡＮＤの出力端子（端子Ｎ１５）と、は電気的に接続されている。

ＡＮＤの第２の入力端子と、端子ＣＯＭＰと、は電気的に接続されている。

端子ＣＯＭＰは、例えば、制御端子である。

端子ＣＯＭＰを「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方とすることによって、端子Ｐの出力を固定することができる。

端子ＣＯＭＰを「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の他方とすることによって、比較を行うことができる。

図１０（Ｂ）の場合、端子ＣＯＭＰはＡＮＤの第２の入力端子に電気的に接続されているので、端子ＣＯＭＰが「０（Ｌｏｗ）」のときに端子Ｐの出力を固定することができる。

図１０（Ｂ）の場合、端子ＣＯＭＰはＡＮＤの第２の入力端子に電気的に接続されているので、端子ＣＯＭＰが「１（Ｈｉｇｈ）」のときに比較を行うことができる。

回路１００６の動作の一例について述べる。

例えば、端子ＣＯＭＰを設けない場合、端子ＯＵＴの電気的状態に応じて、端子Ｐの電気的状態が変化させることができる。

例えば、端子ＣＯＭＰを設ける場合、端子ＣＯＭＰを第１の電気的状態にすることによって、端子ＯＵＴの電気的状態に応じて、端子Ｐの電気的状態が変化させることができる。

例えば、端子ＣＯＭＰを設ける場合、端子ＣＯＭＰを第２の電気的状態にすることによって、端子ＯＵＴの電気的状態に関わらず、端子Ｐの電気的状態を固定することができる。

例えば、回路要素１１５の出力端子をハイインピーダンスにすると、端子Ｐはフローティング状態にすることができる。

回路１００６は必須の構成ではないが、半導体装置に様々な機能を付加することができるので回路１００６を有することが好ましいといえる。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態３）
図４〜図１１では端子ＯＵＴの電気的状態を用いてデータの比較動作に用いたが、端子ＯＵＴＢの電気的状態を用いてデータの比較動作を行っても良い。

例えば、図１２は、図４において、端子Ｎ１３と端子ＯＵＴＢとを電気的に接続した例である。

図１２において、端子ＯＵＴＢと、端子Ｎ１３と、端子Ｎ２３と、端子Ｎ２４と、は電気的に接続されている。

図１３は、図１２における回路１００６の一例である。

図１３は、例えば、図１０において、回路要素１１４を削除した構成に対応する。

端子ＯＵＴＢの極性は、端子ＯＵＴの逆の極性である。

よって、回路要素１１４を用いて極性を反転させる必要がないので、回路要素１１４を削除している。

なお、図１２の一例を図１４に示す。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態４）
図４では回路１００５の出力を回路１００６に入力する例を示したが、回路１００４のデータを回路１００６に入力することもできる。

例えば、図１５は、図４において端子Ｎ１４を、ノードＮ１６ではなく、回路１００４内のノードＮ２６と電気的に接続した例である。

また、図１５のような構成とすることにより、図４の端子Ｓ１と端子Ｓ２とを共通化して、端子Ｓとすることができる。

図１５において、図４のように、端子Ｓ１と端子Ｓ２とを別々に設けても良い。

図１６は、図１５における回路１００３の一例である。

図１６は、基本的には図７等と変わらないが、端子Ｓ１と端子Ｓ２とを共通化して端子Ｓにしたことに伴い、制御端子ＩＮ７Ｓが端子Ｓと端子Ｎ２５に電気的に接続されている。

図１７は、図１５における回路１００４の一例である。

図１７は、基本的には図８等と変わらないが、ノードＮ２６と端子Ｎ１４とを電気的に接続している。

図１８は、図１５における回路１００５の一例である。

図１８は、基本的には図９等と変わらないが、端子Ｓ１と端子Ｓ２とを共通化して端子Ｓにしたことに伴い、入力端子ＩＮ１１Ａが端子Ｓに電気的に接続している。

また、図９では出力端子ＯＵＴ１２を端子Ｎ１４と電気的に接続していたが、図１８では出力端子ＯＵＴ１２を端子Ｎ１４と電気的に分離している。

図１９は、図１５における回路１００６の一例である。

図１９の回路要素１１５は、基本的には図１０等と変わらない。

図１９は、回路要素１１４のかわりに、回路要素１１６と回路要素１１７とを有する点が図１０と異なる。

回路要素１１６は、図８の回路要素１１０と図９の回路要素１１１とを組み合わせた回路要素と同様な回路要素である。

即ち、回路要素１１６の入力端子ＩＮ１６Ａと、端子ＰＲＥと、は電気的に接続されている。

端子ＰＲＥは、例えば、制御端子である。

端子ＰＲＥが第１の電気的状態のとき、回路要素１１６のＯＵＴ１６がプリチャージされる。

端子ＰＲＥが第２の電気的状態のとき、回路要素１１６のＯＵＴ１６の電気的状態が維持されるか、又は、書き換えられる。

端子ＰＲＥが第２の電気的状態のとき、回路要素１１５において、データの比較動作が行われる。

よって、端子ＰＲＥはデータの比較動作を制御するための端子であるともいえる。

また、ノードＮ２６と、回路要素１１６の入力端子ＩＮ１６Ｂ（端子Ｎ１４）と、は電気的に接続されている。

端子ＰＲＥが第２の電気的状態のとき、ノードＮ２６の電気的状態に応じて、回路要素１１６のＯＵＴ１６の電気的状態が維持されるか、又は、書き換えられる。

回路要素１１７は、図９の回路要素１１３と同様な回路要素である。

回路要素１１７は、例えば、出力端子ＯＵＴ１６の電気的状態を記憶することができる機能を有する。

回路要素１１７は、例えば、容量素子、揮発性メモリ、フローティングゲートメモリ、磁気抵抗メモリ、抵抗変化型メモリ、強誘電体メモリ等を用いることができるが限定されない。

但し、プリチャージ状態の保持という観点からすると、回路要素１１７は、書き換えが容易な容量素子、揮発性メモリ等が好ましい。

また、回路要素１１５の有する容量（寄生容量）を用いてプリチャージ状態の保持ができる場合は、回路要素１１７は不要である。

図１９（Ｂ）は図１９（Ａ）において、回路要素１１６に第１のＮチャネル型トランジスタと第２のＮチャネル型トランジスタとＰチャネル型トランジスタとを用い、回路要素１１７に容量素子を用いた例である。

第１のＮチャネル型トランジスタのソース又はドレインの一方と、端子Ｖｓｓと、は電気的に接続されている。

第１のＮチャネル型トランジスタのソース又はドレインの他方と、第２のＮチャネル型トランジスタのソース又はドレインの一方と、は電気的に接続されている。

第２のＮチャネル型トランジスタのソース又はドレインの他方と、Ｐチャネル型トランジスタのソース又はドレインの一方と、回路要素１１７の入力端子ＩＮ１７と、回路要素１１５の入力端子ＩＮ１５Ｂと、ノードＮ２８と、は電気的に接続されている。

Ｐチャネル型トランジスタのソース又はドレインの他方と、端子Ｖｄｄと、は電気的に接続されている。

第１のＮチャネル型トランジスタのゲート（端子Ｎ１４）と、ノードＮ２６と、は電気的に接続されている。

第２のＮチャネル型トランジスタのゲートと、Ｐチャネル型トランジスタのゲートと、端子ＰＲＥと、は電気的に接続されている。

なお、図１５の一例を図２０に示す。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態５）
図４〜図１１において、端子Ｎ８と端子Ｎ１５とを電気的に接続することによって、端子Ｓ１と端子Ｐとを省略することができる。

例えば、図２１は、図４において、端子Ｎ８と端子Ｎ１５とを電気的に接続した例である。

図２２は、図２１における回路１００３の一例である。

図２２は、例えば、図７において、端子Ｎ８を端子Ｓ１ではなく端子Ｎ１５に電気的に接続した構成に対応する。

図２３は、図２１における回路１００６の一例である。

図２３は、例えば、図１０において、端子Ｎ１５を端子Ｐではなく端子Ｎ８に電気的に接続した構成に対応する。

なお、図２１の一例を図２４に示す。

図２１〜図２４を用いて動作の一例について説明する。

＜基本動作＞
所定の動作（バックアップデータの復帰動作、バックアップデータの検証動作、分岐制御信号の出力動作等）を行わない場合、端子Ｎ９と端子Ｎ１１とを電気的に接続する。

例えば、図２４の場合であれば、端子ＣＯＭＰを「０（Ｌｏｗ）」に固定しておく。

すると、端子Ｎ１５は「０（Ｌｏｗ）」に固定されるので、端子Ｎ９と端子Ｎ１１とが電気的に接続された状態になる。

以下、適宜、図２４を参照しながら説明を読んで頂けると、内容が理解しやすいと思料される。

回路１００２内のトランスミッションゲート（回路要素１０４）をアクティブにする。

所定の動作（バックアップデータの復帰動作、バックアップデータの検証動作、分岐命令（分岐制御信号）の出力動作等）を行う場合、ノードＮ４の極性と、ノードＮ２６の極性と、が一致する（同じ）場合は、ノードＮ４の極性は変化しない。

所定の動作（バックアップデータの復帰動作、バックアップデータの検証動作、分岐命令（分岐制御信号）の出力動作等）を行う場合、ノードＮ４の極性と、ノードＮ２６の極性と、が一致しない（異なる）場合は、ノードＮ４の極性は反転する。

例えば、図２４の場合であれば、端子ＣＯＭＰを「１（Ｈｉｇｈ）」に固定しておく。

そして、ノードＮ４の極性と、ノードＮ２６の極性と、が一致する（同じ）場合、ＸＯＲの出力が「０（Ｌｏｗ）」になるので、端子Ｎ１５は「０（Ｌｏｗ）」になる。

端子Ｎ１５は「０（Ｌｏｗ）」の場合、端子Ｎ９と端子Ｎ１１とが電気的に接続された状態になるので、ノードＮ４の極性は変化しない。

一方、ノードＮ４の極性と、ノードＮ２６の極性と、が一致しない（異なる）場合、ＸＯＲの出力が「１（Ｈｉｇｈ）」になるので、端子Ｎ１５は「１（Ｈｉｇｈ）」になる。

端子Ｎ１５は「１（Ｈｉｇｈ）」の場合、端子Ｎ１０と端子Ｎ１１とが電気的に接続された状態になるので、端子Ｎ１０と端子Ｎ１１とが電気的に接続される。

よって、端子Ｎ２０とノードＮ４とが電気的に接続されることになる。

端子Ｎ２０の極性は、ノードＮ２６の極性と同じになるので、結果的に、ノードＮ４の極性は反転する。

そして、回路１００２内のトランスミッションゲート（回路要素１０４）はアクティブなので、ノードＮ４と逆の極性が端子ＯＵＴから出力されることになる。

＜データのバックアップ＞
データのバックアップは、他の実施の形態と同様なので繰り返しの説明を省略する。

＜バックアップデータの復帰動作＞
バックアップデータの復帰動作を行う場合、例えば、ノードＮ４の極性と回路１００４内のノードＮ２６の極性とが一致する場合に、Ｎ１５の極性が第１の極性になるように回路１００６が動作する。

バックアップデータの復帰動作を行う場合、例えば、ノードＮ４の極性と回路１００４内のノードＮ２６の極性とが一致しない場合に、端子Ｎ１５の極性が第２の極性になるように回路１００６が動作する。

第１の極性は第２の極性と逆の極性である。

端子Ｎ１５の極性が第１の極性（比較結果が一致）のとき、端子Ｎ９と端子Ｎ１１とが電気的に接続するように回路１００３が動作する。

端子Ｎ１５の極性が第２の極性（比較結果が不一致）のとき、端子Ｎ１０と端子Ｎ１１とが電気的に接続するように回路１００３が動作する。

以上のようにすることにより、ノードＮ４の極性とノードＮ２６の極性とを結果的に一致させることができるので、バックアップデータの復帰動作を行うことができる。

例えば、図２４の場合、端子ＣＯＭＰを「１（Ｈｉｇｈ）」にする。

ノードＮ４の極性と、ノードＮ２６の極性と、が一致する（同じ）場合、ノードＮ４の極性は変化しない。

ノードＮ４の極性と、ノードＮ２６の極性と、が一致しない（異なる）場合、ノードＮ４の極性は反転する。

つまり、ノードＮ４が「１（Ｈｉｇｈ）」でも「０（Ｌｏｗ）」でも、結果的に、ノードＮ４の極性と、回路１００４内のノードＮ２６の極性と、が一致することになる。

よって、ノードＮ４は「１（Ｈｉｇｈ）」でも「０（Ｌｏｗ）」でも良い。

＜バックアップデータの検証動作＞
基本動作は、バックアップデータの復帰動作と同様である。

ノードＮ４は「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方としておく。

ノードＮ４の極性が変化しないとき、即ち、端子ＯＵＴの極性が変化しないとき、回路１００４内のノードＮ２６が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方であると判断することができる。

ノードＮ４の極性が変化したとき、即ち、端子ＯＵＴの極性が変化したとき、回路１００４内のノードＮ２６が「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の他方であると判断することができる。

＜分岐命令（分岐制御信号）の出力動作＞
基本動作は、バックアップデータの復帰動作と同様である。

ノードＮ４は「１（Ｈｉｇｈ）」又は「０（Ｌｏｗ）」の一方としておく。

ノードＮ４の極性が変化しないとき、即ち、端子ＯＵＴの極性が変化しないとき、分岐命令（分岐制御信号）の出力動作の有無の一方を選択することができる。

ノードＮ４の極性が変化したとき、即ち、端子ＯＵＴの極性が変化したとき、分岐命令（分岐制御信号）の出力動作の有無の他方を選択することができる。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態６）
図１２において、端子Ｎ８と端子Ｎ１５とを電気的に接続させても良い。

図２５は、図１２において、端子Ｎ８と端子Ｎ１５とを電気的に接続させた例である。

図２５は、図２１において、端子Ｎ１３を端子ＯＵＴでなく、端子ＯＵＴＢに電気的に接続した例であるともいえる。

図２６（Ａ）は、図２５の回路１００３の一例である。

図２６（Ｂ）は、図２６（Ａ）の一例である。

図２７（Ａ）は、図２５の回路１００６の一例である。

図２７（Ｂ）は、図２７（Ａ）の一例である。

図２８は、図２５の一例である。

図２５の動作は、図２１の動作と同様なので繰り返しの説明は省略する。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態７）
図２９に半導体装置の一例を示す。

基板９９１上に絶縁層９９２を有する。

絶縁層９９２上に半導体層２０１を有する。

絶縁層９９２上に半導体層２０２を有する。

半導体層２０１上及び半導体層２０２上に絶縁層３００を有する。

絶縁層３００上に導電層４０１を有する。

絶縁層３００上に導電層４０２を有する。

導電層４０１上及び導電層４０２上に絶縁層５００を有する。

絶縁層５００上に半導体層５５０を有する。

絶縁層５００上に導電層６０１を有する。

絶縁層５００上に導電層６０２を有する。

絶縁層５００上に導電層６０３を有する。

絶縁層５００上に導電層６０４を有する。

半導体層５５０上及び絶縁層５００上に導電層６０５を有する。

半導体層５５０上及び絶縁層５００上に導電層６０６を有する。

半導体層５５０上、導電層６０１上、導電層６０２上、導電層６０３上、導電層６０４上、導電層６０５上、及び導電層６０６上に絶縁層７００を有する。

絶縁層７００上に導電層８０１を有する。

導電層８０１上に絶縁層９００を有する。

絶縁層９９２の少なくとも一部は、例えば、下地絶縁膜として機能することができる。

半導体層２０１の少なくとも一部は、例えば、Ｎ型トランジスタの半導体層として機能することができる。

半導体層２０１は、少なくとも、チャネル形成領域と、ソース領域と、ドレイン領域と、を有する。

半導体層２０１はシリコンを有する半導体層であることが好ましい。

半導体層２０１の有するソース領域及びドレイン領域にはドナー元素（例えば、リン、砒素等）が含有されている。

半導体層２０１は、ドナー元素が含有されたＬＤＤ領域を有していても良い。

半導体層２０２の少なくとも一部は、例えば、Ｐ型トランジスタの半導体層として機能することができる。

半導体層２０２は、少なくとも、チャネル形成領域と、ソース領域と、ドレイン領域と、を有する。

半導体層２０２はシリコン半導体を有する半導体層であることが好ましい。

半導体層２０２の有するソース領域及びドレイン領域にはアクセプター元素（例えば、ボロン等）が含有されている。

半導体層２０２は、アクセプター元素が含有されたＬＤＤ領域を有していても良い。

なお、チャネル形成領域は、ソース領域とドレイン領域との間に配置する。

ＬＤＤ領域は、チャネル形成領域とソース領域の間に配置することができる。

ＬＤＤ領域は、チャネル形成領域とドレイン領域の間に配置することができる。

絶縁層３００の少なくとも一部は、例えば、Ｎ型トランジスタのゲート絶縁膜として機能することができる。

絶縁層３００の少なくとも一部は、例えば、Ｐ型トランジスタのゲート絶縁膜として機能することができる。

導電層４０１の少なくとも一部は、例えば、Ｎ型トランジスタのゲート電極として機能することができる。

導電層４０１の少なくとも一部は、半導体層２０１の有するチャネル形成領域と重なる。

導電層４０２の少なくとも一部は、例えば、Ｐ型トランジスタのゲート電極として機能することができる。

導電層４０２の少なくとも一部は、半導体層２０２の有するチャネル形成領域と重なる。

絶縁層５００の少なくとも一部は、例えば、層間絶縁膜として機能することができる。

半導体層５５０の少なくとも一部は、例えば、Ｎ型トランジスタの半導体層として機能することができる。

半導体層５５０は、酸化物半導体を有することが好ましい。

つまり、半導体層５５０は酸化物半導体層であることが好ましい。

導電層６０１は、絶縁層５００の有するコンタクトホールを介して半導体層２０１の有するソース領域と電気的に接続されている。

導電層６０２は、絶縁層５００の有するコンタクトホールを介して半導体層２０１の有するドレイン領域と電気的に接続されている。

導電層６０３は、絶縁層５００の有するコンタクトホールを介して半導体層２０２の有するソース領域と電気的に接続されている。

導電層６０４は、絶縁層５００の有するコンタクトホールを介して半導体層２０２の有するドレイン領域と電気的に接続されている。

導電層６０５の少なくとも一部は、例えば、酸化物半導体を有するチャネル形成領域を有するトランジスタのソース電極として機能することができる。

導電層６０６の少なくとも一部は、例えば、酸化物半導体を有するチャネル形成領域を有するトランジスタのドレイン電極として機能することができる。

絶縁層７００の少なくとも一部は、例えば、酸化物半導体を有するチャネル形成領域を有するトランジスタのゲート絶縁膜として機能することができる。

導電層８０１の少なくとも一部は、例えば、酸化物半導体を有するチャネル形成領域を有するトランジスタのゲート電極として機能することができる。

導電層８０１の少なくとも一部は、半導体層５５０の有するチャネル形成領域と重なる。

絶縁層９００の少なくとも一部は、層間絶縁膜として機能することができる。

以上のように、シリコン半導体を有するチャネル形成領域を有するＮ型トランジスタ、シリコンを有するチャネル形成領域を有するＰ型トランジスタ、及び酸化物半導体を有するチャネル形成領域を有するトランジスタを同一基板に形成することもできる。

トップゲート型トランジスタの例を示したがボトムゲート型トランジスタとしても良い。半導体層の上下にゲート電極を有するダブルゲート型トランジスタとしても良い。

シリコン半導体を有するチャネル形成領域を有するＮ型トランジスタ、及び、シリコンを有するチャネル形成領域を有するＰ型トランジスタが、薄膜トランジスタである例を示したが、半導体基板、ＳＯＩ基板を用いたトランジスタとしても良い。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態８）
基板、絶縁層、導電層、及び半導体層の材料について説明する。

基板は、ガラス基板、石英基板、金属基板、半導体基板、樹脂基板（プラスチック基板）等を用いることができるがこれらに限定されない。

絶縁層は絶縁性を有していればどのような材料でも用いることができる。

絶縁層として、例えば、無機物質を有する絶縁膜、有機物質を有する絶縁膜等があるが限定されない。絶縁層は単層構造であっても積層構造であっても良い。

無機物質は、例えば、酸化シリコン、窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸化ハフニウム等があるが限定されない。

有機物質として、例えば、ポリイミド、アクリル、シロキサン、エポキシ等があるが限定されない。

導電層は、導電性を有していればどのような材料でも用いることができる。

導電層は単層構造であっても積層構造であっても良い。

導電層は、金属を有する導電膜、透明導電体を有する導電膜等があるが限定されない。

金属としては、例えば、アルミニウム、チタン、モリブデン、タングステン、クロム、金、銀、銅、アルカリ金属、アルカリ土類金属等があるが限定されない。

透明導電体としては、例えば、インジウム錫酸化物、インジウム亜鉛酸化物等があるが限定されない。

半導体層は、半導体特性を有していればどのような材料でも用いることができる。

半導体層は単層構造であっても積層構造であっても良い。

半導体層には、シリコン半導体、酸化物半導体等を用いることができるが限定されない。

シリコン半導体は、例えば、シリコン、シリコンゲルマニウム、炭化シリコン等があるが限定されない。

酸化物半導体層は、金属と酸素とを有する膜であれば限定されない。

例えば、インジウムと酸素を有する膜、亜鉛と酸素を有する膜、錫と酸素を有する膜等は酸化物半導体層として機能することができる。

例えば、酸化物半導体層として、酸化インジウム膜、酸化スズ膜、酸化亜鉛膜等があるが限定されない。

例えば、酸化物半導体層として、Ｉｎ−Ｚｎ系酸化物膜、Ｓｎ−Ｚｎ系酸化物膜、Ａｌ−Ｚｎ系酸化物膜、Ｚｎ−Ｍｇ系酸化物膜、Ｓｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｍｇ系酸化物膜、Ｉｎ−Ｇａ系酸化物膜等があるが限定されない。

Ａ−Ｂ系酸化物膜（Ａ、Ｂは元素）とは、ＡとＢと酸素とを有する膜を意味する。

例えば、酸化物半導体層として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜、Ｓｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｌａ−Ｚｎ系酸化物膜、Ｉｎ−Ｃｅ−Ｚｎ系酸化物膜、Ｉｎ−Ｐｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｎｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｕ−Ｚｎ系酸化物膜、Ｉｎ−Ｇｄ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｄｙ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｏ−Ｚｎ系酸化物膜、Ｉｎ−Ｅｒ−Ｚｎ系酸化物膜、Ｉｎ−Ｔｍ−Ｚｎ系酸化物膜、Ｉｎ−Ｙｂ−Ｚｎ系酸化物膜、Ｉｎ−Ｌｕ−Ｚｎ系酸化物膜、Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｓｎ−Ａｌ−Ｚｎ系酸化物膜等があるが限定されない。

Ａ−Ｂ−Ｃ系酸化物膜（Ａ、Ｂ、Ｃは元素）とは、ＡとＢとＣと酸素とを有する膜を意味する。

例えば、酸化物半導体層として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物膜、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物膜、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物膜等があるが限定されない。

Ａ−Ｂ−Ｃ−Ｄ系酸化物膜（Ａ、Ｂ、Ｃ、Ｄは元素）とは、ＡとＢとＣとＤと酸素とを有する膜を意味する。

酸化物半導体層としては、インジウムとガリウムと亜鉛と酸素とを有する膜が特に好ましい。

酸化物半導体層は結晶を有していると好ましい。

結晶はｃ軸方向が酸化物半導体層又は基板の表面と垂直になるように配向されていると好ましい。

酸化物半導体層又は基板の表面と垂直になるようにｃ軸配向された結晶をＣＡＡＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）と呼ぶ。

結晶のｃ軸と酸化物半導体層又は基板の表面とのなす角度は９０度が好ましいが、８０度以上１００度以下であっても良い。

ＣＡＡＣの作製方法の一例として、スパッタリング法を用いて酸化物半導体層を形成するに際して、成膜時の基板温度を２００℃以上４５０℃以下とする第１の方法がある。

第１の方法では、酸化物半導体層の下層及び上層にＣＡＡＣが形成される。

ＣＡＡＣの作製方法の一例として、酸化物半導体層を形成後に、酸化物半導体層に６５０℃以上３分以上の加熱処理を施す第２の方法がある。

第２の方法では、酸化物半導体層の少なくとも上層にＣＡＡＣが形成される（第２の方法のパターンＡ）。

第２の方法において、酸化物半導体層の厚さを小さくすることにより、下層及び上層にＣＡＡＣを形成することができる（第２の方法のパターンＢ）。

ＣＡＡＣの作製方法の一例として、第２の方法のパターンＢにより形成した第１の酸化物半導体層上に第２の酸化物半導体層を形成する第３の方法がある。

第２の方法及び第３の方法における酸化物半導体層の形成方法はスパッタリング法に限定されない。

第１乃至第３の方法により、ｃ軸と酸化物半導体層又は基板の表面とのなす角度が８０度以上１００度以下である結晶を形成することができる。

第１乃至第３の方法では少なくとも上層（表面）にＣＡＡＣを有する酸化物半導体層を形成することができる。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

（実施の形態９）
半導体装置とは、半導体を有する素子を有する装置である。

半導体を有する素子は、例えば、トランジスタ、抵抗素子、容量素子、ダイオード等である。

トランジスタは、電界効果型トランジスタであることが好ましいが限定されない。

トランジスタは、薄膜トランジスタであることが好ましいが限定されない。

シリコンウェハ、ＳＯＩ基板等を用いてトランジスタを形成しても良い。

半導体装置としては、例えば、表示素子を有する表示装置、記憶素子を有する記憶装置、ＲＦＩＤ、プロセッサ等があるが限定されない。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。
（実施の形態１０）
図３０〜図３７に論理回路の真理値表の一例を示す。

図中、「０」は「０（Ｌｏｗ）」である。

図中、「１」は「１（Ｈｉｇｈ）」である。

図中、「ＣＬＫ」、「ＣＬＫＢ」、「Ｓ」は、制御信号である。

「ＣＬＫＢ」は「ＣＬＫ」の逆の極性である。

図中、「ＩＮ」、「Ａ」、「Ｂ」は入力である。

図中、「ＯＵＴ」は出力である。

図中、「Ｘ：Ｄｏｎ’ｔ Ｃａｒｅ」は、対応する端子の状態が出力に関係しないことを意味する。

図中、「Ｚ：Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ」は、ハイインピーダンスになることを意味する。

図３０（Ａ）はインバータの真理値表の一例である。

図３０（Ｂ）はクロックドインバータの真理値表の一例である。

図３０（Ｃ）はトランスミッションゲートの真理値表の一例である。

図３１（Ａ）はＡＮＤの真理値表の一例である。

図３１（Ｂ）はＮＡＮＤの真理値表の一例である。

図３２（Ａ）はクロックドＡＮＤの真理値表の一例である。

図３２（Ｂ）はクロックドＮＡＮＤの真理値表の一例である。

図３３（Ａ）はＯＲの真理値表の一例である。

図３３（Ｂ）はＮＯＲの真理値表の一例である。

図３４（Ａ）はクロックドＯＲの真理値表の一例である。

図３４（Ｂ）はクロックドＮＯＲの真理値表の一例である。

図３５（Ａ）はＸＯＲの真理値表の一例である。

図３５（Ｂ）はＸＮＯＲの真理値表の一例である。

図３６（Ａ）はクロックドＸＯＲの真理値表の一例である。

図３６（Ｂ）はクロックドＸＮＯＲの真理値表の一例である。

図３７はマルチプレクサの真理値表の一例である。

本実施の形態に開示した態様の少なくとも一部は、他の全ての実施の形態に開示した態様の少なくとも一部と組み合わせて実施することができる。

１０１ 回路要素
１０２ 回路要素
１０３ 回路要素
１０４ 回路要素
１０５ 回路要素
１０６ 回路要素
１０７ 回路要素
１０８ 回路要素
１０９ 回路要素
１１０ 回路要素
１１１ 回路要素
１１２ 回路要素
１１３ 回路要素
１１４ 回路要素
１１５ 回路要素
１１６ 回路要素
１１７ 回路要素
２０１ 半導体層
２０２ 半導体層
３００ 絶縁層
４０１ 導電層
４０２ 導電層
５００ 絶縁層
５５０ 半導体層
６０１ 導電層
６０２ 導電層
６０３ 導電層
６０４ 導電層
６０５ 導電層
６０６ 導電層
７００ 絶縁層
８０１ 導電層
９００ 絶縁層
９９１ 基板
９９２ 絶縁層
１００１ 回路
１００２ 回路
１００３ 回路
１００４ 回路
１００５ 回路
１００６ 回路
１０００１ 回路
１０００２ 回路
１０００３ 回路
１１０００ レジスタファイル
１２０００ 回路
Ｃ１ 端子
Ｃ２ 端子
ＣＯＭＰ 端子
ＩＮ 端子
ＩＮ１ 入力端子
ＩＮ２ 入力端子
ＩＮ３ 入力端子
ＩＮ４ 入力端子
ＩＮ５ 入力端子
ＩＮ６ 入力端子
ＩＮ７Ａ 入力端子
ＩＮ７Ｂ 入力端子
ＩＮ７Ｓ 制御端子
ＩＮ８Ａ 入力端子
ＩＮ８Ｂ 入力端子
ＩＮ９ 入力端子
ＩＮ１０ 入力端子
ＩＮ１１Ａ 入力端子
ＩＮ１１Ｂ 入力端子
ＩＮ１２ 入力端子
ＩＮ１３ 入力端子
ＩＮ１４ 入力端子
ＩＮ１５Ａ 入力端子
ＩＮ１５Ｂ 入力端子
ＩＮ１６Ａ 入力端子
ＩＮ１６Ｂ 入力端子
ＩＮ１７ 入力端子
Ｎ１ 端子
Ｎ２ 端子
Ｎ３ 端子
Ｎ４ ノード
Ｎ５ 端子
Ｎ６ 端子
Ｎ７ ノード
Ｎ８ 端子
Ｎ９ 端子
Ｎ１０ 端子
Ｎ１１ 端子
Ｎ１２ ノード
Ｎ１３ 端子
Ｎ１４ 端子
Ｎ１５ 端子
Ｎ１６ ノード
Ｎ１７ 端子
Ｎ１８ 端子
Ｎ１９ 端子
Ｎ２０ 端子
Ｎ２１ 端子
Ｎ２２ 端子
Ｎ２３ 端子
Ｎ２４ 端子
Ｎ２５ 端子
Ｎ２６ ノード
Ｎ２７ ノード
Ｎ２８ ノード
ＯＵＴ 端子
ＯＵＴＢ 端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
ＯＵＴ３ 出力端子
ＯＵＴ４ 出力端子
ＯＵＴ５ 出力端子
ＯＵＴ６ 出力端子
ＯＵＴ７ 出力端子
ＯＵＴ８ 出力端子
ＯＵＴ１０ 出力端子
ＯＵＴ１１ 出力端子
ＯＵＴ１２ 出力端子
ＯＵＴ１４ 出力端子
ＯＵＴ１５ 出力端子
ＯＵＴ１６ 出力端子
Ｐ 端子
ＰＲＥ 端子
Ｒ 端子
ＲＥＧ１ 記憶部
ＲＥＧｊ 記憶部
ＲＥＧｋ 記憶部
ＲＥＧｎ 記憶部
ＲＥＧｘ 記憶部
Ｓ 端子
Ｓ１ 端子
Ｓ２ 端子
Ｖｄｄ 端子
Ｖｓｓ 端子
Ｗ 端子

Claims (4)

1. 揮発性メモリを有する第１の回路を有し、
   第１乃至第４のトランジスタと容量素子とを有するメモリを有する第２の回路を有し、
   前記第１のトランジスタは、酸化物半導体を有するチャネル形成領域を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２乃至第４のトランジスタは、２端子間に直列に電気的に接続され、
   前記第１の回路のデータと前記第２の回路のデータとを比較することによって、分岐命令の実行の有無を判断することができる機能を有することを特徴とする半導体装置。
2. 揮発性メモリを有する第１の回路を有し、
   第１乃至第４のトランジスタと容量素子とを有するメモリを有する第２の回路を有し、
   第１の端子と第２の端子と第３の端子とを有する第３の回路を有し、
   前記第１の回路は、前記第２の回路と電気的に接続され、
   前記第１の回路のデータと前記第２の回路のデータとを比較することによって、分岐命令の実行の有無を判断することができる機能を有し、
   前記第１のトランジスタは、酸化物半導体を有するチャネル形成領域を有し、
   前記第１のトランジスタのソース又はドレインの一方は、前記第１の回路と電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は、前記容量素子と電気的に接続されており、
   前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
   前記第２乃至第４のトランジスタは、２端子間に直列に電気的に接続され、
   前記第３の回路は、前記第３の端子を、前記第１の端子と電気的に接続することができる機能を有し、
   前記第３の回路は、前記第３の端子を、前記第２の端子と電気的に接続することができる機能を有し、
   前記第１の端子は、前記第１の回路に電気的に接続されており、
   前記第２の端子は、前記第２の回路に電気的に接続されており、
   前記第３の端子は、前記第１の回路と前記第２の回路とに電気的に接続されており、
   第１の期間において、前記第３の端子を前記第１の端子と電気的に接続することによって、帰還ループを形成することができる機能を有し、
   第２の期間において、前記第３の端子を前記第２の端子と電気的に接続することによって、前記第２の回路のデータを前記第１の回路に読み出すことができる機能を有することを特徴とする半導体装置。
3. 請求項２において、
   前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートは、前記第３の回路と電気的に接続されることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第２の回路は、第５乃至第７のトランジスタを有し、
   前記第１のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
   前記第５乃至第７のトランジスタは、前記２端子間に直列に電気的に接続されていることを特徴とする半導体装置。

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