JP6120183B2 - 衝撃記憶装置 - Google Patents

Description

本発明は、外部からの衝撃を記録するための衝撃記憶装置に関する。

特許文献１は、電子機器とそれが受けた衝撃を検出する衝撃検出方法を開示している。特許文献２は、衝撃検知・記録装置を開示している。特許文献３は、圧電振動エネルギーセンサを開示している。特許文献４は、衝撃検知・記録装置を開示している。

特開２００２−２４３７５４号公報 特許第５５４５４１７号公報 特開２００４−０６１３４７号公報 特開２０１３−９６９３１号公報

本発明の目的は、衝撃を記憶するために用いられる電源を必要としない衝撃記憶装置を提供することである。

本発明は、衝撃記憶装置であって、以下を具備する：
第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、および
ゲート電極、ソース電極、およびドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する強誘電体トランジスタ、
ここで、
前記ゲート電極は前記第１電極に電気的に接続されており、かつ
前記ソース電極は前記第２電極に電気的に接続されている。

本発明は、衝撃を記憶するために用いられる電源を必要としない衝撃記憶装置を提供する。

図１は、第１実施形態による衝撃記憶装置の回路図を示す。 図２Ａは、第１実施形態による衝撃記憶装置に含まれる強誘電体トランジスタの断面図を示す。 図２Ｂは、第１実施形態による衝撃記憶装置に含まれる強誘電体トランジスタの上面図を示す。 図３は、第１実施形態による衝撃記憶装置に含まれる衝撃発電素子の断面図を示す。 図４Ａは、第２実施形態による衝撃記憶装置の回路図を示す。 図４Ｂは、第２実施形態の第１変形例による衝撃記憶装置の回路図を示す。 図５は、衝撃記憶装置に外部からの衝撃が加えられた場合において衝撃発電素子３が発生する電圧および時間の間の関係を示すグラフである。 図６は、第２実施形態による衝撃発生装置に衝撃が印加された場合におけるゲート電極の電圧および時間の関係を表すグラフである。 図７は、第２実施形態の第２変形例による衝撃記憶装置の回路図を示す。 図８は、第３実施形態による衝撃記憶装置の回路図を示す。 図９は、第３実施形態による衝撃記憶装置に印加された衝撃およびゲート電極に印加される電圧の関係を表すグラフである。 図１０Ａは、第３実施形態による衝撃記憶装置に含まれる強誘電体トランジスタの断面図を示す。 図１０Ｂは、図１０Ａに含まれる線１０Ｂ−１０Ｂに沿った平面図を示す。 図１１は、抵抗の変形例の平面図を示す。 図１２Ａは、第３実施形態による衝撃記憶装置に含まれる強誘電体トランジスタの断面図を示す。 図１２Ｂは、図１２Ａに含まれる線１２Ｂ−１２Ｂに沿った平面図を示す。

以下、本発明の実施形態が、図面を参照しながら説明される。

＜第１実施形態＞
図１は、第１実施形態による衝撃記憶装置の回路図を示す。図１に示されるように、第１実施形態による衝撃記憶装置１は、衝撃発電素子３および不揮発性メモリ５を備えている。衝撃発電素子３は、第１電極３ａおよび第２電極３ｂを具備する。不揮発性メモリ５の例は、ソース電極Ｓ、ドレイン電極Ｄ、およびゲート電極Ｇを有する強誘電体トランジスタである。後述されるように、強誘電体トランジスタは、強誘電体層および半導体層の積層体を具備する。第１電極３ａは、ゲート電極Ｇに電気的に接続されている。第２電極３ｂは、ソース電極Ｓに電気的に接続されている。

（衝撃発電素子３）
以下、衝撃発電素子３の構造および製造方法が図３を参照しながら説明される。図３は、衝撃発電素子３の側面図を示す。図３に示されるように、衝撃発電素子３は、カンチレバー構造を有している。具体的には、衝撃発電素子３は、基板８１、基板８１上に形成された第１電極層８３、第１電極層８３上に形成された圧電体層８５、および圧電体層８５上に形成された第２電極層８７を備えた積層体を有している。衝撃発電素子３は、さらに支持体８９を具備する。支持体８９は、断面視において積層体の一端を挟むように、支持体８９は積層体を支持する。第１電極層８３は、第１電極３ａとして機能する。第２電極層８７は、第２電極３ｂとして機能する。

次に、図３を参照しながら、衝撃発電素子３の製造方法の一例が説明される。基板８１は、０．５ｍｍの厚さを有するステンレス板である。この基板８１上に、スパッタ法により、０．５μｍの厚みを有する白金層が堆積される。このようにして、第１電極層８３が形成される。次に、スパッタ法により酸素雰囲気下で３μｍの厚みを有するチタン酸ジルコン酸鉛層が堆積される。このようにして、圧電体層８５が形成される。スパッタ法により、０．５μｍの厚さを有する白金層が堆積される。このようにして、第２電極層８７が形成される。こうして形成された積層体の一端が、樹脂製の支持体８９に挟まれる。このようにして、衝撃発電素子３が得られる。

衝撃は、衝撃発電素子３の厚み方向に沿って印加される。衝撃が印加されても、支持体８９に支持された一端は振動しない。一方、衝撃が印加されると、支持体８９に支持されていない他端は衝撃発電素子３の厚み方向に沿って揺動する。衝撃発電素子３は、この揺動を第１電極層８３および第２電極層８７の間に電位差として生じる電気エネルギーに変換する。

具体的には、衝撃発電素子３は、例えば、６ｍｍの長さおよび３ｍｍの幅のカンチレバー構造を有する。衝撃発電素子３を３０ｍｍの高さから落下させた場合、第１電極層８３および第２電極層８７の間には、約２０ボルトの電位差が発生する。電位差は、支持体８９の形状、積層体のサイズおよび形状の少なくとも一方を変更することで調整され得る。電位差はまた、支持体８９に支持されない積層体の他端に重りを設けること、およびその重りの重さを変更することにより調整され得る。

外部からの衝撃のエネルギーが第１電極３ａおよび第２電極３ｂの間の電位差に変換される限り、衝撃発電素子３の構造は、カンチレバー構造に限定されない。他の衝撃発電素子３の例は、（ｉ）振動発電に用いられるエレクトレット、（ｉｉ）コイル内に挿通された棒磁石が衝撃によって揺動する振動子装置である。

（不揮発性メモリ５）
不揮発性メモリ５の例は、強誘電体トランジスタである。図１に示されるように、不揮発性メモリ５は、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇを具備する。ドレイン電極Ｄおよびソース電極Ｓは、一対の主電極として機能する。ゲート電極Ｇは、制御電極として機能する。衝撃発電素子３は、第１電極３ａおよび第２電極３ｂを具備する。

ゲート電極Ｇは、第１電極３ａに電気的に接続される。ソース電極Ｓは、第２電極３ｂに電気的に接続される。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ、衝撃記憶装置１の第１端子７および第２端子９に電気的に接続されている。

ドレイン電極Ｄは機能的にソース電極Ｓと同等であるため、ソース電極Ｓおよびドレイン電極Ｄが、それぞれ、第２端子９および第１端子７に電気的に接続され得る。

上述したように、第１実施形態において、不揮発性メモリ５は、例えば、強誘電体トランジスタであり得る。強誘電体トランジスタは、強誘電体から形成されたゲート絶縁膜を有する。特許文献２、特許文献３、および特許文献４に開示されている衝撃記憶装置では、強誘電体メモリとして強誘電体キャパシタが用いられている。強誘電体キャパシタは、供給された電力を消費する機能しか有さない受動素子である。一方、強誘電体トランジスタは、供給された電力により電圧または電流が変化する能動素子である。

不揮発性メモリ５が強誘電体トランジスタである場合には、不揮発性メモリ５に記憶された衝撃情報を取得するために必要なことは、第１端子７および第２端子９間の抵抗値を測定することのみである。一方、強誘電体キャパシタが用いられた場合、強誘電体キャパシタの抵抗値を測定することによって不揮発性メモリ５に記憶された衝撃情報は取得されない。従って、強誘電体キャパシタが用いられた場合とは異なり、不揮発性メモリ５が強誘電体トランジスタである場合には、不揮発性メモリ５に記憶された衝撃情報が容易に取得される。

以下、第１実施形態において、不揮発性メモリ５が強誘電体トランジスタである場合が詳細に説明される。

（強誘電体トランジスタの構造および作用）
図２Ａは、強誘電体トランジスタ５の断面図を示す。図２Ｂは、強誘電体トランジスタ５の上面図を示す。

図２Ａおよび図２Ｂに示されるように、強誘電体トランジスタ５は、基板５１、基板５１上に形成された電極層５３、電極層５３上に形成された強誘電体層５５、強誘電体層５５上に形成されたゲート電極Ｇ、強誘電体層５５上に形成された半導体層５７、半導体層５７上に形成されたドレイン電極Ｄ、および半導体層５７上に形成されたソース電極Ｓを備えている。ゲート電極Ｇは、強誘電体層５５に形成されたコンタクトホールに充填されたコンタクトプラグ５９を介して電極層５３と電気的に接続されている。ソース電極Ｓおよびドレイン電極Ｄは、一定の間隔をおいて半導体層５７上に配置されている。

次に、このような構造を有する強誘電体トランジスタ５に衝撃情報が記憶される仕組みが説明される。以下、「上方向」とは、電極層５３から半導体層５７に向かう方向を意味する。「下方向」とは半導体層５７から電極層５３へ向かう方向を意味する。

ソース電極Ｓに対して負の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層５５の一部分に下方向の分極が生じる。そのため、強誘電体層５５のその一部分の上に配置されている部分の半導体層５７は高い抵抗値を有する。言い換えれば、そのような負の電圧が印加された場合、半導体層５７のその部分の状態は、高抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層５７のその部分は高抵抗状態を維持する。

一方、ソース電極Ｓに対して正の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層５５の一部分に上方向の分極が生じる。そのため、強誘電体層５５のその一部分の上に配置されている部分の半導体層５７は低い抵抗値を有する。言い換えれば、そのような正の電圧が印加された場合、半導体層５７のその部分は、低抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層５７のその部分は低抵抗状態を維持する。

このような強誘電体トランジスタ５を有する衝撃記憶装置１に外部からの衝撃が加えられた場合、衝撃発電素子３の第１電極３ａおよび第１電極３ｂの間にパルス電圧が発生する。その結果、ソース電極Ｓに対して正または負の電圧を有するパルスがゲート電極Ｇに印加される。このため、ドレイン電極Ｄおよびソース電極Ｓの間の抵抗値が変化する。第１端子７および第２端子９の間の抵抗値が変化したかどうかが電流計を用いて検出される。このようにして、衝撃記憶装置１が、外部からの衝撃を受けたか否かが判定される。

以下、これについてより詳細に説明する。望ましくは、衝撃記憶装置１が用いられる前に、半導体層５７が中抵抗状態にセットされるように、ソース電極Ｓおよびゲート電極Ｇの間に電圧（以下、「リセット電圧」という）が印加される。中抵抗状態では、半導体層５７は、高抵抗状態における半導体層５７の抵抗値よりも低く、かつ低抵抗状態における半導体層５７の抵抗値よりも高い抵抗値を有する。リセット電圧の例は、２ボルトである。

図５は、衝撃記憶装置１に外部からの衝撃が加えられた場合において衝撃発電素子３が発生する電圧および時間の間の関係を示すグラフである。図５の縦軸は、発生する電圧を示す。発生する電圧が正である場合、ゲート電極Ｇおよびソース電極Ｓにそれぞれ正の電圧および負の電圧を有するパルスが印加される。一方、発生する電圧が負である場合、ゲート電極Ｇおよびソース電極Ｓにそれぞれ負の電圧および正の電圧を有するパルスが印加される。図５に示されるように、外部からの衝撃によって発生する正または負の電圧を有するパルスのピーク値は、およそ２０ボルトである。このピーク値は、リセット電圧よりもずっと大きい。このような正または負の電圧を有するパルスがゲート電極Ｇに印加され、半導体層５７の状態を低抵抗状態または高抵抗状態に変化させる。上記の説明から明らかなように、第１実施形態による衝撃記憶装置１は、外部からの衝撃を記憶するために用いられる電源を必要としない。

次いで、半導体層５７の抵抗値を読み取るために、ソース電極Ｓおよびドレイン電極Ｄの間に所定の電圧が印加される。このようにして、ソース電極Ｓおよびドレイン電極Ｄの間に流れる電流値が測定される。その結果、半導体層５７の抵抗値に基づいて、衝撃記憶装置１が外部からの衝撃を受けたかどうかが判定される。言い換えれば、半導体層５７が中抵抗状態であった場合、衝撃記憶装置１は衝撃を受けなかったと判定される。半導体層５７が高抵抗状態又は低抵抗状態であった場合には、衝撃記憶装置１は衝撃を受けたと判定される。

以上のように、第１実施形態による衝撃記憶装置１は、衝撃発電素子３から出力される電位差、すなわち、パルス電圧だけを用いて外部からの衝撃を記憶する。言い換えれば、衝撃記憶装置１は、電池を用いることなく、外部からの衝撃を記憶する。

（強誘電体トランジスタの製造方法）
以下、強誘電体トランジスタ５の製造方法の一例が、図２Ａおよび図２Ｂを参照しながら説明される。まず、シリコン単結晶基板のような基板５１が、摂氏１１００度の温度下で酸素雰囲気中で熱処理に曝される。このようにして、基板５１の表面に、１００ナノメートルの厚みを有する酸化シリコン層が形成される。次に、白金層のような貴金属層が室温下においてスパッタ法により基板５１上に堆積させる。このようにして、３０ナノメートルの厚みを有する電極層５３が形成される。

次に、基板５１の温度が摂氏７００度程度に維持されながら、４５０ナノメートルの厚みを有するジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、以下、「ＰＺＴ」という）層がパルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に堆積される。このようにして、強誘電体層５５が形成される。

次に、基板５１の温度が摂氏４００度に維持されながら、強誘電体層５５上に３０ナノメートルの厚みを有する酸化亜鉛層が堆積される。パターニングされたレジストが酸化亜鉛層上に形成される。次いで、硝酸を用いて酸化亜鉛層がウェットエッチングされ、強誘電体層５５上の所定領域に半導体層５７を形成する。レジストが除去された後、半導体層５７が形成されていない強誘電体層５５の領域をエッチングするために用いられるレジストが強誘電体層５５および半導体層上に形成される。そして、塩酸を用いて強誘電体層５５をウェットエッチングして、強誘電体層５５を貫通するコンタクトホールを形成する。コンタクトホールの底部には、電極層５３が露出している。その後、レジストが除去される。

次に、ドレイン電極Ｄおよびソース電極Ｓが半導体層５７上に形成される。コンタクトホールが埋められるように、強誘電体層５５上にゲート電極Ｇが形成される。具体的には、半導体層５７および強誘電体層５５上に、パターニングされたレジストが形成される。その後、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜が、室温下で電子ビーム蒸着法によって堆積される。このようにして電極積層体が形成される。同時に、コンタクトホール内にも電極材料が堆積される。このようにして、コンタクトプラグ５９が形成される。電極層５３は、ゲート電極Ｇにコンタクトプラグ５９を介して電気的に接続される。その後、リフトオフ法を用いて、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇが形成される。

このようにして、第１実施形態による衝撃記憶装置１に用いられる強誘電体トランジスタ５が形成される。

（第２実施形態）
次に、第２実施形態による衝撃記憶装置１が説明される。

第１実施形態では、衝撃記憶装置１の使用前に、半導体層５７は中抵抗状態に設定される。より詳細には、ゲート電極Ｇおよびソース電極Ｓの間に２ボルト程度の電圧が印加され、半導体層５７は中抵抗状態に設定される。しかし、衝撃発電素子３に印加される衝撃が小さい場合には、２ボルト程度の電圧を有するパルスしか衝撃発電素子３によって発生しない。このような場合には、衝撃記憶装置１が衝撃を受けたにも拘わらず、半導体層５７の抵抗値は変わらない。このように、第１実施形態による衝撃記憶装置１に印加される衝撃が小さい場合、第１実施形態による衝撃記憶装置１は衝撃を記憶できない場合がある。

一方、衝撃記憶装置１に大きな衝撃が印加される場合、衝撃発電素子３が大きな電圧を生じる。衝撃発電素子３が発生した電圧が大き過ぎると、ゲート電極Ｇに極めて大きな電圧を有するパルスが印加される。その結果、強誘電体トランジスタ５が故障し得る。第１実施形態による衝撃記憶装置１は、これらの２つの問題、すなわち、（１）小さい衝撃を記憶できないこと、および（２）大きな衝撃によって故障するという問題を有している。

第２実施形態による衝撃記憶装置１は、これらの２つの問題を解決する。図４Ａは、第２実施形態による衝撃記憶装置１の回路図を示す。図４Ａに示されるように、第２実施形態による衝撃記憶装置１は、ツェナーダイオード１３が衝撃発電素子３に電気的に並列に接続されることを除き、第１実施形態による衝撃記憶装置１と同様である。

より具体的には、ツェナーダイオード１３のカソード端子が、強誘電体トランジスタ５のゲート電極Ｇに電気的に接続される。言い換えれば、ツェナーダイオード１３のカソード端子が、第１電極３ａに電気的に接続される。ツェナーダイオード１３のアノード端子が、強誘電体トランジスタ５のソース電極Ｓに電気的に接続される。言い換えれば、ツェナーダイオード１３のアノード端子が、第２電極３ｂに電気的に接続される。

第２実施形態による衝撃記憶装置１の使用前に、半導体層５７は高抵抗状態にセットされる。

衝撃を印加された衝撃発電素子３が、ゲート電極Ｇおよびソース電極Ｓにそれぞれ負の電圧および正の電圧を有するパルスが印加されるようなパルス電圧を発生させると、ツェナーダイオード１３には順バイアスが印加される。その結果、第２電極３ｂ、ツェナーダイオード１３のアノード端子、ツェナーダイオード１３のカソード端子、および第１電極３ａの間で、ショート回路が形成される。そのため、ゲート電極Ｇに電圧はほとんど印加されない。よって、半導体層５７は高抵抗状態のままである。

次に、衝撃を印加された衝撃発電素子３が、ゲート電極Ｇおよびソース電極Ｓにそれぞれ正の電圧および負の電圧を有するパルスが印加されるようなパルス電圧を発生させると、ツェナーダイオード１３には逆バイアスが印加される。その結果、ゲート電極Ｇに正の電圧を有するパルスが印加される。この正の電圧は、半導体層５７の抵抗値を下げる。言い換えれば、この正の電圧は、半導体層５７を低抵抗状態にする。

図６は、第２実施形態による衝撃発生装置１に衝撃が印加された場合におけるゲート電極Ｇの電圧および時間の関係を表すグラフである。図５では、衝撃発電素子３が発生させた電圧が、直接、ゲート電極Ｇに印加されるため、正または負のいずれか一方の電圧を有するパルスがゲート電極Ｇに印加される。一方、図６では、ツェナーダイオード１３のため、実質的に正の電圧を有するパルスのみがゲート電極Ｇに印加される。言い換えれば、第１実施形態の場合とは異なり、第２実施形態においては、負の電圧を有するパルスはほとんどゲート電極Ｇに印加されない。そのため、衝撃発生装置１に印加された衝撃が小さい場合であっても、正の電圧を有するパルスがゲート電極Ｇに印加される。その結果、半導体層５７の状態は高抵抗状態から低抵抗状態に必ず変化する。そのため、第２実施形態による衝撃記憶装置１０は、第１実施形態による衝撃記憶装置１０とは異なり、小さい衝撃を記憶する。

ここで、衝撃記憶装置１に極めて大きな衝撃が印加された場合を考える。ツェナーダイオード１３のツェナー電圧（例えば、１５ボルト）を超える正の電圧を有するパルスがツェナーダイオード１３のカソード端子に印加された場合、ツェナーダイオード１３にはアバランシェ降伏現象により急激に電流が流れる。その結果、第１電極３ａ、ツェナーダイオード１３のカソード端子、ツェナーダイオード１３のアノード端子、および第２電極３ｂの間で、ショート回路が形成される。そのため、ゲート電極Ｇに電圧はほとんど印加されない。よって、半導体層５７の状態は変化しない。このように、第１実施形態の場合とは異なり、第２実施形態においては、衝撃記憶装置１に極めて大きな衝撃が発生することによって衝撃発生素子３が大きな電圧を発生した場合であっても、強誘電体トランジスタ５が故障しない。図６においても明らかなように、ツェナーダイオード１３のツェナー電圧（例えば、１５ボルト）を超える正の電圧はゲート電極Ｇには印加されない。言い換えれば、ゲート電極Ｇに印加される電圧は、ツェナーダイオード１３のツェナー電圧以下である。

このように、第２実施形態による衝撃記憶装置１は、小さい衝撃を記憶し、かつ大きな衝撃によって故障しないという２つの利点を有している。

（第２実施形態の第１変形例）
図４Ｂは、第２実施形態の第１変形例による衝撃記憶装置１の回路図を示す。図４Ｂに示される衝撃記憶装置１は、ツェナーダイオード１３の向きが逆になっていること以外は、図４Ａに示される衝撃記憶装置１と同様である。図４Ｂに示される衝撃記憶装置１は、使用前には、低抵抗状態に設定される。図４Ｂに示される衝撃記憶装置１に衝撃が印加されると、半導体層５７の状態は高抵抗状態に変化する。この第１変形例は、後述される第３実施形態による衝撃記憶装置１にも適用され得る。

（第２実施形態の第２変形例）
図７は、第２実施形態の第２変形例による衝撃記憶装置１の回路図を示す。図７に示される衝撃記憶装置１は、リセット電圧発生回路１９が付加されていること以外は、図４Ａに示される衝撃記憶装置１と同様である。

リセット電圧発生回路１９は、直流電源２５およびスイッチ２７を具備する。直流電源２５の正極は、ノード１７を介してドレイン電極Ｄに電気的に接続されている。直流電源２５の負極は、ノード１５を介して、ゲート電極Ｇに電気的に接続されている。スイッチ２７は、ノード１５（またはノード１７）および直流電源２５の間に電気的に挟まれている。

強誘電体トランジスタ５がリセットされる場合、スイッチ２７がオンにされる。ドレイン電極Ｄおよびゲート電極Ｇにそれぞれ正の電圧および負の電圧が直流電源２５から印加される。このため、半導体層５７は、高抵抗状態にセットされる。このようにして、半導体層５７の状態が、初期状態、すなわち、高抵抗状態に戻される。第２実施形態の第１変形例（図４Ｂを参照せよ）の場合においては、直流電源２５の正極および負極は、それぞれ、ドレイン電極ＤおよびゲートＧに電気的に接続されており、スイッチ２７により半導体層５７は低抵抗状態にセットされる。

＜第３実施形態＞
次に、第３実施形態による衝撃記憶装置１が説明される。図８は、第３実施形態による衝撃記憶装置１の回路図を示す。第３実施形態による衝撃記憶装置１は、抵抗２３がゲート電極Ｇに電気的に接続されていること以外は、第２実施形態による衝撃記憶装置１と同様である。抵抗２３は、ゲート電極Ｇおよび第１電極３ａの間に電気的に挟まれている。抵抗２３は、ゲート電極Ｇおよびツェナーダイオード１３のカソード端子の間に電気的に挟まれている。

抵抗値Ｒを有する抵抗２３が設けられるので、衝撃記憶装置１に印加された衝撃の回数が衝撃記憶装置１に記憶される。ゲート容量Ｃ_Ｇが、強誘電体トランジスタ５のゲート電極Ｇおよびソース電極Ｓ（またはドレイン電極Ｄ）の間に形成されている。ＣＲフィルタが、ゲート容量Ｃ_Ｇおよび抵抗値Ｒによって形成される。このＣＲフィルタの作用により、衝撃記憶装置１は、それ自体に印加された衝撃の回数を記憶する。

図９は、第３実施形態による衝撃記憶装置１に印加された衝撃およびゲート電極Ｇに印加される電圧の関係を表すグラフである。第２実施形態の場合と同様に、ツェナーダイオード１３の作用により、ゲート電極Ｇには、ソース電極Ｓに対して実質的に正の電圧を有するパルスが印加される。負の電圧はゲート電極Ｇにはほとんど印加されない。さらに、ＣＲフィルタの作用により、図５に含まれる正の電圧の波形の振幅が縮小される。

より具体的には、図５では、衝撃が印加された後、およそ２０ボルトの正の電圧を有するパルスが発生している。２０ボルトの正の電圧（以下、「１番目の正の電圧」という）を有するパルスが発生した後、その直後におよそ１０ボルトの正の電圧（以下、「２番目の正の電圧」）を有するパルスというが発生している。これらのパルスのピーク値は、いずれも、ツェナーダイオード１３のツェナー電圧Ｖｚ（例えば、６．５ボルト）を超えるため、第２実施形態では、ツェナー電圧Ｖｚと等しい正の電圧を有するパルスがゲート電極Ｇに印加される。そのため、図６に示されるように、１回目の正の電圧は、およそ６．５ボルトの電圧を有するパルスとしてゲート電極Ｇに印加され、かつ２回目の正の電圧もまた、およそ６．５ボルトの電圧を有するパルスとしてゲート電極Ｇに印加される。

このように、第２実施形態では、ツェナー電圧Ｖｚを超える電圧を有するパルスは、例外なく、ツェナー電圧Ｖｚを有するパルスとしてゲート電極Ｇに印加される。言い換えれば、第２実施形態では、ツェナー電圧Ｖｚを超える電圧が衝撃発電素子３により発生した場合、ツェナー電圧Ｖｚに等しい電圧を有するパルスがゲート電極Ｇに印加される。そのため、１回目の正の電圧および２回目の正の電圧は互いに区別されない。

しかし、図９では、ＣＲフィルタの作用により、２０ボルトの１回目の正の電圧を有するパルスはおよそ７．５ボルトの電圧を有するパルスに変換され、かつ１０ボルトの２回目の正の電圧を有するパルスはおよそ６．１ボルトの電圧を有するパルスに変換される。このように、ツェナー電圧Ｖｚを超える電圧が衝撃発電素子３により発生した場合であっても、第３実施形態では、１回目の正の電圧を有するパルスが２回目の正の電圧を有するパルスから区別されるように、衝撃発電素子３によって発生した正の電圧の波形の振幅が縮小される。多くの場合、１回目の正の電圧（例えば、２０ボルト）は２回目の正の電圧（例えば、１０ボルト）よりも大きい。従って、ＣＲフィルタによって変換された後でも、１回目の正の電圧（例えば、７．５ボルト）は、２回目の正の電圧（６．１ボルト）よりも大きい。

そのため、１回の衝撃において衝撃発電素子３が複数回、振動した場合であっても、２回目以降の正の電圧を有するパルスは、１回目の正の電圧を有するパルスよりも低いピーク値を有する。なお、１回の衝撃において、１回目の正の電圧のピーク値が、２回目以降の正の電圧のピーク値よりも大きいことは自明であろう。

後述される実施例３Ａ〜３Ｅにおいて実証されるように、本発明者らは、以下の数式（Ｉ）が成立する場合に、第３実施形態による衝撃記憶装置１が衝撃の回数を記憶できることを見いだした。

０．７ミリ秒≦時定数τ（秒）≦７．０ミリ秒 （Ｉ）

ここで、
時定数τ（秒）は（抵抗値Ｒ）・（ゲート容量Ｃ_Ｇ）の積に等しく、
抵抗値Ｒは抵抗２３の抵抗値を表し、かつ
ゲート容量Ｃ_Ｇは、強誘電体トランジスタ５のゲート容量を表す。

時定数τが０．７ミリ秒未満である場合には、衝撃記憶装置１は、２回目以降の衝撃を記憶できない場合がある。言い換えれば、２回目の衝撃が印加されても、半導体層５７の抵抗値は変化しない場合がある。より詳細には、１回目の衝撃が衝撃記憶装置１に印加されると、半導体層５７は高抵抗状態から低抵抗状態に変化する。しかし、２回目の衝撃が衝撃記憶装置１に印加されても、半導体層５７の抵抗値は変化しない場合がある。その結果、衝撃記憶装置１は、衝撃の回数を記憶できない。後述される比較例３ａを参照せよ。

時定数τが７．０ミリ秒を超える場合には、ツェナー電圧Ｖｚが非常に大きくても、衝撃記憶装置１は、衝撃を記憶できない。言い換えれば、衝撃が印加されても、半導体層５７の抵抗値は変化しない。より詳細には、1回目の衝撃が衝撃記憶装置１に印加されても、半導体層５７の抵抗値は変化しない。同様に、２回目の衝撃が衝撃記憶装置１に印加されても、半導体層５７の抵抗値は変化しない。その結果、衝撃記憶装置１は、衝撃の回数を記憶できない。後述される比較例３ｂおよび比較例３ｃを参照せよ。

時定数τが０．７ミリ秒以上７．０ミリ秒以下である限り、ツェナー電圧Ｖｚは、当業者によって適切に選択され得る。ツェナー電圧Ｖｚの望ましい範囲は、３ボルト以上１５ボルト以下である。

＜抵抗２３の第１具体的態様＞
以下、抵抗２３の第１具体的態様が説明される。図１０Ａは、第３実施形態による衝撃記憶装置１に含まれる強誘電体トランジスタ５の断面図を示す。図１０Ｂは、図１０Ａに含まれる線１０Ｂ−１０Ｂに沿った平面図を示す。抵抗２３は、ゲート電極Ｇと同じ材料で形成され得る。

具体的には、抵抗２３として機能する領域が形成されるように、電極層５３の形状が変更される。

図１０Ｂに示されるように、電極層５３は、第１領域５３ａ、第２領域５３ｂ、および幅狭部５３ｃから構成される。第１領域５３ａは、ソース電極Ｓおよびドレイン電極Ｄを含む領域に対向する。第２領域５３ｂは、コンタクトプラグ５９を介してゲート電極Ｇに電気的に接続される。幅狭部５３ｃは、平面視において、第１領域５３ａおよび第２領域５３ｂの間に挟まれている。幅狭部５３ｃが抵抗２３として機能する。このような幅狭部５３は、一般的な半導体プロセスを用いて容易に形成され得る。

図１１は、第１具体的態様の変形例による抵抗２３の平面図を示す。幅狭部５３ｃは、蛇行形状、すなわち、メアンダ形状を有し得る。

望ましくは、抵抗２３の耐衝撃性を高めるために、幅狭部５３ｃは、図１０Ｂおよび図１１に示されるように、基板５１の表面の中央付近に配置される。

＜抵抗２３の第２具体的態様＞
次に、抵抗２３の第２具体的態様が説明される。図１２Ａは、第３実施形態による衝撃記憶装置１に含まれる強誘電体トランジスタ５の断面図を示す。図１２Ｂは、図１２Ａに含まれる線１２Ｂ−１２Ｂに沿った平面図を示す。抵抗２３は、半導体層５７と同じ材料で形成され得る。

具体的には、半導体層５７の形状が変更され、抵抗２３として機能する領域が形成される。

言い換えれば、半導体層５７は、平面視において、第１半導体領域５７ａおよび第２半導体領域５７ｂから構成される。第１半導体領域５７ａは、その表面上に、ソース電極Ｓおよびドレイン電極Ｄを具備する。第２半導体領域５７ｂは、第１半導体領域５７ａから離間しており、かつ絶縁されている。第２半導体領域５７ｂは、その表面にゲート電極Ｇを有する。第２半導体領域５７ｂが、抵抗２３として機能する。

第１具体的態様の場合と同様、第２半導体領域５７ｂは、蛇行形状、すなわち、メアンダ形状を有し得る。

望ましくは、抵抗２３の耐衝撃性を高めるために、第２半導体領域５７ｂは、基板５１の表面の中央付近に配置され得る。

（実施例）
以下の実施例を参照しながら、本発明がさらに詳細に説明される。

（実施例１）
（衝撃発電素子３の作製）
まず、衝撃発電素子３を製造する方法が、以下、説明される。

０．１ミリメートルの厚みを有するステンレス板から、レーザー加工法により、２ミリメートル×７ミリメートルの大きさを有する基板８１が得られた。

基板８１が摂氏４００度に維持されながら、アルゴン雰囲気下でスパッタ法により白金層が基板８１上に形成された。このようにして、５００ナノメートルの厚みを有する第１電極層８３が形成された。

基板８１が摂氏６００度に維持されながら、ＰＺＴから形成された圧電体層８５が、酸素雰囲気下でスパッタ法により形成された。このようにして、３マイクロメートルの厚みを有する圧電体層８５が形成された。

室温下においてアルゴン雰囲気下でスパッタ法により白金層が基板８１上に形成された。このようにして、１００ナノメートルの厚みを有する第２電極層８７が形成され、基板８１／第１電極層８３／圧電体層８５／第２電極層８７の積層体が得られた。

樹脂から形成された支持体８９が、積層体の一端に固定された。積層体の他端に３０ミリグラムの重りが固定された。このようにして、カンチレバーの形状を有する衝撃発電素子３が得られた。

この衝撃発電素子３に衝撃が印加されると、第１電極層８３および第２電極層８７を介して、２５０Ｈｚの周波数を有する交流が出力された。

（強誘電体トランジスタ５の作製）
次に、強誘電体トランジスタ５を製造する方法が、以下、説明される。

まず、シリコン単結晶から形成される基板が、摂氏１１００度の温度下で酸素雰囲気下に曝された。このようにして、１００ナノメートルの厚みを有する酸化シリコン層が、シリコン単結晶基板の表面に形成された。

次に、基板が摂氏４００度に加熱されながら、白金がスパッタ法により基板上に堆積された。このようにして、白金から形成される電極層５３が形成された。電極層５３は、３０ナノメートルの厚みを有していた。

基板が摂氏７００度に加熱されながら、化学式Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３により表されるジルコニウム酸チタン酸鉛（ＰＺＴ）が、パルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に形成された。このようにして、ＰＺＴから形成される強誘電体層５５が形成された。強誘電体層５５は、４５０ナノメートルの厚みを有していた。

基板が摂氏４００度に加熱されながら、化学式ＺｎＯにより表される酸化亜鉛が、強誘電体層５５の上に形成された。このようにして、酸化亜鉛層が形成された。酸化亜鉛層は、３０ナノメートルの厚みを有していた。さらに、酸化亜鉛層は、硝酸を用いてパターニングされた。このようにして、酸化亜鉛から形成される半導体層５７が形成された。

塩酸を用いて強誘電体層５５をパターニングすることによって、強誘電体層５５を貫通するコンタクトホールが形成された。コンタクトホールの底面では、電極層５３が露出していた。

５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜を含む積層体が、半導体層５７上に蒸着された。積層体をパターニングすることによって、ソース電極Ｓおよびドレイン電極Ｄが形成された。積層体は、コンタクトホールの内部にも蒸着され、チタンおよび白金から形成されたコンタクトプラグ５９が形成された。このようにして、強誘電体トランジスタ５が得られた。強誘電体トランジスタ５は、平面視において、２ミリメートル×２ミリメートルの大きさを有していた。

実施例１においては、図２Ｂに示されるゲート幅Ｗおよびゲート長Ｌは、それぞれ、１００マイクロメートルおよび３マイクロメートルに等しかった。

最後に、衝撃発電素子３および強誘電体トランジスタ５が、回路基板（図示せず）上に配置され、実施例１による衝撃記憶装置１が得られた。実施例１による衝撃記憶装置は、図１に示される電気回路を有していた。

（衝撃印加）
次に、実施例１による衝撃記憶装置１を、１０ｍｍの高さから落下させた。このようにして、実施例１による衝撃記憶装置１に衝撃が印加された。落下前後で、半導体層５７の抵抗値が第１端子７および第２端子９を介して電流計を用いて測定された。以下の表１は、その結果を示す。

表１から明らかなように、衝撃が印加された後の抵抗値は、衝撃が印加される前の抵抗値よりもずっと小さい。従って、半導体層５７の抵抗値を元に、衝撃記憶装置１に衝撃が印加されたかどうかを判定することができる。

（実施例２）
ツェナーダイオード（ローム株式会社より入手、品番：ＫＤＺＴＲ６．２Ｂ）および実施例１において作製された衝撃記憶装置１が用いられ、図４Ａに示される電気回路を有する衝撃記憶装置１が得られた。ツェナーダイオードは、６．２ボルトのツェナー電圧を有していた。

（リセット電圧の印加）
実施例２による衝撃記憶装置１にリセット電圧が印加された。具体的には、図７に示されるように、７ボルトの電圧を有する直流電源２７が用いられた。スイッチ２７がオンにされ、ゲート電極Ｇに対してドレイン電極Ｄに正の電圧が印加されるように、ゲート電極Ｇおよびドレイン電極Ｄの間に７ボルトの電圧が印加された。このようにして、半導体層５７は高抵抗状態にセットされた。第１端子７および第２端子９の間の抵抗値が、電流測定装置を用いて測定された。

（衝撃印加）
次に、実施例２による衝撃記憶装置１に衝撃が印加された。具体的には、実施例２による衝撃記憶装置１は、１０ｃｍの高さから鉄板上に落下された。このようにして、実施例２による衝撃記憶装置１に衝撃が印加された。図５は、実施例２において衝撃が印加された時に、衝撃発電素子３が発生した電圧および時間の関係を示すグラフである。図６は、実施例２において衝撃が印加された時に、ゲート電極Ｇに印加されるパルス電圧および時間の関係を示すグラフである。

図６から明らかなように、ツェナーダイオードの作用のため、ゲート電圧Ｖｇは、ソース電極Ｓの電圧に対して実質的に正である。言い換えれば、ツェナーダイオードの作用のため、負の電圧を有するパルスは、ゲート電極Ｇに印加されない。同様の理由により、６．５ボルトを超える電圧を有するパルスは、ゲート電極Ｇに印加されない。

（電流測定）
最後に、第１端子７および第２端子９の間の抵抗値、すなわち、半導体層５７の抵抗値が、電流測定装置を用いて、再度、測定された。さらに、実施例２による衝撃記憶装置１に２回目の衝撃が同様に印加された。次いで、半導体層５７の抵抗値が、再度、測定された。表２は、半導体層５７の抵抗値の測定の結果を示す。

表２から明らかなように、衝撃が付与された後には、半導体層５７の抵抗値は大幅に低下する。従って、半導体層５７の抵抗値を元に、衝撃記憶装置１に衝撃が印加されたかどうかを判定することができる。

（実施例３Ａ）
実施例１において説明された強誘電体トランジスタ５を作製する方法と同様に、強誘電体トランジスタ５が作製された。より詳細には、実施例３Ａにおいては、強誘電体層５５は、４５０ナノメートルの厚みおよび６００の比誘電率を有していた。半導体層５７は１２０マイクロメートル×１４１マイクロメートルの大きさを有していた。このようにして、２００ｐＦのゲート容量Ｃ_Ｇを有する強誘電体トランジスタ５が作製された。

次に、１０．０メガオームの抵抗値を有する抵抗、実施例１において作製された衝撃発電素子３、２００ｐＦのゲート容量Ｃ_Ｇを有する強誘電体トランジスタ５、および１５ボルトのツェナー電圧を有するツェナーダイオードを用いて、図８に示される電気回路を有する衝撃記憶装置１が回路基板上に作製された。このようにして、実施例３Ａによる強誘電体トランジスタ５が得られた。実施例３Ａによる強誘電体トランジスタ５は、２ミリ秒（＝２００ｐＦ×１０．０メガオーム）の時定数を有していた。

（リセット電圧の印加）
実施例２の場合と同様に、実施例３Ａによる衝撃記憶装置１にリセット電圧が印加された。このようにして、半導体層５７は高抵抗状態にセットされた。

（衝撃印加）
次に、実施例３Ａによる衝撃記憶装置１に衝撃が印加された。具体的には、実施例３Ａによる衝撃記憶装置１は、１０ｃｍの高さから鉄板上に落下された。このようにして、実施例３Ａによる衝撃記憶装置１に１回目の衝撃が印加された。

（電流測定）
最後に、第１端子７および第２端子９の間の抵抗値、すなわち、半導体層５７の抵抗値が、電流測定装置を用いて測定された。さらに、実施例３Ａによる衝撃記憶装置１に２回目の衝撃が同様に再度、印加された。次いで、半導体層５７の抵抗値が、再度、測定された。実施例３Ａによる衝撃記憶装置１に３回目の衝撃が同様に、再度、印加された。次いで、半導体層５７の抵抗値が、再度、測定された。

表３は、半導体層５７の抵抗値の測定の結果を示す。

表３から明らかなように、衝撃の回数が増加するに伴って、半導体層５７の抵抗値は大幅に低下する。従って、半導体層５７の抵抗値を元に、実施例３Ａによる衝撃記憶装置１に何回、衝撃が印加されたかどうかを判定することができる。

（実施例３Ｂ）
３．５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（実施例３Ｃ）
３５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（実施例３Ｄ）
３ボルトのツェナー電圧を有するツェナーダイオードおよび３．５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（実施例３Ｅ）
３ボルトのツェナー電圧を有するツェナーダイオードおよび３５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（比較例３ａ）
０．５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（比較例３ｂ）
１００．０メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（参考例３ａ）
３ボルトのツェナー電圧を有するツェナーダイオードおよび０．５メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

（比較例３ｃ）
３ボルトのツェナー電圧を有するツェナーダイオードおよび１００メガオームの抵抗値を有する抵抗を用いたこと以外は、実施例３Ａと同様の実験が行われた。結果は表４および表５に示される。

表４および表５から明らかなように、衝撃の回数が増加するに伴って、半導体層５７の抵抗値は大幅に低下する。従って、半導体層５７の抵抗値を元に、衝撃記憶装置１に何回、衝撃が印加されたかどうかを判定することができる。

本発明による衝撃記憶装置１は、例えば、携帯電話、スマートフォン、またはタブレットのような電子機器に組み込まれる。電子機器の故障のときに、衝撃記憶装置１に含まれる半導体層の抵抗値を測定することによって、電子機器に衝撃が印加されていたかどうかを判定することができる。具体的には、電子機器のユーザが電子機器を判定者に引き渡す。このようにして、電子機器が判定者によって用意される。次に、判定者は、ドレイン電極およびソース電極を介して半導体層の抵抗値を測定する。最後に、判定者は、抵抗値に基づいて電子機器に含まれる衝撃記憶装置に衝撃が印加されたかどうかを判定する。

１ 衝撃記憶装置
３ 衝撃発電素子
３ａ 第１電極
３ｂ 第２電極
５ 強誘電体トランジスタ
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
７ 第１端子
９ 第２端子
１３ ツェナーダイオード
１５ ノード
１７ ノード
１９ リセット電圧発生回路
２３ 抵抗
２５ 直流電源
２７ スイッチング素子

５１ 基板

５３ 電極層
５３ａ 第１領域
５３ｂ 第２領域
５３ｃ 幅狭部
５５ 強誘電体層
５７ 半導体層
５７ａ 第１半導体領域
５７ｂ 第２半導体領域
５９ コンタクトプラグ

Claims (5)

1. 衝撃記憶装置であって、以下を具備する：
   第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、
   ゲート電極、ソース電極、およびドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する強誘電体トランジスタ、
   前記ソース電極および前記ドレイン電極に電気的に接続されるツェナーダイオード、および
   抵抗、
   ここで、
   前記ゲート電極は前記第１電極に電気的に接続されており、かつ
   前記ソース電極は前記第２電極に電気的に接続されており、
   前記抵抗の一端は前記ゲート電極に電気的に接続されており、
   前記抵抗の他端は、前記ツェナーダイオードおよび前記衝撃発電素子に電気的に接続されている。
2. 請求項１に記載の衝撃記憶装置であって、
   前記強誘電体トランジスタは、ゲート容量Ｃ_Ｇを有しており、
   前記抵抗は、抵抗値Ｒを有しており、
   
   ここで、以下の数式が充足される：
   
   ０．７ミリ秒≦時定数τ（秒）≦７．０ミリ秒 （Ｉ）
   
   ここで、
   時定数τ（秒）は（抵抗値Ｒ）・（ゲート容量Ｃ_Ｇ）の積に等しい。
3. 衝撃記憶装置に衝撃が印加されたかどうかを判定する方法であって、以下を具備する：
   
   （ａ） 以下を具備する衝撃記憶装置を用意する工程、
   第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、
   ゲート電極、ソース電極、およびドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する強誘電体トランジスタ、
   前記ソース電極および前記ドレイン電極に電気的に接続されるツェナーダイオード、および
   抵抗、
   ここで、
   前記ゲート電極は前記第１電極に電気的に接続されており、かつ
   前記ソース電極は前記第２電極に電気的に接続されており、
   前記抵抗の一端は前記ゲート電極に電気的に接続されており、かつ
   前記抵抗の他端は、前記ツェナーダイオードおよび前記衝撃発電素子に電気的に接続されており、
   
   （ｂ） 前記ドレイン電極および前記ソース電極を介して前記半導体層の抵抗値を測定する工程、および
   
   （ｃ） 前記抵抗値に基づいて前記衝撃記憶装置に衝撃が印加されたかどうかを判定する工程。
4. 請求項３に記載の方法であって、
   前記強誘電体トランジスタは、ゲート容量Ｃ_Ｇを有しており、
   前記抵抗は、抵抗値Ｒを有しており、
   ここで、以下の数式が充足される：
   ０．７ミリ秒≦時定数τ（秒）≦７．０ミリ秒 （Ｉ）
   ここで、
   時定数τ（秒）は（抵抗値Ｒ）・（ゲート容量Ｃ_Ｇ）に等しい。
5. 請求項４に記載の方法であって、
   工程（ｃ）においては、前記抵抗値に基づいて前記衝撃記憶装置に印加された衝撃の回数も判定される。

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