JP6112491B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は、電源回路等のスイッチ素子として用いられる半導体装置に関し、特に電力変換効率の向上に有効な技術に関するものである。
電源回路の省エネルギー化が期待されており、ＤＣ−ＤＣコンバータ、インバータ等の電力変換装置について、電力損失を低減して電力変換効率を向上させることが求められている。これらの装置の電力損失の大部分は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）といったスイッチ装置において発生している。したがって、スイッチ装置における電力損失を低減することは、電力変換効率の向上に大きく寄与する。
スイッチ装置において発生する電力損失には、電流の通電により発生する導通損失と、スイッチング動作により発生するスイッチング損失とが含まれる。導通損失はパワー半導体素子のオン抵抗をより小さくすれば低減でき、スイッチング損失はパワー半導体素子のスイッチング速度をより高速にすることにより低減できる。このため、パワー半導体素子のオン抵抗の低減とスイッチング速度の高速化とに関する技術開発が行われている。
一方、電源回路の小型化のため、パワー半導体素子の高周波数化が進んでいる。また、パーソナルコンピュータや据置型ゲーム機等の電源回路に用いられるＤＣ／ＤＣコンバータは、中央演算処理装置を高速に駆動するため、大電流化の傾向にある。
ＤＣ／ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチとで構成され、各スイッチにはパワー半導体素子が用いられており、ハイサイドスイッチとローサイドスイッチとを同期を取りながら交互にＯＮ／ＯＦＦさせることにより、電力変換を行う。ハイサイドスイッチはＤＣ／ＤＣコンバータのコントロールスイッチであり、ローサイドスイッチは同期整流用スイッチである。
例えば、ハイサイドスイッチとローサイドスイッチとが１つのパッケージで構成されている場合、ワイヤボンディングや当該パッケージのプリント基板配線に起因した寄生インダクタンスが生じる。特にハイサイドスイッチのソース端子側の寄生インダクタンスに主電流が流れると、大きな誘導起電力が生じる。そのため、ハイサイドスイッチのターンオンが遅延し、電力変換効率の低下を招いてしまう。そこで、ＤＣ／ＤＣコンバータの電力変換効率を向上させる技術の１つとして、ゲート駆動経路と主電流経路とを分離することによりワイヤボンディングやパッケージに起因した寄生インダクタンスの影響を低減する技術が提案されている（特許文献１参照）。
特開２００４−３４２７３５号公報
しかしながら、上記のようなＤＣ／ＤＣコンバータでは、次のような問題点があった。すなわち、ＤＣ／ＤＣコンバータの高周波数化と大電流化との進展で、従来は考慮する必要が無かったソース電極とソース端子、ドレイン電極とドレイン端子をそれぞれ接続するチップ内部の引き出し配線に起因した寄生インダクタンスによる誘導起電力で、スイッチング動作のターンオンが遅延するのである。
図１４は、従来の半導体装置であるスイッチ装置３００Ａの構成を示す回路図である。図１４のスイッチ装置３００Ａは、パワー半導体チップ３０１Ａと、それを駆動する駆動回路３０２と、制御信号源３０３と、入力電源３０４と、ロジック電源３０５と、負荷抵抗３０６とから構成される。パワー半導体チップ３０１Ａは、ゲート電極Ｇと、ドレイン電極Ｄと、ソース電極Ｓとを持つトランジスタと、ゲート端子２００と、ドレイン端子２０１と、ソース端子２０２とを有する。このパワー半導体チップ３０１Ａには、内部配線構造に起因したゲート寄生インダクタンス（Ｌｇ）３０７Ａと、ドレイン寄生インダクタンス（Ｌｄ）３０７Ｂと、ソース寄生インダクタンス（Ｌｓ）３０７Ｃとが存在する。ドレイン端子２０１とソース端子２０２との間には、主電流２０４が流れる。
図１５は、図１４中のパワー半導体チップ３０１Ａの電極レイアウトを拡大して示す平面図である。基板１００の上に半導体層積層体１０１が形成され、その半導体層積層体１０１の上に互いに間隔をおいてドレイン電極１０３とソース電極１０４とが形成されている。そのドレイン電極１０３とソース電極１０４との間にゲート電極１０２が形成される横型デバイス構造となっている。ドレイン電極１０３は、ビア１１Ｄを介してドレイン引き出し配線１０５に接続されている。また、同様にソース電極１０４は、ビア１１Ｓを介してソース引き出し配線１０６に接続されている。ドレイン引き出し配線１０５はドレイン端子２０１に、ソース引き出し配線１０６はソース端子２０２にそれぞれ接続されている。
図１６は、プリント基板（図示せず）上の図１４中のパワー半導体チップ３０１Ａのレイアウトを示す平面図である。駆動回路３０２の出力は、プリント基板配線４Ｇを介してパワー半導体チップ３０１Ａのゲート端子２００に接続されている。また、パワー半導体チップ３０１Ａのドレイン端子２０１は、プリント基板配線４Ｄを介してプリント基板のドレイン領域２０５に接続されている。パワー半導体チップ３０１Ａのソース端子２０２は、プリント基板配線４Ｓを介してプリント基板のソース領域２０６に接続されている。また、駆動回路３０２のグランドは、プリント基板配線４ＧＲを介してパワー半導体チップ３０１Ａのソース端子２０２に接続されている。プリント基板に流れる主電流２０４は、プリント基板のドレイン領域２０５から、パワー半導体チップ３０１Ａのドレイン端子２０１とソース端子２０２とを経由して、プリント基板のソース領域２０６に流れる。
駆動回路３０２のグランドは、ソース側接地である。なお、駆動回路３０２のグランドとソース端子２０２とをつなぐプリント基板配線４ＧＲと、ゲート端子２００及びドレイン端子２０１とは、例えば層間絶縁膜（図示せず）を設けることにより、互いに接触しないように設けられている。
図１７は、図１４中のパワー半導体チップ３０１Ａにおけるゲート・ソース間電圧Ｖｇｓ及びソース電圧Ｖｓがソース寄生インダクタンス３０７Ｃの影響を受け易いことを示す波形図である。図１７に示すように、特にソース寄生インダクタンス３０７Ｃが大きくなると、主電流２０４が流れることによる誘導起電力によってソース電圧Ｖｓが浮き上がり、ゲート・ソース間電圧Ｖｇｓの立ち上がり及び立ち下がりが遅延する。その結果、ターンオン損失及びターンオフ損失が増大し、電力変換効率が大幅に低下してしまう。
本発明の目的は、パワー半導体チップの内部引き出し配線の寄生インダクタンスが大きくても電力変換効率を向上させることができる、低損失の半導体装置及び電力変換装置を提供することにある。
上記課題を解決するために、本発明の半導体装置は、パワー半導体チップを備えた半導体装置において、前記パワー半導体チップは、基板と、前記基板の上に形成された半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、第１の端子、第２の端子、第３の端子及び第４の端子とを有し、前記ゲート電極は前記第１の端子に接続され、前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、前記第２のソース引き出し配線は前記第１のソース引き出し配線と前記ドレイン引き出し配線との間に形成されたものである。
また、本発明の他の半導体装置は、パワー半導体チップを備えた半導体装置において、前記パワー半導体チップは、基板と、前記基板の上に形成された半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、第１の端子、第２の端子、第３の端子及び第４の端子とを有し、前記ゲート電極は前記第１の端子に接続され、前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、前記第２のソース引き出し配線と前記第４の端子とは上層配線で互いに接続されているものである。
また、本発明の電力変換装置は、ハイサイドスイッチとローサイドスイッチとのハーフブリッジ構成を持つパワー半導体チップを備えた電力変換装置において、前記パワー半導体チップは、基板と、前記基板の上に形成された半導体層積層体と、前記ハイサイドスイッチのために前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ハイサイドスイッチのために前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、第１の端子、第２の端子、第３の端子及び第４の端子とを有し、前記ゲート電極は前記第１の端子に接続され、前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、前記パワー半導体チップは前記第１の端子と前記ゲート電極との間に挿入された駆動回路を更に有し、前記駆動回路の接地端子は前記第４の端子に接続されているものである。
本発明によれば、パワー半導体チップの第３の端子と第４の端子とを分けて設けたことにより、パワー半導体チップ内のソース引き出し配線を異なる経路で形成することができる。駆動回路の接地経路と主電流が流れる経路とを分けることで、第３の端子側の寄生インダクタンスの影響を低減し、スイッチングにおけるターンオン及びターンオフを遅延させずに電力損失を低減することが可能になる。したがって、大電流化及び高周波数化に対応して、ＤＣ／ＤＣコンバータ等に代表される電源回路における電力変換効率を大幅に向上できる。
本発明の第１の実施形態に係る半導体装置であるスイッチ装置の構成を示す回路図である。 図１中のパワー半導体チップにおけるゲート・ソース間電圧がソース寄生インダクタンスの影響を受けにくいことを示す波形図である。 図１中のパワー半導体チップの電極レイアウトを拡大して示す平面図である。 図３のＩＶ−ＩＶ断面図である。 図１中のパワー半導体チップの端子レイアウトを示す平面図である。 プリント基板上の図１中のパワー半導体チップのレイアウトを示す平面図である。 窒化物系パワー半導体素子とシリコン系パワー半導体素子とを比較して示す電圧電流特性図である。 本発明の第２の実施形態に係る半導体装置であるスイッチ装置の構成を示す回路図である。 図８中のパワー半導体チップの電極レイアウトを拡大して示す平面図である。 本発明の第３の実施形態に係る電力変換装置であるＤＣ／ＤＣコンバータの構成の一部を示す回路図である。 図１０中のハーフブリッジ構成のパワー半導体チップの端子レイアウトを示す平面図である。 プリント基板上の図１０中のハーフブリッジ構成のパワー半導体チップのレイアウトを示す平面図である。 本発明の第４の実施形態に係る電力変換装置であるＤＣ／ＤＣコンバータの構成の一部を示す回路図である。 従来の半導体装置であるスイッチ装置の構成を示す回路図である。 図１４中のパワー半導体チップの電極レイアウトを拡大して示す平面図である。 プリント基板上の図１４中のパワー半導体チップのレイアウトを示す平面図である。 図１４中のパワー半導体チップにおけるゲート・ソース間電圧及びソース電圧がソース寄生インダクタンスの影響を受け易いことを示す波形図である。
以下、図面を参照して本発明に係る半導体装置及び電力変換装置の実施形態を詳細に説明する。
《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体装置であるスイッチ装置３００Ｂの構成を示す回路図である。図１のスイッチ装置３００Ｂは、パワー半導体チップ３０１Ｂと、それを駆動する駆動回路３０２と、制御信号源３０３と、ロジック電源３０５とを有する。パワー半導体チップ３０１Ｂは、ゲート電極Ｇと、ドレイン電極Ｄと、ソース電極Ｓとを持つトランジスタと、ゲート端子２００と、ドレイン端子２０１と、第１のソース端子２０２Ａと、第２のソース端子２０２Ｂとを有する。このパワー半導体チップ３０１Ｂには、内部配線構造に起因したゲート寄生インダクタンス（Ｌｇ）３０７Ａと、ドレイン寄生インダクタンス（Ｌｄ）３０７Ｂと、ソース寄生インダクタンス（Ｌｓ）３０７Ｃとが存在する。主電流２０４が流れる経路はソース寄生インダクタンス３０７Ｃを介してパワー半導体チップ３０１Ｂの第１のソース端子２０２Ａに接続し、駆動回路３０２の接地端子はパワー半導体チップ３０１Ｂの第２のソース端子２０２Ｂへ接続している。
図２は、図１中のパワー半導体チップ３０１Ｂにおけるゲート・ソース間電圧Ｖｇｓがソース寄生インダクタンス３０７Ｃの影響を受けにくいことを示す波形図である。図２に示すように、パワー半導体チップ３０１Ｂの内部配線構造によるソース寄生インダクタンス３０７Ｃが大きくなっても、ゲート・ソース間電圧Ｖｇｓの立ち上がり特性と立ち下がり特性とが悪化しないことが分かる。パワー半導体チップ３０１Ｂに第１のソース端子２０２Ａとは別に第２のソース端子２０２Ｂを設けたことにより、第１のソース端子２０２Ａから主電流が流れる経路と、駆動回路３０２の接地端子への経路とが互いに分離されることになり、ソース寄生インダクタンス３０７Ｃに主電流２０４が流れることで発生する誘導起電力が、駆動回路３０２の接地端子への経路にはほとんど影響せず、パワー半導体チップ３０１Ｂを高速に駆動するゲート・ソース間電圧Ｖｇｓを印加できるのである。
図３は、図１中のパワー半導体チップ３０１Ｂの電極レイアウトを拡大して示す平面図である。基板１００の上に半導体層積層体１０１が形成され、その半導体層積層体１０１の上に互いに間隔をおいてドレイン電極１０３とソース電極１０４とが形成されている。そのドレイン電極１０３とソース電極１０４との間にゲート電極１０２が形成される横型デバイス構造となっている。ドレイン電極１０３は、ビア１１Ｄを介してドレイン１層目引き出し配線１０５に接続されている。また、同様にソース電極１０４は、第１のビア１１Ｓを介して第１のソース１層目引き出し配線１０６に、第２のビア１２Ｓを介して第２のソース１層目引き出し配線１０７にそれぞれ異なる経路で接続されている。第１のソース１層目引き出し配線１０６は第１のソース端子２０２Ａに、第２のソース１層目引き出し配線１０７は第２のソース端子２０２Ｂにそれぞれ接続されている。
このように、第２のソース１層目引き出し配線１０７は、第１のソース端子２０２Ａと異なる第２のソース端子２０２Ｂに接続されることで、第２のソース端子２０２Ｂにおいては第１のソース端子２０２Ａにおけるソース寄生インダクタンス３０７Ｃとは接続しないことになり、その結果第２のソース端子２０２Ｂにおいて、ソース寄生インダクタンス３０７Ｃの影響を小さくできるのである。
なお、第２のソース１層目引き出し配線１０７は、第１のソース１層目引き出し配線１０６とドレイン１層目引き出し配線１０５との間に形成されることが好ましい。
図４は、図３のＩＶ−ＩＶ断面図であり、一例として窒化物半導体よりなるトランジスタを示したものである。図４に示すように、シリコン（Ｓｉ）からなる導電性の基板１００の上に、窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層１１５を介在させて、半導体層積層体１０１が形成されている。半導体層積層体１０１は、厚さが２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層１１６と、厚さが２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層１１７とが、下側から順次積層されている。第１の層１１６と第２の層１１７とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。
これにより、シートキャリア濃度が１×１０１３ｃｍ−２以上で、かつ移動度が１０００ｃｍ２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。半導体層積層体１０１の上には、互いに間隔をおいてドレイン電極１０３とソース電極１０４とが形成されている。
ドレイン電極１０３とソース電極１０４とは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層されており、チャネル領域とオーミック接触している。半導体層積層体１０１の上におけるドレイン電極１０３とソース電極１０４との間の領域に、ｐ型窒化物半導体層１２０を介在させてゲート電極１０２が形成されている。ゲート電極１０２は、パラジウム（Ｐｄ）と金（Ａｕ）とが積層されており、ｐ型窒化物半導体層１２０とオーミック接触している。ｐ型窒化物半導体層１２０は、厚さが３００ｎｍで、マグネシウム（Ｍｇ）がドープされたｐ型のＧａＮからなる。ｐ型窒化物半導体層１２０と第２の層１１７との間にｐｎ接合が形成される。これにより、ゲート電極１０２に印加する電圧が０Ｖである場合においても、ｐ型窒化物半導体層１２０から第２の層１１７及び第１の層１１６中に基板１００側及びソース電極１０４又はドレイン電極１０３に向かって空乏層が広がる。したがって、ゲート電極１０２に印加する電圧が０Ｖである場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリーオフ動作を行わせることが可能となる。
また、ゲート電極１０２にｐｎ接合のビルトインポテンシャルを超える３Ｖ以上のゲート・ソース間電圧が印加された場合に、チャネル領域に正孔を注入することができる。窒化物半導体では、正孔の移動度が電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流すキャリアとしてはほとんど寄与しない。このため、注入された正孔は同量の電子をチャネル領域内に発生させ、チャネル領域内に電子を発生させる効果を向上させる、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗のノーマリーオフ型パワー半導体素子を実現することが可能となる。
絶縁層１２１は、窒化シリコン（ＳｉＮ）等からなり、半導体層積層体１０１の上に、ドレイン電極１０３の一部とソース電極１０４の一部とを、またゲート電極１０２を覆うように形成されている。絶縁層１２１は、ドレイン電極１０３のビア１１Ｄとソース電極１０４のビア１２Ｓとを露出する開口部を備えている。
図５は、図１中のパワー半導体チップ３０１Ｂの端子レイアウトを示す平面図である。パワー半導体チップ素子の上に接続端子を形成したパッドオンエレメント構造となっている。図３に示したドレイン１層目引き出し配線１０５、第１のソース１層目引き出し配線１０６及び第２のソース１層目引き出し配線１０７は、横串方向の引き出し配線として、それぞれ複数形成されている。ドレイン１層目引き出し配線１０５は、ビア２１Ｄを介してドレイン２層目引き出し配線１０８に接続されている。同様に第１のソース１層目引き出し配線１０６は第１のビア２１Ｓを介して第１のソース２層目引き出し配線１０９に、第２のソース１層目引き出し配線１０７は第２のビア２２Ｓを介して第２のソース２層目引き出し配線１１０に、それぞれ異なる経路で接続されている。また、ゲート端子２００はゲート配線１１２を介してゲート電極１０２に接続している（図示せず）。ドレイン端子２０１はドレイン２層目引き出し配線１０８に接続され、第１のソース端子２０２Ａは第１のソース２層目引き出し配線１０９に接続され、第２のソース端子２０２Ｂは第２のソース２層目引き出し配線１１０に接続されている。これにより、ソース電極１０４は、異なる経路で第１のソース端子２０２Ａ及び第２のソース端子２０２Ｂに接続することが可能となる。
なお、ドレイン１層目引き出し配線１０５と第１のソース１層目引き出し配線１０６と第２のソース１層目引き出し配線１０７とは、横串形状又は縦串形状の長配線で形成されることが好ましい。
図６は、プリント基板上の図１中のパワー半導体チップ３０１Ｂのレイアウトを示す平面図である。駆動回路３０２の出力は、プリント基板配線４Ｇを介してパワー半導体チップ３０１Ｂのゲート端子２００に接続されている。また、パワー半導体チップ３０１Ｂのドレイン端子２０１は、プリント基板配線４Ｄを介してプリント基板のドレイン領域２０５に接続されている。パワー半導体チップ３０１Ｂの第１のソース端子２０２Ａは、プリント基板配線４Ｓを介してプリント基板のソース領域２０６に接続されている。また、駆動回路３０２のグランドは、プリント基板配線４ＧＲを介してパワー半導体チップ３０１Ｂの第２のソース端子２０２Ｂに接続されている。なお、駆動回路３０２に関しては、ソース側接地（グランド）がなされている。プリント基板に流れる主電流２０４は、プリント基板のドレイン領域２０５から、パワー半導体チップ３０１Ｂのドレイン端子２０１と第１のソース端子２０２Ａとを経由して、プリント基板のソース領域２０６に流れる。
図７は、窒化物系パワー半導体素子とシリコン系パワー半導体素子とを比較して示す電圧電流特性図であって、ゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示す。図７に示すように、窒化物系パワー半導体素子の方がシリコン系パワー半導体素子と比較してオン電圧が低いという固有の特性がある。そのため、窒化物系パワー半導体素子の方が、シリコン系パワー半導体素子よりも、ソース寄生インダクタンスの影響を受けやすく、本発明の効果が、より大きく現れる。したがって、パワー半導体チップ３０１Ｂは窒化物系パワー半導体素子で構成されていることが好ましい。
《第２の実施形態》
図８は、本発明の第２の実施形態に係る半導体装置であるスイッチ装置３００Ｃの構成を示す回路図である。図８のスイッチ装置３００Ｃは、パワー半導体チップ３０１Ｃと、それを駆動する駆動回路３０２と、制御信号源３０３と、ロジック電源３０５とから構成される。第１の実施形態の構成（図１）とは、パワー半導体チップ３０１Ｃが異なるのみである。
図９は、図８中のパワー半導体チップ３０１Ｃの電極レイアウトを拡大して示す平面図である。パワー半導体チップ３０１Ｃは、パワー半導体素子が形成された活性領域１１３とそれ以外の不活性領域１１４とを有している。そして、ドレイン電極１０３とソース電極１０４との間にゲート電極１０２が形成されている。また、ゲート電極１０２とソース電極１０４とは、それぞれ櫛型の電極構造となっている。ドレイン電極１０３は、ビア１１Ｄを介してドレイン１層目引き出し配線１０５に接続している。また、ソース電極１０４は、第１のビア１１Ｓを介して第１のソース１層目引き出し配線１０６に、第２のビア１２Ｓを介して第２のソース１層目引き出し配線１０７にそれぞれ接続している。第２のソース１層目引き出し配線１０７を不活性領域１１４の櫛型の電極構造の上に形成することで、活性領域１１３には、ドレイン１層目引き出し配線１０５及び第１のソース１層目引き出し配線１０６の各々の配線幅をより太くして形成することが可能になる。
ここで、図示を省略するが、第１のソース１層目引き出し配線１０６は第１のソース端子２０２Ａに接続され、第２のソース１層目引き出し配線１０７は第２のソース端子２０２Ｂに接続されている。これにより、本実施形態によれば、ドレイン１層目引き出し配線１０５と、第１のソース１層目引き出し配線１０６とは、より大きな電流密度を扱うことが可能になり、例えば数十アンペアの電流値である主電流２０４を流すことができる。
なお、第２のソース１層目引き出し配線１０７は駆動回路３０２の接地端子を接続するために小電流を扱えればよい。したがって、第２のソース１層目引き出し配線１０７の配線幅は、ドレイン１層目引き出し配線１０５及び第１のソース１層目引き出し配線１０６の各々の配線幅よりも狭くてよい。
また、本実施形態の変形例として、第２のソース１層目引き出し配線１０７は、ソース電極１０４と同層の配線層として形成することも可能である。
《第３の実施形態》
図１０は、本発明の第３の実施形態に係る電力変換装置であるＤＣ／ＤＣコンバータ３０８Ａの構成の一部を示す回路図である。図１０のＤＣ／ＤＣコンバータ３０８Ａは、ハイサイドスイッチとローサイドスイッチとが同一基板上に集積されたハーフブリッジ構成のパワー半導体チップ３０９と、それを駆動する駆動回路３０２，５０２と、制御信号源３０３，５０３と、ロジック電源３０５とから構成される。
パワー半導体チップ３０９は、各々パワー半導体素子からなるハイサイドスイッチ３１０とローサイドスイッチ５１０とが同一基板上に形成されている。これにより、ハイサイドスイッチ３１０のソース端子２０２とローサイドスイッチ５１０のドレイン端子４０１とを互いに近接して配置することが可能となるため、ディスクリート部品でハーフブリッジを構成した場合に問題となるワイヤボンディングやパッケージの配線に起因した寄生インダクタンスを大幅に削減できる。
さて、ハイサイドスイッチ３１０とローサイドスイッチ５１０とは、内部の配線構造により、ゲート寄生インダクタンス３０７Ａ，５０７Ａと、ドレイン寄生インダクタンス３０７Ｂ，５０７Ｂと、ソース寄生インダクタンス３０７Ｃ，５０７Ｃとを生じる。特に、ハイサイドスイッチ３１０のソース寄生インダクタンス３０７Ｃによる誘導起電力は、駆動回路３０２によるゲート駆動を遅延させ、電力損失が増加してしまう恐れがある。
そこで、図１０中のパワー半導体チップ３０９は、駆動回路３０２の出力信号を受けるハイサイドのゲート端子２００と、駆動回路５０２の出力信号を受けるローサイドのゲート端子４００と、入力電源に接続されるドレイン端子２０１と、接地電圧に接続されるソース端子４０２と、第１の出力端子２０７Ａと、第２の出力端子２０７Ｂとを有する。第１の出力端子２０７Ａと第２の出力端子２０７Ｂとはハイサイドスイッチ３１０のソース電極とそれぞれ異なる引き出し配線で接続されており、第１の出力端子２０７Ａは負荷インダクタンスに接続され、第２の出力端子２０７Ｂは駆動回路３０２の接地端子に接続される。
図１１は、図１０中のパワー半導体チップ３０９の端子レイアウトを示す平面図である。ハイサイドスイッチ３１０の内部の電極と引き出し配線との構造の説明は、図３又は図９と同様である。ゲート端子２００，４００はハイサイドスイッチ３１０及びローサイドスイッチ５１０の各々のゲート電極と、ドレイン端子２０１はハイサイドスイッチ３１０のドレイン電極と、ソース端子４０２はローサイドスイッチ５１０のソース電極とそれぞれ引き出し配線で接続されている。また、ハイサイドスイッチ３１０のソース電極は、第１のソース１層目引き出し配線及び第１のソース２層目引き出し配線を介して第１の出力端子２０７Ａに、第２のソース１層目引き出し配線及び第２のソース２層目引き出し配線を介して第２の出力端子２０７Ｂにそれぞれ異なる経路で接続されている（図５参照）。
図１２は、プリント基板上の図１０中のパワー半導体チップ３０９のレイアウトを示す平面図である。ハイサイドの駆動回路３０２の出力は、プリント基板配線４Ｇを介してパワー半導体チップ３０９のハイサイドのゲート端子２００に接続されている。また、パワー半導体チップ３０９のドレイン端子２０１は、プリント基板配線４Ｄを介してプリント基板のドレイン領域２０５に接続されている。パワー半導体チップ３０９のハイサイドのソース端子２０２は、プリント基板配線４Ｓを介してプリント基板のソース領域２０６に接続されている。また、ハイサイドの駆動回路３０２のグランドは、プリント基板配線４ＧＲを介してパワー半導体チップ３０９の第２の出力端子２０７Ｂに接続されている。
また、ローサイドの駆動回路５０２の出力は、プリント基板配線５Ｇを介してパワー半導体チップ３０９のローサイドのゲート端子４００に接続されている。また、パワー半導体チップ３０９のローサイドのドレイン端子４０１は、プリント基板配線５Ｄを介してプリント基板のドレイン領域２０５に接続されている。パワー半導体チップ３０９のソース端子４０２は、プリント基板配線５Ｓを介してプリント基板のソース領域２０６に接続されている。また、ローサイドの駆動回路５０２のグランドは、プリント基板配線５ＧＲを介してプリント基板のソース領域２０６に接続されている。主電流２０４が流れる第１の出力端子２０７Ａは、プリント基板配線６を介して負荷インダクタンス（図示せず）に接続される。
本実施形態によれば、ハイサイドスイッチ３１０のソース電極を第１の出力端子２０７Ａと第２の出力端子２０７Ｂとにそれぞれ異なる経路で分離して接続したことにより、ハイサイドスイッチ３１０のソース電極から主電流２０４が流れる経路と、ハイサイドスイッチ３１０のゲート電極を駆動する駆動回路３０２の接地経路とを分離することが可能である。よって、ハイサイドスイッチ３１０の内部引き出し配線に起因したソース寄生インダクタンス３０７Ｃを主電流２０４が流れることによって生じる誘導起電力が、ハイサイドスイッチ３１０のゲート・ソース間電圧に影響を与えるのを防止し、電力変換効率を向上させることができる。
《第４の実施形態》
図１３は、本発明の第４の実施形態に係る電力変換装置であるＤＣ／ＤＣコンバータ３０８Ｂの構成の一部を示す回路図である。図１３のＤＣ／ＤＣコンバータ３０８Ｂは、ＤＣ／ＤＣコンバータ集積回路チップとして機能するハーフブリッジ構成のパワー半導体チップ３１１と、制御信号源３０３，５０３と、ロジック電源３０５とから構成される。パワー半導体チップ３１１は、ハーフブリッジを構成するハイサイドスイッチ３１０及びローサイドスイッチ５１０に加えて、それらを駆動する駆動回路３０２，５０２が同一基板上に形成されている。
また、パワー半導体チップ３１１は、ロジック電源３０５からの電圧を印加するロジック電源端子２０８，４０８と、制御信号源３０３，５０３からの信号を入力するゲート端子２００，４００と、入力電源に接続されるドレイン端子２０１と、接地電圧に接続されるソース端子４０２と、負荷インダクタンスに接続し主電流２０４が流れる第１の出力端子２０７Ａと、ブートストラップコンデンサ３１２に接続する第２の出力端子２０７Ｂとを備えている。
本実施形態によれば、ハイサイドスイッチ３１０の内部引き出し配線に起因したソース寄生インダクタンス３０７Ｃを主電流２０４が流れることによって生じる誘導起電力が、ハイサイドスイッチ３１０のゲート・ソース間電圧に影響を与えるのを防止することができる。しかも、ハイサイドスイッチ３１０及びローサイドスイッチ５１０と、それらを駆動する駆動回路３０２，５０２とを同一基板上に集積することで、ディスクリート部品の場合と比較して、ワイヤボンディングやプリント基板の配線に起因したパワー半導体素子のゲート電極の寄生インダクタンスを大幅に削減可能である。これにより、電力変換効率を大幅に向上させることができる。
なお、上記第１〜第４の実施形態において、用いるパワー半導体素子としてはＡｌＧａＮ／ＧａＮ系のＦＥＴに限らず、Ｓｉを構成材料としたＦＥＴでもよく、またＳｉＣを構成材料としたＦＥＴでも、ＳｉＧｅやＳｉＧｅＣを材料としたＦＥＴでも、ＧａＡｓやＡｌＧａＡｓ等のIII−Ｖ族化合物を材料としたＦＥＴでもよい。
また、上記第１〜第４の実施形態において、ＡｌＧａＮ及びＧａＮの組成は適宜選ぶことができる。
また、ＦＥＴとしては上記に説明したＦＥＴ以外にもヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳＦＥＴ又はゲート絶縁膜トランジスタ（ＭＩＳＦＥＴ）を用いてもよい。
また、パワー半導体素子としてＦＥＴ以外にバイポーラトランジスタ、ＩＧＢＴ等を用いてもよい。
また、駆動回路として、ＭＯＳＦＥＴ又はＪＦＥＴ又はＨＦＥＴを用いてもよい。
本発明に係る半導体装置は、パワー半導体チップの内部配線構造に起因したソース側の寄生インダクタンスによる電力損失を低減できるので、ＤＣ／ＤＣコンバータ等の電力変換装置における電力変換の高効率化に有用である。
４Ｄ，４Ｇ，４ＧＲ，４Ｓ プリント基板配線
５Ｄ，５Ｇ，５ＧＲ，５Ｓ プリント基板配線
６ プリント基板配線
１１Ｄ ドレイン１層目ビア
１１Ｓ 第１のソース１層目ビア
１２Ｓ 第２のソース１層目ビア
２１Ｄ ドレイン２層目ビア
２１Ｓ 第１のソース２層目ビア
２２Ｓ 第２のソース２層目ビア
１００ 基板
１０１ 半導体層積層体
１０２ ゲート電極
１０３ ドレイン電極
１０４ ソース電極
１０５ ドレイン１層目引き出し配線
１０６ 第１のソース１層目引き出し配線
１０７ 第２のソース１層目引き出し配線
１０８ ドレイン２層目引き出し配線
１０９ 第１のソース２層目引き出し配線
１１０ 第２のソース２層目引き出し配線
１１２ ゲート配線
１１３ 活性領域
１１４ 不活性領域
１１５ バッファ層
１１６ 第１の層
１１７ 第２の層
１２０ ｐ型窒化物半導体層
１２１ 絶縁層
２００，４００ ゲート端子
２０１，４０１ ドレイン端子
２０２，４０２ ソース端子
２０２Ａ 第１のソース端子
２０２Ｂ 第２のソース端子
２０４ 主電流
２０５ プリント基板のドレイン領域
２０６ プリント基板のソース領域
２０７Ａ 第１の出力端子
２０７Ｂ 第２の出力端子
２０８，４０８ ロジック電源端子
３００Ａ，３００Ｂ，３００Ｃ スイッチ装置
３０１Ａ，３０１Ｂ，３０１Ｃ パワー半導体チップ
３０２，５０２ 駆動回路
３０３，５０３ 制御信号源
３０４ 入力電源
３０５ ロジック電源
３０６ 負荷抵抗
３０７Ａ，５０７Ａ ゲート寄生インダクタンス（Ｌｇ）
３０７Ｂ，５０７Ｂ ドレイン寄生インダクタンス（Ｌｄ）
３０７Ｃ，５０７Ｃ ソース寄生インダクタンス（Ｌｓ）
３０８Ａ，３０８Ｂ ＤＣ／ＤＣコンバータ
３０９，３１１ ハーフブリッジ構成のパワー半導体チップ
３１０，５１０ パワー半導体素子（ハイサイドスイッチ、ローサイドスイッチ）
３１２ ブートストラップコンデンサ
Ｉｄｓ ドレイン電流
Ｖｇｓ ゲート・ソース間電圧
Ｖｓ ソース電圧

Claims (16)

  1. パワー半導体チップを備えた半導体装置であって、
    前記パワー半導体チップは、
    基板と、
    前記基板の上に形成された半導体層積層体と、
    前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
    ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、
    第１の端子、第２の端子、第３の端子及び第４の端子とを有し、
    前記ゲート電極は前記第１の端子に接続され、
    前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、
    前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、
    前記第２のソース引き出し配線は、前記第１のソース引き出し配線と前記ドレイン引き出し配線との間に形成されたことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ドレイン引き出し配線と前記第１のソース引き出し配線と前記第２のソース引き出し配線とは、横串形状又は縦串形状の長配線で形成されたことを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２のソース引き出し配線の配線幅は、前記ドレイン引き出し配線又は前記第１のソース引き出し配線の配線幅以下であることを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第２のソース引き出し配線と前記第４の端子とは、上層配線で互いに接続されていることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記半導体層積層体は、窒化物半導体で構成されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記パワー半導体チップは、前記ゲート電極と前記半導体層積層体との間に形成されたｐ型半導体層を更に有することを特徴とする半導体装置。
  7. パワー半導体チップを備えた半導体装置であって、
    前記パワー半導体チップは、
    基板と、
    前記基板の上に形成された半導体層積層体と、
    前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
    ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、
    第１の端子、第２の端子、第３の端子及び第４の端子とを有し、
    前記ゲート電極は前記第１の端子に接続され、
    前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、
    前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、
    前記第２のソース引き出し配線と前記第４の端子とは、上層配線で互いに接続されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ドレイン引き出し配線と前記第１のソース引き出し配線と前記第２のソース引き出し配線とは、横串形状又は縦串形状の長配線で形成されたことを特徴とする半導体装置。
  9. 請求項７又は８に記載の半導体装置において、
    前記第２のソース引き出し配線の配線幅は、前記ドレイン引き出し配線又は前記第１のソース引き出し配線の配線幅以下であることを特徴とする半導体装置。
  10. 請求項７記載の半導体装置において、
    前記第２のソース引き出し配線は、前記ソース電極と同層の配線であることを特徴とする半導体装置。
  11. 請求項７又は１０に記載の半導体装置において、
    前記第２のソース引き出し配線は、不活性領域上に形成されていることを特徴とする半
    導体装置。
  12. 請求項７、１０、１１のいずれか１項に記載の半導体装置において、
    前記ゲート電極と前記ソース電極とは、それぞれ櫛型に形成されていることを特徴とする半導体装置。
  13. 請求項７〜１２のいずれか１項に記載の半導体装置において、
    前記半導体層積層体は、窒化物半導体で構成されていることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記パワー半導体チップは、前記ゲート電極と前記半導体層積層体との間に形成されたｐ型半導体層を更に有することを特徴とする半導体装置。
  15. ハイサイドスイッチとローサイドスイッチとのハーフブリッジ構成を持つパワー半導体チップを備えた電力変換装置であって、
    前記パワー半導体チップは、
    基板と、
    前記基板の上に形成された半導体層積層体と、
    前記ハイサイドスイッチのために前記半導体層積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
    前記ハイサイドスイッチのために前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
    ドレイン引き出し配線、第１のソース引き出し配線及び第２のソース引き出し配線と、
    第１の端子、第２の端子、第３の端子及び第４の端子とを有し、
    前記ゲート電極は前記第１の端子に接続され、
    前記ドレイン電極と前記第２の端子とは前記ドレイン引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第３の端子とは前記第１のソース引き出し配線を通じて互いに接続され、
    前記ソース電極と前記第４の端子とは前記第２のソース引き出し配線を通じて互いに接続され、
    前記第２の端子と前記第３の端子との間に主電流が流れるように構成され、
    前記パワー半導体チップは、前記第１の端子と前記ゲート電極との間に挿入された駆動回路を更に有し、
    前記駆動回路の接地端子は前記第４の端子に接続されていることを特徴とする電力変換装置。
  16. 請求項１５記載の電力変換装置において、
    前記駆動回路は、ＭＯＳＦＥＴ、ＪＦＥＴ、ＨＦＥＴのうちのいずれかで構成されていることを特徴とする電力変換装置。
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