JP6096922B2 - チェック・イレギュラ非システマチックiraコードのエンコーディングおよびデコーディングのシステムおよび方法 - Google Patents
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Description
本出願は、「チェック・イレギュラ非システマチックIRAコードのエンコーディングおよびデコーディングのシステムおよび方法」の名称で、同一の発明者により、2012年12月3日付で出願した米国特許出願第13/693,029号の優先権を主張し、その全体をここで参照するものとする。
本発明は、全デジタルおよびハイブリッド・デジタル無線(ラジオ)(HD無線またはHDR)通信送信機および受信機を、他の無線または有線通信システムと共に含む、容量達成コーディングが望まれるいかなる通信システムにおけるメッセージのエンコーディングおよびデコーディングのシステムおよび方法に関係する。
ターボおよび低密度パリティチェック(LDPC)コードは、先進前方エラー補正(FEC)スキームである。情報ブロック・サイズが増加するにしたがって、その性能はシャノン限界(バウンド)に近づくことが知られている。そのため、それらは、磁気ディスクの信頼性についてと共に、3Gセルラ、WiFi、Wi-MAX、DVB-x(-C2/T2/S2,-SH,-RCS/RCS2,-NGH)、ADSL2+、およびテレメトリィ(CCSDS)のような近代の優先および無線通信システムの設計において、魅力的である。実際、LDPCコードは、パラレル(並列)デコーディングを可能にし、且つ高データ・スループットを達成するように、効率的に実現できる。それらは、特により高いコーディング・レートおよびより大きなブロック・サイズについて、ターボ(turbo)・コードよりさらに良好なエラー補正性能を有する。この技術分野で知られているように、イレギュラ・繰り返し累算(Irregular Repeat-Accumulate: IRA)コードは、比較可能なエラー・レート性能を有する、一般のLDPCコードよりさらに低いエンコーディング複雑性を特徴とするLDPCコードのクラスである。
[チェック・イレギュラ非システマチックIRAエンコーダおよびデコーダ]
図1に、ある実施形態によるチェック・イレギュラ非システマチックIRAエンコーダを有する典型的な簡略化した送信機が示される。送信機5100は、ビット・リピータ・ノードとも称される異なるデグリィのビット・リピータのセットを有し、合わせてイレギュラビット・リピータ5101と称され、それらは、イレギュラな方法で、ライン5107上の情報ビット・シーケンスuを繰り返す。たとえば、デグリィmのビット・リピータは、この技術分野で知られているように、情報ビットのmの同一レプリカ(複製)を生成する。これらのリピートされた情報ビットは、第1ステージのコード化ビットを表す。インターリーバ5102は、ライン5108上のリピートされたビット・シーケンスvに対して擬似ランダム並び替えを実行し、インターリーブされた第1ステージのコード化ビットv'をライン5109上に生成する。
図3を参照すると、ある実施形態によれば、ライン5148上の受信したノイズのあるシンボル・シーケンスy={yk}は、逆変調デマッパ5141によりソフト逆変調され、受信された歪んだチャネル・シンボルからコード化ビットのLog類似比(Log-Likelihood Ratios: LLRs)を生成する。チェック・イレギュラ・非システマチックIRAコード5140のデコーディング動作は、図3に示す一般構成に従う。デコーディングは、次のステップからなる。
ライン5156上のチェック・ノード・デコーダLc(extr)の優先情報のゼロへの初期化。
ライン5157上の累算器デコーダ(例えば、この技術分野で知られたようなLog-MAPデコーダ)Lcaの優先情報のゼロへの初期化。
繰り返しの所定の最大数に到達するまで、または(出力LLRsの「品質」を規定する距離に基づく)いくつかの他の停止判定基準に合致するまで、または正しいフレームがCRCデコーダによりまたは他のエラー検出デコーダにより検出されて取得されるまで、以下を繰り返す。
累算器5142のソフト・デコーディング。累算器デコーディングは、タナー・グラフ上の確率伝播を使用して、例えば、SPAまたはMSAを使用してまたはテレリス上のLog-MAPデコーダまたはMax-Log-MAPデコーダで、またはこの技術分野で知られた他のSISOベース・アルゴリズムを使用して実行できる。
入力:ライン5149ueデマッパからの(Lchannel)として示されるLog類似比(LLRs)およびライン5157上のチェック・ノード(Lca)からの優先情報は、前の繰り返しで得られる。ブロック5141におけるデマッピング動作後に得られ、ビットxk(i)のLLRsに対応するライン5149上のチャネルLLRs(Lchannel)は、次のように演算される。
出力:ライン5150ueの外部情報は、(例えばLog-MAPアルゴリズムを使用して)次のように計算できる。
入力:ライン5150上のソフト累算器デコーダ(Lac(extr))からの外部情報および前の繰り返しで得たビット・ノードからの優先情報(ライン5156上のLa priori=Lc(extr))は後の(20)で演算される。
ライン5151上のソフト出力
デグリィ1チェック・ノード(すなわちチェック・バイパス)
入力:チェック・ノード(Lcv)からのライン5152上のデインターリーブされた出力
ライン5153上のソフト出力
ブロック5147における累算器デコーダ更新へのチェック・ノード
入力:ライン5155上のビット・ノード(Luv')からの優先情報
ソフト出力
デグリィ1チェック・ノード(すなわち、チェック・バイパス)
ライン5156上の外部情報
1より大きなデグリィを有するチェック・ノード
1つの例示の実施形態は、低コーディング・レートのチェック・イレギュラ非システマチックIRAコード(R-1/3および5/12)に関係するある設計を有する。これらのコードは、前述のように、このようなチェック・イレギュラ非システマチックIRAコードが望ましい応用において、改善された性能を有するチャネル・コードとして使用される。ビット・ノード5161-5164のパラメータの分配およびチェック・ノード5166-5170が、2つの異なるコーディング・レートについて、すなわち放送の応用について典型的なR-1/3および2/5、およびフレーム当たり3000ビットについて、表1に示される。分配パラメータは、他のコーディング・レートおよびフレーム・サイズに応じて適宜変化する。
他の実施形態では、チェック・イレギュラ非システマチックIRAコードは、受信機で結合された時にフル・レートのRコードを生成するようにレート2・Rの2つのコードを得るように、相補的な方法でパンクチュアされる。ある実施形態による相補パンクチュアリング・スキーム5180の簡単化されたブロック図は、図8に示される。非システマチックIRAエンコーダ。ブロック5181は、図1のブロック5101-5104に対応し、そこでは、情報ビットがライン5185上に入力として存在する。図1におけるライン5111上の累算器出力からおよび変調マッピング5105前のコード化ビットは、図8のライン5186上のデマルチプレクサ5182の入力におけるビットに対応する。図8のブロック5182において、ライン5187上の相補コード1の送信のために半ビット(a1)がランダムに選択され、ライン5188上の残りの半ビット(a2)は、相補コード2の送信用である。これにより、レート2・Rの2つのコードが、それぞれブロック5183および5184内にそれぞれ形成される。1つのコードが受信される限り、デコーダは、全体のメッセージをデコードでき、コード化ビットの部分的な損失、すなわちコード・ビットの一部は失われ、すなわち劣化し、その結果フル・レート・コードの性能に対してよい劣化になる。コード化ビットは、デマルチプレクサ5182において擬似ランダムにスプリット(分離)されるので、受信機における個別のレート2・Rのコードのそれぞれについて同一性能が期待される。
ここまで特定の実施形態に本発明を適用した本発明の各種の新規な特徴を示し、説明したが、説明し示したシステムおよび方法の形および詳細において各種の省略、置き換えおよび変更が本発明の精神を逸脱しないで行えることが、この技術分野の当業者には容易に理解できる。この技術分野におけるそれらの当業者は、上記の開示およりそれらからの理解に基づき、本発明の一部である特定のハードウエアおよびデバイス、およびここで提供されたおよび組み込まれた一般の機能性が、本発明の異なる実施形態では変化することを認識するであろう。したがって、図1から図20に示した特定のシステムコンポーネントおよび結果は、システムおよび方法の実施形態で実現された本発明の特定の実施形態の各種の態様および機能性の十分且つ完全な理解および認識を容易にする説明の目的である。この技術分野の当業者は、本発明が、説明の目的で示され、制限する目的で無しに説明した実施形態以外でも実現でき、本発明は以下の請求項によってのみ制限されることが分かる。
チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードをエンコーディングするためのシステムであって、
a.第1ステージのコード化ビットのセットを生成する複数の情報ビット・リピータと、
b.前記第1ステージのコード化ビットのセットをインターリーブするインターリーバと、
c.異なるデグリィのチェック・ノード結合器の2つ以上のセットであって、各デグリィが2より大きいかまたは等しく、デグリィMのチェック・ノード結合器は、第1ステージのコード化ビットの前記インターリーブされたセットから第2ステージのコード化ビットのセットを生成し、前記チェック・ノード結合器少なくとも1つは、1つ以上のモジューロ-2加算器を有するセットと、
d.第1ステージのコード化ビットの前記セットを第2ステージのコード化ビットとして更なるエンコーディング・ステージに渡すチェック・ノード・バイパスと、
e.前記チェック・ノード結合器および前記チェック・ノード・バイパスからの前記第2ステージのコード化ビットをエンコードする累算器と、を有するシステム。
(2)
前記複数の情報ビット・リピータの少なくとも2つ以上のデグリィは、20より大きい(1)に記載のシステム。
(3)
前記チェック・ノード結合器のいくつかはデグリィが3であり、前記チェック・ノード結合器のいくつかはデグリィが4である(1)に記載のシステム。
(4)
前記情報ビットのいくつかは、デグリィが2のリピータによる代わりに、レートが1/2の線形ブロック・コードによりエンコードされる(1)に記載のシステム。
(5)
前記情報ビットのいくつかは、デグリィが3のリピータによる代わりに、レートが1/3の線形ブロック・コードによりエンコードされる(1)に記載のシステム。
(6)
前記非システマチック・イレギュラ繰り返し累算エンコーダにおける前記第1ステージのエンコーディングの前に、少なくともいくつかの情報ビットをエンコードする外部エンコーダを有する(1)に記載のシステム。
(7)
前記累算器は、2より大きいかまたは等しいメモリ順を有するR=1のコンボルーション・コードで置き換えられる(1)に記載のシステム。
(8)
エラー回復力の小さい位置に向ける大きなソース・ビットの数を少なくし、他のより高いデグリィのビット・リピータに向ける大きなソース・ビットの数を多くする(1)に記載のシステム。
(9)
チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードをデコーディングするシステムであって、
a.受信したノイズのあるシンボル・シーケンスをソフト逆変調して、受信した歪んだチャネル・シンボルからコード化ビットの第1のセットのLog-類似比を生成し、前記Log-類似比を累算器デコーダに出力するデマッパ、
b.
i.前記累算器デコーダから、コード化ビットの第2のセットに対応する入力メッセージを受信し、
ii. 第2のチェック・ノード・プロセッサから、受信したコード化ビットの第3のセットに対応する優先情報を受信し、
iii.コード化ビットの前記第3のセットに対応する出力メッセージを生成する
第1のチェック・ノード・プロセッサ、
c.ここで、前記第2のチェック・ノード・プロセッサは、インターリーバから、コード化ビットの前記第3のセットに対応するインターリーブされた外部情報を受信し、且つ
i.前記インターリーブされた外部情報を、コード化ビットの前記第3のセットに対応する優先情報として、前記第2のチェック・ノード・プロセッサに渡し、
ii. コード化ビットの前記第2のセットについての優先情報として、前記累算器デコーダに渡されるコード化ビットの前記第2のセットについての外部情報を生成すること、
d.ここで、前記累算器デコーダは、
i.前記デマッパにより生成されたコード化ビットの前記第2のセットの前記Log-類似比、および
ii. 前記第2のチェック・ノード・プロセッサから得たコード化セットの前記第2のセットに対応する前記優先情報、
から得たコード化セットの前記第2のセットに対応する出力メッセージを生成すること、
e.繰り返しビット・デコーダを有し、デインターリーバから得たコード化セットの前記第3のセットに対応するデインターリーブされたメッセージを処理して、コード化ビットの前記第3のセットについての外部情報および情報ビット・ソフト出力を生成するビット・デコーダ、
f.ここで、前記インターリーバは、前記ビット・デコーダにより生成されたコード化ビットの前記第3のセットについての外部情報をインターリーブし、その出力は、前記第2のチェック・ノード・プロセッサに供給されること、そして
g.ここで、前記デインターリーバは、前記第1のチェック・ノード・プロセッサから得たコード化ビットの前記第3のセットに対応する前記出力メッセージをデインターリーブし、前記デインターリーブしたメッセージを前記ビット・デコーダに渡すこと、を有するシステム。
(10)
前記デマッパは、前記チャネルLog-類似比に加えて、前の繰り返しにおいて前記累算器デコーダにより生成されたコード化ビットの前記第1のセットに対応する優先情報を受信し、コード化ビットの前記第1のセットの前記Log-類似比を生成する(9)に記載のシステム。
(11)
前記ビット・デコーダは、少なくとも1つの線形ブロック・コード・デコーダを有し、その少なくとも1つは、レートが1/2および1/3の線形ブロック・コード・デコーダの少なくとも1つを有する(9)に記載のシステム。
(12)
レートが1/2の線形ブロック・コード・デコーダの前記少なくとも1つは、ハミング(8,4)デコーダを有する(11)に記載のシステム。
(13)
前記ハミング(8,4)デコーダは、MAPデコーダである(12)に記載のシステム。
(14)
前記累算器デコーダの出力から第3のステージのコード化ビットを、2つ以上の相補コード化ビットに分ける(擬似ランダム)デマルチプレクサをさらに有し、相補ビットの各セットは、前記受信機において独立にデコードされるサブチャネルで送信され、相補ビットの2つ以上のセットは、一緒にデコードされるように受信機においてで結合される(9)に記載のシステム。
(15)
前記累算器デコーダと1つ以上のシンボル・マッパの間に1つ以上のインターリーバをさらに有する(14)に記載のシステム。
(16)
前記1つ以上のビット・インターリーバは、行数と列数が異なる方形インターリーバである(15)に記載のシステム。
(17)
1つ以上のシンボル・マッパは異なり、シンボルのサブセットは、1つのマッピングにより形成されるが、シンボルの残りのサブセットの1つ以上は、異なるシンボル・マッピングで生成される(15)に記載のシステム。
(18)
前記1つ以上のシンボル・マッパのM-aryシンボル群におけるいくつかのビット位置は、より信頼でき、前記チェック・ノード・バイパスから来る前記コード化ビットに依存する前記第3ステージ・コード化ビットは、前記M-aryシンボル群の前記より信頼できるビット位置に配置されるように優先される(15)に記載のシステム。
(19)
前記チェック・ノード・バイパスを通して来る前記ビットは、最小デグリィを有するビット・ノードから発散するようにさらに優先される(18)に記載のシステム。
(20)
チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードを使用するHD無線システムにおいて情報ビットをエンコーディングするためのシステムであって、前記HD無線システムは、全デジタルAM HD無線またはハイブリッドAM HD無線、全デジタルFM HD無線またはハイブリッドFM HD無線からなるグループから選択され、前記情報ビットは、1つ以上の論理チャネルからのビット、およびオーディオおよびデータの少なくとも1つを表し、前記システムは、前記(1)の前記複数の情報ビット・リピータ、インターリーバ、チェック・ノード結合器、チェック・ノード・バイパスおよび累算器を有するシステム。
(21)
前記ビット・リピータの少なくとも2つ以上のデグリィは、20より大きい(20)に記載のシステム。
(22)
前記チェック・ノード結合器のいくつかは3のデグリィであり、前記チェック・ノード結合器のいくつかは4のデグリィである(20)に記載のシステム。
(23)
前記情報ビットのいくつかは、2のデグリィのリピータによる代わりに、レート1/2の線形ブロック・コードによりエンコードされる(20)に記載のシステム。
(24)
前記情報ビットのいくつかは、3のデグリィのリピータによる代わりに、レート1/3の線形ブロック・コードによりエンコードされる(20)に記載のシステム。
(25)
前記非システマチックIRAエンコーダにおける前記第1ステージのエンコーディングの前に、少なくともいくつかの情報ビットをエンコードする他の外部エンコーダを有する(20)に記載のシステム。
(26)
前記累算器は、より大きいメモリ順を有するR=1のコンボルーション・コードで置き換えられる(20)に記載のシステム。
(27)
エラー回復力の小さい位置、例えば2のデグリィおよび3のデグリィのリピータに向ける大きなソース・ビットの数を少なくし、他のより高いデグリィのビット・リピータに向ける大きなソース・ビットの数を多くする(20)に記載のシステム。
(28)
チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードを使用するHD無線システムにおいて情報ビットをデコーディングするためのシステムであって、前記HD無線システムは、全デジタルAM HD無線またはハイブリッドAM HD無線、全デジタルFM HD無線またはハイブリッドFM HD無線からなるグループから選択され、前記情報ビットは、1つ以上の論理チャネルからのビット、およびオーディオおよびデータの少なくとも1つを表し、前記システムは、前記(9)の前記デマッパ、第1および第2チェック・ノード・プロセッサ、累算器デコーダ、ビット・デコーダ、インターリーバおよびデインターリーバを有するシステム。
(29)
前記デマッパは、前記チャネルLog-類似比に加えて、前の繰り返しにおいて前記累算器デコーダにより生成されたコード化ビットの前記第1のセットに対応する優先情報を受信し、コード化ビットの前記第1のセットの前記Log-類似比を生成する(28)に記載のシステム。
(30)
前記ビット・デコーダは、少なくとも1つの線形ブロック・コード・デコーダを有し、その少なくとも1つは、レートが1/2および1/3の線形ブロック・コード・デコーダの少なくとも1つを有し、レートが1/2の線形ブロック・コード・デコーダの前記少なくとも1つは、ハミング(8,4)デコーダを有する(28)に記載のシステム。
Claims (20)
- チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードをエンコーディングするためのシステムであって、
a.第1ステージのコード化ビットのセットを生成する複数の情報ビット・リピータと、
b.前記第1ステージのコード化ビットのセットをインターリーブするインターリーバと、
c.異なるデグリィのチェック・ノード結合器の2つ以上のセットであって、各デグリィが2より大きいかまたは等しく、デグリィMのチェック・ノード結合器は、第1ステージのコード化ビットの前記インターリーブされたセットから第2ステージのコード化ビットのセットを生成し、前記チェック・ノード結合器少なくとも1つは、1つ以上のモジューロ-2加算器を有するセットと、
d.第1ステージのコード化ビットの前記セットを第2ステージのコード化ビットとして更なるエンコーディング・ステージに渡すチェック・ノード・バイパスと、
e.前記チェック・ノード結合器および前記チェック・ノード・バイパスからの前記第2ステージのコード化ビットをエンコードする累算器と、を有するシステム。 - 前記チェック・ノード結合器のいくつかはデグリィが3であり、前記チェック・ノード結合器のいくつかはデグリィが4である請求項1に記載のシステム。
- 前記情報ビットのいくつかは、デグリィが2のリピータによる代わりに、レートが1/2の線形ブロック・コードによりエンコードされる請求項1に記載のシステム。
- 前記非システマチック・イレギュラ繰り返し累算エンコーダにおける前記第1ステージのエンコーディングの前に、少なくともいくつかの情報ビットをエンコードする外部エンコーダを有する請求項1に記載のシステム。
- 前記累算器は、2より大きいかまたは等しいメモリ順を有するR=1のコンボルーション・コードで置き換えられる請求項1に記載のシステム。
- チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードをデコーディングするシステムであって、
a.受信したノイズのあるシンボル・シーケンスをソフト逆変調して、受信した歪んだチャネル・シンボルからコード化ビットの第1のセットのLog-類似比を生成し、前記Log-類似比を累算器デコーダに出力するデマッパ、
b.
i.前記累算器デコーダから、コード化ビットの第2のセットに対応する入力メッセージを受信し、
ii. 第2のチェック・ノード・プロセッサから、受信したコード化ビットの第3のセットに対応する優先情報を受信し、
iii.コード化ビットの前記第3のセットに対応する出力メッセージを生成する
第1のチェック・ノード・プロセッサ、
c.ここで、前記第2のチェック・ノード・プロセッサは、インターリーバから、コード化ビットの前記第3のセットに対応するインターリーブされた外部情報を受信し、且つ
i.前記インターリーブされた外部情報を、コード化ビットの前記第3のセットに対応する優先情報として、前記第2のチェック・ノード・プロセッサに渡し、
ii. コード化ビットの前記第2のセットについての優先情報として、前記累算器デコーダに渡されるコード化ビットの前記第2のセットについての外部情報を生成すること、
d.ここで、前記累算器デコーダは、
i.前記デマッパにより生成されたコード化ビットの前記第2のセットの前記Log-類似比、および
ii. 前記第2のチェック・ノード・プロセッサから得たコード化セットの前記第2のセットに対応する前記優先情報、
から得たコード化セットの前記第2のセットに対応する出力メッセージを生成すること、
e.繰り返しビット・デコーダを有し、デインターリーバから得たコード化セットの前記第3のセットに対応するデインターリーブされたメッセージを処理して、コード化ビットの前記第3のセットについての外部情報および情報ビット・ソフト出力を生成するビット・デコーダ、
f.ここで、前記インターリーバは、前記ビット・デコーダにより生成されたコード化ビットの前記第3のセットについての外部情報をインターリーブし、その出力は、前記第2のチェック・ノード・プロセッサに供給されること、そして
g.ここで、前記デインターリーバは、前記第1のチェック・ノード・プロセッサから得たコード化ビットの前記第3のセットに対応する前記出力メッセージをデインターリーブし、前記デインターリーブしたメッセージを前記ビット・デコーダに渡すこと、を有するシステム。 - 前記デマッパは、前記チャネルLog-類似比に加えて、前の繰り返しにおいて前記累算器デコーダにより生成されたコード化ビットの前記第1のセットに対応する優先情報を受信し、コード化ビットの前記第1のセットの前記Log-類似比を生成する請求項6に記載のシステム。
- レートが1/2の線形ブロック・コード・デコーダの前記少なくとも1つは、ハミング(8,4)デコーダを有する請求項7に記載のシステム。
- 前記ハミング(8,4)デコーダは、MAPデコーダである請求項8に記載のシステム。
- チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードを使用するHD無線システムにおいて情報ビットをエンコーディングするためのシステムであって、前記HD無線システムは、全デジタルAM HD無線またはハイブリッドAM HD無線、全デジタルFM HD無線またはハイブリッドFM HD無線からなるグループから選択され、前記情報ビットは、1つ以上の論理チャネルからのビット、およびオーディオおよびデータの少なくとも1つを表し、前記システムは、前記請求項1の前記複数の情報ビット・リピータ、インターリーバ、チェック・ノード結合器、チェック・ノード・バイパスおよび累算器を有するシステム。
- 前記ビット・リピータの少なくとも2つ以上のデグリィは、20より大きい請求項10に記載のシステム。
- 前記チェック・ノード結合器のいくつかは3のデグリィであり、前記チェック・ノード結合器のいくつかは4のデグリィである請求項10に記載のシステム。
- 前記情報ビットのいくつかは、2のデグリィのリピータによる代わりに、レート1/2の線形ブロック・コードによりエンコードされる請求項10に記載のシステム。
- 前記情報ビットのいくつかは、3のデグリィのリピータによる代わりに、レート1/3の線形ブロック・コードによりエンコードされる請求項10に記載のシステム。
- 前記非システマチックIRAエンコーダにおける前記第1ステージのエンコーディングの前に、少なくともいくつかの情報ビットをエンコードする他の外部エンコーダを有する請求項10に記載のシステム。
- 前記累算器は、より大きいメモリ順を有するR=1のコンボルーション・コードで置き換えられる請求項10に記載のシステム。
- エラー回復力の小さい位置、例えば2のデグリィおよび3のデグリィのリピータに向ける大きなソース・ビットの数を少なくし、他のより高いデグリィのビット・リピータに向ける大きなソース・ビットの数を多くする請求項10に記載のシステム。
- チェック・イレギュラ非システマチック・イレギュラ繰り返し累算コードを使用するHD無線システムにおいて情報ビットをデコーディングするためのシステムであって、前記HD無線システムは、全デジタルAM HD無線またはハイブリッドAM HD無線、全デジタルFM HD無線またはハイブリッドFM HD無線からなるグループから選択され、前記情報ビットは、1つ以上の論理チャネルからのビット、およびオーディオおよびデータの少なくとも1つを表し、前記システムは、前記請求項6の前記デマッパ、第1および第2チェック・ノード・プロセッサ、累算器デコーダ、ビット・デコーダ、インターリーバおよびデインターリーバを有するシステム。
- 前記デマッパは、前記チャネルLog-類似比に加えて、前の繰り返しにおいて前記累算器デコーダにより生成されたコード化ビットの前記第1のセットに対応する優先情報を受信し、コード化ビットの前記第1のセットの前記Log-類似比を生成する請求項18に記載のシステム。
- 前記ビット・デコーダは、少なくとも1つの線形ブロック・コード・デコーダを有し、その少なくとも1つは、レートが1/2および1/3の線形ブロック・コード・デコーダの少なくとも1つを有し、レートが1/2の線形ブロック・コード・デコーダの前記少なくとも1つは、ハミング(8,4)デコーダを有する請求項18に記載のシステム。
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