JP6094879B2

JP6094879B2 - Ｌｄｍｏｓｆｅｔのサージ電流保護回路

Info

Publication number: JP6094879B2
Application number: JP2013060396A
Authority: JP
Inventors: 近藤　啓; 啓近藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2013-03-22
Filing date: 2013-03-22
Publication date: 2017-03-15
Anticipated expiration: 2033-03-22
Also published as: JP2014187787A

Description

本発明は、スイッチング電源装置に係り、特にＬＤＭＯＳ構造のスイッチング素子のターンオンにおいて、サージ電流による寄生トランジスタによる誤動作を防止する保護に関するものである。

スイッチング電源装置において、交流電源を受電し起動するとき、或いは負荷電流の急激な変化、もしくは負荷短絡により１次側のスイッチング素子に流れる電流を制限するために過電流回路が組み込まれている。
特許文献１においては、前記スイッチング素子にセンスＭＯＳを併用し、１次側のスイッチング素子に流れるドレイン電流の過電流をセンスＭＯＳに流れる電流と比較することで検出する。スイッチング素子に流れるメイン電流とセンスＭＯＳに流れる電流を抵抗を介して電圧に変換して基準電圧に設定し、前記スイッチング素子のオン時のドレイン電圧とセンスMOSのドレイン電圧を比較することで異常過電流を検出し、異常時にはスイッチング素子のゲート電圧を低下させることで、トランジスタ破壊を防止するものである。
スイッチング素子として、例えば特許文献２のＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）構造のＦＥＴ（電界効果トランジスタ）が用いられることもある。

特開平６−２４４６９３号公報特開２００１−１３５７１９号公報

しかしながら特許文献１では、負荷短絡などによりターンオン時のサージ電流が増大したとき、横型構造のＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）特有の寄生トランジスタ動作によりドレイン電流が持続する現象に関しては言及されていない。
横型構造のＬＤＭＯＳＦＥＴの等価回路は、図４に示すようにＭＯＳＦＥＴ M1のドレイン・ソース端子と並列にトランジスタＴｒ１のコレクタ・エミッタが接続され、バックゲート・ソース端子間にはトランジスタＴｒ１のベース・エミッタ端子と抵抗ｒ１とコンデンサｃ１が並列に接続されている。
図７に示す従来のスイッチング電源装置１ａにおいて、負荷短絡されると2次側整流ダイオードＤ３に過電流が流れ、ダイオードＤ３はチップ温度が上昇し、リカバリ電流が増加することになる。これにより、スイッチング素子Ｑ１がターンオン時にトランスＴを介してダイオードＤ３のリカバリ電流であるサージ電流が流れることになる。ここで、ターンオン時に大きなサージ電流が１００〜２００ナノ秒程度流れるとコンデンサｃ１に充電され寄生トランジスタＴｒ１がオン動作となり、寄生トランジスタＴｒ１のオン直後にＬＤＭＯＳＦＥＴのゲート信号がオフされるとＭＯＳＦＥＴＭ１はオフするが、寄生トランジスタＴｒ１はコンデンサｃ１と抵抗ｒ１の時定数時間だけオン動作が持続してしまう。寄生トランジスタＴｒ１のオン動作の持続は１０マイクロ秒台に至る場合があり、スイッチング周期以上のオン状態が持続するのでトランスの飽和を招き破損に至る。

また、スイッチング電源装置においては、ターンオン時に発生するサージ電流により過電流保護回路が誤動作して、スイッチング素子のオンパルス信号のデューティーをゼロ近くまで制限して電力を出力に供給できなくなる誤動作を防止するために、図７に示すようにサージ電流が流れる期間より少し余裕を持たせた時間だけ過電流保護回路を動作させないブランキング回路Blankingが備えられている。しかしながら、図８に示すように、時刻ｔ１において負荷短絡が生じると時刻ｔ２のスイッチング素子のゲート信号Vgのデューティーがゼロ近くまで短くなるが、ドレイン電流は増加する。これは、ブランキング回路によりターンオン時のブランキング時間分は過電流保護回路が動作しないため、ドレイン電流を制限できないためである。また、ブランキング時間中のドレイン電流が定常動作時の電流よりも大幅に増加することでオン状態時のドレイン電圧が上昇し、これによりＡＳＯ損失の増加となる。図６にＬＤＭＯＳＦＥＴのＡＳＯと許容時間との関係を示す。図６に示すゲート信号Vgが時刻tg3から時刻tasxになると、ドレイン電圧Ｖｄｓの上昇に伴いＡＳＯ損失の増加となって、スイッチング素子のチャンネル温度を超えて破損に至ることがある。
また、特許文献２においては、寄生トランジスタの動作を抑制するための半導体素子構造について開示されているが、誤動作に対する確実な保護を行う回路は開示されていない。

本発明は、上記スイッチング電源装置にＬＤＭＯＳＦＥＴのスイッチング素子を使用した場合において、寄生トランジスタ動作によるドレイン電流の持続現象の回避、及び負荷短絡時におけるASO損失の抑制を図ることにある。

上記課題を解決するために、本発明に係るＬＤＭＯＳＦＥＴのサージ電流保護回路は、
直流電源の出力端子間に、負荷を介して横型構造のＬＤＭＯＳＦＥＴが接続され、前記ＬＤＭＯＳＦＥＴのゲート端子にオンパルス信号を入力してスイッチング動作させることで前記負荷に一定の電力を供給させる制御回路において、前記制御回路は、前記ＬＤＭＯＳＦＥＴに流れるスイッチング電流を検出して電圧信号に変換して出力する電流検出手段を備え、前記電流検出手段は基準電圧を有し、前記制御回路は、前記電圧信号と前記基準電圧とを比較して前記電圧信号が大きく、かつ前記電圧信号が出力される時間幅が所定の第１の時間を超えた時点で前記ＬＤＭＯＳＦＥＴのオン状態をオフさせるオフ手段と、前記オンパルス信号のパルス幅が所定の第２の時間未満の場合には、前記ＬＤＭＯＳＦＥＴのオン状態を少なくとも予め定められた時間分オンさせる手段とを備えることを特徴とする。また、本発明に係るＬＤＭＯＳＦＥＴのサージ電流保護回路は、
前記電流検出手段は、第１の基準電圧と第２の基準電圧とを有し、前記第１の基準電圧
より前記第２の基準電圧は高く設定され、前記第１の基準電圧は、前記ＬＤＭＯＳＦＥＴ
がＡＳＯ破損とならないスイッチング電流未満に相当する値とし、前記第２の基準電圧は
、前記ＬＤＭＯＳＦＥＴに流れるサージ電流により寄生トランジスタが誤動作開始する電
流に相当する値とし、前記ＬＤＭＯＳＦＥＴに流れるターンオン時のスイッチング電流を
検出した電圧信号と前記第１の基準電圧と比較し、前記電圧信号が大きいときに第１の過
電流信号を出力し、前記第２の基準電圧と比較し、前記電圧信号が大きいときに第２の過
電流信号を出力し、前記第１の過電流信号と前記第２の過電流信号が出力されたのち、前
記第１の過電流信号が前記オンパルス信号のパルス幅が所定の第２の時間未満の場合には
、前記ＬＤＭＯＳＦＥＴのオン状態を少なくとも予め定められた時間オンさせ、または、
前記第１の過電流信号と前記第２の過電流信号が出力されたのち、前記第１の過電流信号
が所定の第１の時間を超えた時点で、前記ＬＤＭＯＳＦＥＴのオン状態をオフさせること
を特徴とする。

本発明に係るＬＤＭＯＳＦＥＴのサージ電流保護回路によれば、ターンオン時のサージ電流が所定時間未満かつ所定電流以上流れても、ターンオン時のサージ電流が流れる時間以上にＬＤＭＯＳＦＥＴのゲート駆動信号を与える期間を設けるので、寄生トランジスタの動作を阻止して信頼性を向上できる。
また、負荷短絡時において、ドレイン電流が所定期間以上の過電流状態であった場合、ＡＳＯ破壊に至る所定時間未満にＬＤＭＯＳＦＥＴの駆動信号をオフさせることでＡＳＯ損失の増加を防ぎ信頼性を向上できる。

本発明の実施例１に係るＬＤＭＯＳＦＥＴのサージ電流保護回路を備えたスイッチング電源装置の構成図である。図１に係るＬＤＭＯＳＦＥＴのサージ電流保護回路の一例を示した詳細な回路図である。図２に係るＬＤＭＯＳＦＥＴのサージ電流保護回路動作を示すシーケンス図である。ＬＤＭＯＳＦＥＴの等価回路図である。ＬＤＭＯＳＦＥＴのサージ電流と寄生トランジスタ動作及びゲートパルス幅との関係を示す図である。ＬＤＭＯＳＦＥＴのＡＳＯと許容時間との関係を示す図である。従来技術に係るスイッチング電源装置を示す構成図である。従来技術に係る構成図における負荷短絡時のシーケンス図である。

以下、本発明の実施の形態のＬＤＭＯＳＦＥＴのサージ電流保護回路を、図面を参照しながら詳細に説明する。

図５は、ＬＤＭＯＳＦＥＴのサージ電流と寄生トランジスタ動作及びゲートパルス幅との関係を示す図である。ここで、図５（ａ）に示すのは、ゲートパルス信号ＶｇがＬＤＭＯＳＦＥＴに流れるサージ電流が流れる期間ｔｓｇより充分長い場合の波形を示し、通常の動作波形となる。また、図５（ｂ）に示すのは、ゲートパルス信号ＶｇがＬＤＭＯＳＦＥＴに流れるサージ電流が流れる期間tsgと同等以下の場合の波形を示し、ゲートパルス信号ＶｇがＬｏｗになったにも関わらず、寄生トランジスタがオン動作となって数１０マイクロ秒台のオン状態が持続する。
図５（ａ）、（ｂ）から明らかなように、逆説的に、ゲートパルス信号Ｖｇのパルス幅がサージ電流Ｉｓｇのパルス幅ｔｓｇよりも充分長い条件であれば寄生トランジスタがオン動作しないことが分かる。
以下に説明する実施例では、一例としてサージ電流Ｉｓｇのパルス幅ｔｓｇを１００〜２００ｎＳと仮定し、寄生トランジスタの誤動作を回避できる時間を４００ｎＳとして設定する。

図６は、ＬＤＭＯＳＦＥＴのＡＳＯと許容時間との関係を示す図である。ここで、スイッチング電源装置の負荷短絡時において、ブランキング回路によりターンオン時のブランキング期間ｔａｓは過電流保護回路が動作しないためドレイン電流が増加し、ドレイン電流の増加に伴いドレイン電圧も上昇しＡＳＯ損失が増加する。ブランキング期間ｔａｓのＬＤＭＯＳＦＥＴのＡＳＯ損失によりチャンネル温度を超えなければ破壊に至らないが、ブランキング期間が図６の点線で示すｔａｓｘ期間の場合にはチャンネル温度を超えて破損に至ることが分かる。

以上のことから、ＬＤＭＯＳＦＥＴのサージ電流と寄生トランジスタ動作及びゲートパルス幅との関係、及びＬＤＭＯＳＦＥＴのＡＳＯ損失の限界の条件の論理積をとることで、ＬＤＭＯＳＦＥＴの保護回路を構成することができる。

図１は、本発明の実施例１に係るＬＤＭＯＳＦＥＴのサージ電流保護回路を備えたスイッチング電源装置１の構成図である。
図１を用いて、本実施例に係るＬＤＭＯＳＦＥＴのサージ電流保護回路の構成について説明する。
図１で示したスイッチング電源装置の構成図において、従来の構成図と異なるのは、ＬＤＭＯＳＦＥＴＱ１のサージ電流保護回路１０が追加されている点である。
サージ電流保護回路１０は、センスＭＯＳのソースと電流検出抵抗Ｒｓとの接続点から制御部ＣＯＮＴ間に接続され、制御部ＣＯＮＴのゲートパルス信号はサージ電流保護回路１０を介してゲート駆動部ＢＦに出力されている。
ここで、サージ電流保護回路１０は、サージ電流保護部とＡＳＯ保護部からなり、ＬＤＭＯＳＦＥＴＱ１に流れるドレイン電流を検出し、検出したドレイン電流が所定の基準値以上かを比較し、かつ流れている期間からサージ電流保護かＡＳＯ保護かを行う。
図２は、図１に係るＬＤＭＯＳＦＥＴのサージ電流保護回路１０の一例を示した詳細な回路図である。
サージ電流保護回路は、コンパレータＣＰ１、ＣＰ２、基準電圧Ｖｒ１、Ｖｒ２、論理積回路ＡＮＤ１〜４、論理和回路ＯＲ１、ＯＲ２、Ｓ−Ｒフリップフロップ回路ＦＦ１、ＦＦ２、タイマーＴＭ１、遅延回路ＤＬ１、ＤＬ２、ワンショット回路ＳＨ１からなる。
また内訳は、サージ電流保護部がコンパレータＣＰ２、基準電圧Ｖｒ２、論理積回路ＡＮＤ１〜４、Ｓ−Ｒフリップフロップ回路ＦＦ２、タイマーＴＭ１、遅延回路ＤＬ２、ワンショット回路ＳＨ１で構成され、ＡＳＯ保護部がコンパレータＣＰ１、基準電圧Ｖｒ１、論理和回路ＯＲ２、Ｓ−Ｒフリップフロップ回路ＦＦ１、遅延回路ＤＬ１で構成されている。ここで、基準電圧Ｖｒ１、Ｖｒ２はＶｒ１＜Ｖｒ２に設定されているものとして、以下に説明を行う。ただし、ＬＤＭＯＳＦＥＴの特性により、基準電圧Ｖｒ１、Ｖｒ２の設定電圧は同一であっても良く、基準電圧Ｖｒ１はＡＳＯ破損とならない電流未満に設定する値であり、基準電圧Ｖｒ２は、サージ電流により寄生トランジスタが誤動作開始する電流設定値とする。

図３は、図２に係るＬＤＭＯＳＦＥＴのサージ電流保護回路動作を示すシーケンス図である。
次に、ＬＤＭＯＳＦＥＴのサージ電流保護回路動作の詳細について、図１及び図２を参照しながら説明する。
図３（１）は定常動作時の各部波形を示したものである。
時刻ｔ１０〜ｔ１２にかけてオンパルス信号ＯＮ＿ＰＵＬＳが入力されると、ＬＤＭＯＳＦＥＴＱ１のゲート電圧Ｖｇが印加され、オン状態になる。ここでＬＤＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、すなわち抵抗Ｒｓ電圧ＶＲｓは、基準電圧Ｖｒ１、Ｖｒ２に達していないため、コンパレータＣＰ１，ＣＰ２の出力はＬのままとなっている。従って、定常動作時においては、サージ電流保護もＡＳＯ保護も動作せず、オンパルス信号ＯＮ＿ＰＵＬＳと同一のゲート電圧Ｖｇが印加されている。
なお、タイマー回路ＴＭ１は、オンパルス信号ＯＮ＿ＰＵＬＳが入力されるとタイマーのカウント動作を開始し、２００ｎＳ後にワンパルス（２００ｎＳ）出力を行い自己リセットする。

図３（２）は、負荷短絡時の場合におけるサージ電流保護動作時の各部波形を示したものである。
図３（２）に示すオンパルス信号ＯＮ＿ＰＵＬＳの（ａ）〜（ｃ）のパルス幅は、（ａ）ｔｇ１＝５００ｎＳ、（ｂ）ｔｇ２＝２００ｎＳ、（ｃ）ｔｇ３＝１００ｎＳである。
まず、（ａ）ｔｇ１＝５００ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳが入力されると、Ｓ−Ｒフリップフロップ回路ＦＦ１がセットされ、論理和回路ＯＲ１にＨレベルが入力されてＬＤＭＯＳＦＥＴＱ１のゲート電圧Ｖｇが印加されオン状態になる。ここでＬＤＭＯＳＦＥＴＱ１のドレイン電流Ｉｄ、すなわち抵抗Ｒｓ電圧ＶＲｓは負荷短絡により過電流が流れ、基準電圧Ｖｒ１、Ｖｒ２に達し、コンパレータＣＰ１，ＣＰ２の出力はＨレベルを出力する。コンパレータＣＰ２がＨレベルになるとＳ−Ｒフリップフロップ回路ＦＦ２はセット状態になり、Ｑ出力はＨレベルを出力する。論理積回路ＡＮＤ４は、Ｓ−Ｒフリップフロップ回路ＦＦ２のＱ出力がＨレベルになった時点で、タイマー回路ＴＭ１の出力が接続されている反転入力端子がＬレベルにあるため、Ｈレベルを論理和回路ＯＲ１へ出力する。
また、ｔｇ１＝５００ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳが入力されると同時にタイマー回路ＴＭ１がカウント開始し、時間設定された２００ｎＳ後にＨレベルを論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ４へ出力する。タイマー回路ＴＭ１のＨレベル出力により論理積回路ＡＮＤ１を介して論理積回路ＡＮＤ３がワンショット回路ＳＴ１へＨレベル出力して、ワンショットパルス２００ｎＳを論理和回路ＯＲ１へ出力させて、少なくともＬＤＭＯＳＦＥＴＱ１を４００ｎＳオン状態にさせる動作をおこなう。ただし、（ａ）のｔｇ１＝５００ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳであれば、前述のゲート信号は４００ｎＳであるため、保護回路の効果としては現れない。なお、４００ｎＳ以上のオン状態であれば、サージ電流が流れても寄生トランジスタによる誤動作は十分回避できる値である。
次に、（ｂ）ｔｇ２＝２００ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳが入力されると、同時にタイマー回路ＴＭ１がカウント開始し、時間設定された２００ｎＳ後にＨレベルを論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ４へ出力する。タイマー回路ＴＭ１のＨレベル出力により論理積回路ＡＮＤ１を介して論理積回路ＡＮＤ３がワンショット回路ＳＴ１へＨレベル出力して、ワンショットパルス２００ｎＳを論理和回路ＯＲ１へ出力させる。
これにより論理和回路ＯＲ１からＬＤＭＯＳＦＥＴのゲート電圧Ｖｇへバッファ回路ＢＦを介して少なくとも４００ｎＳのパルス信号が出力される。従って、２００ｎＳ幅のサージ電流により寄生トランジスタが動作しても、少なくとも４００ｎＳのゲート信号Ｖｇが出力されることで、寄生トランジスタのベース・エミッタ間の容量ｃ１が放電されてＬＤＭＯＳＦＥＴのドレイン電流が継続して流れる現象を防止することが可能になる。
また、（ｃ）ｔｇ３＝１００ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳが入力されると、同時にタイマー回路ＴＭ１がカウント開始し、時間設定された２００ｎＳ後にＨレベルを論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ４へ出力する。ここで、論理積回路ＡＮＤ４の反転入力端子には、タイマー回路出力からＬレベル、非反転端子にはＳ−Ｒフリップフロップ回路ＦＦ２のＱ出力からＨレベル信号が入力されＨレベル出力を論理和回路ＯＲ１へ出力し、タイマー回路ＴＭ１出力がＨレベルになるまでＨレベル出力を維持する。これにより、オンパルス信号ＯＮ＿ＰＵＬＳ信号がｔｇ３＝１００ｎＳと短くても、タイマー回路ＴＭ１のＨレベル出力がなされるまでゲート信号を途切れることなく出力することができる。また、前述同様に、タイマー回路ＴＭ１のＨレベル出力により論理積回路ＡＮＤ１を介して論理積回路ＡＮＤ３がワンショット回路ＳＴ１へＨレベル出力して、ワンショットパルス２００ｎＳを論理和回路ＯＲ１へ出力させることで、合計４００ｎＳのゲート信号Ｖｇを出力することができる。
すなわち、オンパルス信号ＯＮ＿ＰＵＬＳ信号がｔｇ３＝１００ｎＳと短く、サージ電流により寄生トランジスタが動作しても、４００ｎＳのゲート信号Ｖｇが出力されるので寄生トランジスタのベース・エミッタ間の容量ｃ１が放電され、ＬＤＭＯＳＦＥＴのドレイン電流が継続して流れる現象を防止することが可能になる。
なお、（ａ）〜（ｃ）のオンパルス信号ＯＮ＿ＰＵＬＳ信号が入力された後のコンパレータＣＰ１出力はＨレベルになった後、抵抗Ｒｓ電圧ＶＲｓが基準電位Ｖｒ１電圧未満になるとＬレベルに変化し、ＡＳＯ保護回路動作は行われない。

図３（３）は、負荷短絡時の場合におけるＡＳＯ保護動作時の各部波形を示したものである。
ここで、図３（３）の負荷短絡状態の前提として、図１の制御回路ＩＣ１のブランキング回路を備えた過電流保護回路が動作しており、ブランキング時間は２５０ｎＳと仮定する。
まず、時刻ｔ３０においてｔｇ４＝２５０ｎＳのオンパルス信号ＯＮ＿ＰＵＬＳが入力されると、Ｓ−Ｒフリップフロップ回路ＦＦ１がセットされ、論理和回路ＯＲ１にＨレベルが入力されてＬＤＭＯＳＦＥＴのゲート電圧Ｖｇが印加されオン状態になる。ここでＬＤＭＯＳＦＥＴのドレイン電流Ｉｄ、すなわち抵抗Ｒｓ電圧ＶＲｓは負荷短絡により過電流が流れ、基準電圧Ｖｒ１、Ｖｒ２に達し、コンパレータＣＰ１，ＣＰ２の出力はＨレベルを出力する。コンパレータＣＰ２がＨレベルになるとＳ−Ｒフリップフロップ回路ＦＦ２はセット状態になり、Ｑ出力はＨレベルを出力する。論理積回路ＡＮＤ４は、Ｓ−Ｒフリップフロップ回路ＦＦ２のＱ出力がＨレベルになった時点で、タイマー回路ＴＭ１の出力が接続されている反転入力端子がＬレベルにあるため、Ｈレベルを論理和回路ＯＲ１へ出力し、タイマー回路ＴＭ１の出力がＨレベルに変化するまで出力状態を保持する。
ここで、コンパレータＣＰ１出力はＨレベルを時刻ｔ３１まで保持するので、ディレイ回路ＤＬ１のディレイ時間２００ｎＳに達すると論理和回路ＯＲ２の非反転入力端子へＨレベルが入力され、Ｓ−Ｒフリップフロップ回路ＦＦ１をリセットする。これにより論理和回路ＯＲ１の出力はＬレベルとなり、時刻ｔ３１でゲート信号ＶｇはＬレベルとなり、ドレイン電流ＩｄをオフすることでＬＤＭＯＳＦＥＴのＡＳＯ損失の増加を抑制することが可能になる。
なお、時刻ｔ３１において、タイマー回路ＴＭ１の出力がＨレベルとなるが、論理積回路ＡＮＤ１の反転入力端子はコンパレータＣＰ１出力のＨレベルが入力されているので、論理積回路ＡＮＤ３はＨレベル出力せずワンショット回路ＳＴ１から２００ｎＳのワンショットパルスは発生しない。即ち、サージ電流保護部は動作しない。

以上のように、定常動作時には、サージ電流保護部、ＡＳＯ保護部ともに動作せず、負荷短絡時にサージ電流が流れる場合においては、サージ電流保護部が動作し、かつＡＳＯ保護部は動作せず、負荷短絡時に過電流が流れる場合においては、ＡＳＯ保護部が動作し、かつサージ電流保護部は動作しないので、安定した保護機能を得られることになる。

以上、本発明の実施例の一例について説明したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。
例えば、スイッチング電源装置はフライバック方式を用いて説明したが、フォワード方式等でも、共振型方式でも、モーター駆動装置などへの変更が可能である。

１、１ａスイッチング電源装置
１０サージ電流保護回路
ＡＮＤ１〜４論理積回路
ＢＦバッファ回路
Ｃ１〜Ｃ６，ｃ１コンデンサ
ＣＰ１、ＣＰ２コンパレータ
Ｄ１〜Ｄ３ダイオード
ＤＢ１ブリッジダイオード
ＤＬ１、２ディレイ回路
ＦＦ１、ＦＦ２Ｓ−Ｒフリップフロップ回路
ＩＣ１制御回路
ＩＣ２シャントレギュレータ
ＯＲ１、２論理和回路
ＰＣ１フォトカプラ
Ｑ１ＬＤＭＯＳＦＥＴ
Ｒ１〜Ｒ５、Ｒｓ抵抗
ＳＨ１ワンショット回路
ＴＭ１タイマー回路

Claims

直流電源の出力端子間に、負荷を介して横型構造のＬＤＭＯＳＦＥＴが接続され、前記ＬＤＭＯＳＦＥＴのゲート端子にオンパルス信号を入力してスイッチング動作させることで前記負荷に一定の電力を供給させる制御回路において、前記制御回路は、前記ＬＤＭＯＳＦＥＴに流れるスイッチング電流を検出して電圧信号に変換して出力する電流検出手段を備え、前記電流検出手段は基準電圧を有し、前記制御回路は、前記電圧信号と前記基準電圧とを比較して前記電圧信号が大きく、かつ前記電圧信号が出力される時間幅が所定の第１の時間を超えた時点で前記ＬＤＭＯＳＦＥＴのオン状態をオフさせるオフ手段と、前記オンパルス信号のパルス幅が所定の第２の時間未満の場合には、前記ＬＤＭＯＳＦＥＴのオン状態を少なくとも予め定められた時間分オンさせる手段とを備えることを特徴とする制御回路。
前記電流検出手段は、第１の基準電圧と第２の基準電圧とを有し、前記第１の基準電圧
より前記第２の基準電圧は高く設定され、
前記第１の基準電圧は、前記ＬＤＭＯＳＦＥＴがＡＳＯ破損とならないスイッチング電
流未満に相当する値とし、
前記第２の基準電圧は、前記ＬＤＭＯＳＦＥＴに流れるサージ電流により寄生トランジ
スタが誤動作開始する電流に相当する値とし、
前記ＬＤＭＯＳＦＥＴに流れるターンオン時のスイッチング電流を検出した電圧信号と
前記第１の基準電圧と比較し、前記電圧信号が大きいときに第１の過電流信号を出力し、
前記第２の基準電圧と比較し、前記電圧信号が大きいときに第２の過電流信号を出力し、
前記第１の過電流信号と前記第２の過電流信号が出力されたのち、
前記第１の過電流信号が前記オンパルス信号のパルス幅が所定の第２の時間未満の場合
には、前記ＬＤＭＯＳＦＥＴのオン状態を少なくとも予め定められた時間オンさせ、
または、
前記第１の過電流信号と前記第２の過電流信号が出力されたのち、
前記第１の過電流信号が所定の第１の時間を超えた時点で、前記ＬＤＭＯＳＦＥＴのオ
ン状態をオフさせることを特徴とする請求項１記載の制御回路。