JP6084520B2 - 半導体メモリおよび半導体メモリの試験方法 - Google Patents

Description

本発明は、半導体メモリおよび半導体メモリの試験方法に関する。

例えば、不揮発性の半導体メモリは、メモリセルに保持されたデータの書き換えおよびデータの読み出しに使用される昇圧電圧等の複数種の内部電圧を発生する複数の昇圧回路を有する。テストモードにおいて、複数の昇圧回路の少なくとも１つを動作させてリーク電流を測定することで、昇圧回路や昇圧電圧が供給される回路の良否が判定される（例えば、特許文献１、２参照）。

メモリセルのアクセス動作において、昇圧電圧等の内部電圧が基準電圧より低下したことを検出し、検出結果を半導体メモリの外部に出力することで、局所的なリーク不良が検出される（例えば、特許文献３参照）。

特開２００２−２７９８００号公報 特開平１０−２９０５６３号公報 特開２００９−２３２４８６号公報

ところで、リーク不良を有する半導体メモリでは、半導体メモリの内部で生成される内部電圧の立ち上がり時間は、正常な半導体メモリに比べて遅くなる場合がある。例えば、アクセスされるメモリセルの位置に依存して発生するリーク不良は、半導体メモリの外部からアクセスコマンドとともにアドレスを順次に供給し、内部電圧の値をアドレス毎にモニタすることで検出可能である。しかしながら、半導体メモリの外部からアクセスコマンドとともにアドレスを順次に供給する場合、試験コマンドおよびアドレスを内部で生成する試験回路を有する半導体メモリに比べて、試験時間は長くなる。

本件開示の半導体メモリおよび半導体メモリの試験方法は、内部で生成される電圧の立ち上がり時間がアドレスに依存して遅くなるリーク不良を、従来に比べて短い試験時間で検出することを目的とする。

一つの観点によれば、半導体メモリは、複数のメモリセルと、複数のメモリセルに接続されたワード線と、複数のメモリセルの各々に接続された複数のビット線と、電圧制御信号に応答して、ワード線に供給する電圧を生成する電圧生成部と、複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の電圧制御信号を生成し、電圧制御信号の生成毎に複数のビット線を順次に選択する選択信号を生成し、各電圧制御信号の生成から所定時間内に電圧が基準電圧に到達しない場合にエラー信号を出力する制御部とを有する。

別の観点によれば、半導体メモリの試験方法は、複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の電圧制御信号を生成し、電圧制御信号に応答して、複数のメモリセルに接続されたワード線に供給する電圧を生成し、電圧制御信号の生成毎に複数のメモリセルの各々に接続された複数のビット線を順次に選択する選択信号を生成し、各電圧制御信号の生成から所定時間内に電圧が基準電圧に到達しない場合にエラー信号を出力する。

本件開示の半導体メモリおよび半導体メモリの試験方法では、内部で生成される電圧の立ち上がり時間がアドレスに依存して遅くなるリーク不良を、従来に比べて短い試験時間で検出することができる。

半導体メモリおよび半導体メモリの試験方法の一実施形態を示す図である。 図１に示した半導体メモリの試験の例を示す図である。 半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す図である。 図３に示した制御部の例を示す図である。 図３に示した半導体メモリのリーク試験時の動作の例を示す図である。 図５に示したリーク試験を実行する制御部の動作フローの例を示す図である。 図５の下側に示した通常動作モードを用いてリーク試験を実行する場合の動作フローの例を示す図である。 半導体メモリおよび半導体メモリの試験方法の別の実施形態におけるリーク試験の動作フローの例を示す図である。 半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す図である。 図９に示した半導体メモリが実行するリーク試験の動作フローの例を示す図である。 半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す図である。

以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。信号線と交差させた”／”は、複数ビットの信号が伝達されることを示す。二重の四角印は、外部端子を示す。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、半導体メモリおよび半導体メモリの試験方法の一実施形態を示す。例えば、半導体メモリＭＥＭ１は、制御部１０、電圧生成部２０およびメモリセルアレイ３０を有する。メモリセルアレイ３０は、複数のメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、各メモリセルＭＣに接続されたビットＢＬ（ＢＬ０、ＢＬ１）とを有する。

電圧生成部２０は、電圧制御信号ＶＣＮＴに応答して、ワード線ＷＬに供給する電圧Ｖ１を生成する。例えば、電圧Ｖ１は、ワード線ＷＬを駆動するドライバ回路ＤＲＶの電源線に供給され、ワード線ＷＬのハイレベル電圧に使用される。ドライバ回路ＤＲＶは、動作制御部１０からのアクティブ信号ＸＡＣＴに応答して、ワード線ＷＬを電圧Ｖ１に設定する。

制御部１０は、メモリセルＭＣを連続してアクセスするアクセス要求ＣＭＤに応答して、電圧制御信号ＶＣＮＴを複数回生成し、電圧制御信号ＶＣＮＴの生成毎にビット線ＢＬを選択する選択信号ＳＥＣＹ（ＳＥＣＹ０、ＳＥＣＹ１）を生成する。例えば、選択信号ＳＥＣＹ０は、ビット線ＢＬ０をデータ線ＤＴに接続するコラムスイッチＣＳＷ０を制御し、選択信号ＳＥＣＹ１は、ビット線ＢＬ１をデータ線ＤＴに接続するコラムスイッチＣＳＷ１を制御する。例えば、コラムスイッチＣＳＷ（ＣＳＷ０、ＣＳＷ１）は、ゲートで選択信号ＳＥＣＹ（ＳＥＣＹ０、ＳＥＣＹ１）を受けるｎＭＯＳトランジスタを含む。

制御部１０は、電圧Ｖ１と基準電圧ＶＲＥＦとを受け、各電圧制御信号ＶＣＮＴの生成から所定の時間Ｔ１内に電圧Ｖ１が基準電圧ＶＲＥＦに到達しない場合にエラー信号ＥＲＲを出力する。例えば、アクセス要求ＣＭＤは、メモリセルＭＣからデータを順次に読み出して、半導体メモリＭＥＭ１の良否を判定する試験時に、半導体メモリＭＥＭ１の外部に接続された試験装置から供給される試験コマンドである。試験装置は、半導体メモリＭＥＭ１からエラー信号ＥＲＲを受けた場合に、電圧Ｖ１の上昇を妨げる要因が半導体メモリＭＥＭ１に存在することを認識する。例えば、エラー信号ＥＲＲを出力した半導体メモリＭＥＭ１は、不良品として扱われる。

例えば、制御部１０は、アクセス要求ＣＭＤに応答して選択信号ＳＥＣＹを順次に生成する試験制御部を有する。試験制御部は、ビット線ＢＬ０、ＢＬ１を示すアドレスＹＡＤ（図２）を順次に生成する。例えば、アドレスＹＡＤが”０”のときに、選択信号ＳＥＣＹ０が活性化されてスイッチＣＳＷ０がオンし、アドレスＹＡＤが”１”のときに、選択信号ＳＥＣＹ１が活性化されてスイッチＣＳＷ０がオンする。すなわち、アドレスＹＡＤが”０”のときにビット線ＢＬ０が選択され、アドレスＹＡＤが”１”のときにビット線ＢＬ１が選択される。

図２は、図１に示した半導体メモリＭＥＭ１の試験の例を示す。例えば、図２に示す動作は、メモリセルＭＣの良否を判定する試験装置が半導体メモリＭＥＭ１に試験コマンドＣＭＤを出力した場合に、半導体メモリＭＥＭ１により実行される。すなわち、図２は、半導体メモリＭＥＭ１の試験方法を示している。

まず、ステップＳ１０において、半導体メモリＭＥＭ１の制御部１０は、試験コマンドＣＭＤに応答して、アドレスＹＡＤを、例えば”０”に初期化する。次に、ステップＳ２０において、制御部１０は、電圧制御信号ＶＣＮＴを出力し、電圧生成部２０は、制御部１０からの電圧制御信号ＶＣＮＴに応答して、電圧Ｖ１の生成を開始する。

次に、ステップＳ３０において、制御部１０は、電圧制御信号ＶＣＮＴに応答して電圧生成部２０が電圧Ｖ１の生成を開始してからの時間が、時間Ｔ１を超えたか否かを判定する。時間Ｔ１が経過した場合、リーク不良等の電圧Ｖ１の上昇を妨げる要因が存在すると判断され、処理はステップＳ５０に移行される。時間Ｔ１が経過していない場合は、処理はステップＳ４０に移行される。ステップＳ４０において、制御部１０は、電圧Ｖ１が基準電圧ＶＲＥＦに到達したか否かを判定する。電圧Ｖ１が基準電圧ＶＲＥＦに到達していない場合、制御部１０は、電圧Ｖ１が基準電圧ＶＲＥＦに到達するまで、ステップＳ３０とステップＳ４０を繰り返す。ステップＳ４０において電圧Ｖ１が基準電圧ＶＲＥＦに到達した場合、すなわち、時間Ｔ１が経過する前に電圧Ｖ１が基準電圧ＶＲＥＦに到達した場合は、電圧Ｖ１が正常に上昇したと判断され、処理はステップＳ６０に移行される。

ステップＳ５０において、制御部１０は、エラー信号ＥＲＲを出力し、アクセス要求ＣＭＤに応答する動作を終了する。なお、制御部１０は、エラー信号ＥＲＲとともに、現在のアドレスＹＡＤの値を出力してもよい。例えば、制御部１０は、ステップＳ５０の後に、電圧制御信号ＶＣＮＴの出力を停止し、電圧生成部２０による電圧Ｖ１の生成を停止する。

エラー信号ＥＲＲの発生時にアクセス要求ＣＭＤに応答する動作を終了することで、例えば、リーク不良を有する半導体メモリＭＥＭ１を不良として判別する試験工程の試験時間を、アクセス要求ＣＭＤに応答する動作を継続する場合に比べて短くできる。

一方、時間Ｔ１が経過していない場合、ステップＳ６０において、制御部１０は、電圧制御信号ＶＣＮＴの出力を停止し、電圧生成部２０による電圧Ｖ１の生成を停止する。次に、ステップＳ７０において、制御部１０は、アドレスＹＡＤが最終値か否かを判定する。この例では、制御部１０は、アドレスＹＡＤを”０”、”１”の順に生成し、アドレスＹＡＤの最終値は”１”である。アドレスＹＡＤが最終値の場合、試験コマンドＣＭＤに応答する動作は終了し、アドレスＹＡＤが最終値でない場合、処理はステップＳ８０に移行する。

ステップＳ８０において、制御部１０は、アドレスＹＡＤを”１”増加し、ステップＳ２０の処理に戻る。すなわち、電圧Ｖ１は、アドレスＹＡＤが変化する毎に生成される。

例えば、電圧Ｖ１の伝達経路と接地線等のロウレベル電圧線との間にリーク不良が存在する場合、電圧制御信号ＶＣＮＴに応答して生成される電圧Ｖ１の立ち上がり時間は、リーク不良が存在しない場合に比べて遅くなる。電圧Ｖ１の立ち上がり時間が遅くなると、メモリセルＭＣのアクセスが開始されるまでの動作が遅くなり、半導体メモリＭＥＭ１の動作が、電気的仕様を満足しないおそれがある。このため、例えば、半導体メモリＭＥＭ１を試験する試験装置は、エラー信号ＥＲＲに基づいて半導体メモリＭＥＭ１を不良と判定する。

以上、図１および図２に示した実施形態では、半導体メモリＭＥＭ１の外部から複数回のコマンド信号ＣＭＤを供給することなく、電圧Ｖ１の立ち上がり時間をアドレスＹＡＤ毎に評価し、アドレスＹＡＤに依存して発生するリーク不良を検出することができる。これにより、アドレスＹＡＤに依存して発生するリーク不良を、半導体メモリＭＥＭ１の外部からのアクセスコマンドに応じて電圧Ｖ１を生成する場合に比べて、短い試験時間で検出することができる。この結果、半導体メモリＭＥＭ１の試験コストを従来に比べて削減できる。

図３は、半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す。図１および図２に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

例えば、この実施形態の半導体メモリＭＥＭ２は、フラッシュメモリ等の不揮発性の半導体メモリである。半導体メモリＭＥＭ２は、制御部１０Ａ、制御信号生成部１２、電圧生成部２０Ａ、比較部２２、アンプ部２４、メモリセルアレイ３０Ａ、Ｘデコーダ部３２およびＹデコーダ部３４を有する。

制御部１０Ａは、コマンド信号ＣＭＤに応答して、電圧制御信号ＶＣＮＴ、アクティブ信号ＸＡＣＴ、ＹＡＣＴおよびセンスアンプ制御信号ＳＡＣＮＴを生成する。そして、制御部１０Ａは、半導体メモリＭＥＭ２の全体の動作を制御し、読み出し動作、プログラム動作、プログラムベリファイ動作、消去動作または消去ベリファイ動作を実行する機能を有する。

制御部１０Ａは、コマンド信号ＣＭＤが読み出し動作を示す場合に、読み出し動作を実行し、メモリセルＭＣから読み出したデータをデータ信号ＤＯＵＴとして出力する。制御部１０Ａは、コマンド信号ＣＭＤがプログラムコマンドを示す場合に、データ信号ＤＩＮの論理に応じて、プログラム動作およびプログラムベリファイ動作を実行する。制御部１０Ａは、コマンド信号ＣＭＤが消去コマンドを示す場合に、消去動作または消去ベリファイ動作を実行する。

制御部１０Ａは、プログラムベリファイ動作において、アンプ部２４から出力されるデータ信号ＤＴの論理が、プログラム動作の未完了を示す場合、プログラム動作を再度実行する。同様に、制御部１０Ａは、消去ベリファイ動作において、アンプ部２４から出力されるデータ信号ＤＴの論理が、消去動作の未完了を示す場合、消去動作を再度実行する。

また、制御部１０Ａは、コマンド信号ＣＭＤが試験コマンドを示す場合に、通常動作モードから試験モードに遷移し、電圧Ｖ１の供給経路のリーク不良を判定するリーク試験を実行する。制御部１０Ａは、プログラム動作、プログラムベリファイ動作、消去動作、消去ベリファイ動作および試験モード中に、ビジー信号ＢＳＹを出力する。

例えば、リーク試験では、制御部１０Ａは、所定のアドレスＸＡＤを生成し、アドレスＹＡＤを順次に生成し、アドレスＹＡＤ毎に電圧制御信号ＶＣＮＴを生成し、プログラムベリファイ動作のシーケンスと同様のシーケンスを実行する。そして、制御部１０Ａは、電圧Ｖ１が基準電圧ＶＲＥＦに到達したことを示す到達信号ＵＰの受信タイミングが、内蔵するタイマＴＭにより生成される時間Ｔ１（図５）より遅い場合に、エラー信号ＥＲＲおよびエラーアドレスＥＲＡを出力する。半導体メモリＭＥＭ２のリーク不良を判定するリーク試験の例は、図５および図６で説明する。

制御信号生成部１２は、通常動作モード中に、半導体メモリＭＥＭ２の外部から供給されるアドレスＡＤをデコードし、アドレスデコード信号ＤＸＡ、ＤＹＡを生成する。制御信号生成部１２は、試験モード中に、制御部１０Ａから供給されるアドレスＸＡＤ、ＹＡＤをデコードし、アドレスデコード信号ＤＸＡ、ＤＹＡを生成する。

電圧生成部２０Ａは、電圧制御信号ＶＣＮＴに応答して、ワード線ＷＬに供給する電圧Ｖ１を生成する。例えば、電圧Ｖ１は、ワード線ＷＬを駆動するデコード部３２のドライバ回路ＸＤＲＶの電源線に供給され、ワード線ＷＬのハイレベル電圧に使用される。例えば、読み出し動作、プログラム動作、プログラムベリファイ動作および消去ベリファイ動作において、Ｘデコーダ部３２のドライバ回路ＸＤＲＶのいずれかが、アクティブ信号ＸＡＣＴに同期して有効になる。そして、有効になったドライバ回路ＸＤＲＶの出力に接続されたワード線ＷＬ（ＷＬ０−ＷＬｍのいずれか）が、電圧Ｖ１（ハイレベル電圧）に設定される。また、電圧生成部２０Ａは、試験モード中に基準電圧ＶＲＥＦを生成する。

比較部２２は、試験モード中に、電圧Ｖ１と基準電圧ＶＲＥＦとを比較し、電圧Ｖ１が基準電圧ＶＲＥＦに到達した場合、すなわち、電圧Ｖ１が基準電圧ＶＲＥＦ以上の場合に到達信号ＵＰを出力する。例えば、比較部２２は、電圧Ｖ１が基準電圧ＶＲＥＦ以上の場合にハイレベルの到達信号ＵＰを出力し、電圧Ｖ１が基準電圧ＶＲＥＦより低い場合にロウレベルの到達信号ＵＰを出力する電圧コンパレータを有する。

アンプ部２４は、センスアンプ制御信号ＳＡＣＮＴに応答して動作し、メモリセルＭＣからデータバスＤＢに読み出されるデータの信号量を増幅する。読み出し動作において、アンプ部２４により信号量が増幅されたデータは、データ線ＤＴおよび制御部１０Ａを介してデータ端子ＤＯＵＴに出力される。プログラムベリファイ動作および消去ベリファイ動作において、アンプ部２４により信号量が増幅されたデータは、データ線ＤＴに出力される。

メモリセルアレイ３０Ａは、マトリックス状に配置された複数のメモリセルＭＣを有する。例えば、半導体メモリＭＥＭ２は、ＮＯＲ型のフラッシュメモリである。各メモリセルＭＣは、コントロールゲートＣＧおよびフローティングゲートＦＧを有するセルトランジスタを含む。図３の横方向に配列されたセルトランジスタのコントロールゲートＣＧは、ｍ＋１本（ｍは正の整数）のワード線ＷＬ（ＷＬ０、ＷＬ１、...、ＷＬｍ−１、ＷＬｍ）のいずれかに共通に接続される。図３の縦方向に配列されたセルトランジスタのドレインは、ｎ＋１本（ｎは正の整数）のビット線（ＢＬ０、ＢＬ１、...、ＢＬｎ−１、ＢＬｎ）のいずれかに共通に接続される。各セルトランジスタのソースは、共通のソース線ＳＬを介して、例えば接地線ＶＳＳに接続される。

Ｘデコーダ部３２は、各ワード線ＷＬに接続された複数のドライバ回路ＸＤＲＶを有する。各ドライバ回路ＸＤＲＶは、アドレスデコード信号ＤＸＡ、アクティブ信号ＸＡＣＴおよび電圧Ｖ１を受けて動作し、ワード線ＷＬ（ＷＬ０−ＷＬｍのいずれか）を電圧Ｖ１（ハイレベル電圧）に設定する。

Ｙデコーダ部３４は、ビット線ＢＬにそれぞれ対応する複数のドライバ回路ＹＤＲＶおよびコラムスイッチＣＳＷ（ＣＳＷ０、ＣＳＷ１、...ＣＳＷｎ−１、ＣＳＷｎ）を有する。各ドライバ回路ＹＤＲＶは、アドレスデコード信号ＤＹＡおよびアクティブ信号ＹＡＣＴを受けて動作し、選択信号ＳＥＣＹ（ＳＥＣＹ０、ＳＥＣＹ１、...、ＳＥＣＹｎ−１、ＳＥＣＹｎのいずれか）をハイレベルに設定する。

各コラムスイッチＣＳＷは、対応する選択信号ＳＥＣＹがハイレベルの期間にオンし、ビット線ＢＬをデータバスＤＢに接続する。各コラムスイッチＣＳＷは、対応する選択信号ＳＥＣＹがロウレベルの期間にオフし、ビット線ＢＬとデータバスＤＢとの接続を解除する。

図４は、図３に示した制御部１０Ａの例を示す。制御部１０Ａは、動作制御部ＯＰＣＮＴ、試験制御部ＢＳＴＣＮＴ、タイマＴＭ、ラッチ部ＬＴおよびバッファＢＵＦを有する。制御部１０Ａの動作の例は、図５で説明する。

動作制御部ＯＰＣＮＴは、コマンド信号ＣＭＤが読み出しコマンド、プログラムコマンドおよび消去コマンドを示す場合、アクティブ信号ＥＸＡＣＴ、ＥＹＡＣＴおよび電圧制御信号ＥＶＣＮＴを所定のタイミングで生成する。また、動作制御部ＯＰＣＮＴは、プログラム動作および消去動作の実行中にビジー信号ＥＢＳＹを、例えばロウレベルに設定する。

動作制御部ＯＰＣＮＴは、プログラムコマンドに伴うプログラムベリファイ動作および消去コマンドに伴う消去ベリファイ動作において、センスアンプ制御信号ＳＡＣＮＴを生成する。動作制御部ＯＰＣＮＴは、プログラムベリファイ動作および消去ベリファイ動作の実行後に、データ線ＤＴを介して受けるデータ信号の論理に基づいて、プログラム動作および消去動作を継続するか否かの判定を行う。動作制御部ＯＰＣＮＴは、コマンド信号ＣＭＤが試験コマンドを示す場合、試験信号ＴＳＴを出力する。

試験制御部ＢＳＴＣＮＴは、試験信号ＴＳＴの受信に基づいて、アクティブ信号ＢＸＡＣＴ、ＢＹＡＣＴを生成し、ビット線ＢＬ０−ＢＬｎを示すアドレスＹＡＤを順次に生成し、所定のワード線ＷＬを示すアドレスＸＡＤを順次に生成する。試験信号ＴＳＴは、試験制御部ＢＳＴＣＮＴを動作させる試験コマンドの一例である。

試験制御部ＢＳＴＣＮＴは、アドレスＹＡＤの生成毎に電圧制御信号ＢＶＣＮＴを生成し、アドレスＹＡＤの値に依存して発生するリーク不良が電圧Ｖ１の伝達経路に存在するか否かを試験する試験部の一例である。すなわち、試験制御部ＢＳＴＣＮＴは、アドレスＸＡＤ、ＹＡＤを順次に生成して半導体メモリＭＥＭ２の良否を判定するＢＩＳＴ（Built-in Self Test）の機能を有する。試験制御部ＢＳＴＣＮＴは、リーク試験の実行中、ビジー信号ＢＢＳＹを、例えば、ロウレベルに設定する。

例えば、電圧Ｖ１は、セルトランジスタの閾値電圧を確認するプログラムベリファイ動作で使用される電圧である。プログラムベリファイ動作は、メモリセルＭＣにデータを書き込むプログラム動作後に実行される。すなわち、試験制御部ＢＳＴＣＮＴは、電圧制御信号ＶＣＮＴを生成して、プログラムベリファイ動作で使用される電圧Ｖ１を電圧生成部２０Ａに生成させる。なお、制御部１０Ａは、読み出し動作、プログラム動作、消去動作および消去ベリファイ動作の各々において、ワード線ＷＬの電圧に使用される電圧を生成する電圧制御信号を生成する。

タイマＴＭは、電圧制御信号ＢＶＣＮＴに応答して、時間の計測動作を開始し、電圧制御信号ＢＶＣＮＴの受信から時間Ｔ１後に経過信号ＴＯＶＥＲを、例えば、ロウレベルからハイレベルに変化する。すなわち、タイマＴＭは、電圧制御信号ＶＣＮＴに応答して所定時間Ｔ１を計測し、所定時間Ｔ１が経過したことを示す経過信号ＴＯＶＥＲを出力する。

ラッチ部ＬＴは、経過信号ＴＯＶＥＲが到達信号ＵＰのハイレベルへの変化より早くハイレベルに変化した場合に、エラー信号ＥＲＲをハイレベルに設定する。ラッチ部ＬＴは、到達信号ＵＰより前に経過信号ＴＯＶＥＲを受けた場合に、エラー信号ＥＲＲを出力する判定部の一例である。

バッファＢＵＦは、エラー信号ＥＲＲをイネーブル端子で受け、エラー信号ＥＲＲがハイレベルの期間に、アドレスＹＡＤをエラーアドレスＥＲＡとして出力する。バッファＢＵＦは、エラー信号ＥＲＲの出力に応答して、選択したビット線ＢＬを示すアドレスＹＡＤをエラーアドレスＥＲＡとして出力する出力部の一例である。なお、タイマＴＭ、ラッチ部ＬＴおよびバッファＢＵＦの少なくともいずれかは、制御部１０Ａの外部に配置されてもよい。

オア回路ＯＲ１は、アクティブ信号ＥＸＡＣＴ、ＢＸＡＣＴのいずれかのハイレベルへの変化に応答して、アクティブ信号ＸＡＣＴをハイレベルに設定する。オア回路ＯＲ２は、アクティブ信号ＥＹＡＣＴ、ＢＹＡＣＴのいずれかのハイレベルへの変化に応答して、アクティブ信号ＹＡＣＴをハイレベルに設定する。

アンド回路ＡＮＤ１（負論理のオア回路）は、ビジー信号ＥＢＳＹ、ＢＢＳＹのいずれかのロウレベルへの変化に応答して、ビジー信号ＢＳＹをロウレベルに設定する。オア回路ＯＲ３は、電圧制御信号ＥＶＣＮＴ、ＢＶＣＮＴのいずれかのハイレベルへの変化に応答して、電圧制御信号ＶＣＮＴをハイレベルに設定する。

図５は、図３に示した半導体メモリＭＥＭ２のリーク試験時の動作の例を示す。図５に示す例では、半導体メモリＭＥＭ２は、アドレスＹＡＤを切り替えながら、ワード線ＷＬに供給する電圧Ｖ１を４回生成し、電圧Ｖ１のレベルを検出し、電圧Ｖ１の伝達経路に存在するリーク不良を検出する。例えば、電圧Ｖ１は、プログラムベリファイ動作におけるワード線ＷＬのハイレベル電圧に使用される。プログラムベリファイ動作におけるワード線ＷＬのハイレベル電圧は、読み出し動作や消去ベリファイ動作におけるワード線ＷＬのハイレベル電圧より高い。このため、読み出し動作や消去ベリファイ動作において電圧生成部２０Ａが生成する電圧を使用する場合に比べて、リーク経路に流れる電流量を増やすことができ、リーク不良の検出率を向上することができる。図３に示した制御部１０Ａは、プログラムベリファイ動作時の電圧Ｖ１を生成する電圧制御信号ＶＣＮＴを、電圧生成部２０Ａに出力する。すなわち、リーク不良の検出は、プログラムベリファイ動作時に生成される各種の信号を用いて行われる。

まず、半導体メモリＭＥＭ２は、テスタ等の試験装置からリーク試験の開始を示すコマンド信号ＣＭＤ（試験コマンドＢＳＴ）を受ける（図５（ａ））。図４に示した動作制御部ＯＰＣＮＴは、試験コマンドＢＳＴに応答して試験信号ＴＳＴを試験制御部ＢＳＴＣＮＴに出力する。試験制御部ＢＳＴＣＮＴは、試験信号ＴＳＴに応答して、ビジー信号ＢＢＳＹ（ＢＳＹ）を半導体メモリＭＥＭ２のビジー状態を示すロウレベルに設定する（図５（ｂ））。また、試験制御部ＢＳＴＣＮＴは、試験信号ＴＳＴに応答して、アドレスＸＡＤを生成し、アドレスＹＡＤを順次に生成し、アドレスＹＡＤの切り替え毎に電圧制御信号ＢＶＣＮＴ（ＶＣＮＴ）を生成する（図５（ｃ）、（ｄ））。例えば、試験制御部ＢＳＴＣＮＴは、ワード線ＷＬ０を示すアドレスＸＡＤを生成し、ビット線ＢＬ０、ＢＬ１、ＢＬｎ−１、ＢＬｎを示すアドレスＹＡＤを順次に生成する。

図３に示した電圧生成部２０Ａは、電圧制御信号ＶＣＮＴに応答して電圧Ｖ１の生成を開始する（図５（ｅ））。例えば、電圧生成部２０Ａは、電圧制御信号ＶＣＮＴがハイレベルの間、電圧Ｖ１を生成する。図３に示した比較部２２は、電圧Ｖ１が基準電圧ＶＲＥＦより低い期間に到達信号ＵＰをロウレベルに設定し、電圧Ｖ１が基準電圧ＶＲＥＦ以上の期間に到達信号ＵＰをハイレベルに設定する（図５（ｆ））。

図４に示したタイマＴＭは、電圧制御信号ＶＣＮＴに応答して計時動作を開始し、電圧制御信号ＶＣＮＴの受信から時間Ｔ１後に経過信号ＴＯＶＥＲをロウレベルからハイレベルに変化する（図５（ｇ））。経過信号ＴＯＶＥＲは、電圧制御信号ＢＶＣＮＴのロウレベルへの変化に応答して、ロウレベルにリセットされる。

図４に示したラッチ部ＬＴは、経過信号ＴＯＶＥＲより前に到達信号ＵＰがハイレベルに変化するため、エラー信号ＥＲＲをロウレベルに維持する（図５（ｈ））。すなわち、制御部１０Ａは、電圧Ｖ１が時間Ｔ１の経過前に基準電圧ＶＲＥＦに到達した場合、アドレスＹＡＤの値に依存して発生するリーク不良が電圧Ｖ１の伝達経路に存在しないと判断する。

試験制御部ＢＳＴＣＮＴは、到達信号ＵＰがハイレベルに変化してから所定時間後にアクティブ信号ＢＹＡＣＴ（ＹＡＣＴ）をハイレベルに設定する（図５（ｉ））。なお、試験モードがメモリセルＭＣからベリファイデータを読み出さない仕様の場合、アクティブ信号ＢＹＡＣＴはロウレベルに維持されてもよい。

次に、動作制御部ＯＰＣＮＴは、アドレスＹＡＤを、ビット線ＢＬ１を示す値に切り替え、電圧制御信号ＶＣＮＴを生成する（図５（ｊ）、（ｋ））。制御部１０Ａは、電圧Ｖ１が時間Ｔ１の経過前に基準電圧ＶＲＥＦに到達するため、エラー信号ＥＲＲを出力しない（図５（ｌ））。

次に、動作制御部ＯＰＣＮＴは、アドレスＹＡＤを、ビット線ＢＬｎ−１を示す値に切り替え、電圧制御信号ＶＣＮＴを生成する（図５（ｍ）、（ｎ））。この例では、アドレスＹＡＤによるビット線ＢＬｎ−１の選択時に電圧Ｖ１の上昇を妨げるリーク不良が存在する。このため、電圧Ｖ１の上昇カーブは緩慢になり、電圧Ｖ１が基準電圧ＶＲＥＦに到達する前に時間Ｔ１が経過する。すなわち、経過信号ＴＯＶＥＲは、到達信号ＵＰがハイレベルに変化する前にハイレベルに変化し、ラッチ部ＬＴは、ハイレベルのエラー信号ＥＲＲを出力する（図５（ｏ））。

また、図４に示したバッファＢＵＦは、エラー信号ＥＲＲがハイレベルの期間、ビット線ＢＬｎ−１を示すアドレスＹＡＤをエラーアドレスＥＲＡとして出力する（図５（ｐ））。テスタ等の試験装置は、半導体メモリＭＥＭ２からハイレベルのエラー信号ＥＲＲとエラーアドレスＥＲＡとを受けることで、エラーアドレスＥＲＡが示すアドレスＹＡＤにより選択される回路と電圧Ｖ１の供給経路との間にリーク不良が存在することを認識できる。なお、エラーアドレスＥＲＡは、通常動作モードで使用する外部端子に出力してもよく、試験専用の外部端子に出力してもよい。

次に、動作制御部ＯＰＣＮＴは、アドレスＹＡＤを、ビット線ＢＬｎを示す値に切り替え、電圧制御信号ＶＣＮＴを生成する（図５（ｑ）、（ｒ））。制御部１０Ａは、電圧Ｖ１が時間Ｔ１の経過前に基準電圧ＶＲＥＦに到達するため、エラー信号ＥＲＲを出力しない（図５（ｓ））。

図５の下側にかぎ括弧内に示す波形は、通常動作モードにおいて、アドレスＹＡＤに依存して発生するリーク不良を検出するリーク試験の例である。図４に示した試験制御部ＢＳＴＣＮＴは通常動作モード中に動作しないため、リーク試験は、テスタ等の試験装置から半導体メモリＭＥＭ２にコマンド信号ＣＭＤおよびアドレスＸＡＤ、ＹＡＤを供給することで実行される。

まず、リーク試験を実行する前に、アクセスするメモリセルＭＣに所定の論理（期待値）が書き込まれる。次に、書き込みコマンドＷＲを示すコマンド信号ＣＭＤおよびアドレスＸＡＤ、ＹＡＤが順次に供給される（図５（ｔ）、（ｕ））。アドレスＸＡＤは、所定の値が半導体メモリＭＥＭ２に供給される。

例えば、半導体メモリＭＥＭ２は、書き込みコマンドＷＲに応答して、メモリセルＭＣのセルトランジスタの閾値電圧が所定の値を超えるまで、プログラムベリファイ動作とプログラム動作とを繰り返し実行する。この例では、書き込みコマンドＷＲが供給される前に、期待値がメモリセルＭＣに書き込まれているため、半導体メモリＭＥＭ２は、書き込みコマンドＷＲに応答する最初のプログラムベリファイ動作でパスし、プログラム動作を実行しない。すなわち、かぎ括弧内に示す電圧Ｖ１の波形は、プログラムベリファイ動作に伴い生成される波形である。

半導体メモリＭＥＭ２は、書き込みコマンドＷＲを受けてからプログラムベリファイ動作が終了するまでビジー信号ＢＳＹをロウレベルに設定する（図５（ｖ））。試験装置は、半導体メモリＭＥＭ２から出力されるビジー信号ＢＳＹのロウレベルからハイレベルへの変化に基づいて、書き込みコマンドＷＲに応答する動作の完了を検出し、次の書き込みコマンドＷＲを半導体メモリＭＥＭ２に供給する（図５（ｗ））。

アドレスＹＡＤの値に依存して発生するリーク不良が電圧Ｖ１の伝達経路に存在する場合、電圧Ｖ１の上昇カーブは緩慢になり、プログラムベリファイ動作の開始は、リーク不良がない場合に比べて遅れる（図５（ｘ））。試験装置は、プログラムベリファイ動作の開始の遅れに伴って遅れるビジー信号ＢＳＹの立ち上がりエッジのタイミングを検出することで、リーク不良を検出する（図５（ｙ））。

通常動作モードにおいて、アドレスＹＡＤに依存して発生するリーク不良を検出する場合、コマンド信号ＣＭＤおよびアドレスＸＡＤ、ＹＡＤは、半導体メモリＭＥＭ２の外部から順次に供給される。このため、試験時間は、試験制御部ＢＳＴＣＮＴによる試験時間に比べて長くなる（図５（ｚ））。

図６は、図５に示したリーク試験を実行する制御部１０Ａの動作フローの例を示す。図２に示したフローと同一または同様の動作については、図２と同じ符号を付し、詳細な説明は省略する。

まず、ステップＳ８において、半導体メモリＭＥＭ２の制御部１０Ａは、試験コマンドＢＳＴに応答して、アドレスＸＡＤを、例えば”０”に初期化する。アドレスＸＡＤの初期化により、図５に示したように、ワード線ＷＬ０が選択される。ステップＳ１０、Ｓ２０、Ｓ３０、Ｓ４０の処理は、図２と同様である。

ステップＳ３０において時間Ｔ１の経過が判定された場合、ステップＳ５１において、制御部１０Ａは、エラー信号ＥＲＲおよびエラーアドレスＥＲＡを出力し、処理をステップＳ４２に移行し、リーク試験を継続する。エラー信号ＥＲＲが出力された後にリーク試験を継続することで、テスタ等の試験装置は、リーク不良の原因となるアドレスＹＡＤまたはアドレスＸＡＤの傾向を把握できる。例えば、半導体メモリＭＥＭ２が、ワード線ＷＬの救済回路とビット線ＢＬの救済回路とを有する場合、試験結果に基づいて、どちらの救済回路を使用するかを判断することができる。これにより、どちらの救済回路を使用するかを判断しない場合に比べて、救済効率を向上することができる。

ステップＳ４２において、制御部１０Ａは、アクセスしたメモリセルＭＣからベリファイデータを読み出すプログラムベリファイ動作を実行する。次に、ステップＳ４４において、制御部１０Ａは、プログラムベリファイ動作がパスしたか否かを判定する。プログラムベリファイ動作がパスした場合、処理はステップＳ６０に移行され、プログラムベリファイ動作がフェイルした場合、処理はステップＳ５３に移行される。

ステップＳ５３において、制御部１０Ａは、プログラムベリファイ動作がフェイルしたメモリセルＭＣにデータを書き込むプログラム動作を実行し、処理をステップＳ２０に戻して、再びプログラムベリファイ動作を実行する。なお、図５に示した波形は、全てのプログラムベリファイ動作がパスした場合を示しており、ステップＳ５３のプログラム動作は実行されない。また、制御部１０Ａは、プログラム動作を所定の回数繰り返してもプログラムベリファイ動作がパスしない場合、リーク試験を終了してもよい。

ステップＳ６０、Ｓ７０、Ｓ８０の処理は、図２と同様である。ステップＳ７０においてアドレスＹＡＤが最終値の場合、処理はステップＳ７２に移行する。ステップＳ７２において、制御部１０Ａは、アドレスＸＡＤが最終値か否かを判定する。アドレスＸＡＤが最終値の場合、試験コマンドＢＳＴに応答するリーク試験は終了し、アドレスＸＡＤが最終値でない場合、処理はステップＳ７４に移行する。

ステップＳ７４において、制御部１０Ａは、アドレスＸＡＤを”１”増加し、ステップＳ１０の処理に戻り、アドレスＹＡＤを初期化し、ステップＳ２０以降の動作を繰り返す。すなわち、電圧Ｖ１は、アドレスＹＡＤが変化する毎に生成される。なお、図５に示す例では、ワード線ＷＬ０を示すアドレスＸＡＤを最終値に設定するため、リーク試験は、ステップＳ７４の処理は実行されずに終了する。

図７は、図５の下側に示した通常動作モードを用いてリーク試験を実行する場合の動作フローの例を示す。図２および図６に示したフローと同一または同様の動作については、図２および図６と同じ符号を付し、詳細な説明は省略する。図７に示すフローは、書き込みコマンドＷＲを受信する毎に実行される。

まず、ステップＳ６において、制御部１０Ａは、試験装置から書き込みコマンドＷＲを受ける。制御部１０Ａは、書き込みコマンドＷＲに応答して、ステップＳ２０、Ｓ４０、Ｓ４２、Ｓ４４、Ｓ６０を実行する。すなわち、図７では、制御部１０Ａは、電圧Ｖ１を生成するために書き込みコマンドＷＲを受ける。ステップＳ４４においてプログラムベリファイ動作がフェイルした場合、ステップＳ５３においてプログラム動作が実行される。

以上、この実施形態においても、図１および図２に示した実施形態と同様に、アドレスＹＡＤに依存して発生するリーク不良を、外部からのコマンド信号ＣＭＤに応じて電圧Ｖ１を生成する場合に比べて、短い試験時間で検出することができる。

さらに、試験制御部ＢＳＴＣＮＴは、外部からの試験コマンドＢＳＴに基づいて、アドレスＹＡＤおよび電圧制御信号ＢＶＣＮＴを順次に生成するため、半導体メモリＭＥＭ２の外部からアドレスＹＡＤを受けることなく、リーク試験を実行することができる。例えば、試験制御部ＢＳＴＣＮＴがＢＩＳＴ機能を有する場合、ＢＩＳＴ機能を利用して、アドレスＹＡＤに依存して発生するリーク不良を検出することが可能になり、半導体メモリＭＥＭ２の試験回路の面積の増加を抑制することができる。

プログラムベリファイ動作で使用する電圧Ｖ１を用いてリーク試験が実行されるため、読み出し動作や消去ベリファイ動作で電圧生成部２０Ａが生成する電圧を使用する場合に比べて、リーク不良の検出率を向上することができる。

比較部２２からの到達信号ＵＰの論理変化のタイミングと、タイマＴＭからの経過信号ＴＯＶＥＲの論理変化のタイミングとをラッチ部ＬＴにより判定することで、電圧Ｖ１の上昇速度が正常であるか緩慢であるかを、論理回路を用いて判定することができる。

図８は、半導体メモリおよび半導体メモリの試験方法の別の実施形態におけるリーク試験の動作フローの例を示す。図１から図６に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

例えば、図８に示す動作フローは、図３に示した半導体メモリＭＥＭ２により実行される。この実施形態では、制御部１０Ａは、リーク不良の検出時に、ステップＳ５１においてエラー信号ＥＲＲおよびエラーアドレスＥＲＡを出力した後、リーク試験を終了する。図８のその他の動作は、図６と同様である。

リーク不良の検出時にリーク試験が終了されるため、例えば、図５に示した動作では、エラー信号ＥＲＲの出力後、ビット線ＢＬｎを示すアドレスＹＡＤは生成されない。

以上、この実施形態においても、図１から図６に示した実施形態と同様に、アドレスＹＡＤに依存して発生するリーク不良を、半導体メモリＭＥＭ２の外部からアドレスＹＡＤを受けることなく実行することができる。また、リーク不良の検出時にリーク試験が終了されるため、例えば、アドレスＹＡＤに依存して発生するリーク不良を有する半導体メモリＭＥＭ２を不良として判別する試験工程の試験時間を、リーク不良の検出時にリーク試験を継続する場合に比べて短くできる。

図９は、半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す。図１から図６に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態の半導体メモリＭＥＭ３は、図３に示したメモリセルアレイ３０ＡおよびＹデコーダ部３４の代わりに、メモリセルアレイ３０ＢおよびＹデコーダ部３４Ｂを有する。半導体メモリＭＥＭ３のその他の構成は、図３に示した制御部１０Ａが不良を救済する機能を有することを除き、図３に示した半導体メモリＭＥＭ２と同様である。

メモリセルアレイ３０Ｂは、図３に示したメモリセルアレイ３０Ａに冗長メモリセルＲＭＣおよび冗長ビット線ＲＢＬを追加している。各冗長メモリセルＲＭＣは、ワード線ＷＬ０−ＷＬｍのいずれかに接続され、冗長ビット線ＲＢＬおよびソース線ＳＬに接続される。

Ｙデコーダ部３４Ｂは、図３に示したＹデコーダ部３４に冗長コラムスイッチＲＣＳＷを追加している。冗長コラムスイッチＲＣＳＷは、冗長イネーブル信号ＲＥＮがハイレベルの期間にオンし、冗長ビット線ＲＢＬをデータバスＤＢに接続する。冗長コラムスイッチＲＣＳＷは、冗長イネーブル信号ＲＥＮがロウレベルの期間にオフし、冗長ビット線ＲＢＬとデータバスＤＢとの接続を解除する。

Ｙデコーダ部３４Ｂのドライバ回路ＹＤＲＶは、冗長イネーブル信号ＲＥＮの論理をインバータＩＶで反転した信号を受けて動作する。すなわち、各ドライバ回路ＹＤＲＶは、冗長イネーブル信号ＲＥＮがロウレベルの場合に、アドレスデコード信号ＤＹＡおよびアクティブ信号ＹＡＣＴを受けて動作し、対応する選択信号ＳＥＣＹをハイレベルに活性化する。

例えば、冗長イネーブル信号ＲＥＮは、リーク不良が検出されたアドレスＹＡＤが示すビット線ＢＬを冗長ビット線ＲＢＬに置き換える場合に、図３に示した制御部１０Ａによりハイレベルに設定される。冗長イネーブル信号ＲＥＮは、冗長ビット線ＲＢＬが使用されない場合、ロウレベルに保持される。

例えば、制御部１０Ａは、リーク不良が検出されたアドレスＹＡＤを記憶する不揮発性の記憶部と、記憶部に記憶されたアドレスＹＡＤが外部から供給されるアドレスＡＤと一致する場合に、冗長イネーブル信号ＲＥＮをハイレベルに設定する冗長判定部とを有する。Ｙデコーダ部３４Ｂ、記憶部および冗長判定部は、エラー信号ＥＲＲの出力時に選択されたビット線ＢＬに接続されたメモリセルＭＣを救済する救済部の一例である。

図１０は、図９に示した半導体メモリＭＥＭ３が実行するリーク試験の動作フローの例を示す。図２および図６に示したフローと同一または同様の動作については、図２および図６と同じ符号を付し、詳細な説明は省略する。

この実施形態では、制御部１０Ａは、リーク不良の検出時に、ステップＳ５１においてエラー信号ＥＲＲおよびエラーアドレスＥＲＡを出力した後、ステップＳ５２において、リーク不良の救済処理を実行する。例えば、救済処理では、リーク不良が検出されたアドレスＹＡＤが示すビット線ＢＬが、冗長ビット線ＲＢＬに置き換えられる。ステップＳ５２の救済処理の後、ステップＳ５３において、プログラム動作が実行される。

また、ステップＳ４４においてプログラムベリファイ動作がフェイルした場合、半導体メモリＭＥＭ３は、ステップＳ４６において救済処理を実行するか否かを判定する。例えば、救済処理を実行する判定は、プログラム動作を所定の回数繰り返してもプログラムベリファイ動作がパスしない場合に行われる。救済処理を実行する場合、処理はステップＳ５２に移行される。例えば、救済処理を実行しない判定は、プログラムベリファイ動作の実行回数が所定の回数未満の場合に行われる。救済処理を実行しない場合、処理はステップＳ５３にされる。そして、ステップＳ５３においてプログラム動作が実行された後、処理をステップＳ２０に戻して、再びプログラムベリファイ動作が実行される。

以上、この実施形態においても、図１から図６に示した実施形態と同様に、アドレスＹＡＤに依存して発生するリーク不良を、半導体メモリＭＥＭ３の外部からアドレスＹＡＤを受けることなく実行することができる。さらに、エラー信号ＥＲＲの出力に応じて救済処理を実行することで、アドレスＹＡＤに依存して発生するリーク不良を有する半導体メモリＭＥＭ３を救済することができる。

図１１は、半導体メモリおよび半導体メモリの試験方法の別の実施形態を示す。図１から図６および図８から図１０に示した実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態の半導体メモリＭＥＭ４は、図３に示したメモリセルアレイ３０ＡおよびＸデコーダ部３２の代わりに、メモリセルアレイ３０ＣおよびＸデコーダ部３２Ｃを有する。半導体メモリＭＥＭ４のその他の構成は、図３に示した制御部１０Ａが不良を救済する機能を有することを除き、図３に示した半導体メモリＭＥＭ２と同様である。

メモリセルアレイ３０Ｃは、図３に示したメモリセルアレイ３０Ａに冗長メモリセルＲＭＣおよび冗長ワード線ＲＷＬを追加している。各冗長メモリセルＲＭＣは、ビット線ＢＬ０−ＢＬｎのいずれかに接続され、冗長ワード線ＲＷＬおよびソース線ＳＬに接続される。

Ｘデコーダ部３２Ｃのドライバ回路ＸＤＲＶは、冗長イネーブル信号ＲＥＮの論理をインバータＩＶで反転した信号を受けて動作する。すなわち、各ドライバ回路ＸＤＲＶは、冗長イネーブル信号ＲＥＮがロウレベルの場合に、アドレスデコード信号ＤＸＡおよびアクティブ信号ＸＡＣＴを受けて動作し、対応するワード線ＷＬをハイレベルに設定する。

例えば、冗長イネーブル信号ＲＥＮは、リーク不良が検出されたアドレスＸＡＤが示すワード線ＷＬを冗長ワード線ＲＷＬに置き換える場合に、図３に示した制御部１０Ａによりハイレベルに設定される。冗長イネーブル信号ＲＥＮは、冗長ワード線ＲＷＬが使用されない場合、ロウレベルに保持される。

図１１に示した半導体メモリＭＥＭ４が実行するリーク試験の動作フローは、図１０と同様である。なお、図１０のステップＳ５２の救済処理は、共通のワード線ＷＬに接続された複数のメモリセルＭＣを示す複数のアドレスＹＡＤにおいてリーク不良が検出されたときに実行されてもよい。

以上、この実施形態においても、図１から図６に示した実施形態と同様に、アドレスＹＡＤに依存して発生するリーク不良を、半導体メモリＭＥＭ４の外部からアドレスＹＡＤを受けることなく実行することができる。また、図９および図１０に示した実施形態と同様に、エラー信号ＥＲＲの出力に応じて救済処理を実行することで、アドレスＹＡＤに依存して発生するリーク不良を有する半導体メモリＭＥＭ４を救済することができる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルと、
前記複数のメモリセルに接続されたワード線と、
前記複数のメモリセルの各々に接続された複数のビット線と、
電圧制御信号に応答して、前記ワード線に供給する電圧を生成する電圧生成部と、
前記複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の前記電圧制御信号を生成し、前記電圧制御信号の生成毎に前記複数のビット線を順次に選択する選択信号を生成し、前記各電圧制御信号の生成から所定時間内に前記電圧が基準電圧に到達しない場合にエラー信号を出力する制御部と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記制御部は、前記アクセス要求に応答して、前記選択信号を生成するアドレスを順次に生成し、前記アドレスの生成毎に前記電圧制御信号を生成する試験部を備え、
前記アクセス要求は、前記試験制御部を動作させる試験コマンドであること
を特徴とする付記１記載の半導体メモリ。
（付記３）
前記複数のメモリセルの各々は、コントロールゲートとフローティングゲートとを含むセルトランジスタを有する不揮発性のメモリセルであり、
前記制御部は、前記複数のメモリセルにデータを書き込むプログラム動作後に実行される前記セルトランジスタの閾値電圧を確認するプログラムベリファイ動作で使用される前記電圧を前記電圧生成部に生成させる前記電圧制御信号を生成すること
を特徴とする付記１または付記２記載の半導体メモリ。
（付記４）
前記電圧生成部が生成する前記電圧と前記基準電圧とを比較し、前記電圧が前記基準電圧に到達した場合に到達信号を出力する比較部と、
前記電圧制御信号に応答して前記所定時間を計測し、前記所定時間が経過したことを示す経過信号を出力するタイマと、
前記到達信号より前に経過信号を受けた場合に、前記エラー信号を出力する判定部と
を備えることを特徴とする付記１ないし付記３のいずれか１項記載の半導体メモリ。
（付記５）
前記制御部は、前記エラー信号を出力する場合に、前記電圧制御信号の生成に対応して選択した前記ビット線を示すアドレスをエラーアドレスとして出力する出力部を備えること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
前記複数のメモリセルを救済するための冗長メモリセルを備え、
前記制御部は、前記エラー信号を出力する場合に、前記電圧制御信号の生成に対応して選択した前記ビット線に接続されたメモリセルを救済する救済部を備えること
を特徴とする付記１ないし付記５のいずれか１項記載の半導体メモリ。
（付記７）
前記制御部は、前記エラー信号の出力後、前記電圧制御信号および前記選択信号の生成を停止すること
を特徴とする付記１ないし付記６のいずれか１項記載の半導体メモリ。
（付記８）
前記制御部は、前記エラー信号の出力の有無に拘わらず、所定の回数の前記電圧制御信号の生成および前記選択信号の生成を継続すること
を特徴とする付記１ないし付記６のいずれか１項記載の半導体メモリ。
（付記９）
複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の電圧制御信号を生成し、
前記電圧制御信号に応答して、前記複数のメモリセルに接続されたワード線に供給する電圧を生成し、
前記電圧制御信号の生成毎に前記複数のメモリセルの各々に接続された複数のビット線を順次に選択する選択信号を生成し、
前記各電圧制御信号の生成から所定時間内に前記電圧が基準電圧に到達しない場合にエラー信号を出力すること
を特徴とする半導体メモリの試験方法。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０、１０Ａ…制御部；１２…生成部；２０、２０Ａ…電圧生成部；２２…比較部；２４…アンプ部；３０、３０Ａ、３０Ｂ、３０Ｃ…メモリセルアレイ；３２、３２Ｃ…Ｘデコーダ部；３４、３４Ｂ…Ｙデコーダ部；ＢＬ…ビット；ＢＳＴＣＮＴ…試験制御部；ＢＳＹ…ビジー信号；ＢＵＦ…バッファ；ＣＭＤ…アクセス要求；ＣＳＷ…コラムスイッチ；ＤＲＶ…ドライバ回路；ＥＲＡ…エラーアドレス；ＥＲＲ…エラー信号；ＬＴ…ラッチ部；ＭＣ…メモリセル；ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４…半導体メモリ；ＯＰＣＮＴ…動作制御部；ＲＢＬ…冗長ビット線；ＲＣＳＷ…冗長コラムスイッチ；ＲＥＮ…冗長イネーブル信号；ＲＭＣ…冗長メモリセル；ＲＷＬ…冗長ワード線；ＳＥＣＹ…選択信号；Ｔ１…時間；ＴＭ…タイマ；ＴＯＶＥＲ…経過信号；ＵＰ…到達信号；Ｖ１…電圧；ＶＣＮＴ…電圧制御信号；ＶＲＥＦ…基準電圧；ＷＬ…ワード線；ＸＡＣＴ…アクティブ信号；ＸＡＤ…アドレス；ＹＡＤ…アドレス

Claims (5)

1. 複数のメモリセルと、
   前記複数のメモリセルに接続されたワード線と、
   前記複数のメモリセルの各々に接続された複数のビット線と、
   電圧制御信号に応答して、前記ワード線に供給する電圧を生成する電圧生成部と、
   前記複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の前記電圧制御信号を生成し、前記電圧制御信号の生成毎に前記複数のビット線を順次に選択する選択信号を生成し、前記各電圧制御信号の生成から所定時間内に前記電圧が基準電圧に到達しない場合にエラー信号を出力する制御部と
   を備えていることを特徴とする半導体メモリ。
2. 前記制御部は、前記アクセス要求に応答して、前記選択信号を生成するアドレスを順次に生成し、前記アドレスの生成毎に前記電圧制御信号を生成する試験部を備え、
   前記アクセス要求は、前記試験部を動作させる試験コマンドであること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記複数のメモリセルの各々は、コントロールゲートとフローティングゲートとを含むセルトランジスタを有する不揮発性のメモリセルであり、
   前記制御部は、前記複数のメモリセルにデータを書き込むプログラム動作後に実行される前記セルトランジスタの閾値電圧を確認するプログラムベリファイ動作で使用される前記電圧を前記電圧生成部に生成させる前記電圧制御信号を生成すること
   を特徴とする請求項１または請求項２記載の半導体メモリ。
4. 前記電圧生成部が生成する前記電圧と前記基準電圧とを比較し、前記電圧が前記基準電圧に到達した場合に到達信号を出力する比較部と、
   前記電圧制御信号に応答して前記所定時間を計測し、前記所定時間が経過したことを示す経過信号を出力するタイマと、
   前記到達信号より前に経過信号を受けた場合に、前記エラー信号を出力する判定部と
   を備えることを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
5. 複数のメモリセルに連続してアクセスするアクセス要求に応答して、所定の回数の電圧制御信号を生成し、
   前記電圧制御信号に応答して、前記複数のメモリセルに接続されたワード線に供給する電圧を生成し、
   前記電圧制御信号の生成毎に前記複数のメモリセルの各々に接続された複数のビット線を順次に選択する選択信号を生成し、
   前記各電圧制御信号の生成から所定時間内に前記電圧が基準電圧に到達しない場合にエラー信号を出力すること
   を特徴とする半導体メモリの試験方法。

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