JP6067401B2 - Semiconductor light emitting device and manufacturing method thereof - Google Patents

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Description

本発明は、窒化物半導体発光素子といった半導体発光素子、及び、その製造方法に関する。   The present invention relates to a semiconductor light emitting device such as a nitride semiconductor light emitting device, and a method for manufacturing the same.

半導体発光素子として、窒化物半導体発光素子が広く使用されている。窒化ガリウム（ＧａＮ）単結晶基板やサファイア基板といった基板の上にマグネシウム（Ｍｇ）をアクセプタ不純物として含むｐ型ＧａＮ半導体層を有機金属化合物気相成長法（ＭＯＶＰＥ法）で成長させるとき、アンモニアといった水素を含む原料ガスを用いる。この原料ガスが成長時に分解し、生じる水素がＭｇアクセプタを不活性化し、ｐ型ＧａＮ半導体層を高抵抗化してしまう。ｐ型ＧａＮ半導体層から水素を除去してｐ型ＧａＮ半導体層を低抵抗化するため、ｎ型ＧａＮ半導体層上に発光層を介してｐ型ＧａＮ半導体層を成長させた後、基板を熱アニールしている。熱アニール後には、エッチングによりｎ型ＧａＮ半導体層の一部を露出させ、ｐ−電極及びｎ−電極を蒸着している。   Nitride semiconductor light emitting devices are widely used as semiconductor light emitting devices. When a p-type GaN semiconductor layer containing magnesium (Mg) as an acceptor impurity is grown on a substrate such as a gallium nitride (GaN) single crystal substrate or a sapphire substrate by a metal organic chemical vapor deposition method (MOVPE method), hydrogen such as ammonia A source gas containing is used. This source gas is decomposed during growth, and the generated hydrogen deactivates the Mg acceptor, increasing the resistance of the p-type GaN semiconductor layer. In order to reduce the resistance of the p-type GaN semiconductor layer by removing hydrogen from the p-type GaN semiconductor layer, after the p-type GaN semiconductor layer is grown on the n-type GaN semiconductor layer via the light emitting layer, the substrate is thermally annealed. doing. After thermal annealing, a part of the n-type GaN semiconductor layer is exposed by etching, and a p-electrode and an n-electrode are deposited.

特開平９−１２９９３１号公報JP-A-9-129931

熱アニール後でも、ｐ型ＧａＮ半導体層の電気抵抗はｎ型ＧａＮ半導体層の電気抵抗よりも遙かに大きい。このため、ｐ型ＧａＮ半導体層を流れる電流は、面内方向に流れにくく、ｐ−電極の直下へ流れやすい。ｐ−電極の直下からの光は、ｐ−電極に遮られてしまう。このことは、光取り出し効率の低下に繋がる。   Even after thermal annealing, the electrical resistance of the p-type GaN semiconductor layer is much larger than the electrical resistance of the n-type GaN semiconductor layer. For this reason, the current flowing through the p-type GaN semiconductor layer is less likely to flow in the in-plane direction and is likely to flow directly below the p-electrode. Light from directly below the p-electrode is blocked by the p-electrode. This leads to a decrease in light extraction efficiency.

また、面発光レーザ実現のためには、面内方向に電流が流れやすい領域（低抵抗領域）と流れにくい領域（高抵抗領域）を有する電流狭窄構造が必要である。例えば、半導体発光素子に設けた金属電極に電流を流すと、電流の大部分が電極直下に流れ、電流によって生じた光の大部分は電極に遮られてしまい、光を素子外に有効に取り出すことができない。このため、例えば、電極の形状をリング状に変更し、かつ半導体素子内部でリング電極の内側だけに電流が流れるような特別な構造が必要になる。この場合、リング内側に相当する中央部分に低抵抗領域を設け、リング電極やその外側に相当する周囲部分に高抵抗領域を設ける必要がある。   In order to realize a surface emitting laser, a current confinement structure having a region where a current easily flows (low resistance region) and a region where a current hardly flows (high resistance region) in the in-plane direction is necessary. For example, when a current is passed through a metal electrode provided in a semiconductor light emitting device, most of the current flows directly under the electrode, and most of the light generated by the current is blocked by the electrode, so that light is effectively extracted outside the device. I can't. For this reason, for example, a special structure is required in which the shape of the electrode is changed to a ring shape and a current flows only inside the ring electrode inside the semiconductor element. In this case, it is necessary to provide a low resistance region in the central portion corresponding to the inner side of the ring and to provide a high resistance region in the ring electrode and the peripheral portion corresponding to the outer side thereof.

しかしながら、半導体素子内部の面内方向において、低抵抗領域と高抵抗領域を形成するのは容易ではない。面内方向に抵抗分布を形成するためには、結晶成長や素子加工を複数回繰り返す必要が生じ、素子の歩留りを著しく低下させる。特に、窒化物半導体では、簡便に電流狭窄を形成する手法が存在しない。   However, it is not easy to form the low resistance region and the high resistance region in the in-plane direction inside the semiconductor element. In order to form a resistance distribution in the in-plane direction, it is necessary to repeat crystal growth and device processing a plurality of times, and the yield of the device is significantly reduced. In particular, in a nitride semiconductor, there is no simple method for forming a current constriction.

なお、特許文献１に記載の窒化ガリウム系化合物半導体発光素子は、ｎ型窒化ガリウム系化合物半導体層上に、Ｍｇといったｐ型ドーパントをドープしたｐ型窒化ガリウム系化合物半導体層を形成している。上側のｐ型窒化ガリウム系化合物半導体層上には、アニーリング処理によりｐ型電極が電気的に接続されている。このアニーリング処理では、上側にあるｐ型窒化ガリウム系化合物半導体層のうち、ｐ型電極で覆われた部分から水素が除去されにくい一方、ｐ型電極で覆われていない部分から水素が除去されやすい。このため、ｐ型電極の位置に対応する発光部の発光が弱くなり、ｐ型電極の位置に対応する発光部の発光が強くなる。
従って、発光部の発光の強弱は、ｐ型電極の位置に依存してしまう。このことは、発光素子の設計自由度の低下に繋がる。 In the gallium nitride compound semiconductor light emitting device described in Patent Document 1, a p-type gallium nitride compound semiconductor layer doped with a p-type dopant such as Mg is formed on an n-type gallium nitride compound semiconductor layer. On the upper p-type gallium nitride compound semiconductor layer, a p-type electrode is electrically connected by annealing. In this annealing process, in the p-type gallium nitride compound semiconductor layer on the upper side, hydrogen is difficult to remove from the portion covered with the p-type electrode, while hydrogen is easily removed from the portion not covered with the p-type electrode. . For this reason, the light emission of the light emitting part corresponding to the position of the p-type electrode becomes weak, and the light emission of the light emitting part corresponding to the position of the p-type electrode becomes strong.
Therefore, the intensity of light emission from the light emitting portion depends on the position of the p-type electrode. This leads to a reduction in design freedom of the light emitting element.

なお、上述した問題は、ＧａＮ半導体発光素子以外の半導体発光素子にも存在する。   The problem described above also exists in semiconductor light emitting devices other than GaN semiconductor light emitting devices.

本発明は、上述した課題を解決する新規な半導体発光素子、及び、その製造方法を提供するものである。   The present invention provides a novel semiconductor light emitting device that solves the above-described problems and a method for manufacturing the same.

本発明は、アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備える半導体発光素子において、
前記導電層側から該導電層を貫通して前記ｐ型半導体層の一部が露出する孔が形成され、
前記導電層に沿った面内方向において、前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされた、態様を有する。 The present invention includes a p-type semiconductor layer containing an acceptor impurity;
Wherein the p-type semiconductor layer a donor doping or undoped conductive layer is formed on the, in the semiconductor light emitting element Ru with a
A hole is formed through the conductive layer from the conductive layer side to expose a part of the p-type semiconductor layer,
In the in-plane direction along the conductive layer, the light emission in the peripheral region of the hole is stronger than the light emission in the region outside the peripheral region.

上記半導体発光素子は、従来とは異なり、ｐ型半導体層の上にドナー不純物添加又はアンドープの導電層が形成されている。この導電層側からは、下側にあるｐ型半導体層の一部が露出する孔が導電層を貫通して形成されている。導電層に沿った面内方向において、前記孔の周縁部分にあるｐ型半導体層の電気抵抗は、該周縁領域から外側の部分にあるｐ型半導体層の電気抵抗よりも小さい。このため、上記半導体発光素子は、ｐ型半導体層のうち前記孔の周縁領域に電流が狭窄され、前記孔の周縁領域が強く発光する。発光の強弱は、電極の位置に依存しない。
以上より、本態様は、内側の発光を外側の発光よりも強くした新規な半導体発光素子を提供することができる。 Unlike the conventional semiconductor light emitting element, a donor impurity added or undoped conductive layer is formed on a p-type semiconductor layer. From the conductive layer side, a hole through which a part of the lower p-type semiconductor layer is exposed is formed through the conductive layer . In the in-plane direction along the conductive layer, the electric resistance of the p-type semiconductor layer in the peripheral portion of the hole is smaller than the electric resistance of the p-type semiconductor layer in the outer portion from the peripheral region. Therefore, in the semiconductor light emitting device, current is confined in the peripheral region of the hole in the p-type semiconductor layer, and the peripheral region of the hole emits light strongly. The intensity of light emission does not depend on the position of the electrode.
As described above, this embodiment can provide a novel semiconductor light emitting device in which the inner light emission is stronger than the outer light emission.

ここで、上記半導体発光素子は、窒化物半導体発光素子を含む。前記ｐ型半導体層、及び、前記導電層が窒化物半導体により形成される態様は、内側の発光を外側の発光よりも強くした新規な窒化物半導体発光素子を提供することができる。   Here, the semiconductor light emitting device includes a nitride semiconductor light emitting device. The aspect in which the p-type semiconductor layer and the conductive layer are formed of a nitride semiconductor can provide a novel nitride semiconductor light emitting device in which inner light emission is stronger than outer light emission.

また、本発明は、半導体発光素子において、
アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備え、
前記導電層側から前記ｐ型半導体層の一部が露出する孔が形成され、
前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされ、
前記ｐ型半導体層に設けられたｐ型半導体トンネル接合層、及び、該ｐ型半導体トンネル接合層に隣接したｎ型半導体トンネル接合層を含むトンネル接合を備える態様を有する。この態様は、内側の発光を外側の発光よりも強くした好適な半導体発光素子を提供することができる。このトンネル接合は、ｐ型半導体層の上部に設けられても良いし、ｐ型半導体層の下部に設けられても良い。
さらに、本発明は、半導体発光素子において、
アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備え、
前記導電層側から前記ｐ型半導体層の一部が露出する孔が形成され、
前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされ、
前記ｐ型半導体層の厚さが前記孔の深さの０．１〜０．３倍である、態様を有する。この態様も、内側の発光を外側の発光よりも強くした新規な半導体発光素子を提供することができる。 Moreover, the present invention provides a semiconductor light emitting device,
A p-type semiconductor layer containing acceptor impurities;
A donor impurity doped or undoped conductive layer formed on the p-type semiconductor layer,
A hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side is formed,
The light emission in the peripheral area of the hole is made stronger than the light emission in the area outside the peripheral area,
The semiconductor device includes a tunnel junction including a p-type semiconductor tunnel junction layer provided in the p-type semiconductor layer and an n-type semiconductor tunnel junction layer adjacent to the p-type semiconductor tunnel junction layer . This aspect can provide a suitable semiconductor light emitting device in which the inner light emission is stronger than the outer light emission. This tunnel junction may be provided above the p-type semiconductor layer or may be provided below the p-type semiconductor layer.
Furthermore, the present invention provides a semiconductor light emitting device,
A p-type semiconductor layer containing acceptor impurities;
A donor impurity doped or undoped conductive layer formed on the p-type semiconductor layer,
A hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side is formed,
The light emission in the peripheral area of the hole is made stronger than the light emission in the area outside the peripheral area,
The thickness of the p-type semiconductor layer is 0.1 to 0.3 times the depth of the hole. This aspect can also provide a novel semiconductor light emitting device in which the inner light emission is stronger than the outer light emission.

上述した半導体発光素子の製造方法として、本発明は、基板の上に発光部を形成する工程を有する半導体発光素子の製造方法において、
アクセプタ不純物及び水素を含むｐ型半導体層の上にドナー不純物添加又はアンドープの導電層を形成する工程と、
前記導電層側から前記ｐ型半導体層の一部が露出する孔を形成する穿孔工程と、
該穿孔工程後の基板をアニールして前記孔の周縁領域の発光を該周縁領域から外側の領域の発光よりも強くする工程と、を備えた、態様を有する。 As a method for manufacturing a semiconductor light-emitting element described above, the present invention provides a method for manufacturing a semiconductor light-emitting element including a step of forming a light-emitting portion on a substrate.
Forming a donor impurity-doped or undoped conductive layer on a p-type semiconductor layer containing an acceptor impurity and hydrogen;
Forming a hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side;
And annealing the substrate after the perforating step to make the light emission in the peripheral region of the hole stronger than the light emission in the region outside the peripheral region.

製造される半導体発光素子は、従来とは異なり、ｐ型半導体層の上にドナー不純物添加又はアンドープの導電層が形成される。この導電層側からは、下側にあるｐ型半導体層の一部が露出する孔が形成される。アニール工程では、ｐ型半導体層のうち前記孔の周縁領域の電気抵抗が該周縁領域から外側の領域の電気抵抗よりも小さくされる。このため、製造される半導体発光素子は、ｐ型半導体層のうち前記孔の周縁領域に電流が狭窄され、前記孔の周縁領域が強く発光する。発光の強弱は、電極の位置に依存しない。
以上より、本態様は、内側の発光を外側の発光よりも強くする新規な半導体発光素子の製造方法を提供することができる。 Unlike a conventional semiconductor light emitting device, a donor impurity-doped or undoped conductive layer is formed on a p-type semiconductor layer. From this conductive layer side, a hole exposing a part of the lower p-type semiconductor layer is formed. In the annealing step, the electrical resistance of the peripheral region of the hole in the p-type semiconductor layer is made smaller than the electrical resistance of the region outside the peripheral region. Therefore, in the manufactured semiconductor light emitting device, current is confined in the peripheral region of the hole in the p-type semiconductor layer, and the peripheral region of the hole emits light strongly. The intensity of light emission does not depend on the position of the electrode.
As described above, this embodiment can provide a novel method for manufacturing a semiconductor light emitting element that makes the inner light emission stronger than the outer light emission.

ここで、前記導電層を形成する工程では、アルミニウムを含む前記ｐ型半導体層の上に前記導電層を形成しても良い。前記穿孔工程では、酸素とフッ素の少なくとも一方を含むエッチングにより前記導電層側から前記孔を形成して該孔により露出した部分の前記ｐ型半導体層に酸化アルミニウムとフッ化アルミニウムの少なくとも一方を生成しても良い。生成される酸化アルミニウムやフッ化アルミニウムは、エッチングをｐ型半導体層で止める機能を有する。従って、本態様は、内側の発光を外側の発光よりも強くする半導体発光素子の好適な製造方法を提供することができる。   Here, in the step of forming the conductive layer, the conductive layer may be formed on the p-type semiconductor layer containing aluminum. In the perforating step, the hole is formed from the conductive layer side by etching containing at least one of oxygen and fluorine, and at least one of aluminum oxide and aluminum fluoride is generated in the p-type semiconductor layer exposed by the hole. You may do it. The produced aluminum oxide or aluminum fluoride has a function of stopping etching by the p-type semiconductor layer. Therefore, this aspect can provide a suitable method for manufacturing a semiconductor light emitting element that makes the inner light emission stronger than the outer light emission.

前記ｐ型半導体層の厚さを前記孔の深さの０．１〜０．３倍にすると、導電層側からの前記孔の形成がｐ型半導体層で止まりやすい。従って、本態様も、内側の発光を外側の発光よりも強くする半導体発光素子の好適な製造方法を提供することができる。   If the thickness of the p-type semiconductor layer is 0.1 to 0.3 times the depth of the hole, the formation of the hole from the conductive layer side tends to stop at the p-type semiconductor layer. Therefore, this aspect can also provide a suitable method for manufacturing a semiconductor light emitting device that makes the inner light emission stronger than the outer light emission.

なお、ｐ型半導体層と導電層とは、接していても良いし、これらの層とは別の層を介して配置されても良い。上記発光部として発光層が設けられる場合、この発光層は、ｐ型半導体層の下に設けられても良いし、ｐ型半導体層と導電層との間に設けられても良い。むろん、発光層とｐ型半導体層は、接していても良いし、これらの層とは別の層を介して配置されても良い。発光層と導電層も、接していても良いし、これらの層とは別の層を介して配置されても良い。ｐ型半導体層とｐ型半導体トンネル接合層も、接していても良いし、これらの層とは別の層を介して配置されても良い。
上述した各層は、単層のみならず、複数の層とされても良い。
上記アンドープの導電層は、不純物を添加していない導電層を意味し、不純物が元々含まれる導電層を含む。
上記孔の深さは、ｐ型半導体層の表面が露出する程度の深さでも良いし、ｐ型半導体層を貫通する程度の深さでも良い。上記発光部として発光層が設けられる場合、上記孔は、発光層を貫通しても良い。また、上記孔は、トンネル接合を貫通しても良い。 Note that the p-type semiconductor layer and the conductive layer may be in contact with each other, or may be disposed via a layer different from these layers. In the case where a light emitting layer is provided as the light emitting portion, this light emitting layer may be provided below the p-type semiconductor layer, or may be provided between the p-type semiconductor layer and the conductive layer. Of course, the light emitting layer and the p-type semiconductor layer may be in contact with each other, or may be disposed via a layer different from these layers. The light emitting layer and the conductive layer may also be in contact with each other, or may be disposed through a layer different from these layers. The p-type semiconductor layer and the p-type semiconductor tunnel junction layer may be in contact with each other, or may be arranged via a layer different from these layers.
Each layer described above may be not only a single layer but also a plurality of layers.
The undoped conductive layer means a conductive layer to which no impurity is added, and includes a conductive layer originally containing impurities.
The depth of the hole may be a depth that exposes the surface of the p-type semiconductor layer, or a depth that penetrates the p-type semiconductor layer. When a light emitting layer is provided as the light emitting part, the hole may penetrate the light emitting layer. The hole may penetrate the tunnel junction.

窒化物半導体発光素子１の構造を模式的に例示する図である。1 is a diagram schematically illustrating the structure of a nitride semiconductor light emitting device 1. FIG. 窒化物半導体発光素子１の製造方法の例を説明するための図である。6 is a diagram for explaining an example of a method for manufacturing the nitride semiconductor light emitting device 1. FIG. （ａ）は本技術の窒化物半導体発光素子１の製造方法を例示する図、（ｂ）は比較例に係る窒化物半導体発光素子の製造方法を例示する図、である。(A) is a figure which illustrates the manufacturing method of the nitride semiconductor light-emitting device 1 of this technique, (b) is a figure which illustrates the manufacturing method of the nitride semiconductor light-emitting device which concerns on a comparative example. 別の窒化物半導体発光素子１Ａの構造を模式的に例示する図である。It is a figure which illustrates typically the structure of another nitride semiconductor light-emitting device 1A. 比較例に係る窒化物半導体発光素子９０１の構造を模式的に示す図である。It is a figure which shows typically the structure of the nitride semiconductor light-emitting device 901 which concerns on a comparative example. 比較例に係る窒化物半導体発光素子の製造方法を示す図である。It is a figure which shows the manufacturing method of the nitride semiconductor light-emitting device concerning a comparative example. 別の比較例に係る窒化物半導体発光素子９０２の構造を模式的に示す図である。It is a figure which shows typically the structure of the nitride semiconductor light-emitting device 902 which concerns on another comparative example.

まず、実施形態に内在する種々の発明に想到した背景を説明する。
上述したように、半導体素子内部の面内方向において、低抵抗領域と高抵抗領域を形成するのは容易ではない。ヒ化ガリウム（ＧａＡｓ）とよく一緒に用いられるヒ化アルミニウム（ＡｌＡｓ）では、側壁を設けて、高温水蒸気雰囲気下にてその側壁から横方向にＡｌＯxへと変質させ、高抵抗化させることが可能である。しかしながら、窒化物半導体では、このような変質がほとんど起こらないため、簡便に電流狭窄を形成する手法が無かった。 First, the background which came to the various inventions inherent in the embodiment will be described.
As described above, it is not easy to form the low resistance region and the high resistance region in the in-plane direction inside the semiconductor element. Aluminum arsenide (AlAs), which is often used together with gallium arsenide (GaAs), can be provided with a side wall, which can be transformed into AlOx laterally from the side wall in a high-temperature steam atmosphere to increase resistance. It is. However, in nitride semiconductors, such a change hardly occurs, so there is no simple method for forming a current constriction.

従来の窒化物半導体発光素子の構造では、図５に例示されるように、最表面にｐ型ＧａＮが存在する。この最表面にｎ型ＧａＮが存在する構造を従来と同じ素子作製工程で形成すると、駆動電圧が６Ｖ以上と高く、かつ、点状にしか発光しない素子になってしまうことが判明した。この原因を鋭意検討した結果、素子作製工程におけるｐ型ＧａＮ層の活性化に原因があることを突き止めた。   In the structure of the conventional nitride semiconductor light emitting device, p-type GaN exists on the outermost surface as illustrated in FIG. It has been found that when the structure having n-type GaN on the outermost surface is formed by the same element manufacturing process as in the prior art, the driving voltage is as high as 6 V or more and the element emits light only in the form of dots. As a result of diligent investigation of this cause, it was found that there is a cause in the activation of the p-type GaN layer in the device fabrication process.

通常、ｐ型半導体では、そのアクセプタが水素と結合することにより、電気的に不活性化して高抵抗化するが、後の熱アニールなどにより水素の結合が切れ、アクセプタが電気的に活性化し低抵抗化する。ｐ型ＧａＮでも、水素やアンモニアを含む条件で結晶成長により素子層構造を基板上に形成した時点では、層中のアクセプタ不純物であるマグネシウム（Ｍｇ）は水素と結合しており、これによりＭｇは電気的に不活性な状態である。この層構造ウエハを水素が存在しない雰囲気下で熱アニールを行うと、水素の結合が切れてＭｇが活性化し、ｐ型ＧａＮが低抵抗化する。   In general, in a p-type semiconductor, the acceptor bonds with hydrogen to electrically inactivate it to increase its resistance. However, the hydrogen bond is broken by subsequent thermal annealing or the like, and the acceptor is electrically activated to reduce the resistance. Make resistance. Even in p-type GaN, when an element layer structure is formed on a substrate by crystal growth under conditions containing hydrogen and ammonia, magnesium (Mg), which is an acceptor impurity in the layer, is bonded to hydrogen, and thus Mg is It is in an electrically inactive state. When this layered wafer is subjected to thermal annealing in an atmosphere in which hydrogen does not exist, hydrogen bonds are cut, Mg is activated, and p-type GaN has a low resistance.

発明者らは、ｐ層上にｎ層又はアンドープ層がある場合には、従来と大きく異なり、熱アニールを行ってもｐ層が活性化されないことを新たに見出した。さらに、同じウエハにおいて、エッチングなどにより一部ｐ層が露出した部分では、そこから熱アニールの程度に従って、その部分の周囲がある程度活性化され、さらにその周囲では活性化されない、というより詳細な知見も見出した。   The inventors have newly found that when there is an n layer or an undoped layer on the p layer, the p layer is not activated even if thermal annealing is performed, which is greatly different from the conventional one. Furthermore, in the same wafer, in a part where the p-layer is partially exposed by etching or the like, a more detailed finding that the periphery of the part is activated to some extent according to the degree of thermal annealing, and is not activated in the periphery. I also found.

発明者らは、ｐ型ＧａＮ層上にｎ層又はアンドープ層がある場合、表面から活性化が適切に行われていない可能性があると考え、ｐ型ＧａＮの側壁が露出するようにエッチングを行った後に様々な条件でアニールを行った。その結果、温度が低い、若しくは時間が短い条件では、図７に例示するように側壁の周辺部にのみ電流が流れて発光することと、高い温度及び長い時間アニールすると、その周辺部から素子中央へ発光領域が拡大し、最終的には素子の全領域が発光することを新たに見出した。すなわち、この結果は、ｐ型ＧａＮが露出している部分から活性化が進み、その活性化がより内部へ広がっていくと理解できる。   The inventors consider that if there is an n layer or an undoped layer on the p-type GaN layer, activation may not be performed properly from the surface, and etching is performed so that the side wall of the p-type GaN is exposed. After that, annealing was performed under various conditions. As a result, under conditions where the temperature is low or the time is short, as shown in FIG. 7, current flows only in the peripheral portion of the side wall to emit light, and when annealing is performed at a high temperature and for a long time, the device center from the peripheral portion. It has been newly found that the light emitting region expands and eventually the entire region of the device emits light. That is, this result can be understood that the activation proceeds from the portion where the p-type GaN is exposed, and the activation further spreads to the inside.

しかし、内側の発光よりも外側の発光が強くなる電流狭窄構造では、電極に遮られる光が生じる。このことは、光取り出し効率の低下に繋がる。このような問題を解決することが課題である。   However, in the current confinement structure in which the outer light emission is stronger than the inner light emission, light blocked by the electrode is generated. This leads to a decrease in light extraction efficiency. It is a problem to solve such a problem.

以上の背景の下、本発明の実施形態を説明する。以下に説明する実施形態に内在する技術は、発光効率低下の可能性が考えられる、素子中央部で発光層近くまで孔を形成するという技術常識を覆す点で極めて高い新規性を有する。むろん、以下の実施形態は本発明を例示するものに過ぎず、実施形態に示す特徴の全てが発明の解決手段に必須になるとは限らない。
なお、化学式で表される組成比は化学量論比を示し、化学式で表される物質には化学量論比から外れたものも含まれる。 An embodiment of the present invention will be described under the above background. The technology inherent in the embodiments described below has extremely high novelty in that the technical common sense that the hole is formed near the light emitting layer at the center of the element, where the possibility of reduction in light emission efficiency is considered. Of course, the following embodiments are merely examples of the present invention, and all the features shown in the embodiments are not necessarily essential to the means for solving the invention.
Note that the composition ratio represented by the chemical formula indicates the stoichiometric ratio, and the substances represented by the chemical formula include those that deviate from the stoichiometric ratio.

（１）半導体発光素子の構造：
図１は、半導体発光素子の第一の例である窒化物半導体発光素子１の構造を模式的に示している。図１の上段には半導体発光素子１の上面を示し、図１の下段には半導体発光素子１の垂直断面を示している。この半導体発光素子１は、発光層（発光部）１１と、アクセプタ不純物を含むｐ型半導体層１２と、このｐ型半導体層１２の上に形成されたドナー不純物添加の上部ｎ型半導体層（導電層）１３とを備えている。ｎ型半導体層１３側からは、ｐ型半導体層１２の一部（露出部１２ｅ）が露出する孔２０が形成されている。この孔２０直下の孔領域２１、およびその周縁領域２２の発光は、該周縁領域２２から外側の領域２３の発光よりも強くされている。 (1) Structure of semiconductor light emitting device:
FIG. 1 schematically shows the structure of a nitride semiconductor light emitting device 1 which is a first example of a semiconductor light emitting device. An upper surface of the semiconductor light emitting element 1 is shown in the upper part of FIG. 1, and a vertical section of the semiconductor light emitting element 1 is shown in the lower part of FIG. The semiconductor light-emitting element 1 includes a light-emitting layer (light-emitting portion) 11, a p-type semiconductor layer 12 containing acceptor impurities, and an upper n-type semiconductor layer (conducting conductive material) formed on the p-type semiconductor layer 12 and doped with donor impurities. Layer) 13. From the n-type semiconductor layer 13 side, a hole 20 through which a part of the p-type semiconductor layer 12 (exposed portion 12e) is exposed is formed. The light emission in the hole region 21 directly below the hole 20 and the peripheral region 22 is made stronger than the light emission in the region 23 outside the peripheral region 22.

図１に示す半導体発光素子１は、孔２０とともに、ｎ型半導体層１３，１５が上下に分かれて存在し、各ｎ型半導体層１３，１５上にｎ−電極１７，１８が形成されているという、特徴を有する。上記発光層１１は、下部ｎ型半導体層１５上に形成されている。上記ｐ型半導体層１２は、発光層１１上に形成されている。ｐ型半導体層１２と上部ｎ型半導体層１３との間には、トンネル接合１４が設けられている。また、下部ｎ型半導体層１５上から側壁部（外側領域２３の外側）を経て上部ｎ型半導体層１３の縁部に絶縁膜１６が形成され、下部ｎ型半導体層１５上に下部ｎ−電極１７が形成され、絶縁膜１６及び上部ｎ型半導体層１３上に上部ｎ−電極１８が形成されている。   In the semiconductor light emitting device 1 shown in FIG. 1, n-type semiconductor layers 13 and 15 are present in a vertically separated manner together with a hole 20, and n− electrodes 17 and 18 are formed on the n-type semiconductor layers 13 and 15. It has the characteristics. The light emitting layer 11 is formed on the lower n-type semiconductor layer 15. The p-type semiconductor layer 12 is formed on the light emitting layer 11. A tunnel junction 14 is provided between the p-type semiconductor layer 12 and the upper n-type semiconductor layer 13. An insulating film 16 is formed on the edge of the upper n-type semiconductor layer 13 from above the lower n-type semiconductor layer 15 through the side wall (outside the outer region 23), and the lower n-electrode is formed on the lower n-type semiconductor layer 15. 17 is formed, and an upper n-electrode 18 is formed on the insulating film 16 and the upper n-type semiconductor layer 13.

図１に示すｎ型半導体層１３，１５には、例えば、窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）といったIII族窒化物半導体ＡｌaＧａbＩｎcＮd（化学量論比で０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、ａ＋ｂ＋ｃ＝１、ｄ＝１）等を用いることができる。ｎ型伝導を示すように半導体に添加するドナー不純物は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの中から選ばれる一種以上の元素等を用いることができる。ドナー不純物の添加濃度は、ｎ＋＋層（ｎ型半導体トンネル接合層）を除いて、例えば、５×１０18ｃｍ-3程度といった５×１０17ｃｍ-3〜５×１０19ｃｍ-3程度とすることができる。 The n-type semiconductor layers 13 and 15 shown in FIG. 1 include, for example, a group III nitride semiconductor Al a Ga b In c N d such as gallium nitride (GaN) or aluminum gallium nitride (AlGaN) ( a stoichiometric ratio of 0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ c ≦ 1, a + b + c = 1, d = 1) and the like can be used. As the donor impurity added to the semiconductor so as to exhibit n-type conduction, for example, one or more elements selected from silicon (Si), germanium (Ge), and the like can be used. The doping concentration of the donor impurity is, for example, about 5 × 10 17 cm −3 to 5 × 10 19 cm −3 such as about 5 × 10 18 cm −3 except for the n ++ layer (n-type semiconductor tunnel junction layer). be able to.

下部ｎ型半導体層１５は、発光層１１の下側を被覆するｎ型クラッド層であり、電子を発光層１１へ供給するように発光層１１よりバンドギャップが大きければ良い。下部ｎ型半導体層の厚さは、例えば、２〜３μｍ程度とすることができる。
上部ｎ型半導体層１３は、発光した光の吸収が少ない材料が好ましい。上部ｎ型半導体層の厚さは、例えば、５０〜１０００ｎｍ程度とすることができる。 The lower n-type semiconductor layer 15 is an n-type cladding layer that covers the lower side of the light emitting layer 11, and may have a larger band gap than the light emitting layer 11 so as to supply electrons to the light emitting layer 11. The thickness of the lower n-type semiconductor layer can be about 2 to 3 μm, for example.
The upper n-type semiconductor layer 13 is preferably made of a material that absorbs less emitted light. The thickness of the upper n-type semiconductor layer can be, for example, about 50 to 1000 nm.

図１に示す発光層１１は、例えば、複数の井戸層に障壁層が挿入された、すなわち、井戸層同士が障壁層を介して積層された量子井戸構造を有する窒化物半導体により形成される。発光層は、電流注入、すなわち、電子と正孔を注入して再結合させることで光を発生させる活性層である。井戸層は、例えば、III族窒化物半導体により形成される量子井戸の層であり、窒化ガリウムインジウムＧａxＩｎyＮz（化学量論比で０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１、ｚ＝１）等を用いることができる。Ｉｎの組成比ｙを変化させると、発光層の中心波長を変えることができる。井戸層の厚さは、例えば、２〜５ｎｍ程度とすることができる。障壁層には、例えば、窒化ガリウム（ＧａＮ）といったIII族窒化物半導体を用いることができる。障壁層の厚さは、例えば、６〜１５ｎｍ程度とすることができる。
むろん、発光層は、量子ドット構造を有する窒化物半導体等により形成されても良い。 The light emitting layer 11 shown in FIG. 1 is formed of, for example, a nitride semiconductor having a quantum well structure in which a barrier layer is inserted into a plurality of well layers, that is, the well layers are stacked via the barrier layers. The light emitting layer is an active layer that generates light by current injection, that is, injection of electrons and holes to recombine them. The well layer is, for example, a quantum well layer formed of a group III nitride semiconductor, and includes gallium indium nitride Ga x In y N z (stoichiometric ratio 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y = 1, z = 1) and the like can be used. When the In composition ratio y is changed, the center wavelength of the light emitting layer can be changed. The thickness of the well layer can be, for example, about 2 to 5 nm. For the barrier layer, for example, a group III nitride semiconductor such as gallium nitride (GaN) can be used. The thickness of the barrier layer can be, for example, about 6 to 15 nm.
Of course, the light emitting layer may be formed of a nitride semiconductor or the like having a quantum dot structure.

図１に示すｐ型半導体層１２は、発光層１１の上側を被覆するｐ型クラッド層である。ｐ型半導体層には、例えば、ＧａＮやＡｌＧａＮといったIII族窒化物半導体ＡｌaＧａbＩｎcＮd（化学量論比で０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、ａ＋ｂ＋ｃ＝１、ｄ＝１）等を用いることができる。ｐ型伝導を示すように半導体に添加するアクセプタ不純物は、ｐ＋＋層（ｐ型半導体トンネル接合層）を除いて、例えば、Ｍｇ（マグネシウム）、Ｚｎ（亜鉛）、Ｂｅ（ベリリウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、及び、Ｂａ（バリウム）の中から選ばれる一種以上の元素等を用いることができる。アクセプタ不純物の添加濃度は、例えば、２×１０19ｃｍ-3程度といった１×１０19ｃｍ-3〜５×１０19ｃｍ-3程度とすることができる。ｐ型半導体層１２は、発光した光の吸収が少なく、正孔を発光層１１へ供給するように、発光層１１よりバンドギャップが大きければ良い。 The p-type semiconductor layer 12 shown in FIG. 1 is a p-type cladding layer that covers the upper side of the light emitting layer 11. The p-type semiconductor layer includes, for example, a group III nitride semiconductor Al a Ga b In c N d such as GaN or AlGaN (stoichiometric ratio 0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ c ≦ 1, a + b + c = 1, d = 1) or the like can be used. Acceptor impurities added to the semiconductor so as to exhibit p-type conduction are, for example, Mg (magnesium), Zn (zinc), Be (beryllium), Ca (calcium) except for the p ++ layer (p-type semiconductor tunnel junction layer). One or more elements selected from Sr (strontium) and Ba (barium) can be used. Addition concentration of the acceptor impurity, for example, be 1 × 10 19 cm -3 ~5 × 10 19 cm -3 approximately like about 2 × 10 19 cm -3. The p-type semiconductor layer 12 only needs to have a larger band gap than the light emitting layer 11 so as to absorb less emitted light and supply holes to the light emitting layer 11.

ｐ型半導体層１２の厚さＴ1は、例えば、５０〜１０００ｎｍ程度とすることができる。孔２０の深さＤ1に対するｐ型半導体層の厚さＴ1の比Ｔ1／Ｄ1は、０．１〜０．３が好ましい。孔２０を形成すると深さに誤差が生じるが、比Ｔ1／Ｄ1を０．１以上にすると上部ｎ型半導体層１３側からの孔２０の形成がｐ型半導体層１２で止まりやすいためである。一方、比Ｔ1／Ｄ1を０．３以下にすると、ｐ型半導体層を適度な厚さ以下にすることができる。
また、ｐ型半導体層１２には孔２０による露出部１２ｅが形成され、ｐ型半導体層１２のうち孔２０の周縁領域２２の電気抵抗が該周縁領域２２から外側の領域２３の電気抵抗よりも小さくされている。 The thickness T 1 of the p-type semiconductor layer 12 can be set to, for example, about 50 to 1000 nm. The ratio T 1 / D 1 of the thickness T 1 of the p-type semiconductor layer to the depth D 1 of the hole 20 is preferably 0.1 to 0.3. When the hole 20 is formed, an error occurs in the depth. However, when the ratio T 1 / D 1 is set to 0.1 or more, the formation of the hole 20 from the upper n-type semiconductor layer 13 side tends to stop at the p-type semiconductor layer 12. is there. On the other hand, when the ratio T 1 / D 1 is set to 0.3 or less, the p-type semiconductor layer can be set to an appropriate thickness or less.
The p-type semiconductor layer 12 has an exposed portion 12 e formed by the hole 20, and the electrical resistance of the peripheral region 22 of the hole 20 in the p-type semiconductor layer 12 is higher than the electrical resistance of the region 23 outside the peripheral region 22. It has been made smaller.

さらに、図１に示すｐ型半導体層１２は、発光層１１上に形成されたＡｌ含有層１２ａと、このＡｌ含有層１２ａ上に形成されたＡｌ非添加層１２ｂとを有する。すなわち、Ａｌ含有層１２ａにはＡｌaＧａbＩｎcＮd等が用いられ、Ａｌ非添加層１２ｂにはＧａbＩｎcＮd等が用いられる。むろん、Ａｌ非添加層１２ｂに元々Ａｌが不純物として含まれても良いし、Ａｌ含有層１２ａのＡｌ組成比ａよりも低いＡｌ組成比のＡｌ低含有層をＡｌ非添加層１２ｂの代わりにしても良い。Ａｌ含有層１２ａのＡｌ組成比ａは、孔２０のドライエッチングをｐ型半導体層１２で止める観点から、０．０５（５％）以上が好ましい。 Further, the p-type semiconductor layer 12 shown in FIG. 1 has an Al-containing layer 12a formed on the light-emitting layer 11 and an Al non-added layer 12b formed on the Al-containing layer 12a. In other words, the Al-containing layer 12a Al a Ga b In c N d and the like are used, the Al non-added layer 12b such as Ga b In c N d is used. Of course, the Al non-added layer 12b may originally contain Al as an impurity, or an Al low-containing layer having an Al composition ratio lower than the Al composition ratio a of the Al-containing layer 12a may be used in place of the Al-free layer 12b. Also good. The Al composition ratio a of the Al-containing layer 12a is preferably 0.05 (5%) or more from the viewpoint of stopping the dry etching of the holes 20 with the p-type semiconductor layer 12.

図１に示すトンネル接合１４は、Ａｌ非添加層１２ｂ上に形成されたｐ＋＋（ｐ型半導体トンネル接合層）１２ｔと、このｐ＋＋層１２ｔ上に形成されたｎ＋＋（ｎ型半導体トンネル接合層）１３ｔとを有する。本半導体発光素子１において、ｐ型半導体層１２はｐ＋＋層１２ｔを含み、上部ｎ型半導体層１３はｎ＋＋層１３ｔを含む。すなわち、トンネル接合１４は、ｐ型半導体層１２の上部に設けられたｐ＋＋層１２ｔと、このｐ＋＋層１２ｔに隣接したｎ＋＋層１３ｔとを含む。ｐ型半導体層１２と上部ｎ型半導体層１３との間にトンネル接合１４があることにより、電流を上部ｎ型半導体層１３からｐ型半導体層１２へ流すことができる。   The tunnel junction 14 shown in FIG. 1 includes a p ++ (p-type semiconductor tunnel junction layer) 12t formed on the Al non-added layer 12b and an n ++ (n-type semiconductor tunnel junction layer) 13t formed on the p ++ layer 12t. And have. In the semiconductor light emitting device 1, the p-type semiconductor layer 12 includes a p ++ layer 12t, and the upper n-type semiconductor layer 13 includes an n ++ layer 13t. That is, the tunnel junction 14 includes a p ++ layer 12t provided on the p-type semiconductor layer 12 and an n ++ layer 13t adjacent to the p ++ layer 12t. By having the tunnel junction 14 between the p-type semiconductor layer 12 and the upper n-type semiconductor layer 13, current can flow from the upper n-type semiconductor layer 13 to the p-type semiconductor layer 12.

ｐ＋＋層１２ｔは、窒化ガリウムインジウムＧａxＩｎyＮz（化学量論比で０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１、ｚ＝１）といったIII族窒化物半導体等により形成される。Ｉｎの組成比ｙは、０〜０．３程度とすることができ、好ましくは０．１〜０．２５程度、より好ましくは０．２程度とすることができる。ｐ型伝導を示すように半導体に添加するアクセプタ不純物は、ｐ型半導体層１２に使用可能なアクセプタ不純物を使用することができる。Ｍｇといったアクセプタ不純物の添加濃度は、ｐ＋＋層を除いたｐ型半導体層への添加濃度よりも高濃度とされ、例えば、５×１０19cm-3〜１×１０２１cm-3程度、より好ましくは１×１０20cm-3〜３×１０２０cm-3程度とすることができる。ｐ＋＋層の厚さは、２〜１０ｎｍ程度とすることができ、Ｉｎ組成に依存して高いＩｎ組成ほど薄くするのが好ましい。 The p ++ layer 12t is formed of a group III nitride semiconductor such as gallium indium nitride Ga x In y N z (stoichiometric ratio 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y = 1, z = 1). The The In composition ratio y can be about 0 to 0.3, preferably about 0.1 to 0.25, and more preferably about 0.2. Acceptor impurities that can be used for the p-type semiconductor layer 12 can be used as acceptor impurities added to the semiconductor so as to exhibit p-type conduction. The addition concentration of the acceptor impurity such as Mg is higher than the addition concentration to the p-type semiconductor layer excluding the p ++ layer, and is preferably about 5 × 10 19 cm −3 to 1 × 10 21 cm −3 , for example. Can be about 1 × 10 20 cm −3 to 3 × 10 20 cm −3 . The thickness of the p ++ layer can be about 2 to 10 nm, and it is preferable that the higher the In composition, the thinner, depending on the In composition.

ｎ＋＋層１３ｔも、窒化ガリウムインジウムＧａxＩｎyＮz（化学量論比で０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＝１、ｚ＝１）といったIII族窒化物半導体等により形成される。Ｉｎの組成比ｙは、０〜０．２程度とすることができ、０でも良い。ｎ型伝導を示すように半導体に添加するドナー不純物は、ｎ型半導体層１３，１５に使用可能なドナー不純物を使用することができる。Ｓｉといったドナー不純物の添加濃度は、ｎ＋＋層を除いたｎ型半導体層への添加濃度よりも高濃度とされ、例えば、１×１０20cm-3〜１×１０２１cm-3程度、より好ましくは３×１０20cm-3〜６×１０２０cm-3程度とすることができる。ｎ＋＋層の厚さは、５〜３０ｎｍ程度とすることができ、Ｉｎ組成に依存して高いＩｎ組成ほど薄くするのが好ましい。 The n ++ layer 13t is also formed of a group III nitride semiconductor such as gallium indium nitride Ga x In y N z (stoichiometric ratio 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, x + y = 1, z = 1). The The In composition ratio y may be about 0 to 0.2, and may be 0. As donor impurities added to the semiconductor so as to exhibit n-type conduction, donor impurities usable for the n-type semiconductor layers 13 and 15 can be used. The doping concentration of donor impurities such as Si is higher than the doping concentration to the n-type semiconductor layer excluding the n ++ layer, and is preferably about 1 × 10 20 cm −3 to 1 × 10 21 cm −3 , for example. Can be about 3 × 10 20 cm −3 to 6 × 10 20 cm −3 . The thickness of the n ++ layer can be about 5 to 30 nm, and it is preferable that the higher the In composition is, the thinner it is depending on the In composition.

なお、図１に示す絶縁膜１６には、例えば、酸化アルミニウムや酸化シリコンといった酸化物、窒化シリコンといった窒化物、等を用いることができる。図１に示すｎ−電極１７，１８には、例えば、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ａｕ（金）などを組み合わせた一種以上の導電体等を用いることができる。電極１７，１８は、単層のみならず、複数の層とされても良い。   Note that for the insulating film 16 illustrated in FIG. 1, for example, an oxide such as aluminum oxide or silicon oxide, a nitride such as silicon nitride, or the like can be used. As the n-electrodes 17 and 18 shown in FIG. 1, for example, one or more kinds of conductors that combine Ti (titanium), Al (aluminum), Au (gold), and the like can be used. The electrodes 17 and 18 may be not only a single layer but also a plurality of layers.

上述した半導体発光素子１の中央部には、ｎ型半導体層１３からトンネル接合１４を経てｐ型半導体層１２に至る孔２０が形成されている。この半導体発光素子１において、孔２０の位置に対応する孔領域を符号２１で示し、ｐ型半導体層１２のアクセプタ不純物が活性化された孔２０の周縁領域を符号２２で示し、この周縁領域２２から外側の領域を符号２３で示している。図１に破線で囲ったように、ｐ型半導体層１２のうち孔領域２１及び周縁領域２２は、アクセプタ不純物の活性化領域Ａ１とされ、電気抵抗が外側領域２３の電気抵抗よりも小さくされている。このため、半導体発光素子１は、孔領域２１を含めて周縁領域２２の発光が外側領域２３の発光よりも強くされている。   A hole 20 extending from the n-type semiconductor layer 13 to the p-type semiconductor layer 12 through the tunnel junction 14 is formed in the central portion of the semiconductor light emitting device 1 described above. In this semiconductor light emitting device 1, a hole region corresponding to the position of the hole 20 is indicated by reference numeral 21, and a peripheral region of the hole 20 in which the acceptor impurity of the p-type semiconductor layer 12 is activated is indicated by reference numeral 22. A region outside the region is indicated by reference numeral 23. As surrounded by a broken line in FIG. 1, the hole region 21 and the peripheral region 22 of the p-type semiconductor layer 12 are the acceptor impurity activation region A <b> 1, and the electric resistance is made smaller than the electric resistance of the outer region 23. Yes. For this reason, in the semiconductor light emitting device 1, the light emission in the peripheral region 22 including the hole region 21 is made stronger than the light emission in the outer region 23.

孔２０の深さＤ1は、ｐ型半導体層１２の一部が露出する深さであれば良く、ｎ＋＋層１３ｔを含む上部ｎ型半導体層１３の厚さ以上、より好ましくはｐ＋＋層１２ｔを貫通するようなｎ型半導体層１３とｐ＋＋層１２ｔを合わせた厚さ以上とすることができる。また、孔の深さＤ1は、発光層１１に到達するようなｎ型半導体層１３とｐ型半導体層１２を合わせた厚さ以上でも良く、孔領域２１を良好に発光させる観点からｎ型半導体層１３とｐ型半導体層１２を合わせた厚さ未満が好ましい。
孔２０の径ｄ1は、半導体発光素子１の径未満の範囲内で、例えば、１〜５０μｍ、より好ましくは２〜２０μｍとすることができる。 The depth D 1 of the hole 20 may be a depth at which a part of the p-type semiconductor layer 12 is exposed, and more than the thickness of the upper n-type semiconductor layer 13 including the n ++ layer 13t, more preferably the p ++ layer 12t. The n-type semiconductor layer 13 and the p ++ layer 12t that penetrate each other can be made thicker or more. Further, the hole depth D 1 may be equal to or greater than the total thickness of the n-type semiconductor layer 13 and the p-type semiconductor layer 12 reaching the light-emitting layer 11, and from the viewpoint of favorably emitting light from the hole region 21. A thickness less than the total thickness of the semiconductor layer 13 and the p-type semiconductor layer 12 is preferable.
The diameter d 1 of the hole 20 may be, for example, 1 to 50 μm, more preferably 2 to 20 μm, within a range less than the diameter of the semiconductor light emitting device 1.

周縁領域２２の径ｄ2は、孔の径よりも大きく半導体発光素子１の径未満の範囲内で、例えば、２〜１００μｍ、より好ましくは５〜５０μｍとすることができる。熱アニールにより周縁領域のアクセプタ不純物を活性化する場合、周縁領域の径ｄ2は、アニールの雰囲気ガスや温度や時間によって制御可能である。径ｄ2を大きくするためには、酸素など活性化されやすい雰囲気ガスを使用したり、温度を高くしたり、時間を長くしたりすればよい。逆に、径ｄ2を小さくするためには、窒素など活性化されにくい雰囲気ガスを使用したり、温度を低くしたり、時間を短くしたりすればよい。 The diameter d 2 of the peripheral region 22 can be set to, for example, 2 to 100 μm, more preferably 5 to 50 μm, within a range that is larger than the diameter of the hole and less than the diameter of the semiconductor light emitting element 1. When the acceptor impurity in the peripheral region is activated by thermal annealing, the diameter d 2 of the peripheral region can be controlled by the annealing atmosphere gas, temperature, and time. In order to increase the diameter d 2 , an easily activated atmospheric gas such as oxygen may be used, the temperature may be increased, or the time may be increased. Conversely, in order to reduce the diameter d 2 , it is only necessary to use an atmosphere gas that is difficult to activate, such as nitrogen, lower the temperature, or shorten the time.

外側領域２３の幅Ｔ3は、孔２０の径ｄ1、周縁領域２２の径ｄ2、及び、半導体発光素子１の大きさにより決まり、例えば、５μｍ以上で３０μｍ以下とすることができる。 Width T 3 of the outer region 23, the diameter d 1 of the holes 20, the diameter d 2 of the peripheral region 22, and determined by the size of the semiconductor light emitting element 1, for example, be a 30μm or less 5μm or more.

図２は、製造に好適な窒化物半導体発光素子１の構造例を模式的に示している。この半導体発光素子１は、基板４１上に低温堆積緩衝層４２、アンドープ半導体層４３、下部ｎ型半導体層１５、発光層１１、ｐ型半導体層１２、及び、上部ｎ型半導体層１３が順に積層され、絶縁膜１６及び電極１７，１８が形成されている。基板４１には、例えば、窒化ガリウム（ＧａＮ）単結晶基板、サファイア単結晶基板、等を用いることができる。低温堆積緩衝層４２には、例えば、窒化アルミニウム（ＡｌＮ）や窒化ガリウム（ＧａＮ）といったIII族窒化物半導体等を用いることができる。アンドープ半導体層４３には、例えば、窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）といったIII族窒化物半導体等を用いることができる。   FIG. 2 schematically shows a structural example of the nitride semiconductor light emitting device 1 suitable for manufacturing. In this semiconductor light emitting device 1, a low temperature deposition buffer layer 42, an undoped semiconductor layer 43, a lower n-type semiconductor layer 15, a light emitting layer 11, a p-type semiconductor layer 12, and an upper n-type semiconductor layer 13 are sequentially stacked on a substrate 41. Thus, the insulating film 16 and the electrodes 17 and 18 are formed. As the substrate 41, for example, a gallium nitride (GaN) single crystal substrate, a sapphire single crystal substrate, or the like can be used. For the low temperature deposition buffer layer 42, for example, a group III nitride semiconductor such as aluminum nitride (AlN) or gallium nitride (GaN) can be used. For the undoped semiconductor layer 43, for example, a group III nitride semiconductor such as gallium nitride (GaN) or aluminum gallium nitride (AlGaN) can be used.

（２）半導体発光素子の製造方法：
次に、図２及び図３（ａ）を参照して、窒化物半導体素子の製造方法の例を説明する。
基板４１上の各層は、例えば、有機金属化合物気相成長法（ＭＯＶＰＥ法）といった原料ガスを用いる気相成長法により成長させることができる。原料ガスには、アンモニア（ＮＨ3）、といった水素を含むガスが用いられる。 (2) Manufacturing method of semiconductor light emitting device:
Next, an example of a method for manufacturing a nitride semiconductor device will be described with reference to FIGS.
Each layer on the substrate 41 can be grown by, for example, a vapor phase growth method using a source gas such as an organic metal compound vapor phase growth method (MOVPE method). A gas containing hydrogen such as ammonia (NH 3 ) is used as the source gas.

まず、基板４１上に、低温堆積緩衝層４２、アンドープ半導体層４３、下部ｎ型半導体層１５、発光層（発光部）１１、ｐ型半導体層１２、及び、上部ｎ型半導体層１３を順に設定厚さまで気相成長法により結晶成長させる（層形成工程Ｓ１）。ｐ型半導体層１２の結晶成長には、Ａｌ含有層１２ａ、Ａｌ非添加層１２ｂ、及び、ｐ＋＋層１２ｔの結晶成長が含まれる。上部ｎ型半導体層１３の結晶成長には、ｎ＋＋層１３ｔ、及び、このｎ＋＋層１３を除いたｎ型半導体層の結晶成長が含まれる。発光層１１が量子井戸構造である場合、下部ｎ型半導体層１５上に井戸層及び障壁層を交互に設定厚さまで気相成長法により成長させる。ｎ型半導体層１５，１３を成長させる際にはドナー不純物を窒化物半導体に添加し、ｐ型半導体層１２を成長させる際にはアクセプタ不純物を窒化物半導体に添加する。なお、各層の厚みは、成長時間等を変えることにより調整することができる。
各層成長時、原料ガスが分解する。このため、層形成工程Ｓ１で形成されるｐ型半導体層１２には、Ｍｇといったアクセプタ不純物、及び、分解した原料ガスから生じる水素が含まれる。すなわち、層形成工程Ｓ１は、アクセプタ不純物及び水素を含むｐ型半導体層１２の上にｎ型半導体層１３を形成する工程である。含まれる水素は、ｐ型半導体層１２のアクセプタ不純物を不活性化し、この時点でｐ型半導体層１２は全体が高抵抗化する。 First, a low temperature deposition buffer layer 42, an undoped semiconductor layer 43, a lower n-type semiconductor layer 15, a light emitting layer (light emitting portion) 11, a p-type semiconductor layer 12, and an upper n-type semiconductor layer 13 are set in order on the substrate 41. Crystals are grown to a thickness by vapor deposition (layer formation step S1). Crystal growth of the p-type semiconductor layer 12 includes crystal growth of the Al-containing layer 12a, the Al non-added layer 12b, and the p ++ layer 12t. Crystal growth of the upper n-type semiconductor layer 13 includes crystal growth of the n ++ layer 13t and the n-type semiconductor layer excluding the n ++ layer 13. When the light emitting layer 11 has a quantum well structure, a well layer and a barrier layer are alternately grown on the lower n-type semiconductor layer 15 to a set thickness by a vapor deposition method. When the n-type semiconductor layers 15 and 13 are grown, a donor impurity is added to the nitride semiconductor, and when the p-type semiconductor layer 12 is grown, an acceptor impurity is added to the nitride semiconductor. The thickness of each layer can be adjusted by changing the growth time and the like.
During the growth of each layer, the source gas is decomposed. For this reason, the p-type semiconductor layer 12 formed in the layer forming step S1 contains acceptor impurities such as Mg and hydrogen generated from the decomposed source gas. That is, the layer forming step S1 is a step of forming the n-type semiconductor layer 13 on the p-type semiconductor layer 12 containing acceptor impurities and hydrogen. The contained hydrogen inactivates acceptor impurities in the p-type semiconductor layer 12, and at this point, the entire p-type semiconductor layer 12 has a high resistance.

次に、上部ｎ型半導体層１３側からｐ型半導体層１２の一部が露出する孔２０を形成する（穿孔工程Ｓ２）。孔２０を形成するためのエッチングには、例えば、反応性イオンエッチング（ＲＩＥ）といったドライエッチング等を採用することができる。ＲＩＥには、誘導結合方式（ＩＣＰ；Inductive Coupling Plasma）等のＲＩＥが含まれる。孔２０の深さＤ1は、エッチングの時間等により制御することができる。例えば、エッチングの時間を長くすると孔を深くすることができ、エッチングの時間を短くすると孔を浅くすることができる。 Next, a hole 20 in which a part of the p-type semiconductor layer 12 is exposed from the upper n-type semiconductor layer 13 side is formed (piercing step S2). For the etching for forming the holes 20, for example, dry etching such as reactive ion etching (RIE) can be employed. The RIE includes RIE such as inductive coupling plasma (ICP). The depth D 1 of the hole 20 can be controlled by the etching time or the like. For example, if the etching time is lengthened, the hole can be deepened, and if the etching time is shortened, the hole can be shallowed.

ＲＩＥで孔２０を形成するには、例えば、以下の手順に従えば良い。
まず、上部ｎ型半導体層１３上にエッチングマスクを形成し、孔領域２１のマスクを除去する。次に、このマスクで覆われていない孔領域２１の上部ｎ型半導体層１３、及び、ｐ型半導体層１２の一部をＲＩＥによりエッチングして、ｐ型半導体層１２の一部を露出させる。その後、エッチングマスクを除去すればよい。 In order to form the hole 20 by RIE, for example, the following procedure may be followed.
First, an etching mask is formed on the upper n-type semiconductor layer 13 and the mask of the hole region 21 is removed. Next, a part of the upper n-type semiconductor layer 13 and the p-type semiconductor layer 12 in the hole region 21 not covered with the mask is etched by RIE to expose a part of the p-type semiconductor layer 12. Thereafter, the etching mask may be removed.

ｐ型半導体層１２にＡｌが含まれる場合、酸素とフッ素の少なくとも一方を含むドライエッチング等により上部ｎ型半導体層１３側から孔２０を形成して該孔２０により露出した部分のｐ型半導体層１２に酸化アルミニウムとフッ化アルミニウムの少なくとも一方を生成するようにしてもよい。なお、好ましいＡｌ組成比は、上述した５％以上である。生成される酸化アルミニウム（ＡｌＯx）やフッ化アルミニウム（ＡｌＦy）は、エッチングをｐ型半導体層１２で止める機能を有する。Ａｌ非添加層１２ｂ及びｐ＋＋層１２ｔにＡｌが添加されていない場合、エッチングがＡｌ含有層１２ａで止まる。 When the p-type semiconductor layer 12 contains Al, a portion of the p-type semiconductor layer exposed by the hole 20 is formed by forming the hole 20 from the upper n-type semiconductor layer 13 side by dry etching or the like containing at least one of oxygen and fluorine. 12 may produce at least one of aluminum oxide and aluminum fluoride. A preferable Al composition ratio is 5% or more as described above. The produced aluminum oxide (AlO x ) and aluminum fluoride (AlF y ) have a function of stopping etching at the p-type semiconductor layer 12. When Al is not added to the Al non-added layer 12b and the p ++ layer 12t, the etching stops at the Al-containing layer 12a.

また、ｐ型半導体層１２にＡｌが添加されていなくても、ｐ型半導体層１２の厚さＴ1を孔２０の深さＤ1の０．１〜０．３倍にすると、上部ｎ型半導体層１３側からの孔２０の形成が適度な厚さのｐ型半導体層１２で止まりやすくなる。エッチングによる深さの誤差が最大プラスマイナス５％あると仮定すると、孔２０の実際の深さは目標の深さＤtに対して−０．０５×Ｄt〜＋０．０５×Ｄtの変動を生じる。比Ｔ1／Ｄ1を０．１以上に設定することにより、より確実に孔２０の形成をｐ型半導体層１２で止めることができる。 Even if Al is not added to the p-type semiconductor layer 12, if the thickness T 1 of the p-type semiconductor layer 12 is 0.1 to 0.3 times the depth D 1 of the hole 20, the upper n-type Formation of the hole 20 from the semiconductor layer 13 side is likely to stop at the p-type semiconductor layer 12 having an appropriate thickness. Assuming that the depth error due to etching is a maximum of plus or minus 5%, the actual depth of the hole 20 varies from −0.05 × D t to + 0.05 × D t with respect to the target depth D t . Produce. By setting the ratio T 1 / D 1 to be 0.1 or more, the formation of the hole 20 can be stopped more reliably by the p-type semiconductor layer 12.

上記穿孔工程Ｓ２の後、上部ｎ型半導体層１３まで形成した基板４１をアニールし、ｐ型半導体層１２のうち孔領域２１及び周縁領域２２の電気抵抗を外側領域２３の電気抵抗よりも小さくする（アニール工程Ｓ３）。孔領域２１及び周縁領域２２では、Ｍｇといったアクセプタ不純物と水素の結合が切れ、アクセプタ不純物が活性化して電気抵抗が小さくなると考えられる。図１，２に示すように、露出部１２ｅからｐ型半導体層１２の活性化が進行し、破線で囲まれたような活性化領域Ａ１が形成される。活性化アニールの雰囲気ガスには、例えば、酸素、窒素、アルゴン、これらの組合せ、等を用いることができる。活性化アニールの温度は、例えば、５００〜８００℃程度とすることができる。活性化アニールの時間は、例えば、１〜１２０分程度とすることができる。上述したように、周縁領域の径ｄ2は、アニールの雰囲気ガスや温度や時間によって制御可能である。７２５℃などのより高い温度であれば、例えば数分程度の短い時間で済むし、１時間程度の長い時間アニールするのであれば、例えば５２５℃などの低い温度で良い。また、酸素に比べて活性化されにくい雰囲気ガス、例えば窒素などの場合は、より高い温度若しくは長い時間の活性化アニールをすれば良い。 After the drilling step S2, the substrate 41 formed up to the upper n-type semiconductor layer 13 is annealed so that the electrical resistance of the hole region 21 and the peripheral region 22 in the p-type semiconductor layer 12 is smaller than the electrical resistance of the outer region 23. (Annealing step S3). In the hole region 21 and the peripheral region 22, it is considered that the acceptor impurity such as Mg is disconnected from hydrogen, and the acceptor impurity is activated to reduce the electrical resistance. As shown in FIGS. 1 and 2, the activation of the p-type semiconductor layer 12 proceeds from the exposed portion 12e, and an activation region A1 surrounded by a broken line is formed. For example, oxygen, nitrogen, argon, a combination thereof, or the like can be used as the atmosphere gas for the activation annealing. The temperature of the activation annealing can be set to about 500 to 800 ° C., for example. The activation annealing time can be, for example, about 1 to 120 minutes. As described above, the diameter d 2 of the peripheral region can be controlled by the annealing atmosphere gas, temperature, and time. If it is a higher temperature such as 725 ° C., a short time such as several minutes is sufficient, and if annealing is performed for a long time such as one hour, a low temperature such as 525 ° C. is sufficient. In the case of an atmospheric gas that is less activated than oxygen, such as nitrogen, activation annealing at a higher temperature or longer time may be performed.

上記アニール工程Ｓ３の後、下部ｎ層露出を行い、電極形成する（工程Ｓ４〜Ｓ５）。
まず、素子分離のため、下部ｎ型半導体層１５の一部を露出させ、側壁部（外側領域２３の外側）を形成する（ｎ層露出工程Ｓ４）。図１には、孔２０を中心とした円形のメサがエッチングにより形成されていることが示されている。周縁領域２２よりも外側にあり、メサよりも内側にある活性化されていない領域が、高抵抗である外側領域２３となる。 After the annealing step S3, the lower n layer is exposed to form electrodes (steps S4 to S5).
First, for element isolation, a part of the lower n-type semiconductor layer 15 is exposed to form a side wall (outside the outer region 23) (n layer exposing step S4). FIG. 1 shows that a circular mesa centered on the hole 20 is formed by etching. The non-activated region located outside the peripheral region 22 and inside the mesa is the outer region 23 having high resistance.

下部ｎ型半導体層１５を露出させるためのエッチングにも、例えば、ＲＩＥといったドライエッチング等を採用することができる。ＲＩＥで孔２０を形成するには、例えば、以下の手順に従えば良い。
まず、上部ｎ型半導体層１３上にエッチングマスクを形成し、外側領域２３から外側にある領域のマスクを除去する。次に、マスクで覆われていない部分の上部ｎ型半導体層１３、ｐ型半導体層１２、及び、発光層１１をＲＩＥによりエッチングして、下部ｎ型半導体層１５の一部を露出させる。その後、エッチングマスクを除去すれば良い。 For etching for exposing the lower n-type semiconductor layer 15, for example, dry etching such as RIE can be employed. In order to form the hole 20 by RIE, for example, the following procedure may be followed.
First, an etching mask is formed on the upper n-type semiconductor layer 13, and the mask in the outer region is removed from the outer region 23. Next, the upper n-type semiconductor layer 13, the p-type semiconductor layer 12, and the light emitting layer 11 that are not covered with the mask are etched by RIE to expose a part of the lower n-type semiconductor layer 15. Thereafter, the etching mask may be removed.

上記ｎ層露出工程Ｓ４の後、下部ｎ型半導体層１５上から側壁部を経て上部ｎ型半導体層１３の縁部に絶縁膜１６を形成し、下部ｎ型半導体層１５上に下部ｎ−電極１７を形成し、絶縁膜１６及び上部ｎ型半導体層１３上に上部ｎ−電極１８を形成する（電極形成工程Ｓ５）。
絶縁膜の形成には、蒸着法、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法、等を使用することができる。絶縁膜のエッチングには、ＲＩＥといったドライエッチングや、ふっ酸によるウェットエッチング等を採用することができる。 After the n-layer exposing step S4, an insulating film 16 is formed on the lower n-type semiconductor layer 15 on the edge of the upper n-type semiconductor layer 13 through the side wall and on the lower n-type semiconductor layer 15, and on the lower n-type semiconductor layer 15. 17 is formed, and an upper n-electrode 18 is formed on the insulating film 16 and the upper n-type semiconductor layer 13 (electrode formation step S5).
For the formation of the insulating film, a vapor deposition method, a sputtering method, a CVD (Chemical Vapor Deposition) method, or the like can be used. For the etching of the insulating film, dry etching such as RIE, wet etching with hydrofluoric acid, or the like can be employed.

ｎ−電極１７，１８を形成するには、例えば、以下の手順に従えば良い。
まず、ウエハの表面にフォトレジストを一様に塗布し、フォトリソグラフィにより、電極１７，１８の形成部分のフォトレジストを除去する。次いで、露出したｎ型半導体層１５，１３の表面に真空蒸着法で設定厚さの電極１７，１８を形成する。その後、フォトレジストを除去することで電極１７，１８の形成が完了する。本形成法は、二つ同時にｎ−電極を形成することが可能である。 In order to form the n-electrodes 17 and 18, for example, the following procedure may be followed.
First, a photoresist is uniformly applied to the surface of the wafer, and the photoresist on the portions where the electrodes 17 and 18 are formed is removed by photolithography. Next, electrodes 17 and 18 having a set thickness are formed on the exposed surfaces of the n-type semiconductor layers 15 and 13 by vacuum deposition. Thereafter, the formation of the electrodes 17 and 18 is completed by removing the photoresist. This forming method can form two n-electrodes simultaneously.

以上により、電流狭窄により発光領域が孔領域２１及び周縁領域２２に制限された窒化物半導体発光素子１が完成する。この発光素子１は、孔２０の周縁領域２２の発光が外側領域２３の発光よりも強くなる。   Thus, the nitride semiconductor light emitting device 1 in which the light emitting region is limited to the hole region 21 and the peripheral region 22 by current confinement is completed. In the light emitting element 1, the light emitted from the peripheral region 22 of the hole 20 is stronger than the light emitted from the outer region 23.

（３）半導体発光素子、及び、その製造方法の作用、及び、効果：
以下、半導体発光素子、及び、その製造方法の作用、及び、効果を説明する。
まず、図５を参照して、ｐ型半導体層１２の上にｎ型半導体層を被覆していない比較例の窒化物半導体発光素子９０１を説明する。この半導体発光素子９０１は、基板４１上に低温堆積緩衝層４２、アンドープ半導体層４３、ｎ型半導体層１５、発光層１１、及び、ｐ型半導体層１２が順に積層され、絶縁膜１６及び電極１７，１９が形成されている。ｎ−電極１７は、ｐ型半導体層１２の下にしかないｎ型半導体層１５の上に形成されている。ｐ−電極１９は、ｐ型半導体層１２の上に形成されている。 (3) Functions and effects of the semiconductor light emitting device and the manufacturing method thereof:
Hereinafter, operations and effects of the semiconductor light emitting device and the manufacturing method thereof will be described.
First, a nitride semiconductor light emitting device 901 of a comparative example in which an n-type semiconductor layer is not coated on the p-type semiconductor layer 12 will be described with reference to FIG. In the semiconductor light emitting device 901, a low temperature deposition buffer layer 42, an undoped semiconductor layer 43, an n-type semiconductor layer 15, a light emitting layer 11, and a p-type semiconductor layer 12 are sequentially stacked on a substrate 41, and an insulating film 16 and an electrode 17 are stacked. , 19 are formed. The n-electrode 17 is formed on the n-type semiconductor layer 15 that is only below the p-type semiconductor layer 12. The p-electrode 19 is formed on the p-type semiconductor layer 12.

上記半導体発光素子９０１は、図３（ｂ）に示すように、各層を結晶成長させ（層形成工程Ｓ１）、活性化アニールを行い（アニール工程Ｓ３）、ｎ型半導体層１５の一部をエッチングにより露出させ（ｎ層露出工程Ｓ４）、電極１７，１９を形成する（電極形成工程Ｓ５）ことにより形成される。   In the semiconductor light emitting device 901, as shown in FIG. 3B, each layer is crystal-grown (layer formation step S1), activation annealing is performed (annealing step S3), and a part of the n-type semiconductor layer 15 is etched. (N layer exposure step S4), and electrodes 17 and 19 are formed (electrode formation step S5).

ｐ−電極１９を正極として電極１９，１７間に電圧を印加すると、ｐ−電極１９から注入された電流は、ｐ型半導体層１２、発光層１１、及び、ｎ型半導体層１５を経てｎ−電極１７へ流れる。図５には、電流の流れにＣ９１を付している。上述したように、熱アニール後でも、ｐ型半導体層１２の電気抵抗はｎ型半導体層１５の電気抵抗よりも遙かに大きい。このため、ｐ型半導体層１２を流れる電流は、面内方向ＩＰＤに流れにくく、ｐ−電極１９の直下へ流れやすい。ｐ−電極１９直下のｐ型半導体層１２へ流れる電流は、発光層１１からｎ型半導体層１５にさらに直下へと流れ、その後、ｎ型半導体層１５を面内方向に流れる。発光層１１は、ｐ−電極１９直下を流れる電流により発光する。しかし、ｐ−電極１９の直下からの光は、ｐ−電極１９に遮られてしまう。このことは、光取り出し効率の低下に繋がる。   When a voltage is applied between the electrodes 19 and 17 using the p-electrode 19 as a positive electrode, the current injected from the p-electrode 19 passes through the p-type semiconductor layer 12, the light-emitting layer 11, and the n-type semiconductor layer 15 and becomes n−. It flows to the electrode 17. In FIG. 5, C91 is added to the current flow. As described above, even after the thermal annealing, the electric resistance of the p-type semiconductor layer 12 is much larger than the electric resistance of the n-type semiconductor layer 15. For this reason, the current flowing through the p-type semiconductor layer 12 is less likely to flow in the in-plane direction IPD and is likely to flow directly below the p-electrode 19. The current that flows to the p-type semiconductor layer 12 immediately below the p-electrode 19 flows further from the light emitting layer 11 to the n-type semiconductor layer 15, and then flows in the in-plane direction through the n-type semiconductor layer 15. The light emitting layer 11 emits light by a current flowing directly under the p-electrode 19. However, light from directly below the p-electrode 19 is blocked by the p-electrode 19. This leads to a decrease in light extraction efficiency.

一方、本技術の製造方法の場合、図３（ａ）に示すように、穿孔工程Ｓ２が増えている。このため、後のアニール工程Ｓ３により、孔２０の周縁領域２２の電気抵抗が外側領域２３の電気抵抗よりも小さくなる。図２に示す半導体発光素子１に対して上部ｎ−電極１８を正極として電極１８，１７間に電圧を印加すると、上部ｎ−電極１８から注入された電流は、上部ｎ型半導体層１３へ流れ、トンネル接合１４を介してｐ型半導体層１２へ流れ、発光層１１及び下部ｎ型半導体層１５を経て下部ｎ−電極１７へ流れる。図２には、電流の流れにＣ１を付している。ここで、外側領域２３の電気抵抗が周縁領域２２の電気抵抗よりも高いため、上部ｎ型半導体層１３では電流が面内方向ＩＰＤに流れて周縁領域２２に到達した時点で下方向に流れ始める。この電流は、低抵抗の周縁領域２２及び孔領域２１に狭窄されてｐ型半導体層１２から発光層１１を経て下部ｎ型半導体層１５へと流れ、その後、下部ｎ型半導体層１５を面内方向に流れる。発光層１１は、周縁領域２２及び孔領域２１を流れる電流により発光する。発光の強弱は、上部ｎ−電極１８の位置に依存しない。そこで、発光の弱い外側領域２３に上部ｎ−電極１８を形成すれば、光取り出し効率が向上する。   On the other hand, in the manufacturing method of the present technology, as shown in FIG. For this reason, the electrical resistance of the peripheral region 22 of the hole 20 becomes smaller than the electrical resistance of the outer region 23 by the subsequent annealing step S3. When a voltage is applied between the electrodes 18 and 17 with the upper n-electrode 18 as a positive electrode in the semiconductor light emitting device 1 shown in FIG. 2, the current injected from the upper n-electrode 18 flows into the upper n-type semiconductor layer 13. , Flows to the p-type semiconductor layer 12 through the tunnel junction 14, and flows to the lower n-electrode 17 through the light emitting layer 11 and the lower n-type semiconductor layer 15. In FIG. 2, C1 is added to the current flow. Here, since the electric resistance of the outer region 23 is higher than the electric resistance of the peripheral region 22, in the upper n-type semiconductor layer 13, the current starts flowing downward when reaching the peripheral region 22 in the in-plane direction IPD. . This current is confined to the low-resistance peripheral region 22 and the hole region 21 and flows from the p-type semiconductor layer 12 to the lower n-type semiconductor layer 15 through the light emitting layer 11, and then passes through the lower n-type semiconductor layer 15 in the plane. Flow in the direction. The light emitting layer 11 emits light by current flowing through the peripheral region 22 and the hole region 21. The intensity of light emission does not depend on the position of the upper n-electrode 18. Therefore, if the upper n-electrode 18 is formed in the outer region 23 where light emission is weak, the light extraction efficiency is improved.

以上より、本技術は、ｐ型半導体層の面内方向内側に電流が狭窄され、内側の発光を外側の発光よりも強くした新規かつ有用な半導体発光素子１を提供することができる。
また、図示していないが、下部ｎ型半導体層１５下部と上部ｎ型半導体層１３上部に誘電体などによる多層膜反射鏡を設けて共振器を形成しても良い。この場合、電流狭窄により集中した発光領域のみでレーザ動作が起こる面発光レーザを実現することが可能になる。この狭窄構造がないと、電極直下に多くの電流が流れてしまい、レーザ動作に必要なキャリアと光の相互作用が十分得られず、レーザ発振しない可能性がある。 As described above, the present technology can provide a novel and useful semiconductor light emitting device 1 in which the current is confined in the in-plane direction of the p-type semiconductor layer and the inner light emission is stronger than the outer light emission.
Although not shown, a resonator may be formed by providing a multilayer film reflecting mirror made of a dielectric or the like below the lower n-type semiconductor layer 15 and the upper n-type semiconductor layer 13. In this case, it is possible to realize a surface emitting laser in which laser operation occurs only in a light emitting region concentrated due to current confinement. Without this constriction structure, a large amount of current flows directly under the electrode, and there is a possibility that the interaction between the carrier and light necessary for laser operation cannot be obtained sufficiently, and laser oscillation does not occur.

なお、図６に示す比較例の製造方法により、図７に示すようにｐ型半導体層１２の上に上部ｎ型半導体層１３を被覆した比較例の窒化物半導体発光素子９０２を形成することができる。この半導体発光素子９０２は、下部ｎ型半導体層１５上に、発光層１１、ｐ型半導体層１２、及び、上部ｎ型半導体層１３が順に積層され、絶縁膜１６及び電極１７，１８が形成されている。しかし、製造方法に穿孔工程が無く、ｐ型半導体層１２の一部が露出する孔は形成されていない。   6, the nitride semiconductor light-emitting device 902 of the comparative example in which the upper n-type semiconductor layer 13 is coated on the p-type semiconductor layer 12 as shown in FIG. 7 can be formed by the manufacturing method of the comparative example shown in FIG. it can. In the semiconductor light emitting device 902, a light emitting layer 11, a p type semiconductor layer 12, and an upper n type semiconductor layer 13 are sequentially stacked on a lower n type semiconductor layer 15, and an insulating film 16 and electrodes 17 and 18 are formed. ing. However, there is no drilling step in the manufacturing method, and no hole in which a part of the p-type semiconductor layer 12 is exposed is formed.

上記半導体発光素子９０２は、各層を結晶成長させ（層形成工程Ｓ１）、下部ｎ型半導体層１５の一部をエッチングにより露出させ（ｎ層露出工程Ｓ４）、活性化アニールを行い（アニール工程Ｓ３）、電極１７，１８を形成する（電極形成工程Ｓ５）ことにより形成される。この製造方法は、素子分離のためのエッチングにより側壁部を形成した後にアニールを行うので、図７に示すように、側壁の周辺部に活性化領域Ａ９が形成される。このため、活性化領域Ａ９の電気抵抗が該活性化領域Ａ９から内側の領域９２１の電気抵抗よりも小さくなり、活性化領域Ａ９に電流が狭窄される。図７には、電流の流れにＣ９２を付している。発光層１１は、側壁の周辺部を流れる電流により発光する。下部ｎ型半導体層１５の上から側壁部を経て上部ｎ型半導体層１３の縁部の上に上部ｎ−電極１８を形成する場合、発光層１１からの光の一部は上部ｎ−電極１８に遮られてしまう。このことは、光取り出し効率の低下に繋がる。
従って、本技術の半導体発光素子１は、比較例の半導体発光素子９０２と比べても有用である。 In the semiconductor light emitting device 902, each layer is crystal-grown (layer forming step S1), a part of the lower n-type semiconductor layer 15 is exposed by etching (n layer exposing step S4), and activation annealing is performed (annealing step S3). ), And electrodes 17 and 18 are formed (electrode forming step S5). In this manufacturing method, annealing is performed after the side wall is formed by etching for element isolation, so that an activation region A9 is formed in the peripheral portion of the side wall as shown in FIG. For this reason, the electrical resistance of the activation region A9 becomes smaller than the electrical resistance of the region 921 inside from the activation region A9, and the current is confined in the activation region A9. In FIG. 7, C92 is attached to the current flow. The light emitting layer 11 emits light by a current flowing through the peripheral portion of the side wall. When the upper n-electrode 18 is formed on the edge of the upper n-type semiconductor layer 13 from the lower n-type semiconductor layer 15 through the side wall, a part of the light from the light emitting layer 11 is the upper n-electrode 18. It will be blocked by. This leads to a decrease in light extraction efficiency.
Therefore, the semiconductor light-emitting element 1 of the present technology is more useful than the semiconductor light-emitting element 902 of the comparative example.

（４）第二の例：
図４は、半導体発光素子の第二の例である窒化物半導体発光素子１Ａの構造を模式的に示している。図１，２に示す半導体発光素子１との主な違いは、積層順序である。各層の組成は、半導体発光素子１の場合と同様であるので、説明を省略する。また、半導体発光素子１Ａの製造方法も、積層順序を除いて半導体発光素子１の製造方法と同様である。図４に示す半導体発光素子１Ａは、トンネル接合１４を先に形成し、その後に発光層（発光部）３１を積層する構造となっている。具体的には、下部ｎ型半導体層１５上に、ｐ型半導体層１２、発光層３１、及び、上部ｎ型半導体層１３が順に積層され、絶縁膜１６及び電極１７，１８が形成されている。従って、ｐ型半導体層１２の上に形成される発光層３１に含まれるアンドープ層は、アンドープの導電層となる。また、ｐ型半導体層１２の上に形成される上部ｎ型半導体層１３は、ドナー不純物添加の導電層となる。 (4) Second example:
FIG. 4 schematically shows the structure of a nitride semiconductor light emitting device 1A which is a second example of the semiconductor light emitting device. The main difference from the semiconductor light emitting device 1 shown in FIGS. Since the composition of each layer is the same as that of the semiconductor light emitting device 1, the description thereof is omitted. The manufacturing method of the semiconductor light emitting element 1A is the same as the manufacturing method of the semiconductor light emitting element 1 except for the stacking order. The semiconductor light emitting device 1A shown in FIG. 4 has a structure in which the tunnel junction 14 is formed first, and then the light emitting layer (light emitting portion) 31 is laminated. Specifically, the p-type semiconductor layer 12, the light emitting layer 31, and the upper n-type semiconductor layer 13 are sequentially stacked on the lower n-type semiconductor layer 15 to form the insulating film 16 and the electrodes 17 and 18. . Therefore, the undoped layer included in the light emitting layer 31 formed on the p-type semiconductor layer 12 becomes an undoped conductive layer. The upper n-type semiconductor layer 13 formed on the p-type semiconductor layer 12 becomes a conductive layer to which a donor impurity is added.

ｐ型半導体層１２は、ｐ＋＋（ｐ型半導体トンネル接合層）１２ｔ上に形成されたＡｌ非添加層１２ｂと、このＡｌ非添加層１２ｂ上に形成されたＡｌ含有層１２ａとを有する。トンネル接合１４は、下部ｎ型半導体層１５の上部に設けられたｎ＋＋（ｎ型半導体トンネル接合層）１５ｔと、このｎ＋＋層１５ｔ上に形成されたｐ＋＋層１２ｔとを有する。本半導体発光素子１Ａにおいて、ｐ型半導体層１２はｐ＋＋層１２ｔを含み、下部ｎ型半導体層１５はｎ＋＋層１５ｔを含む。すなわち、トンネル接合１４は、ｐ型半導体層１２の下部に設けられたｐ＋＋層１２ｔと、このｐ＋＋層１２ｔに隣接したｎ＋＋層１５ｔとを含む。下部ｎ型半導体層１５とｐ型半導体層１２との間にトンネル接合１４があることにより、電流を下部ｎ型半導体層１５からｐ型半導体層１２へ流すことができる。   The p-type semiconductor layer 12 has an Al non-added layer 12b formed on the p ++ (p-type semiconductor tunnel junction layer) 12t and an Al-containing layer 12a formed on the Al non-added layer 12b. The tunnel junction 14 includes an n ++ (n-type semiconductor tunnel junction layer) 15t provided on the lower n-type semiconductor layer 15 and a p ++ layer 12t formed on the n ++ layer 15t. In the semiconductor light emitting device 1A, the p-type semiconductor layer 12 includes a p ++ layer 12t, and the lower n-type semiconductor layer 15 includes an n ++ layer 15t. That is, the tunnel junction 14 includes a p ++ layer 12t provided below the p-type semiconductor layer 12, and an n ++ layer 15t adjacent to the p ++ layer 12t. Since there is a tunnel junction 14 between the lower n-type semiconductor layer 15 and the p-type semiconductor layer 12, current can flow from the lower n-type semiconductor layer 15 to the p-type semiconductor layer 12.

半導体発光素子１Ａの中央部には、ｎ型半導体層１３から発光層３１を経てｐ型半導体層１２に至る孔２０が形成されている。この半導体発光素子１Ａにおいて、孔２０の位置に対応する孔領域を符号２１で示し、ｐ型半導体層１２のアクセプタ不純物が活性化された孔２０の周縁領域を符号２２で示し、この周縁領域２２から外側の領域を符号２３で示している。図１に破線で囲ったように、ｐ型半導体層１２のうち孔領域２１及び周縁領域２２は、アクセプタ不純物の活性化領域Ａ１とされ、電気抵抗が外側領域２３の電気抵抗よりも小さくされている。一方、孔領域２１に発光層３１が存在しないため、孔領域２１からは発光しない。このため、半導体発光素子１Ａは、周縁領域２２の発光が外側領域２３の発光よりも強くされている。   A hole 20 extending from the n-type semiconductor layer 13 to the p-type semiconductor layer 12 through the light-emitting layer 31 is formed in the central portion of the semiconductor light-emitting element 1A. In this semiconductor light emitting device 1A, a hole region corresponding to the position of the hole 20 is denoted by reference numeral 21, a peripheral region of the hole 20 in which the acceptor impurity of the p-type semiconductor layer 12 is activated is denoted by reference numeral 22, and the peripheral region 22 A region outside the region is indicated by reference numeral 23. As surrounded by a broken line in FIG. 1, the hole region 21 and the peripheral region 22 of the p-type semiconductor layer 12 are the acceptor impurity activation region A <b> 1, and the electric resistance is made smaller than the electric resistance of the outer region 23. Yes. On the other hand, since the light emitting layer 31 does not exist in the hole region 21, no light is emitted from the hole region 21. For this reason, in the semiconductor light emitting element 1 </ b> A, the light emission in the peripheral region 22 is made stronger than the light emission in the outer region 23.

孔２０の深さＤ1は、ｐ型半導体層１２の一部が露出する深さであれば良く、上部ｎ型半導体層１３と発光層３１を合わせた厚さ以上とすることができる。図４の下段に示すように、活性化したいｐ型半導体層の一部でも露出していれば、その直下に存在するＡｌ非添加層１２ｂやｐ＋＋層１２ｔまでも活性化される。また、孔の深さＤ1は、下部ｎ型半導体層１５に到達するような上部ｎ型半導体層１３と発光層３１とｐ型半導体層１２を合わせた厚さ以上でも良いが、この厚さ未満が好ましい。
孔２０の径ｄ1、周縁領域２２の径ｄ2、及び、外側領域２３の幅Ｔ3は、半導体発光素子１の場合と同様である。 The depth D 1 of the hole 20 may be a depth at which a part of the p-type semiconductor layer 12 is exposed, and can be equal to or greater than the total thickness of the upper n-type semiconductor layer 13 and the light emitting layer 31. As shown in the lower part of FIG. 4, if even a part of the p-type semiconductor layer to be activated is exposed, the Al non-added layer 12b and the p ++ layer 12t existing immediately below are also activated. The depth D 1 of the hole may be equal to or greater than the total thickness of the upper n-type semiconductor layer 13, the light emitting layer 31, and the p-type semiconductor layer 12 that reaches the lower n-type semiconductor layer 15. Less than is preferable.
Diameter d 1 of the holes 20, the diameter d 2 of the peripheral region 22, and the width T 3 of the outer region 23 are the same as those in the semiconductor light emitting element 1.

本半導体発光素子１Ａも、穿孔工程Ｓ２の後のアニール工程Ｓ３により、孔２０の周縁領域２２の電気抵抗が外側領域２３の電気抵抗よりも小さくなる。図４に示す半導体発光素子１Ａに対して下部ｎ−電極１７を正極として電極１７，１８間に電圧を印加すると、下部ｎ−電極１７から注入された電流は、下部ｎ型半導体層１５へ流れ、トンネル接合１４を介してｐ型半導体層１２へ流れ、発光層３１及び上部ｎ型半導体層１３を経て上部ｎ−電極１８へ流れる。ここで、外側領域２３の電気抵抗が周縁領域２２の電気抵抗よりも高いため、下部ｎ型半導体層１５では電流が面内方向ＩＰＤに流れて周縁領域２２に到達した時点で上方向に流れ始める。この電流は、低抵抗の周縁領域２２及び孔領域２１に狭窄されてｐ型半導体層１２から発光層３１を経て上部ｎ型半導体層１３へと流れ、その後、上部ｎ型半導体層１３を面内方向に流れる。発光層３１は、周縁領域２２を流れる電流により発光する。発光の強弱は、上部ｎ−電極１８の位置に依存しない。   Also in this semiconductor light emitting element 1A, the electrical resistance of the peripheral region 22 of the hole 20 becomes smaller than the electrical resistance of the outer region 23 by the annealing step S3 after the drilling step S2. When a voltage is applied between the electrodes 17 and 18 with the lower n-electrode 17 as a positive electrode in the semiconductor light emitting device 1A shown in FIG. 4, the current injected from the lower n-electrode 17 flows into the lower n-type semiconductor layer 15. , Flows to the p-type semiconductor layer 12 through the tunnel junction 14, and flows to the upper n-electrode 18 through the light emitting layer 31 and the upper n-type semiconductor layer 13. Here, since the electrical resistance of the outer region 23 is higher than the electrical resistance of the peripheral region 22, in the lower n-type semiconductor layer 15, when the current flows in the in-plane direction IPD and reaches the peripheral region 22, it starts to flow upward. . This current is confined to the low-resistance peripheral region 22 and the hole region 21 and flows from the p-type semiconductor layer 12 through the light emitting layer 31 to the upper n-type semiconductor layer 13, and then passes through the upper n-type semiconductor layer 13 in the plane. Flow in the direction. The light emitting layer 31 emits light by a current flowing through the peripheral region 22. The intensity of light emission does not depend on the position of the upper n-electrode 18.

以上より、第二の例も、ｐ型半導体層の内側に電流が狭窄され、内側の発光を外側の発光よりも強くした新規かつ有用な半導体発光素子を提供することができる。   As described above, the second example can also provide a novel and useful semiconductor light emitting device in which the current is confined inside the p-type semiconductor layer and the inner light emission is stronger than the outer light emission.

（５）実施例：
以下、実施例を示して具体的に本発明を説明するが、本発明は以下の例により限定されるものではない。 (5) Example:
EXAMPLES Hereinafter, although an Example is shown and this invention is demonstrated concretely, this invention is not limited by the following examples.

［実施例１］
図２で示したように、基板４１上に、低温堆積緩衝層４２、厚さ３μｍのアンドープＧａＮ層４３、Ｓｉを５×１０18ｃｍ-3添加した厚さ２μｍのｎ−ＧａＮ層１５、Ｉｎ組成比０．１５の厚さ３ｎｍのＧａＩｎＮ／厚さ１５ｎｍのＧａＮの５周期からなる厚さ７５ｎｍのＧａＩｎＮ量子井戸活性層１１、Ｍｇを２×１０19ｃｍ-3添加した厚さ２０ｎｍのｐ−ＡｌＧａＮ層１２ａ、Ｍｇを２×１０19ｃｍ-3添加した厚さ５０ｎｍのｐ−ＧａＮ層１２ｂ、Ｍｇを１×１０20ｃｍ-3添加した厚さ３ｎｍのｐ＋＋層１２ｔ、Ｓｉを３×１０20ｃｍ-3添加した厚さ３０ｎｍのｎ＋＋層１３ｔ、Ｓｉを５×１０18ｃｍ-3添加した厚さ２００ｎｍのｎ−ＧａＮ層をＭＯＶＰＥ法にて順次結晶成長させた。ｐ−ＡｌＧａＮ層１２ａのＡｌ組成比は、０．２にした。ｐ＋＋層１２ｔは、Ｉｎ組成比０．２のＧａＩｎＮ層にした。ＭＯＶＰＥ法の原料ガスには、アンモニアを用いた。 [Example 1]
As shown in FIG. 2, a low-temperature deposition buffer layer 42, an undoped GaN layer 43 having a thickness of 3 μm, an n-GaN layer 15 having a thickness of 2 μm obtained by adding 5 × 10 18 cm −3 of Si, an In 75 nm thick GaInN quantum well active layer 11 composed of 5 cycles of 3 nm thick GaInN / 15 nm thick GaN with a composition ratio of 0.15, 20 nm thick p− with Mg added at 2 × 10 19 cm −3. AlGaN layer 12a, p-GaN layer 12b with a thickness of 50 nm with Mg added at 2 × 10 19 cm −3, a p ++ layer 12t with a thickness of 3 nm with Mg added at 1 × 10 20 cm −3 , and Si at 3 × 10 20 cm -3 added thickness 30nm of the n ++ layer 13t, were sequentially grown by the Si 5 × 10 18 cm -3 the added thickness of 200 nm n-GaN layer MOVPE method. The Al composition ratio of the p-AlGaN layer 12a was 0.2. The p ++ layer 12t was a GaInN layer having an In composition ratio of 0.2. Ammonia was used as the source gas for the MOVPE method.

各層の成長終了後、図１，２で示したように最上部のｎ−ＧａＮ層側からｐ−ＧａＮ層１２ｂの表面の一部が露出するように径５μｍの孔２０を素子中央部にＲＩＥで形成した。次いで、酸素雰囲気中、６２５℃で２０分アニールを行い、活性化される径ｄ2を面発光レーザに求められる程度の１０μｍに制御した。次いで、素子分離のために、孔領域２１を中心とした直径３０μｍの円形のメサをＲＩＥにより形成し、ｎ−ＧａＮ層１５の一部を露出させた。次いで、ｎ−ＧａＮ層１５上から側壁部を経て最上部のｎ−ＧａＮ層の縁部に絶縁膜１６を形成した。最後に、ｎ−ＧａＮ層１５上に下部ｎ−電極１７を形成し、絶縁膜１６及び最上部のｎ−ＧａＮ層上に上部ｎ−電極１８を形成した。 After the growth of each layer, as shown in FIGS. 1 and 2, a hole 20 having a diameter of 5 μm is formed in the central portion of the element so that a part of the surface of the p-GaN layer 12 b is exposed from the uppermost n-GaN layer side. Formed with. Next, annealing was performed at 625 ° C. for 20 minutes in an oxygen atmosphere, and the activated diameter d 2 was controlled to 10 μm as required for a surface emitting laser. Next, for element isolation, a circular mesa having a diameter of 30 μm centered on the hole region 21 was formed by RIE, and a part of the n-GaN layer 15 was exposed. Next, the insulating film 16 was formed on the edge of the uppermost n-GaN layer from the n-GaN layer 15 through the side wall. Finally, the lower n-electrode 17 was formed on the n-GaN layer 15, and the upper n-electrode 18 was formed on the insulating film 16 and the uppermost n-GaN layer.

得られた半導体発光素子サンプルに上部ｎ−電極１８から電流を注入したところ、外側領域２３が暗かった一方で、孔領域２１及び周縁領域２２が発光した。   When current was injected from the upper n-electrode 18 into the obtained semiconductor light emitting device sample, the outer region 23 was dark, while the hole region 21 and the peripheral region 22 emitted light.

［実施例２］
図４で示したように、基板４１上に、低温堆積緩衝層４２、厚さ３μｍのアンドープＧａＮ層４３、Ｓｉを５×１０18ｃｍ-3添加した厚さ２μｍのｎ−ＧａＮ層１５、Ｓｉを３×１０20ｃｍ-3添加した厚さ３０ｎｍのｎ＋＋層１５ｔ、Ｍｇを１×１０20ｃｍ-3添加した厚さ３ｎｍのｐ＋＋層１２ｔ、Ｍｇを２×１０19ｃｍ-3添加した厚さ５０ｎｍのｐ−ＧａＮ層１２ｂ、Ｍｇを２×１０19ｃｍ-3添加した厚さ２０ｎｍのｐ−ＡｌＧａＮ層１２ａ、Ｉｎ組成比０．１５の厚さ３ｎｍのＧａＩｎＮ／厚さ１５ｎｍのＧａＮの５周期からなる厚さ７５ｎｍのＧａＩｎＮ量子井戸活性層１１、Ｓｉを５×１０18ｃｍ-3添加した厚さ２００ｎｍのｎ−ＧａＮ層をＭＯＶＰＥ法にて順次結晶成長させた。ｐ−ＡｌＧａＮ層１２ａのＡｌ組成比は、０．２にした。ｐ＋＋層１２ｔは、Ｉｎ組成比０．２のＧａＩｎＮ層にした。ＭＯＶＰＥ法の原料ガスには、アンモニアを用いた。 [Example 2]
As shown in FIG. 4, a low-temperature deposition buffer layer 42, an undoped GaN layer 43 having a thickness of 3 μm, an n-GaN layer 15 having a thickness of 2 μm obtained by adding Si 5 × 10 18 cm −3 , an Si, the 3 × 10 20 cm -3 n ++ layer with a thickness of 30nm was added 15 t, a 1 × 10 20 cm -3 the added thickness of 3nm of p ++ layer 12t, thickness was added 2 × 10 19 cm -3 Mg Mg 5 cycles of a 50 nm p-GaN layer 12b, a 20 nm thick p-AlGaN layer 12a to which Mg is added 2 × 10 19 cm −3 , a 3 nm thick GaInN with an In composition ratio of 0.15 and a 15 nm thick GaN. A 75-nm thick GaInN quantum well active layer 11 and a 200-nm thick n-GaN layer doped with 5 × 10 18 cm −3 were successively grown by MOVPE. The Al composition ratio of the p-AlGaN layer 12a was 0.2. The p ++ layer 12t was a GaInN layer having an In composition ratio of 0.2. Ammonia was used as the source gas for the MOVPE method.

各層の成長終了後、図４で示したように最上部のｎ−ＧａＮ層側からｐ−ＡｌＧａＮ層１２ａの表面の一部が露出するように径５μｍの孔２０を素子中央部にＲＩＥで形成した。次いで、酸素雰囲気中、６２５℃で２０分アニールを行い、活性化される径ｄ2を１０μｍに制御した。次いで、素子分離のために、孔領域２１を中心とした直径３０μｍの円形のメサをＲＩＥにより形成し、ｎ−ＧａＮ層１５の一部を露出させた。次いで、ｎ−ＧａＮ層１５上から側壁部を経て最上部のｎ−ＧａＮ層の縁部に絶縁膜１６を形成した。最後に、ｎ−ＧａＮ層１５上に下部ｎ−電極１７を形成し、絶縁膜１６及び最上部のｎ−ＧａＮ層上に上部ｎ−電極１８を形成した。 After the growth of each layer, as shown in FIG. 4, a hole 20 having a diameter of 5 μm is formed by RIE in the center of the element so that a part of the surface of the p-AlGaN layer 12a is exposed from the uppermost n-GaN layer side. did. Next, annealing was performed at 625 ° C. for 20 minutes in an oxygen atmosphere, and the activated diameter d 2 was controlled to 10 μm. Next, for element isolation, a circular mesa having a diameter of 30 μm centered on the hole region 21 was formed by RIE, and a part of the n-GaN layer 15 was exposed. Next, the insulating film 16 was formed on the edge of the uppermost n-GaN layer from the n-GaN layer 15 through the side wall. Finally, the lower n-electrode 17 was formed on the n-GaN layer 15, and the upper n-electrode 18 was formed on the insulating film 16 and the uppermost n-GaN layer.

得られた半導体発光素子サンプルに下部ｎ−電極１７から電流を注入したところ、外側領域２３が暗かった一方で、周縁領域２２が環状に発光した。   When current was injected from the lower n-electrode 17 into the obtained semiconductor light emitting device sample, the outer region 23 was dark, while the peripheral region 22 emitted in a ring shape.

以上より、得られたサンプルは、ｐ型半導体層の内側に電流が狭窄され、内側の発光を外側の発光よりも強くした新規な半導体発光素子であることが確認された。   From the above, it was confirmed that the obtained sample was a novel semiconductor light emitting device in which the current was confined inside the p-type semiconductor layer and the inner light emission was stronger than the outer light emission.

（６）結び：
本発明は、種々の変形例が考えられる。
例えば、ｐ型半導体層は、複数の層のみならず、単層でも良い。ｎ型半導体トンネル接合層を除いた各ｎ型半導体層は、単層のみならず、複数の層でも良い。
発光部は、発光層以外にも、ｐ型半導体層等に生じる発光部でも良い。
半導体発光素子は、窒化物半導体発光素子以外の素子、トンネル接合の無い素子、ｐ型半導体層にＡｌを添加していない素子、ｐ型半導体層の厚みが孔の深さの０．１〜０．３倍外の素子、等でも良い。 (6) Conclusion:
Various modifications can be considered for the present invention.
For example, the p-type semiconductor layer may be a single layer as well as a plurality of layers. Each n-type semiconductor layer excluding the n-type semiconductor tunnel junction layer may be not only a single layer but also a plurality of layers.
The light emitting part may be a light emitting part generated in a p-type semiconductor layer or the like in addition to the light emitting layer.
The semiconductor light-emitting element is an element other than a nitride semiconductor light-emitting element, an element without a tunnel junction, an element in which Al is not added to the p-type semiconductor layer, and the thickness of the p-type semiconductor layer is 0.1 to 0 of the hole depth. .Elements etc. outside of 3 times may be used.

以上説明したように、本発明によると、種々の態様により、内側の発光を外側の発光よりも強くした新規な半導体発光素子、その製造方法、等の技術を提供することができる。むろん、従属請求項に係る構成要件を有しておらず独立請求項に係る構成要件のみからなる技術でも、上述した基本的な作用、効果が得られる。
また、上述した実施形態及び変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態及び変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も実施可能である。本発明は、これらの構成等も含まれる。 As described above, according to the present invention, according to various aspects, it is possible to provide technologies such as a novel semiconductor light emitting element in which inner light emission is stronger than outer light emission, a manufacturing method thereof, and the like. Needless to say, the above-described basic actions and effects can be obtained even with a technique that does not have the constituent elements according to the dependent claims but includes only the constituent elements according to the independent claims.
In addition, the configurations disclosed in the embodiments and modifications described above are mutually replaced, the combinations are changed, the known technology, and the configurations disclosed in the embodiments and modifications described above are mutually connected. It is possible to implement a configuration in which replacement or combination is changed. The present invention includes these configurations and the like.

１，１Ａ…半導体発光素子、１１…発光層（発光部）、
１２…ｐ型半導体層、１２ａ…Ａｌ含有層、１２ｂ…Ａｌ非添加層、１２ｅ…露出部、
１２ｔ…ｐ＋＋層（ｐ型半導体トンネル接合層）、
１３…ｎ型半導体層（導電層）、
１３ｔ，１５ｔ…ｎ＋＋層（ｎ型半導体トンネル接合層）、
１４…トンネル接合、１５…ｎ型半導体層、１６…絶縁膜、１７，１８…電極、
２０…孔、２１…孔領域、２２…周縁領域、２３…外側領域、
３１…発光層（発光部、導電層）、
４１…基板、４２…低温堆積緩衝層、４３…アンドープ半導体層、
Ａ１…活性化領域、Ｃ１…電流の流れ、ＩＰＤ…面内方向、
Ｓ１…層形成工程、Ｓ２…穿孔工程、Ｓ３…アニール工程、
Ｓ４…ｎ層露出工程、Ｓ５…電極形成工程。 1, 1A ... semiconductor light emitting device, 11 ... light emitting layer (light emitting part),
12 ... p-type semiconductor layer, 12a ... Al-containing layer, 12b ... Al non-added layer, 12e ... exposed portion,
12t ... p ++ layer (p-type semiconductor tunnel junction layer),
13 ... n-type semiconductor layer (conductive layer),
13t, 15t ... n ++ layer (n-type semiconductor tunnel junction layer),
14 ... tunnel junction, 15 ... n-type semiconductor layer, 16 ... insulating film, 17, 18 ... electrode,
20 ... hole, 21 ... hole region, 22 ... peripheral region, 23 ... outer region,
31 ... Light emitting layer (light emitting part, conductive layer),
41 ... Substrate, 42 ... Low temperature deposition buffer layer, 43 ... Undoped semiconductor layer,
A1 ... activation region, C1 ... current flow, IPD ... in-plane direction,
S1 ... layer formation step, S2 ... perforation step, S3 ... annealing step,
S4: n layer exposure step, S5: electrode formation step.

Claims (8)

アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備える半導体発光素子において、
前記導電層側から該導電層を貫通して前記ｐ型半導体層の一部が露出する孔が形成され、
前記導電層に沿った面内方向において、前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされた、半導体発光素子。 A p-type semiconductor layer containing acceptor impurities;
Wherein the p-type semiconductor layer a donor doping or undoped conductive layer is formed on the, in the semiconductor light emitting element Ru with a
A hole is formed through the conductive layer from the conductive layer side to expose a part of the p-type semiconductor layer,
A semiconductor light emitting element in which light emission in a peripheral region of the hole is made stronger than light emission in a region outside the peripheral region in an in-plane direction along the conductive layer . 半導体発光素子において、
アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備え、
前記導電層側から前記ｐ型半導体層の一部が露出する孔が形成され、
前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされ、
前記ｐ型半導体層に設けられたｐ型半導体トンネル接合層、及び、該ｐ型半導体トンネル接合層に隣接したｎ型半導体トンネル接合層を含むトンネル接合を備えた、半導体発光素子。 In a semiconductor light emitting device,
A p-type semiconductor layer containing acceptor impurities;
A donor impurity doped or undoped conductive layer formed on the p-type semiconductor layer,
A hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side is formed,
The light emission in the peripheral area of the hole is made stronger than the light emission in the area outside the peripheral area,
P-type semiconductor tunnel junction layer provided on the p-type semiconductor layer, and having a tunnel junction comprising an n-type semiconductor tunnel junction layer adjacent to the p-type semiconductor tunnel junction layer, the semiconductor light emitting element. ｎ型半導体層の上に発光層が形成され、
該発光層の上に前記ｐ型半導体層が形成され、
該ｐ型半導体層の上にドナー不純物添加の前記導電層が形成され、
前記ｐ型半導体層と前記導電層との間に前記トンネル接合が設けられた、請求項２に記載の半導体発光素子。 a light emitting layer is formed on the n-type semiconductor layer;
The p-type semiconductor layer is formed on the light emitting layer,
The conductive layer doped with donor impurities is formed on the p-type semiconductor layer;
The semiconductor light emitting element according to claim 2 , wherein the tunnel junction is provided between the p-type semiconductor layer and the conductive layer. 半導体発光素子において、
アクセプタ不純物を含むｐ型半導体層と、
前記ｐ型半導体層の上に形成されたドナー不純物添加又はアンドープの導電層と、を備え、
前記導電層側から前記ｐ型半導体層の一部が露出する孔が形成され、
前記孔の周縁領域の発光が該周縁領域から外側の領域の発光よりも強くされ、
前記ｐ型半導体層の厚さが前記孔の深さの０．１〜０．３倍である、半導体発光素子。 In a semiconductor light emitting device,
A p-type semiconductor layer containing acceptor impurities;
A donor impurity doped or undoped conductive layer formed on the p-type semiconductor layer,
A hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side is formed,
The light emission in the peripheral area of the hole is made stronger than the light emission in the area outside the peripheral area,
A semiconductor light emitting device , wherein the thickness of the p-type semiconductor layer is 0.1 to 0.3 times the depth of the hole. 前記ｐ型半導体層、及び、前記導電層が窒化物半導体により形成され、  The p-type semiconductor layer and the conductive layer are formed of a nitride semiconductor;
前記ｐ型半導体層にアルミニウムが含まれた、請求項１〜請求項４のいずれか一項に記載の半導体発光素子。  The semiconductor light emitting element according to claim 1, wherein the p-type semiconductor layer contains aluminum. 基板の上に発光部を形成する工程を有する半導体発光素子の製造方法において、
アクセプタ不純物及び水素を含むｐ型半導体層の上にドナー不純物添加又はアンドープの導電層を形成する工程と、
前記導電層側から前記ｐ型半導体層の一部が露出する孔を形成する穿孔工程と、
該穿孔工程後の基板をアニールして前記孔の周縁領域の発光を該周縁領域から外側の領域の発光よりも強くする工程と、を備えた、半導体発光素子の製造方法。 In a method for manufacturing a semiconductor light emitting device including a step of forming a light emitting portion on a substrate,
Forming a donor impurity-doped or undoped conductive layer on a p-type semiconductor layer containing an acceptor impurity and hydrogen;
Forming a hole in which a part of the p-type semiconductor layer is exposed from the conductive layer side;
Annealing the substrate after the perforating step to make the light emission in the peripheral region of the hole stronger than the light emission in the region outside the peripheral region. 前記導電層を形成する工程では、アルミニウムを含む前記ｐ型半導体層の上に前記導電層を形成し、
前記穿孔工程では、酸素とフッ素の少なくとも一方を含むエッチングにより前記導電層側から前記孔を形成して該孔により露出した部分の前記ｐ型半導体層に酸化アルミニウムとフッ化アルミニウムの少なくとも一方を生成する、請求項６に記載の半導体発光素子の製造方法。 In the step of forming the conductive layer, the conductive layer is formed on the p-type semiconductor layer containing aluminum,
In the perforating step, the hole is formed from the conductive layer side by etching containing at least one of oxygen and fluorine, and at least one of aluminum oxide and aluminum fluoride is generated in the p-type semiconductor layer exposed by the hole. The manufacturing method of the semiconductor light-emitting device according to claim 6 . 前記ｐ型半導体層の厚さを前記孔の深さの０．１〜０．３倍にした、請求項６又は請求項７に記載の半導体発光素子の製造方法。 The method for manufacturing a semiconductor light emitting element according to claim 6 , wherein the thickness of the p-type semiconductor layer is 0.1 to 0.3 times the depth of the hole.
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