JP6056400B2 - Lead frame manufacturing method, semiconductor device manufacturing method, lead frame base material, and semiconductor device - Google Patents

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Description

本発明は、リードフレームの製造方法、半導体装置の製造方法、リードフレーム基材、および半導体装置に関する。   The present invention relates to a lead frame manufacturing method, a semiconductor device manufacturing method, a lead frame base material, and a semiconductor device.

半導体素子とリードフレームとを結線するボンディングワイヤをリードフレームに対して良好に接続するために、リードフレームのインナーリードに貴金属めっきを施すことが行われている(例えば特許文献1参照)。このようにリードフレームに貴金属めっきを施す場合、従来はリードフレームの全面に対してAuめっきを施すことが行われていた。しかしながら、リードフレームの製造コストを下げる必要があることから、リードフレームの一部にAuめっき(部分Auめっきという)を施すようになり、その後、リードフレームの一部に、Auめっきに代えてAgめっき(部分Agめっきという)を施すことへと移り変わってきている。   In order to satisfactorily connect a bonding wire connecting the semiconductor element and the lead frame to the lead frame, noble metal plating is performed on the inner lead of the lead frame (see, for example, Patent Document 1). As described above, when precious metal plating is applied to the lead frame, Au plating is conventionally applied to the entire surface of the lead frame. However, since it is necessary to reduce the manufacturing cost of the lead frame, a part of the lead frame is subjected to Au plating (referred to as partial Au plating), and thereafter, a part of the lead frame is replaced with Ag instead of Au plating. There is a shift to applying plating (referred to as partial Ag plating).

一方、半導体パッケージを小型化ないし薄型化するという要求により、QFN等のパッケージが開発されており、リードフレームに施される部分Agめっきに対する要求は厳しくなってきている。   On the other hand, a package such as QFN has been developed due to a demand for miniaturization or thinning of a semiconductor package, and a demand for partial Ag plating applied to a lead frame has become severe.

従来、リードフレームに治具を配置することにより、リードフレームの所定位置にAgめっきを施すことが行われている(治具めっき法)。しかしながら、近年、側面や裏面へAgめっきを付着させないことや、部分Agめっきの加工精度を向上することが要求されてきている。このような要求に応えるため、治具めっき法に代え、製版めっき法が用いられるようになってきている。具体的には、エッチングによりリードフレームを所定の形状とした後、リードフレーム全体にフォトレジストを塗布し、写真製版法を用いてリードフレームの所定位置に選択的にAgめっきを施すことが行われている。   Conventionally, Ag plating is performed on a predetermined position of a lead frame by arranging a jig on the lead frame (jig plating method). However, in recent years, it has been required to prevent Ag plating from adhering to the side surface and the back surface and to improve the processing accuracy of partial Ag plating. In order to meet such a demand, a plate making plating method is used instead of the jig plating method. Specifically, after a lead frame is formed into a predetermined shape by etching, a photoresist is applied to the entire lead frame, and Ag plating is selectively applied to a predetermined position of the lead frame using a photoengraving method. ing.

しかしながら、一般に、治具めっき法を用いる場合であっても、製版めっき法を用いる場合であっても、あらかじめ治具を作製したり(治具めっき法の場合)、フォトマスクを作製したりする(製版めっき法の場合)等、準備のコストがかかる上に、準備のために長い時間が必要になるという問題があった。   However, in general, whether a jig plating method is used or a plate making plating method is used, a jig is prepared in advance (in the case of a jig plating method), or a photomask is manufactured. In addition to the cost of preparation, such as (in the case of plate making plating method), there is a problem that a long time is required for preparation.

特開2001−77289号公報JP 2001-77289 A

これに対し、本発明者らは、準備のコストや時間を節約するため、Agめっきに代えて、ナノメートル(nm)オーダーのAg粒子により構成された、いわゆるAgナノペーストをリードフレームに対してインクジェット印刷することを検討している。しかしながら、Agナノペーストをインクジェット印刷する場合、Agナノペースト(インク)がリードフレーム上で濡れ拡がることにより、所定のエリアにAgを形成することが難しいという課題がある。   On the other hand, in order to save preparation costs and time, the present inventors replaced so-called Ag nanopaste composed of Ag particles of nanometer (nm) order with respect to the lead frame instead of Ag plating. Considering inkjet printing. However, when Ag nano paste is inkjet printed, there is a problem that it is difficult to form Ag in a predetermined area because the Ag nano paste (ink) wets and spreads on the lead frame.

Agナノペーストがリードフレーム上で濡れ拡がった場合、半導体パッケージに組み込んだ後、リードフレームと封止樹脂との密着性が悪化し、吸湿信頼性が低下するため、リフロー時に半導体パッケージにクラックが発生するおそれがある。また、Agナノペーストがリードフレームの裏面へ濡れ拡がった場合、半導体パッケージをボードに実装した後、バイアス電圧が付加されることによりAgのデンドライトが発生ないし成長し、短絡が発生する可能性がある(エレクトロケミカルマイグレーション)。   If Ag nanopaste spreads on the lead frame, it will be cracked in the semiconductor package during reflow because the adhesion between the lead frame and the sealing resin deteriorates and the moisture absorption reliability deteriorates after being incorporated into the semiconductor package. There is a risk. Further, when the Ag nanopaste wets and spreads on the back surface of the lead frame, after the semiconductor package is mounted on the board, a dendrite of Ag is generated or grows by applying a bias voltage, which may cause a short circuit. (Electrochemical migration).

本発明はこのような点を考慮してなされたものであり、リードフレーム上でAgナノペーストが濡れ拡がる不具合を防止することが可能なリードフレームの製造方法、半導体装置の製造方法、リードフレーム基材、および半導体装置を提供することを目的とする。   The present invention has been made in consideration of such points, and a lead frame manufacturing method, a semiconductor device manufacturing method, a lead frame base, and the like that can prevent a problem that Ag nanopaste wets and spreads on the lead frame. An object is to provide a material and a semiconductor device.

本発明は、リードフレームの製造方法において、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを有し、ダイパッドまたはリード部のうち所定位置に電気接続領域が設けられたリードフレーム基材を準備する工程と、インクジェット法を用いてレジスト材を塗布および硬化させることにより、リードフレーム基材の電気接続領域の周縁に沿って、Agナノペーストの流出を防止するレジスト層を形成する工程と、レジスト層によって規定される電気接続領域上に、インクジェット法を用いてAgナノペーストを塗布する工程と、リードフレーム基材からレジスト層を除去する工程と、電気接続領域上のAgナノペーストを焼成する工程とを備えたことを特徴とするリードフレームの製造方法である。   The present invention provides a lead frame manufacturing method including a die pad on which a semiconductor element is mounted and a lead portion provided around the die pad, and an electrical connection region provided at a predetermined position in the die pad or the lead portion. A resist layer that prevents the outflow of Ag nano paste is formed along the periphery of the electrical connection region of the lead frame base material by applying a resist material using the ink jet method and curing the process, by preparing the frame base material A step of applying an Ag nano paste on the electrical connection region defined by the resist layer using an inkjet method, a step of removing the resist layer from the lead frame substrate, and an Ag nano on the electrical connection region And a step of firing a paste.

本発明は、レジスト材およびAgナノペーストは、同一のインクジェット装置の異なる塗布ヘッドから塗布されることを特徴とするリードフレームの製造方法である。   The present invention is a method for manufacturing a lead frame, wherein the resist material and the Ag nanopaste are applied from different application heads of the same inkjet apparatus.

本発明は、電気接続領域は、リードフレーム基材のリード部の先端に設けられ、レジスト層は、リード部を横切って設けられることを特徴とするリードフレームの製造方法である。   The present invention is the method for manufacturing a lead frame, wherein the electrical connection region is provided at the tip of the lead part of the lead frame base material, and the resist layer is provided across the lead part.

本発明は、レジスト層は、電気接続領域の周縁全体にわたって設けられることを特徴とするリードフレームの製造方法である。   The present invention is the method for manufacturing a lead frame, wherein the resist layer is provided over the entire periphery of the electrical connection region.

本発明は、レジスト材は、ホットメルトタイプのレジストを含むことを特徴とするリードフレームの製造方法である。   The present invention is the method for manufacturing a lead frame, wherein the resist material includes a hot melt type resist.

本発明は、ホットメルトタイプのレジストは、オレフィン系の熱可塑樹脂を含むことを特徴とするリードフレームの製造方法である。   The present invention is the method for manufacturing a lead frame, wherein the hot melt type resist contains an olefin-based thermoplastic resin.

本発明は、リードフレーム基材からレジスト層を除去する工程において、レジスト層は、アルカリ水溶液または水によって除去されることを特徴とするリードフレームの製造方法である。   The present invention is a method for manufacturing a lead frame, wherein in the step of removing the resist layer from the lead frame base material, the resist layer is removed with an alkaline aqueous solution or water.

本発明は、半導体装置の製造方法において、リードフレームの製造方法によりリードフレームを製造する工程と、リードフレームのダイパッド上に半導体素子を搭載する工程と、半導体素子とリードフレームの電気接続領域とを接続部により電気的に接続する工程と、ダイパッドと、リード部と、半導体素子と、接続部とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法である。   The present invention relates to a method for manufacturing a semiconductor device, comprising: a step of manufacturing a lead frame by a method of manufacturing a lead frame; a step of mounting a semiconductor element on a die pad of the lead frame; and an electrical connection region between the semiconductor element and the lead frame. A method for manufacturing a semiconductor device, comprising: a step of electrically connecting with a connecting portion; a step of sealing a die pad, a lead portion, a semiconductor element, and the connecting portion with a sealing resin. .

本発明は、リードフレーム基材において、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを備え、ダイパッドまたはリード部のうち所定位置に電気接続領域が設けられ、電気接続領域の周縁に沿って、Agナノペーストの流出を防止するレジスト層が形成され、レジスト層によって規定される電気接続領域上に、インクジェット法を用いてAgナノペーストが塗布されていることを特徴とするリードフレーム基材である。   The present invention provides a lead frame base material including a die pad on which a semiconductor element is mounted and a lead portion provided around the die pad, and an electrical connection region is provided at a predetermined position of the die pad or the lead portion. A resist layer for preventing the outflow of the Ag nanopaste is formed along the periphery of the substrate, and the Ag nanopaste is applied to the electrical connection region defined by the resist layer using an inkjet method. Lead frame substrate.

本発明は、半導体装置において、リードフレームの製造方法により製造されたリードフレームのダイパッドと、ダイパッド上に搭載された半導体素子と、半導体素子の電極とリードフレームの電気接続領域とを電気的に接続する接続部と、ダイパッドと、リードと、半導体素子と、接続部とを封止する封止樹脂と備えたことを特徴とする半導体装置である。   In the semiconductor device, the lead frame die pad manufactured by the lead frame manufacturing method, the semiconductor element mounted on the die pad, and the electrode of the semiconductor element and the electrical connection region of the lead frame are electrically connected. And a sealing resin for sealing the connecting portion, the die pad, the lead, the semiconductor element, and the connecting portion.

本発明によれば、電気接続領域の周囲に、電気接続領域の周縁に沿ってAgナノペーストの流出を防止するレジスト層を形成する。このことにより、インクジェット法を用いて電気接続領域上にAgナノペーストを塗布した際、Agナノペーストが濡れ拡がることを防止することができる。   According to the present invention, a resist layer that prevents the outflow of Ag nanopaste is formed around the electrical connection region along the periphery of the electrical connection region. This can prevent the Ag nanopaste from getting wet and spreading when the Ag nanopaste is applied onto the electrical connection region using the inkjet method.

図1は、リードフレームを示す平面図。FIG. 1 is a plan view showing a lead frame. 図2は、リードフレームを示す断面図(図1のII−II線断面図)。2 is a cross-sectional view showing the lead frame (a cross-sectional view taken along the line II-II in FIG. 1). 図3は、本発明の一実施の形態による半導体装置を示す平面図。FIG. 3 is a plan view showing a semiconductor device according to an embodiment of the present invention. 図4は、本発明の一実施の形態による半導体装置を示す断面図(図3のIV−IV線断面図)。4 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention (a cross-sectional view taken along line IV-IV in FIG. 3). 図5(a)〜(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。5A to 5E are cross-sectional views showing a method for manufacturing a lead frame according to an embodiment of the present invention. 図6(a)〜(d)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。6A to 6D are cross-sectional views illustrating a method for manufacturing a lead frame according to an embodiment of the present invention. 図7は、インクジェット装置を示す概略斜視図。FIG. 7 is a schematic perspective view showing the ink jet apparatus. 図8は、本発明の一実施の形態によるリードフレーム基材を示す部分拡大平面図。FIG. 8 is a partially enlarged plan view showing a lead frame substrate according to one embodiment of the present invention. 図9(a)〜(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。9A to 9E are cross-sectional views illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. 図10は、リードフレーム基材の一変形例を示す部分拡大平面図。FIG. 10 is a partially enlarged plan view showing a modification of the lead frame base material. 図11は、リードフレーム基材の他の変形例を示す部分拡大平面図。FIG. 11 is a partially enlarged plan view showing another modification of the lead frame base material.

以下、本発明の一実施の形態について、図1乃至図8を参照して説明する。   Hereinafter, an embodiment of the present invention will be described with reference to FIGS.

リードフレームの構成
まず、図1および図2により、リードフレームの概略について説明する。図1および図2は、リードフレームを示す図である。
Construction of the lead frame initially, to FIG. 1 and FIG. 2, the outline of the lead frame. 1 and 2 are views showing a lead frame.

図1および図2に示すように、リードフレーム10は、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12とを備えている。   As shown in FIGS. 1 and 2, the lead frame 10 is provided with a planar rectangular die pad 11 on which a semiconductor element 21 (described later) is mounted, the periphery of the die pad 11, and the semiconductor element 21 and an external circuit (not shown). And a plurality of elongated lead portions 12 for connecting the two.

このうちリード部12の周囲には、ダイパッド11とリード部12とを支持する外枠13が設けられている。さらに、ダイパッド11の四隅には吊りリード14が連結されており、ダイパッド11は、4本の吊りリード14を介して外枠13に連結支持されている。   Among these, an outer frame 13 that supports the die pad 11 and the lead portion 12 is provided around the lead portion 12. Further, suspension leads 14 are coupled to the four corners of the die pad 11, and the die pad 11 is coupled and supported to the outer frame 13 via the four suspension leads 14.

隣接するリード部12同士は、互いに空間を介して離間している。また、各リード部12は、ダイパッド11とも空間を介して離間している。さらに、各リード部12は、その裏面が半導体装置20(後述)から外方に露出するようになっており、この裏面は、外部回路(図示せず)に電気的に接続されるアウターリード部17を構成している。   Adjacent lead portions 12 are separated from each other via a space. Each lead portion 12 is also separated from the die pad 11 through a space. Further, the back surface of each lead portion 12 is exposed to the outside from the semiconductor device 20 (described later), and this back surface is an outer lead portion that is electrically connected to an external circuit (not shown). 17 is constituted.

また、各リード部12は、それぞれ外枠13側に位置する外側端部12aと、ダイパッド11側に位置する内側端部12bとを有している。各リード部12の内側端部12bには、電気接続領域15(インナーリード部)が設けられている。この場合、電気接続領域15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。   Each lead portion 12 has an outer end portion 12a located on the outer frame 13 side and an inner end portion 12b located on the die pad 11 side. An electrical connection region 15 (inner lead portion) is provided at the inner end portion 12 b of each lead portion 12. In this case, the electrical connection region 15 is a region electrically connected to the semiconductor element 21 via the bonding wire 22 as will be described later.

各リード部12に形成された電気接続領域15上には、Ag形成部16が設けられている。このAg形成部16は、後述するように、インクジェット法を用いてAgナノペースト16aを塗布および焼成することによって形成されたものである。   An Ag formation portion 16 is provided on the electrical connection region 15 formed in each lead portion 12. As will be described later, the Ag forming portion 16 is formed by applying and baking Ag nanopaste 16a using an ink jet method.

Ag形成部16は、ボンディングワイヤ22をリード部12に対して良好に接続するためのものである。このAg形成部16は、Ag(銀)のナノ粒子が焼成され再結晶化したAgを含んでいる。Ag(銀)のナノ粒子は、例えば3nm〜100nmの径を有していても良い。なお、Ag形成部16の厚みは、例えば1μm〜10μmとしても良い。   The Ag forming portion 16 is for connecting the bonding wire 22 to the lead portion 12 satisfactorily. The Ag forming portion 16 contains Ag obtained by firing and recrystallizing Ag (silver) nanoparticles. The Ag (silver) nanoparticles may have a diameter of 3 nm to 100 nm, for example. In addition, the thickness of the Ag formation part 16 is good also as 1 micrometer-10 micrometers, for example.

なお、図1において、Ag形成部16を斜線で示している。また、図1において、便宜上、複数の電気接続領域15のうち、一部の電気接続領域15にはAg形成部16を設けていないが、実際には全ての電気接続領域15上にAg形成部16が設けられている   In FIG. 1, the Ag forming portion 16 is indicated by hatching. In FIG. 1, for convenience, some of the electrical connection regions 15 are not provided with the Ag forming portions 16 in some of the electrical connection regions 15, but in reality, the Ag forming portions are formed on all the electrical connection regions 15. 16 is provided

また、各Ag形成部16は、各電気接続領域15の全域に設けられていても良く、各電気接続領域15のうちの一部にのみ設けても良い。   In addition, each Ag forming portion 16 may be provided in the entire region of each electrical connection region 15 or may be provided only in a part of each electrical connection region 15.

以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、0.05mm〜0.5mmとすることができる。   The lead frame 10 described above is made of a metal such as copper, copper alloy, 42 alloy (Ni 42% Fe alloy) as a whole. The lead frame 10 can have a thickness of 0.05 mm to 0.5 mm, although it depends on the configuration of the semiconductor device 20 to be manufactured.

なお、図1において、便宜上1つのダイパッド11のみを示しているが、実際は、1つのリードフレーム10に複数のダイパッド11が面付けされた状態で製造される。また、図1において、領域S(仮想線)は、リードフレーム10のうち1つの半導体装置20に対応する領域を示している。   In FIG. 1, only one die pad 11 is shown for convenience, but in actuality, a single lead frame 10 is manufactured with a plurality of die pads 11 attached thereto. In FIG. 1, a region S (virtual line) indicates a region corresponding to one semiconductor device 20 in the lead frame 10.

半導体装置の構成
次に、図3および図4により、半導体装置について説明する。図3および図4は、半導体装置(QFNタイプ)を示す概略断面図である。
Configuration of Semiconductor Device Next, the semiconductor device will be described with reference to FIGS. 3 and 4 are schematic cross-sectional views showing a semiconductor device (QFN type).

図3および図4に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数のリード部12と、ダイパッド11上に搭載された半導体素子21と、リード部12と半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部)22とを備えている。また、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。   As shown in FIGS. 3 and 4, the semiconductor device (semiconductor package) 20 includes a die pad 11, a plurality of lead portions 12 arranged around the die pad 11, a semiconductor element 21 mounted on the die pad 11, A plurality of bonding wires (connection portions) 22 for electrically connecting the lead portion 12 and the semiconductor element 21 are provided. The die pad 11, the lead portion 12, the semiconductor element 21, and the bonding wire 22 are resin-sealed with a sealing resin 23.

このうちダイパッド11およびリード部12は、上述したリードフレーム10から作製されたものである。このダイパッド11およびリード部12の構成は、上述した図1および図2に示すものと同様であり、ここでは詳細な説明を省略する。   Among these, the die pad 11 and the lead part 12 are produced from the lead frame 10 described above. The configurations of the die pad 11 and the lead portion 12 are the same as those shown in FIGS. 1 and 2 described above, and detailed description thereof is omitted here.

また、半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の端子部21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。   Further, as the semiconductor element 21, various semiconductor elements generally used in the past can be used, and are not particularly limited. For example, an integrated circuit, a large-scale integrated circuit, a transistor, a thyristor, a diode, or the like is used. it can. The semiconductor element 21 has a plurality of terminal portions 21a to which bonding wires 22 are attached. The semiconductor element 21 is fixed to the surface of the die pad 11 with an adhesive 24 such as a die bonding paste.

各ボンディングワイヤ22は、例えば金等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の端子部21aに接続されるとともに、その他端がAg形成部16を介して各リード部12の電気接続領域15に接続されている。   Each bonding wire 22 is made of a material having good conductivity such as gold. Each bonding wire 22 has one end connected to the terminal portion 21 a of the semiconductor element 21 and the other end connected to the electrical connection region 15 of each lead portion 12 via the Ag forming portion 16.

封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、100μm〜1500μm程度とすることができる。なお、図3において、ダイパッド11およびリード部12の表面側に設けられた封止樹脂23の表示を省略している。   As the sealing resin 23, a thermosetting resin such as a silicone resin or an epoxy resin, or a thermoplastic resin such as a PPS resin can be used. The total thickness of the sealing resin 23 can be about 100 μm to 1500 μm. In FIG. 3, the display of the sealing resin 23 provided on the surface side of the die pad 11 and the lead portion 12 is omitted.

リードフレームの製造方法
次に、図1および図2に示すリードフレーム10の製造方法について、図5(a)−(e)、図6(a)−(d)、図7および図8を用いて説明する。
Manufacturing Method of Lead Frame Next, with respect to the manufacturing method of the lead frame 10 shown in FIGS. 1 and 2, FIGS. 5 (a)-(e), FIGS. 6 (a)-(d), FIGS. 7 and 8 are used. I will explain.

まず図5(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。   First, as shown in FIG. 5A, a flat metal substrate 31 is prepared. As the metal substrate 31, a substrate made of a metal such as copper, a copper alloy, or a 42 alloy (Ni 42% Fe alloy) can be used. In addition, it is preferable to use what the metal substrate 31 performed the degreasing | defatting etc. to the both surfaces, and performed the washing process.

次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図5(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。   Next, photosensitive resists 32a and 33a are applied to the entire front and back surfaces of the metal substrate 31, respectively, and dried (FIG. 5B). As the photosensitive resists 32a and 33a, conventionally known resists can be used.

続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図5(c))。   Subsequently, the metal substrate 31 is exposed through a photomask and developed to form etching resist layers 32 and 33 having desired openings 32b and 33b (FIG. 5C).

次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図5(d))。これにより、ダイパッド11および複数のリード部12の外形が形成される。腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングにて行うことができる。なお、このとき各リード部12の内側端部12bに、それぞれ電気接続領域15が形成される。   Next, the etching resist layers 32 and 33 are used as an anticorrosion film, and the metal substrate 31 is etched with an etching solution (FIG. 5D). Thereby, the outer shape of the die pad 11 and the plurality of lead portions 12 is formed. The corrosive liquid can be appropriately selected according to the material of the metal substrate 31 to be used. For example, when copper is used as the metal substrate 31, an aqueous ferric chloride solution is usually used and sprayed from both surfaces of the metal substrate 31. It can be performed by etching. At this time, electrical connection regions 15 are formed at the inner end portions 12b of the lead portions 12, respectively.

次いで、エッチング用レジスト層32、33を剥離して除去することにより、ダイパッド11およびリード部12の外形形状を有し、リード部12の所定位置(内側端部12b)に電気接続領域15が設けられたリードフレーム基材30が得られる(図5(e))。   Next, the resist layers 32 and 33 for etching are peeled and removed to have the outer shape of the die pad 11 and the lead portion 12, and the electrical connection region 15 is provided at a predetermined position (inner end portion 12 b) of the lead portion 12. The obtained lead frame base material 30 is obtained (FIG. 5E).

次に、このリードフレーム基材30の電気接続領域15の周縁に沿って、後述するAgナノペースト16aの流出を防止するレジスト層35を形成する。   Next, a resist layer 35 is formed along the periphery of the electrical connection region 15 of the lead frame substrate 30 to prevent the outflow of Ag nano paste 16a described later.

この場合、例えば図7に示すインクジェット装置60を用い、リードフレーム基材30の電気接続領域15の周縁の一部に沿ってレジスト材を塗布し、硬化させる。これにより、電気接続領域15の周縁の一部に沿って、レジスト層35が形成される(図6(a))。塗布される際、レジスト材の温度は例えば70℃〜150℃の範囲とすることができる。   In this case, for example, using an inkjet device 60 shown in FIG. 7, a resist material is applied and cured along a part of the periphery of the electrical connection region 15 of the lead frame base material 30. Thereby, the resist layer 35 is formed along a part of the periphery of the electrical connection region 15 (FIG. 6A). When applied, the temperature of the resist material can be in the range of 70 ° C. to 150 ° C., for example.

なお、レジスト材は、ホットメルトタイプのレジストを含むことが好ましい。また、ホットメルトタイプのレジストは、例えばエチレン酢酸ビニル(EVA)等のオレフィン系の熱可塑樹脂を含むことが好ましい。レジスト材としてホットメルトタイプのレジスト、とりわけオレフィン系の熱可塑樹脂を用いた場合、印刷後冷水により簡単に剥離し、剥離後のレジストは溶解することなく、ろ過することで回収し再利用でき、コストダウンできるという効果が得られる。   The resist material preferably includes a hot melt type resist. The hot melt type resist preferably contains an olefinic thermoplastic resin such as ethylene vinyl acetate (EVA). When using a hot-melt type resist as the resist material, especially an olefin-based thermoplastic resin, it is easily peeled off with cold water after printing, and the resist after peeling can be recovered and reused by filtration without dissolving, The effect that the cost can be reduced is obtained.

次に、インクジェット装置60(図7)を用いて、リード部12のうちレジスト層35によって規定される電気接続領域15に、インクジェット法によりAgナノペースト16aを印刷塗布する(図6(b))。   Next, using the inkjet device 60 (FIG. 7), Ag nano paste 16a is printed and applied to the electrical connection region 15 defined by the resist layer 35 in the lead portion 12 by the inkjet method (FIG. 6B). .

なお、Agナノペースト16aとしては、例えばAg(銀)のナノ粒子と該粒子を覆うアクリル樹脂系分散剤と溶剤(例えば、テトラデカン、または、水およびエチレングリコール)とを混合したものを用いることができる。   As the Ag nanopaste 16a, for example, a mixture of Ag (silver) nanoparticles, an acrylic resin-based dispersant covering the particles, and a solvent (for example, tetradecane, water, or ethylene glycol) is used. it can.

このようにして、リード部12の電気接続領域15の周縁に沿って、Agナノペースト16aの流出を防止するレジスト層35が形成され、レジスト層35によって規定される電気接続領域15上に、インクジェット法を用いてAgナノペースト16aが塗布されたリードフレーム基材30が得られる(図6(b)および図8)。本実施の形態において、このようなリードフレーム基材30も提供する。   In this way, a resist layer 35 that prevents the outflow of the Ag nanopaste 16a is formed along the periphery of the electrical connection region 15 of the lead portion 12, and an ink jet is formed on the electrical connection region 15 defined by the resist layer 35. The lead frame base material 30 to which the Ag nano paste 16a is applied is obtained using the method (FIG. 6B and FIG. 8). In the present embodiment, such a lead frame substrate 30 is also provided.

図8に示すように、リードフレーム基材30において、レジスト層35は各リード部12の長手方向に対して横切るように設けられている。このレジスト層35は、それぞれダイパッド11の各辺に対して平行に配置されている。また、レジスト層35は、電気接続領域15のうちダイパッド11の反対側に位置する周縁のみに設けられている。   As shown in FIG. 8, in the lead frame base material 30, the resist layer 35 is provided so as to cross the longitudinal direction of each lead portion 12. The resist layer 35 is disposed in parallel to each side of the die pad 11. Further, the resist layer 35 is provided only on the peripheral edge located on the opposite side of the die pad 11 in the electrical connection region 15.

このレジスト層35の幅は、例えば30μm〜300μmとしても良い。また、レジスト層35の厚みは、例えば0.3μm〜10μmとしても良い。なお、Agナノペースト16aの流出を確実に防止するため、レジスト層35の厚みをAgナノペースト16aの塗布厚より厚くすることが好ましい。   The width of the resist layer 35 may be, for example, 30 μm to 300 μm. Moreover, the thickness of the resist layer 35 is good also as 0.3 micrometer-10 micrometers, for example. In order to prevent the outflow of the Ag nanopaste 16a with certainty, the thickness of the resist layer 35 is preferably made thicker than the coating thickness of the Ag nanopaste 16a.

ところで、一般にAgナノペースト16aとしては粘度の低いものが用いられる。このため、Agナノペースト16aを電気接続領域15に塗布した後、Agナノペースト16aがリード部12上を流れ、電気接続領域15の外側まで濡れ拡がることが考えられる。   By the way, generally, a low viscosity is used as the Ag nano paste 16a. For this reason, it is conceivable that after the Ag nano paste 16 a is applied to the electrical connection region 15, the Ag nano paste 16 a flows on the lead portion 12 and spreads to the outside of the electrical connection region 15.

これに対して本実施の形態によれば、電気接続領域15の周縁に沿って、Agナノペースト16aの流出を防止するレジスト層35が形成されている。これにより、塗布されたAgナノペースト16aは、レジスト層35の側壁でその流れを止められる。したがって、Agナノペースト16aが電気接続領域15の周囲に濡れ拡がるおそれがない。なお、電気接続領域15のうちレジスト層35が設けられていない周縁においては、Agナノペースト16aのもつ表面張力により、Agナノペースト16aが電気接続領域15の外方へ流出しない。   On the other hand, according to the present embodiment, the resist layer 35 that prevents the outflow of the Ag nano paste 16 a is formed along the periphery of the electrical connection region 15. Thereby, the flow of the applied Ag nano paste 16 a is stopped at the side wall of the resist layer 35. Therefore, there is no possibility that the Ag nano paste 16a spreads around the electrical connection region 15. Note that the Ag nano paste 16 a does not flow out of the electrical connection region 15 due to the surface tension of the Ag nano paste 16 a at the periphery of the electrical connection region 15 where the resist layer 35 is not provided.

次に、図7により、インクジェット装置60を用いて、リードフレーム基材30に対してレジスト材およびAgナノペースト16aを塗布する際の具体的作用について更に説明する。   Next, referring to FIG. 7, the specific action when applying the resist material and the Ag nano paste 16 a to the lead frame base material 30 using the ink jet device 60 will be further described.

図7において、インクジェット装置60は、筐体61と、筐体61内に配置され、リードフレーム基材30が載置されるテーブル62と、テーブル62を回転させる回転軸63と、テーブル62および回転軸63を一体となって直線移動させるテーブルスキャン部64とを有している。また、リードフレーム基材30上方には、リードフレーム基材30に対してAgナノペースト16aおよびレジスト材をそれぞれ塗布するインクジェットヘッド(塗布ヘッド)65、66が設けられている。さらに、インクジェットヘッド65、66は、ヘッドキャリッジユニット68によって保持されている。このヘッドキャリッジユニット68は、搬送ユニット69によって直線移動可能となっている。また、筐体61外方には、インクジェット装置60を制御する制御装置70と、Agナノペースト16aを収容するとともにインクジェットヘッド65に対してAgナノペースト16aを供給するインク供給ユニット71と、レジスト材を収容するとともにインクジェットヘッド66に対してレジスト材を供給するレジスト材供給ユニット72とが配置されている。   In FIG. 7, an inkjet apparatus 60 includes a casing 61, a table 62 that is disposed in the casing 61 and on which the lead frame base material 30 is placed, a rotating shaft 63 that rotates the table 62, a table 62, and a rotation It has a table scanning unit 64 that moves the shaft 63 in a straight line. In addition, inkjet heads (application heads) 65 and 66 for applying the Ag nano paste 16a and the resist material to the lead frame base material 30 are provided above the lead frame base material 30, respectively. Further, the inkjet heads 65 and 66 are held by a head carriage unit 68. The head carriage unit 68 can be moved linearly by the transport unit 69. Further, outside the housing 61, a control device 70 that controls the ink jet device 60, an ink supply unit 71 that houses the Ag nano paste 16a and supplies the Ag nano paste 16a to the ink jet head 65, and a resist material And a resist material supply unit 72 for supplying a resist material to the inkjet head 66 is disposed.

この場合、まずリードフレーム基材30をインクジェット装置60のテーブル62上に載置する。その際、テーブル62は、例えば、35℃〜60℃に加熱されていてもよい。その後、テーブルスキャン部64によりテーブル62およびリードフレーム基材30が移動するとともに、リードフレーム基材30上方のインクジェットヘッド66からレジスト材(インク)が吐出され、これによりリードフレーム基材30の各電気接続領域15の周縁に沿ってそれぞれレジスト材が塗布される。このレジスト材は、リードフレーム基材30上で自然冷却して固化し、レジスト層35を形成する。   In this case, the lead frame base material 30 is first placed on the table 62 of the inkjet device 60. In that case, the table 62 may be heated at 35 to 60 degreeC, for example. Thereafter, the table 62 and the lead frame base material 30 are moved by the table scanning unit 64, and a resist material (ink) is discharged from the inkjet head 66 above the lead frame base material 30. A resist material is applied along the periphery of the connection region 15. This resist material is naturally cooled and solidified on the lead frame base material 30 to form a resist layer 35.

次に、リードフレーム基材30上方のインクジェットヘッド65からAgナノペースト16a(インク)が吐出され、これによりリードフレーム基材30の各電気接続領域15に対してそれぞれAgナノペースト16aが塗布される。   Next, the Ag nano paste 16a (ink) is ejected from the inkjet head 65 above the lead frame base material 30, and thereby the Ag nano paste 16a is applied to each electrical connection region 15 of the lead frame base material 30. .

なお、インクジェット装置60の制御装置70には、予め各電気接続領域15の形状に合わせて、レジスト材およびAgナノペースト16aを塗布するようプログラム設定がなされている。そして制御装置70がテーブルスキャン部64およびインクジェットヘッド66、65を制御することにより、リードフレーム基材30の各電気接続領域15の位置および形状に合わせて、レジスト材およびAgナノペースト16aが塗布されるようになっている。   The control device 70 of the inkjet device 60 is programmed in advance to apply a resist material and Ag nano paste 16a in accordance with the shape of each electrical connection region 15. Then, the control device 70 controls the table scanning unit 64 and the inkjet heads 66 and 65 to apply the resist material and the Ag nano paste 16a in accordance with the position and shape of each electrical connection region 15 of the lead frame base material 30. It has become so.

このように、レジスト材およびAgナノペースト16aは、一のインクジェット装置60の異なるインクジェットヘッド66、65から塗布される。これにより、レジスト材およびAgナノペースト16aを塗布する作業を効率良く行うことができる。また、レジスト材を塗布した後、リードフレーム基材30をインクジェット装置60内で位置決めする必要がないので、Agナノペースト16aの位置がレジスト層35に対してずれてしまうおそれがない。   As described above, the resist material and the Ag nano paste 16a are applied from different inkjet heads 66 and 65 of one inkjet apparatus 60. Thereby, the operation | work which apply | coats a resist material and Ag nanopaste 16a can be performed efficiently. In addition, since it is not necessary to position the lead frame base material 30 in the ink jet device 60 after applying the resist material, there is no possibility that the position of the Ag nano paste 16a is shifted with respect to the resist layer 35.

このようにして電気接続領域15にAgナノペースト16aが塗布された後、リードフレーム基材30上のレジスト層35を除去する(図6(c))。この場合、レジスト層35を例えば水酸化ナトリウム等の強アルカリ水溶液によって剥離しても良く、または、0℃〜10℃程度の冷水によって剥離しても良い。なお、このときAgナノペースト16a中の溶剤は予め加熱されたテーブル62によってその一部が既に除去されており、Ag粒子がある程度固化しているので、レジスト層35を剥離する際にAgナノペースト16aも一緒に剥離されてしまうおそれはない。   After the Ag nano paste 16a is applied to the electrical connection region 15 in this way, the resist layer 35 on the lead frame base material 30 is removed (FIG. 6C). In this case, the resist layer 35 may be peeled off with a strong alkaline aqueous solution such as sodium hydroxide, or may be peeled off with cold water of about 0 ° C. to 10 ° C. At this time, a part of the solvent in the Ag nano paste 16a has already been removed by the pre-heated table 62, and the Ag particles are solidified to some extent. Therefore, when the resist layer 35 is peeled off, the Ag nano paste is removed. There is no possibility that 16a will be peeled off together.

その後、リードフレーム基材30は、例えばプラズマ装置に移動され、このプラズマ装置内で焼成される。これにより、Agナノペースト16a中の溶剤が揮発除去し、かつAg粒子が固化することにより、電気接続領域15にAg形成部16が形成される。具体的には、プラズマ装置内でAgナノペースト16aを例えば、ヘリウム/3%水素混合ガス中で、50℃〜100℃の温度に加熱し、500〜1000Wの出力で4分間処理してもよい。または、オーブン内で、窒素/3%水素混合ガス中、Agナノペースト16aを室温から300℃まで10分で昇温し、その後300℃で30分保持し、その後前記混合ガスフローによる冷却を5分行うように処理することにより、Agナノペースト16aを焼成しても良い。   Thereafter, the lead frame base material 30 is moved to, for example, a plasma apparatus and baked in the plasma apparatus. As a result, the solvent in the Ag nanopaste 16 a is volatilized and removed, and the Ag particles are solidified, whereby the Ag forming portion 16 is formed in the electrical connection region 15. Specifically, the Ag nano paste 16a may be heated to a temperature of 50 ° C. to 100 ° C., for example, in a mixed gas of helium / 3% hydrogen in a plasma apparatus, and may be treated at an output of 500 to 1000 W for 4 minutes. . Alternatively, in the oven, the Ag nanopaste 16a is heated from room temperature to 300 ° C. in 10 minutes in a nitrogen / 3% hydrogen mixed gas in 10 minutes, and then held at 300 ° C. for 30 minutes, and then cooled by the mixed gas flow. The Ag nano paste 16a may be baked by performing the treatment so as to be divided.

このようにして、図1および図2に示すリードフレーム10が得られる(図6(d))。   In this way, the lead frame 10 shown in FIGS. 1 and 2 is obtained (FIG. 6D).

半導体装置の製造方法
次に、図3および図4に示す半導体装置20の製造方法について、図9(a)−(e)を用いて説明する。
Manufacturing Method of Semiconductor Device Next, a manufacturing method of the semiconductor device 20 shown in FIGS. 3 and 4 will be described with reference to FIGS.

まず図5(a)−(e)および図6(a)−(d)に示す方法により、リードフレーム10を作製する(図9(a))。   First, the lead frame 10 is manufactured by the method shown in FIGS. 5A to 5E and FIGS. 6A to 6D (FIG. 9A).

次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図9(b))。   Next, the semiconductor element 21 is mounted on the die pad 11 of the lead frame 10. In this case, the semiconductor element 21 is placed and fixed on the die pad 11 using, for example, an adhesive 24 such as a die bonding paste (die attaching step) (FIG. 9B).

次に、半導体素子21の各端子部21aと、各リード部12の電気接続領域15上に設けられたAg形成部16とを、ボンディングワイヤ22によって互いに電気的に接続する(ワイヤボンディング工程)(図9(c))。この場合、電気接続領域15上にAg形成部16が設けられていることにより、ボンディングワイヤ22をリード部12に対して強固に接続することができる。   Next, each terminal portion 21a of the semiconductor element 21 and the Ag forming portion 16 provided on the electrical connection region 15 of each lead portion 12 are electrically connected to each other by a bonding wire 22 (wire bonding step) ( FIG. 9 (c)). In this case, since the Ag forming portion 16 is provided on the electrical connection region 15, the bonding wire 22 can be firmly connected to the lead portion 12.

次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(図9(d))。これにより、リードフレーム10、半導体素子21、およびボンディングワイヤ22を封止する。   Next, the sealing resin 23 is formed by injection molding or transfer molding of a thermosetting resin or a thermoplastic resin to the lead frame 10 (FIG. 9D). As a result, the lead frame 10, the semiconductor element 21, and the bonding wire 22 are sealed.

次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体素子21毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体素子21間のリードフレーム10および封止樹脂23を切断しても良い。   Next, the lead frame 10 is separated for each semiconductor element 21 by dicing the sealing resin 23 between the semiconductor elements 21. At this time, the lead frame 10 and the sealing resin 23 between the semiconductor elements 21 may be cut while rotating a blade (not shown) made of, for example, a diamond grindstone.

このようにして、図3および図4に示す半導体装置20が得られる(図9(e))。   In this way, the semiconductor device 20 shown in FIGS. 3 and 4 is obtained (FIG. 9E).

このように本実施の形態によれば、インクジェット法を用いてAgナノペースト16aを電気接続領域15に対して塗布および焼成することにより、Ag形成部16を形成している。このことにより、めっき法を用いる場合と比較して、予め治具を作製したり(治具めっき法の場合)、フォトマスクを作製したりする(製版めっき法の場合)必要がない。このため、リードフレーム10の製造コストを低減するとともに、製造に必要な準備時間を短縮することができる。   As described above, according to the present embodiment, the Ag forming portion 16 is formed by applying and baking the Ag nano paste 16a to the electrical connection region 15 using the inkjet method. This eliminates the need to prepare a jig in advance (in the case of a jig plating method) or a photomask (in the case of a plate making plating method) as compared with the case of using a plating method. For this reason, while reducing the manufacturing cost of the lead frame 10, the preparation time required for manufacture can be shortened.

また、上述したように、電気接続領域15の周囲にAgナノペースト16aの流出を防止するレジスト層35が形成されているので、Agナノペースト16aがリードフレーム10上で濡れ拡がる不具合を防止することができる。このことにより、リードフレーム10と封止樹脂23との密着性が悪化し、吸湿信頼性が低下することを防止することができる。さらに、Agナノペースト16aがリードフレーム10の裏面へ濡れ拡がることにより、半導体装置20をボードに実装した後、Agのデンドライトが発生する不具合を防止することができる。   Further, as described above, since the resist layer 35 that prevents the outflow of the Ag nano paste 16a is formed around the electrical connection region 15, the problem that the Ag nano paste 16a wets and spreads on the lead frame 10 is prevented. Can do. Thereby, it is possible to prevent the adhesion between the lead frame 10 and the sealing resin 23 from being deteriorated and the moisture absorption reliability from being lowered. Furthermore, the Ag nanopaste 16a wets and spreads on the back surface of the lead frame 10, so that a problem that Ag dendrite occurs after the semiconductor device 20 is mounted on the board can be prevented.

変形例
次に、図10および図11を参照して本発明の各種変形例について説明する。図10および図11は、本発明の各種変形例を示す図である。図10および図11に示す形態は、レジスト層35の構成が異なるものであり、他の構成は上述した実施の形態と略同一である。図10および図11において、図1乃至図9に示す実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
Modified Examples Next, various modified examples of the present invention will be described with reference to FIGS. 10 and 11 are diagrams showing various modifications of the present invention. 10 and 11 are different in the configuration of the resist layer 35, and other configurations are substantially the same as those in the above-described embodiment. 10 and 11, the same parts as those in the embodiment shown in FIGS. 1 to 9 are denoted by the same reference numerals, and detailed description thereof will be omitted.

図10は、本発明の一の変形例を示す部分拡大平面図であり、上述した図8に対応する図である。   FIG. 10 is a partially enlarged plan view showing a modification of the present invention, and corresponds to FIG. 8 described above.

図10に示すリードフレーム基材30Aにおいて、各リード部12の内側端部12bには、電気接続領域15が設けられている。この場合、Agナノペースト16aの流出を防止するレジスト層35は、電気接続領域15の周縁全体にわたって設けられている。すなわち、レジスト層35を形成する工程(図6(a))において、リードフレーム基材30の電気接続領域15の周縁の全体に沿ってレジスト材を塗布し、硬化させる。このような構成により、Agナノペースト16aがリード部12の裏面へ濡れ拡がる不具合をより確実に防止することができる。   In the lead frame base material 30 </ b> A shown in FIG. 10, an electrical connection region 15 is provided at the inner end portion 12 b of each lead portion 12. In this case, the resist layer 35 that prevents the outflow of the Ag nano paste 16 a is provided over the entire periphery of the electrical connection region 15. That is, in the step of forming the resist layer 35 (FIG. 6A), a resist material is applied and cured along the entire periphery of the electrical connection region 15 of the lead frame base material 30. With such a configuration, it is possible to more reliably prevent a problem that the Ag nano paste 16a wets and spreads on the back surface of the lead portion 12.

図11は、本発明の他の変形例を示す部分拡大平面図であり、上述した図8に対応する図である。   FIG. 11 is a partially enlarged plan view showing another modified example of the present invention, and corresponds to FIG. 8 described above.

図11に示すリードフレーム基材30Bにおいて、ダイパッド11のうち吊りリード14近傍の4箇所に、それぞれ電気接続領域15Aが設けられている。各電気接続領域15Aは、ボンディングワイヤ22を介して半導体素子21の端子部21aに電気的に接続される領域である。   In the lead frame substrate 30B shown in FIG. 11, electrical connection regions 15A are provided at four locations in the vicinity of the suspension lead 14 in the die pad 11, respectively. Each electrical connection region 15 </ b> A is a region electrically connected to the terminal portion 21 a of the semiconductor element 21 through the bonding wire 22.

この場合、Agナノペースト16aの流出を防止するレジスト層35は、ダイパッド11の電気接続領域15Aの周縁全体にわたって設けられている。すなわち、レジスト層35を形成する工程(図6(a))において、リードフレーム基材30の電気接続領域15Aの周縁全体に沿ってレジスト材を塗布し、硬化させる。これにより、Agナノペースト16aがダイパッド11上で濡れ拡がることを防止することができる。また、レジスト層35は、電気接続領域15Aの周縁全体にわたって設けられているので、Agナノペースト16aがダイパッド11表面の各方向へ濡れ拡がる不具合を確実に防止することができる。   In this case, the resist layer 35 for preventing the outflow of the Ag nano paste 16a is provided over the entire periphery of the electrical connection region 15A of the die pad 11. That is, in the step of forming the resist layer 35 (FIG. 6A), a resist material is applied and cured along the entire periphery of the electrical connection region 15A of the lead frame substrate 30. Thereby, it is possible to prevent the Ag nanopaste 16a from spreading on the die pad 11. In addition, since the resist layer 35 is provided over the entire periphery of the electrical connection region 15A, it is possible to reliably prevent a problem that the Ag nano paste 16a wets and spreads in each direction on the surface of the die pad 11.

上記実施の形態に開示されている複数の構成要素を必要に応じて適宜組み合わせることも可能である。あるいは、上記実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。例えば、図11に示す実施の形態と図1乃至図10に示す各実施の形態とを組合せ、レジスト層35を、リード部12の電気接続領域15と、ダイパッド11の電気接続領域15Aとの両方に設けても良い。   A plurality of constituent elements disclosed in the above-described embodiment can be appropriately combined as necessary. Or you may delete a some component from all the components shown by the said embodiment. For example, the embodiment shown in FIG. 11 is combined with each embodiment shown in FIGS. 1 to 10, and the resist layer 35 is applied to both the electrical connection region 15 of the lead portion 12 and the electrical connection region 15 A of the die pad 11. May be provided.

10 リードフレーム
11 ダイパッド
12 リード部
13 外枠
14 吊りリード
15 電気接続領域
16 Ag形成部
16a Agナノペースト
17 アウターリード部
20 半導体装置
21 半導体素子
22 ボンディングワイヤ
23 封止樹脂
24 接着剤
30、30A、30B リードフレーム基材
35 レジスト層
60 インクジェット装置
65、66 インクジェットヘッド
DESCRIPTION OF SYMBOLS 10 Lead frame 11 Die pad 12 Lead part 13 Outer frame 14 Hanging lead 15 Electrical connection area 16 Ag formation part 16a Ag nanopaste 17 Outer lead part 20 Semiconductor device 21 Semiconductor element 22 Bonding wire 23 Sealing resin 24 Adhesive 30, 30A, 30B Lead frame substrate 35 Resist layer 60 Inkjet device 65, 66 Inkjet head

Claims (8)

リードフレームの製造方法において、
半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを有し、ダイパッドまたはリード部のうち所定位置に電気接続領域が設けられたリードフレーム基材を準備する工程と、
インクジェット法を用いてレジスト材を塗布および硬化させることにより、リードフレーム基材の電気接続領域の周縁に沿って、Agナノペーストの流出を防止するレジスト層を形成する工程と、
レジスト層によって規定される電気接続領域上に、インクジェット法を用いてAgナノペーストを塗布する工程と、
リードフレーム基材からレジスト層を除去する工程と、
電気接続領域上のAgナノペーストを焼成する工程とを備えたことを特徴とするリードフレームの製造方法。
In the lead frame manufacturing method,
A step of preparing a lead frame substrate having a die pad on which a semiconductor element is mounted and a lead portion provided around the die pad, and having an electrical connection region provided in a predetermined position of the die pad or the lead portion;
Forming a resist layer that prevents the outflow of Ag nanopaste along the periphery of the electrical connection region of the lead frame base material by applying and curing the resist material using an inkjet method;
Applying an Ag nano paste on the electrical connection region defined by the resist layer using an inkjet method;
Removing the resist layer from the lead frame substrate;
And a step of firing the Ag nanopaste on the electrical connection region.
レジスト材およびAgナノペーストは、同一のインクジェット装置の異なる塗布ヘッドから塗布されることを特徴とする請求項1記載のリードフレームの製造方法。   2. The method of manufacturing a lead frame according to claim 1, wherein the resist material and the Ag nano paste are applied from different application heads of the same ink jet apparatus. 電気接続領域は、リードフレーム基材のリード部の先端に設けられ、レジスト層は、リード部を横切って設けられることを特徴とする請求項1又は2記載のリードフレームの製造方法。   3. The method of manufacturing a lead frame according to claim 1, wherein the electrical connection region is provided at a tip of the lead part of the lead frame base material, and the resist layer is provided across the lead part. レジスト層は、電気接続領域の周縁全体にわたって設けられることを特徴とする請求項1又は2記載のリードフレームの製造方法。   The lead frame manufacturing method according to claim 1, wherein the resist layer is provided over the entire periphery of the electrical connection region. レジスト材は、ホットメルトタイプのレジストを含むことを特徴とする請求項1乃至4のいずれか一項記載のリードフレームの製造方法。   The lead frame manufacturing method according to claim 1, wherein the resist material includes a hot-melt type resist. ホットメルトタイプのレジストは、オレフィン系の熱可塑樹脂を含むことを特徴とする請求項5記載のリードフレームの製造方法。   6. The lead frame manufacturing method according to claim 5, wherein the hot melt type resist contains an olefin-based thermoplastic resin. リードフレーム基材からレジスト層を除去する工程において、レジスト層は、アルカリ水溶液または水によって除去されることを特徴とする請求項1乃至6のいずれか一項記載のリードフレームの製造方法。   7. The method of manufacturing a lead frame according to claim 1, wherein in the step of removing the resist layer from the lead frame base material, the resist layer is removed with an alkaline aqueous solution or water. 半導体装置の製造方法において、
請求項1乃至7のいずれか一項記載のリードフレームの製造方法によりリードフレームを製造する工程と、
リードフレームのダイパッド上に半導体素子を搭載する工程と、
半導体素子とリードフレームの電気接続領域とを接続部により電気的に接続する工程と、
ダイパッドと、リード部と、半導体素子と、接続部とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法。
In a method for manufacturing a semiconductor device,
A step of manufacturing a lead frame by the method of manufacturing a lead frame according to claim 1;
Mounting a semiconductor element on the die pad of the lead frame;
Electrically connecting the semiconductor element and the electrical connection region of the lead frame with a connection portion;
A method of manufacturing a semiconductor device, comprising: sealing a die pad, a lead portion, a semiconductor element, and a connection portion with a sealing resin.
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* Cited by examiner, † Cited by third party
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Publication number Priority date Publication date Assignee Title
JP2539548B2 (en) * 1991-02-27 1996-10-02 株式会社三井ハイテック Method for manufacturing lead frame for semiconductor device
JPH07302872A (en) * 1994-05-02 1995-11-14 Toppan Printing Co Ltd Lead frame for semiconductor device, and manufacture of lead frame for semiconductor lead frame
JP4045985B2 (en) * 2003-03-13 2008-02-13 株式会社デンソー Resin-sealed electronic device
JP2006245389A (en) * 2005-03-04 2006-09-14 Mitsui High Tec Inc Method for manufacturing lead frame
JP4696616B2 (en) * 2005-03-17 2011-06-08 カシオ計算機株式会社 Display panel and manufacturing method thereof

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