JP6045220B2

JP6045220B2 - 撮像素子および撮像装置

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Publication number: JP6045220B2
Application number: JP2012144586A
Authority: JP
Inventors: 荒井　達也; 達也荒井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2012-06-27
Filing date: 2012-06-27
Publication date: 2016-12-14
Anticipated expiration: 2032-06-27
Also published as: JP2014011500A

Description

本発明は、撮像素子および撮像装置に関するものである。

近年、メモリカードを記録媒体として、ＣＣＤ、ＣＭＯＳ等の撮像素子で撮像した画像を記録および再生するデジタルカメラ等の撮像装置が盛んに開発され、広く普及してきている。

従来、ＣＭＯＳセンサの出力には、その構造から、列毎に設けられた垂直出力線（列出力線）と列アンプとが列毎に異なる特性ばらつきを持つために、縦縞状のノイズ、いわゆる「列オフセット」が存在する。これは、ＣＭＯＳセンサに代表されるＸ−Ｙアドレス型撮像素子が、一般に、行列状に配置されたフォトダイオードから、選択された行の信号を列毎に異なる垂直出力線を介して読み出す構造を有し、列毎に特性が異なるために起こる。

このような列オフセットを除去するために、例えば特許文献１では、次のような列オフセット除去の技術が提案されている。まず、撮像信号に重畳した列オフセットを検出してキャンセルするために、撮像素子の光学的黒画素の画素信号を垂直方向に積分して１水平ライン分の補正データを求め、記憶部に記憶する。そして、撮像素子の有効画素から得られるデータから、記憶部に記憶された補正データを減算することで重畳された列オフセットを除去する。

しかしながら、列オフセットの他にも撮像素子にはさまざまなノイズの発生要因がある。例えば、フォトダイオードに起因して発生する画素欠陥ノイズやリセットトランジスタに起因して発生するリセットノイズ、画素アンプに起因して発生するＲＴＳ（ランダム・テレグラム・シグナル）ノイズなどである。

リセットノイズは、リセットトランジスタをオンして所定の基準電圧を与えてオフする際に生じるノイズであり、相関２重サンプリング（ＣＤＳ回路）などの周知の技術により除去することができる。一方、ＲＴＳノイズは、画素アンプの界面準位で電子が捕獲、放出される過程で発生するランダムノイズであり、不特定の時間間隔をもって発生するためにＣＤＳ回路では除去できずに残る。一般に、画素アンプの素子サイズが小さくなるほどＲＴＳノイズの発生頻度が高くなる特性があるため、撮像素子の更なる多画素化に対して阻害要因の一つになっている。

これに対し、特許文献２には、撮像素子の基準画素領域における同じ列上の画素信号データの分布から、予め設定された所定の検出範囲から上下に外れたデータをＲＴＳノイズとして排除することが開示されている。そして、撮像素子の垂直方向の光学的黒画素から所定の検出範囲を超える欠陥画素の影響を除去した後に列オフセットを検出することで、列オフセットの検出精度を高めている。

一方、従来のＣＭＯＳセンサには、例えば、特許文献３や特許文献４に記載されているように、複数の画素が１つの画素アンプを共有しているものがある。このようなＣＭＯＳセンサでは、画素アンプを供給する複数の画素に蓄積された光電荷を、順に画素アンプに転送して出力する。

特開平７−６７０３８号公報特開２００６−２５１４８号公報特開平１１−３１２８００号公報特開２０００−２６１８１５公報

通常、列オフセットを検出する基準画素領域において、ＲＴＳノイズの発生頻度は画素アンプに大きく依存しており、特定の画素アンプの素子に偏在しやすい傾向にある。そのため、複数の画素が１つの画素アンプを共有する回路構成では、ＲＴＳノイズの発生頻度が高い画素アンプを共有する複数の画素からの信号に、ＲＴＳノイズが乗る頻度が高くなってしまう。

例えば、基準画素領域において、列方向に配列された４つの画素が１つの画素アンプを共有するブロックが、列方向に４個、すなわち１６行ある撮像素子を想定する。図８は、そのような場合に、ある１列においてＲＴＳノイズの発生頻度が高い画素アンプがあった場合の画素信号の分布の一例を示す図である。図８に示すように、その画素アンプを共有する４画素の画素信号すべてにＲＴＳノイズが重畳し、１６画素中、４画素の画素信号が所定の検出範囲を超えてしまうことがある。特許文献２に記載されたように、列オフセット検出時に検出範囲を超えた信号を排除すると、全体の１／４のデータが排除されて欠落する画素信号の数が多くなり、基準画素領域を用いた列オフセット検出精度の低下は否めない。

本発明は上記問題点を鑑みてなされたものであり、複数の画素が１つの画素アンプを介して画像信号を出力する構成において、列オフセットを高精度に検出できるようにすることを目的とする。

上記目的を達成するために、本発明の撮像装置は、入射した光を光電変換して電荷を発生する複数の光電変換素子と、該複数の光電変換素子により共有される１つの画素アンプと、前記複数の光電変換素子と１対１で設けられ前記複数の光電変換素子の各々で発生した電荷を前記１つの画素アンプに転送する複数の転送スイッチからなる画素ブロックを複数備えた有効画素領域と、１つの画素アンプと、前記画素アンプと１対１で設けられた１つの転送スイッチからなる画素ブロックを複数備え、入射した光に関係無く発生した電荷に基づく信号を出力する基準画素領域と、を含む撮像素子と、前記撮像素子の前記基準画素領域から出力される信号に基づいて列オフセットを検出する列オフセット検出手段と、前記撮像素子の前記有効画素領域から出力される信号から前記列オフセットを除去する列オフセット除去手段と、を有することを特徴とする。
また、本発明の撮像素子は、入射した光を光電変換して電荷を発生する複数の光電変換素子と、該複数の光電変換素子により共有される１つの画素アンプと、前記複数の光電変換素子と１対１で設けられ前記複数の光電変換素子の各々で発生した電荷を前記１つの画素アンプに転送する複数の転送スイッチからなる画素ブロックを複数備えた有効画素領域と、１つの画素アンプと、前記画素アンプと１対１で設けられた１つの転送スイッチからなる画素ブロックを複数備え、入射した光に関係無く発生した電荷に基づく信号を出力する基準画素領域と、を有することを特徴とする。

本発明によれば、有効画素領域における複数の光電変換素子の信号を１つの画素アンプを介して出力する構成において、列オフセットを高精度に検出することができる。

本発明の実施の形態に係る撮像装置の概略構成を示すブロック図。実施の形態に係るＣＭＯＳセンサの画素配置の領域を説明する図。実施の形態に係るＣＭＯＳセンサの構成図。実施の形態に係る無効画素領域の読み出しタイミングを示すタイミングチャート。実施の形態に係る有効画素領域の読み出しタイミングを示すタイミングチャート。実施の形態に係る列オフセット検出回路の回路図。実施の形態に係るＲＴＳノイズの発生頻度の説明図。従来のＲＴＳノイズの発生頻度の説明図。

以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。

図１は、本発明の実施の形態に係る撮像装置の概略構成を示すブロック図、また、図２は、撮像素子としてのＣＭＯＳセンサの内部の画素配列の領域を模式的に示した構成図である。

図１において、レンズ１０１及び絞り１０２を介してＣＭＯＳセンサ１０３に入射した光は、電気信号に光電変換される。

ＣＭＯＳセンサ１０３の画素配列は、図２に示すように、有効画素領域２０３と、水平オプティカルブラック（ＨＯＢ）領域２０１と、垂直オプティカルブラック（ＶＯＢ）領域２０２とから構成されている。有効画素領域２０３は、光電変換素子であるフォトダイオードに光が照射される領域である。ＨＯＢ領域２０１は、アルミ薄膜等により光の照射が数列から数十列に亘って遮られる領域、そして、ＶＯＢ領域２０２は、アルミ薄膜等により光の照射が数行から数十行に亘って遮られる領域であり、入射した光に関係無く発生した電荷に基づく信号を出力する。

同期信号発生器（ＳＳＧ）１０４は、水平同期信号（ＨＤ信号）及び垂直同期信号（ＶＤ信号）を生成する。タイミングジェネレータ（ＴＧ）１０５は、ＣＭＯＳセンサ１０３を駆動する各種制御信号をＨＤ信号及びＶＤ信号に同期して発生する。

Ａ／Ｄ変換器１０６は、ＣＭＯＳセンサ１０３から出力されるアナログの画像信号をデジタル画像信号に変換し、ＯＢクランプ回路１０７は、Ａ／Ｄ変換器１０６から出力される信号のうち、ＯＢ期間の出力平均値が所定範囲内に収束するように制御する。

列オフセット検出回路１０８は、ＯＢクランプ回路１０７から出力された画像データの中に含まれる列オフセット成分をＶＯＢ領域（基準画素領域）２０２の画像データから抽出するとともに、ＶＯＢ領域２０２の画像データに含まれるキズ（欠陥画素データ）の補正処理も行う。列オフセット除去回路１１１は、列オフセット検出回路１０８により検出された列オフセット成分を、有効画素領域の画像データから減算することにより除去する。ウィンドウ回路１０９は、列オフセット検出回路１０８及び列オフセット除去回路１１１を駆動する制御信号を生成する。

信号処理回路１１２は、列オフセット成分を除去された画像データに対して補間処理や色変換処理、縮小や拡大等の変倍処理、表示用の画像データへの変換処理、記録用のＪＰＥＧ画像等への変換処理等を行う。変換されたＪＰＥＧ画像はメモリ１１３に記録される。システムコントローラ１１０は、各回路を制御するとともに、動作モードやパラメータを決定する。

図３は、本発明の実施の形態に係るＣＭＯＳセンサ１０３の一部の詳細構成を示す図である。図３において、領域３０ａは、図２に示す有効画素領域２０３の一部を示しており、複数の画素ブロック３０７を含んでいる。画素ブロック３０７において、フォトダイオード（ＰＤ）３１５ａ〜３１５ｄ（光電変換素子）は、光を電荷に変換する。転送スイッチ３１６ａ〜３１６ｄは、転送パルスＰＴＸ１ａ〜ＰＴＸ４ａによってオン／オフ制御され、ＰＤ３１５ａ〜ＰＤ３１５ｄで発生した電荷を後述する蓄積領域（フローティングデフュージョン：ＦＤ）３１７に転送する。ＦＤ３１７は、転送スイッチ３１６ａ〜３１６ｄにより転送された電荷を一時的に蓄積する。

選択スイッチ３１９は、選択パルスＰＳＥＬａによってオン／オフ制御されることで行を選択し、リセットスイッチ３２０は、リセットパルスＰＲＥＳａによってＦＤ３１７に蓄積された電荷を除去する。ＦＤ３１７、画素アンプ３１８、及び、画素アンプ３１８の負荷となる定電流源３０９でソースフォロアアンプが構成され、選択スイッチ３１９により選択された行の画素の信号電荷が電圧に変換され、垂直出力線３０８を経て読み出し回路３１３に出力される。

また、図３において、領域３０ｂは、図２に示すＶＯＢ領域（基準画素領域）２０２の一部を示しており、複数の画素ブロック３０１を含んでいる。画素ブロック３０１において、転送スイッチ３０２は、転送パルスＰＴＸによってオン／オフ制御される。選択スイッチ３０５は、選択パルスＰＳＥＬによってオン／オフ制御されることで行を選択し、リセットスイッチ３０６は、リセットパルスＰＲＥＳによってＦＤ３０３に蓄積された電荷を除去する。ＦＤ３０３、画素アンプ３０４、及び、画素アンプ３０４の負荷となる定電流源３０９でソースフォロアアンプが構成され、選択スイッチ３０５により選択された行の画素の信号電荷が電圧に変換され、垂直出力線３０８を経て読み出し回路３１３に出力される。

水平走査回路３１４は、選択スイッチ３１０をオン／オフ制御することにより読み出し回路３１３からの信号を選択的に水平出力線に出力し、出力アンプ３１１は、水平出力線に出力された信号をＣＭＯＳセンサ１０３の外部に出力する。

また、垂直走査回路３１２は、スイッチ３０２、３０５、３０６、３１６ａ〜３１６ｄ、３１９、３２０に上述した各駆動信号を供給する。

本実施の形態においては、上述したように、有効画素領域３０ａの画素ブロック３０７の各々は、複数のＰＤを備えているのに対し、ＶＯＢ領域（無効画素領域）３０ｂの各画素は、ＰＤを備えていない。なお、ＶＯＢ領域（無効画素領域）３０ｂは、遮光されたフォトダイオード（ＰＤ）を備えた構成でもかまわない。

また、図３では、基準画素領域３０ｂとして画素ブロック３０１を１行×２列分、有効画素領域３０ａとして画素ブロック３０７を１行×２列分、示している。実際には、領域３０ｂを含むＶＯＢ領域（基準画素領域）２０２、領域３０ａを含む有効画素領域２０３は、非常に多くの画素ブロックにより構成されている。

次に、図４を用いて、基準画素領域３０ｂの画素ブロック３０１の制御信号線の駆動タイミングについて説明する。垂直走査回路３１２により順次各行の走査が行われていく。まず時刻ｔ４０１において、選択パルスＰＳＥＬとリセットパルスＰＲＥＳを印加して、選択スイッチ３０５及びリセットスイッチ３０６をオンにし、ＦＤ３０３をリセットする。

時刻ｔ４０２でリセットパルスＰＲＥＳをＬレベルにしてリセットスイッチ３０６をオフにした後、時刻ｔ４０３〜ｔ４０４の間、転送パルスＰＴＸを印加して、転送スイッチ３０２をオンにする。これにより、画素内の電荷がＦＤ３０３及び画素アンプ３０４を通って垂直出力線３０８に読み出される。

次に、図５を用いて、有効画素領域３０ａの画素ブロック３０７の制御信号線の駆動タイミングについて説明する。撮影動作が開始されて光が入射されると、ＰＤ３１５ａ〜３１５ｄでは光信号電荷が発生し、蓄積を開始する。垂直走査回路３１２により順に各行の走査が行われていくが、ここでは１行分の走査について説明する。

まず時刻ｔ５０１において、選択パルスＰＳＥＬａとリセットパルスＰＲＥＳａを印加して、リセットスイッチ３２０をオンにし、ＦＤ３１７をリセットする。時刻ｔ５０２でリセットパルスＰＲＥＳａをＬレベルにしてリセットスイッチ３２０をオフにした後、時刻ｔ５０３〜ｔ５０４の間、転送パルスＰＴＸ１ａを印加して、転送スイッチ３１６ａをオンにする。これにより、ＰＤ３１５ａにおいて発生した電荷がＦＤ３１７及び画素アンプ３１８を介して垂直出力線３０８に読み出される。次に、時刻ｔ５０５〜ｔ５０６の間、再びリセットパルスＰＲＥＳａを印加してリセットスイッチ３２０をオンにし、ＦＤ３１７をリセットする。

時刻ｔ５０６でリセットスイッチ３２０がオフになった後、時刻ｔ５０７〜ｔ５０８の間、転送パルスＰＴＸ２ａを印加して、転送スイッチ３１６ｂをオンにする。これにより、ＰＤ３１５ｂにおいて発生した電荷がＦＤ３１７及び画素アンプ３１８を介して垂直出力線３０８に読み出される。時刻ｔ５０９〜ｔ５１０の間、再びリセットパルスＰＲＥＳａを印加してリセットスイッチ３２０をオンにし、ＦＤ３１７をリセットする。

時刻ｔ５１０でリセットスイッチ３２０がオフになった後、時刻ｔ５１１〜ｔ５１２の間、転送パルスＰＴＸ３ａを印加して、転送スイッチ３１６ｃをオンにする。これにより、ＰＤ３１５ｃにおいて発生した電荷がＦＤ３１７及び画素アンプ３１８を介して垂直出力線３０８に読み出される。時刻ｔ５１３〜ｔ５１４の間、再びリセットパルスＰＲＥＳａを印加してリセットスイッチ３２０をオンにし、ＦＤ３１７をリセットする。

時刻ｔ５１４でリセットスイッチ３２０がオフになった後、時刻ｔ５１５〜ｔ５１５の間、転送パルスＰＴＸ４ａを印加して、転送スイッチ３１６ｄをオンにする。これにより、ＰＤ３１５ｄにおいて発生した電荷がＦＤ３１７及び画素アンプ３１８を介して垂直出力線３０８に読み出される。

上述した駆動を、他の行についても同様に行う。

図６は、本実施の形態における列オフセット検出回路１０８の回路構成を示す回路図である。図６に示すように、ウィンドウ回路１０９より、ＶＯＢ領域２０２内の列オフセット検出領域を示す、垂直検出ウィンドウ信号６０６と水平検出ウィンドウ信号６０７とが、列オフセット検出回路１０８の各部に供給される。また、ラインメモリ６０４に初期値のリロードを指示するモードリセット信号６０８が、ＴＧ１０５から、列オフセット検出回路１０８の各部に供給されている。

ＯＢクランプ回路１０７から列オフセット検出回路１０８に入力された信号のうち、垂直検出ウィンドウ信号６０６及び水平検出ウィンドウ信号６０７により示される列オフセット検出領域の信号は、設定レジスタが接続されたキズ除去回路６０９に入力される。キズ除去回路６０９には、画素信号値の検出範囲の設定が可能なレジスタが接続されており、例えば、同じ列上のデータのメディアン値から算出した値に基づいて検出範囲を設定する。キズ除去回路６０９は、入力された信号が設定された検出範囲内にあるか判定し、検出範囲を外れた信号を排除し、検出範囲内の信号Ｘｎのみを出力する。これにより、白キズや、ＲＴＳノイズの影響が大きい画素信号等を排除することができる。

キズ除去回路６０９から出力された信号Ｘｎは、乗算器６０１、乗算器６０３、加算器６０２、ラインメモリ６０４とで構成される巡回積分回路に入力されて、下の式（１）に示す垂直方向の巡回演算が行われる。Ｙｎは巡回演算値であり、Ｋ１、Ｋ２は巡回係数である。また、添字ｎは、巡回演算の回数を表しており、１行毎に更新される。
Ｙｎ ← Ｋ１・Ｘｎ + Ｋ２・Ｙｎ−１ …（１）

ラインメモリ６０４には、式（１）に示される１水平ライン分の巡回演算値Ｙｎが、列毎に個別に、逐次更新されて記録される。即ち、ラインメモリ６０４は、水平検出ウィンドウ信号６０７で示される１水平ライン分の値を保持することができる。なお、ここでは、巡回係数として、Ｋ１＝１／１６、Ｋ２＝１５／１６が設定されており、１対１５の比率で、信号Ｘｎに対して加重平均による演算が巡回的に繰り返される。
上述した巡回演算は、撮影を始動するＶＤ信号に同期して、システムコントローラ１１０がＴＧ１０５を介して、モードリセット信号６０８によりラインメモリ６０４に初期値のリロードを指示することでリセットされる。その後、巡回積分回路では、垂直検出ウィンドウ信号６０６と水平検出ウィンドウ信号６０７で示された列オフセット検出領域内の信号について、巡回演算が順次行われる。

そして、複数回数、即ち垂直検出ウィンドウ信号６０６によって示される複数行分の巡回演算を経た後に、ラインメモリ６０４に記録、保持された巡回演算値Ｙｎが、検出された列オフセットデータとして出力される。列オフセット除去回路１１１では、この列オフセットデータを用いて、有効画素領域２０３から得られた信号から列オフセットの除去を行う。

図７は、垂直検出ウィンドウ信号６０６と水平検出ウィンドウ信号６０７により示される列オフセット検出領域における、１列１６行分の信号の分布の一例を示した図である。この例では、検出範囲外にある１つの信号が排除されるが、上述した巡回演算により残りの１５の信号が加重加算される。

加重平均による演算においては、演算回数が多くなるほど精度が増すため、キズ除去回路６０９で検出範囲を外れ、排除される信号が多くなるほど、演算値の精度は悪化する。本実施の形態では、ＶＯＢ領域２０２においては、それぞれの画素がそれぞれアンプを有している。そのため、１つのアンプがＲＴＳノイズの発生頻度が高い画素アンプであったとしても、図８に示す場合と比較して、各列の信号のうち、排除する信号の数を減らすことができる。

一方、画素アンプの数が増えると、ＲＴＳノイズの発生頻度が高い画素アンプが存在する可能性が高くなる。しかし、現状の撮像素子では、無効画素領域の同じ列上にＲＴＳノイズが発生しやすい画素アンプが、複数存在する可能性は極めて低い。そのためＲＴＳノイズの発生したデータを排除しても、信号成分の欠落する区間が少なく高精度な列オフセット検出を行うことが可能である。

具体的には、図８のように、４つの画素がＲＴＳノイズの発生頻度が高い画素アンプを共有し、４つの画素の読み出しすべてにＲＴＳノイズが重畳し、検出範囲を超える信号値となる状況では、Ｘｎの数が１２／１６になる。これに対して、本実施の形態によれば、上述したように同じ列上にＲＴＳノイズが発生しやすい画素アンプが、複数存在する可能性は極めて低いため、図７に示すように、検出範囲を超える信号値は同じ列上に１つしか存在ないものとして考えることができる。従って、Ｘｎの数は１５／１６となる。上述したように、排除される信号が多くなると演算値の精度は悪化することから、より多くの信号値を演算に用いることができる本実施の形態では、従来と比較して、格段に精度の高い列オフセットデータを算出することができる。

Claims

入射した光を光電変換して電荷を発生する複数の光電変換素子と、該複数の光電変換素子により共有される１つの画素アンプと、前記複数の光電変換素子と１対１で設けられ前記複数の光電変換素子の各々で発生した電荷を前記１つの画素アンプに転送する複数の転送スイッチからなる画素ブロックを複数備えた有効画素領域と、
１つの画素アンプと、前記画素アンプと１対１で設けられた１つの転送スイッチからなる画素ブロックを複数備え、入射した光に関係無く発生した電荷に基づく信号を出力する基準画素領域と、
を含む撮像素子と、
前記撮像素子の前記基準画素領域から出力される信号に基づいて列オフセットを検出する列オフセット検出手段と、
前記撮像素子の前記有効画素領域から出力される信号から前記列オフセットを除去する列オフセット除去手段と、
を有することを特徴とする撮像装置。
前記基準画素領域の画素ブロックの各々は、さらに、１つの光電変換素子を含むことを特徴とする請求項１に記載の撮像装置。
前記基準画素領域の画素ブロックの各々は、光電変換素子を含まないことを特徴とする請求項１に記載の撮像装置。
前記基準画素領域は、遮光されていることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
入射した光を光電変換して電荷を発生する複数の光電変換素子と、該複数の光電変換素子により共有される１つの画素アンプと、前記複数の光電変換素子と１対１で設けられ前記複数の光電変換素子の各々で発生した電荷を前記１つの画素アンプに転送する複数の転送スイッチからなる画素ブロックを複数備えた有効画素領域と、
１つの画素アンプと、前記画素アンプと１対１で設けられた１つの転送スイッチからなる画素ブロックを複数備え、入射した光に関係無く発生した電荷に基づく信号を出力する基準画素領域と、
を有することを特徴とする撮像素子。
前記基準画素領域の画素ブロックの各々は、さらに、１つの光電変換素子を含むことを特徴とする請求項５に記載の撮像素子。
前記基準画素領域の画素ブロックの各々は、光電変換素子を含まないことを特徴とする請求項５に記載の撮像素子。
前記基準画素領域は、遮光されていることを特徴とする請求項５乃至７のいずれか１項に記載の撮像素子。