JP6027346B2 - Manufacturing method of semiconductor wafer - Google Patents
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Description
本発明は、半導体ウェーハの製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor wafer.
通常、半導体ウェーハの表裏面に行われる鏡面研磨は、複数段に分けて実施される。具体的には、半導体ウェーハの高平坦度化を目的とした粗研磨と、表面粗さ低減を目的とした仕上研磨とに大別される。
また、半導体ウェーハの表裏面のみならず、面取り部からの発塵を防止する目的で、面取り部にも鏡面研磨が実施される。
粗研磨は、キャリア内に半導体ウェーハを収納して半導体ウェーハの表裏両面を同時に研磨する両面同時研磨により行われる。この両面同時研磨では、半導体ウェーハとキャリア内周面との接触により、面取り部に傷や圧痕が発生する。したがって、面取り部の鏡面研磨は、発生する傷や圧痕の除去を兼ねて、粗研磨後に実施されるのが一般的である。
Usually, mirror polishing performed on the front and back surfaces of a semiconductor wafer is performed in a plurality of stages. Specifically, it is roughly divided into rough polishing for the purpose of increasing the flatness of the semiconductor wafer and finish polishing for the purpose of reducing the surface roughness.
Further, not only the front and back surfaces of the semiconductor wafer but also the chamfered portion is mirror polished for the purpose of preventing dust generation from the chamfered portion.
Rough polishing is performed by double-sided simultaneous polishing in which a semiconductor wafer is housed in a carrier and both the front and back surfaces of the semiconductor wafer are simultaneously polished. In this double-sided simultaneous polishing, scratches and indentations are generated in the chamfered portion due to contact between the semiconductor wafer and the carrier inner peripheral surface. Therefore, the mirror polishing of the chamfered portion is generally performed after rough polishing in order to remove the generated scratches and indentations.
しかし、面取り部の鏡面研磨に用いられる研磨パッドには軟質の研磨布を使用するため、この軟質の研磨布が面取り部だけでなく、ウェーハ表面側にまで回り込んだ状態で研磨が進行してしまう問題があった(以後、オーバーポリッシュともいう。)。このオーバーポリッシュが生じると、ウェーハ外周部の厚みが薄くなってしまう不具合を生じる(以後、エッジロールオフともいう。)。 However, since a soft polishing cloth is used for the polishing pad used for mirror polishing of the chamfered portion, the polishing proceeds in a state where the soft polishing cloth goes not only to the chamfered portion but also to the wafer surface side. (Hereinafter also referred to as overpolish). When this over-polishing occurs, there is a problem that the thickness of the outer peripheral portion of the wafer becomes thin (hereinafter also referred to as edge roll-off).
上記オーバーポリッシュを起因とするエッジロールオフの悪化を防止する方法として、両面研磨工程の後に、半導体ウェーハ表裏両面に樹脂製の保護膜を形成し、鏡面面取り工程を行い、その後に樹脂製の保護膜を除去する半導体ウェーハの製造方法が開示されている(例えば、特許文献1参照。)。特許文献1では、半導体ウェーハの表裏面に形成する樹脂製の保護膜によって鏡面面取り工程時のオーバーポリッシュを抑制することで、エッジロールオフを防止する。 As a method of preventing the deterioration of edge roll-off due to the above-described overpolish, after the double-side polishing step, a protective film made of resin is formed on both the front and back surfaces of the semiconductor wafer, followed by a mirror chamfering step, and then the protection made of resin A method of manufacturing a semiconductor wafer that removes a film is disclosed (for example, see Patent Document 1). In Patent Document 1, edge roll-off is prevented by suppressing over-polishing during a mirror chamfering process by a protective film made of resin formed on the front and back surfaces of a semiconductor wafer.
しかしながら、上記特許文献1に示される方法では、樹脂による保護膜形成及び樹脂製保護膜を除去するための洗浄がそれぞれ必要になるため、コストアップに繋がる問題があった。
また、保護膜を形成するための樹脂が、表裏両面だけでなく、面取り部にまで及んでしまうと、面取り部の鏡面研磨工程での研磨が部分的あるいは全体的に抑制されてしまう。そのため、面取り部には樹脂が及ばないように、ウェーハ表裏両面のみに保護膜を正確に形成する必要があるが、技術的に困難であった。
更に、樹脂製保護膜の除去のための洗浄では、一旦除去した樹脂が再付着する、樹脂製保護膜が完全に除去されないなどの問題があった。
However, the method disclosed in Patent Document 1 has a problem that leads to an increase in cost because cleaning for forming a protective film with resin and cleaning for removing the protective film made of resin are required.
Further, when the resin for forming the protective film reaches not only the front and back surfaces but also the chamfered portion, polishing in the mirror polishing process of the chamfered portion is partially or entirely suppressed. Therefore, it is necessary to form a protective film accurately only on the front and back surfaces of the wafer so that the resin does not reach the chamfered portion, but this is technically difficult.
Further, in the cleaning for removing the resin protective film, there is a problem that the resin once removed is reattached or the resin protective film is not completely removed.
本発明の目的は、半導体ウェーハ表面の外周部の平坦度を向上させることができる、半導体ウェーハの製造方法を提供することにある。 The objective of this invention is providing the manufacturing method of a semiconductor wafer which can improve the flatness of the outer peripheral part of the semiconductor wafer surface.
通常、粗研磨と鏡面仕上研磨とでは、砥粒サイズや配合成分が異なる研磨液を使用する。そのため、粗研磨後の半導体ウェーハ表面に残存する砥粒や研磨液を、後に続く鏡面仕上研磨に持ち込まないように、粗研磨後の半導体ウェーハに対して、洗浄処理が行われる。洗浄処理では、アンモニア水及び過酸化水素を含む洗浄液(SC−1)などが使用される。
本発明者らの実験によれば、粗研磨された半導体ウェーハを洗浄処理した後、面取り部に鏡面面取り研磨を行い、その後に表面または表裏両面を鏡面仕上研磨すると、半導体ウェーハ表面の外周部の平坦度が悪化する問題があることが判明した。
Usually, polishing liquids having different abrasive grain sizes and blending components are used for rough polishing and mirror finish polishing. For this reason, the semiconductor wafer after the rough polishing is subjected to a cleaning process so that abrasive grains and polishing liquid remaining on the surface of the semiconductor wafer after the rough polishing are not brought into the subsequent mirror finish polishing. In the cleaning process, a cleaning solution (SC-1) containing aqueous ammonia and hydrogen peroxide is used.
According to the experiments of the present inventors, after the roughly polished semiconductor wafer is cleaned, the chamfered portion is subjected to mirror chamfering polishing, and then the surface or both front and back surfaces are mirror-finished, the outer peripheral portion of the semiconductor wafer surface is It has been found that there is a problem that the flatness deteriorates.
この原因について、鋭意研究した結果、以下の知見を得た。
半導体ウェーハに対して、SC−1洗浄などの洗浄処理が行われると、洗浄処理された半導体ウェーハの全面には不可避的に厚さオングストローム程度の酸化膜が形成される。
一方、近年、ウェーハ面取り部の鏡面研磨の技術開発も進み、使用する研磨布やスラリーの種類などの改良により、オーバーポリッシュによるエッジロールオフ発生の問題は殆ど生じない状況にまで改善されてきている。
As a result of earnest research on this cause, the following knowledge was obtained.
When a cleaning process such as SC-1 cleaning is performed on the semiconductor wafer, an oxide film having a thickness of about angstrom is inevitably formed on the entire surface of the cleaned semiconductor wafer.
On the other hand, in recent years, the technical development of mirror polishing of the wafer chamfered part has also progressed, and due to improvements in the type of polishing cloth and slurry used, the problem of occurrence of edge roll-off due to over-polishing has been improved. .
しかし、図7(A)に示すように、洗浄処理によって形成された極薄の酸化膜では、鏡面面取り研磨によるオーバーポリッシュによって、半導体ウェーハ表面の外周部に存在する酸化膜が除去され、シリコン面が露出した半導体ウェーハが形成される。
この状態で次の鏡面仕上研磨を行うと、図7(B)に示すように、半導体ウェーハ表面において酸化膜が存在する部分と存在しない部分とで研磨レートの差を生じる。そして、酸化膜が存在しない外周部での研磨進行が速くなって、外周部から先に研磨されてしまうため、エッジロールオフが悪化してしまうことが明らかとなった。
However, as shown in FIG. 7A, in the ultrathin oxide film formed by the cleaning process, the oxide film present on the outer peripheral portion of the surface of the semiconductor wafer is removed by overpolishing by mirror chamfering polishing, and the silicon surface A semiconductor wafer exposed is formed.
When the next mirror finish polishing is performed in this state, as shown in FIG. 7B, a difference in polishing rate is generated between the portion where the oxide film is present and the portion where the oxide film is not present on the surface of the semiconductor wafer. Then, it became clear that the edge roll-off deteriorates because the polishing progresses at the outer peripheral portion where no oxide film is present and the outer peripheral portion is polished first.
本発明の半導体ウェーハの製造方法は、半導体ウェーハの表裏両面を粗研磨する粗研磨工程と、前記粗研磨された半導体ウェーハの面取り部を鏡面研磨する鏡面面取り研磨工程と、前記鏡面面取りされた半導体ウェーハの表面または表裏両面を鏡面研磨する鏡面仕上研磨工程と、を行う半導体ウェーハの製造方法において、前記鏡面面取り研磨工程の後に、前記半導体ウェーハ表面のみに対して、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ溶液を用いた研磨を行い、前記半導体ウェーハ表面上に存在する酸化膜を除去した後、前記鏡面仕上研磨工程を行うことを特徴とする。 Producing how the semiconductor wafer of the present invention, a rough polishing step of rough polishing the both surfaces of a semiconductor wafer, and the mirror edge polishing step of mirror polishing the chamfered portion of the rough polishing semiconductor wafers, is the mirror edge In the method of manufacturing a semiconductor wafer, the mirror surface finishing polishing step of mirror polishing the surface or both sides of the semiconductor wafer, after the mirror chamfering polishing step, at least of cerium oxide and zirconium oxide only on the semiconductor wafer surface Polishing using an alkaline solution containing one of the surfaces is performed to remove an oxide film present on the surface of the semiconductor wafer, and then the mirror finish polishing step is performed.
本発明によれば、前記鏡面面取り研磨工程の後に、前記半導体ウェーハ表面に対して、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ溶液を用いた研磨を行い、前記半導体ウェーハ表面上に存在する酸化膜を除去する。したがって、酸化膜除去後に行う鏡面仕上研磨時に、半導体ウェーハ表面に存在する酸化膜の有無による研磨レートの差を生じることがないため、結果として、半導体ウェーハ表面の外周部の平坦度を向上させることができる。 According to the present invention, after the mirror chamfer polishing step, the surface of the semiconductor wafer is polished using an alkaline solution containing at least one of cerium oxide and zirconium oxide, and the oxidation present on the surface of the semiconductor wafer is performed. Remove the membrane. Therefore, the difference in polishing rate due to the presence or absence of oxide film present on the surface of the semiconductor wafer does not occur during mirror finish polishing performed after oxide film removal, and as a result, the flatness of the outer peripheral portion of the semiconductor wafer surface is improved. Can do.
本発明の半導体ウェーハの製造方法では、前記表面と前記面取り部の酸化膜厚み差が0.2nm未満であることが好ましい。
この発明によれば、表面と面取り部の酸化膜厚み差が0.2nm未満であれば、鏡面仕上研磨時に研磨レートの差を生じることなく、半導体ウェーハ表面の外周部の平坦度を確実に向上させることができる。
In the method for producing a semiconductor wafer according to the present invention, it is preferable that a difference in oxide film thickness between the surface and the chamfered portion is less than 0.2 nm.
According to this invention, if the difference in thickness of the oxide film between the surface and the chamfered portion is less than 0.2 nm, the flatness of the outer peripheral portion of the surface of the semiconductor wafer is reliably improved without causing a difference in polishing rate during mirror finish polishing. Can be made.
本発明の半導体ウェーハの製造方法では、前記鏡面仕上研磨工程での研磨取り代が0.1μm以上3μm以下であることが好ましい。
この発明によれば、鏡面仕上研磨工程での研磨取り代が0.1μm以上3μm以下であれば、高い平坦度で、かつ良好な表面粗さの半導体ウェーハが得られる。
In the manufacturing method of the semiconductor wafer of this invention, it is preferable that the polishing allowance in the said mirror surface finishing polishing process is 0.1 to 3 micrometer.
According to the present invention, a semiconductor wafer having high flatness and good surface roughness can be obtained if the polishing allowance in the mirror finish polishing step is 0.1 μm or more and 3 μm or less.
以下、本発明の実施形態を図面を参照して説明する。
図1には、本発明の実施形態に係る半導体ウェーハの製造工程が示されている。
先ず、CZ法等により引き上げられた単結晶インゴットを、マルチワイヤソー等によってスライス切断する(工程S1)。次いで、スライスしたウェーハの欠けや割れを防止するために、ウェーハの角隅部等に面取りを行う(工程S2)。
次に、面取りしたウェーハの表面を平坦化するために、ラッピングや平面研削を行う(工程S3)。そして、ウェーハに残留する面取り時及びラッピング時に発生した加工変質層を除去するために、エッチングによる化学研磨を行う(工程S4)。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a manufacturing process of a semiconductor wafer according to an embodiment of the present invention.
First, the single crystal ingot pulled up by the CZ method or the like is sliced by a multi-wire saw or the like (step S1). Next, in order to prevent chipping and cracking of the sliced wafer, chamfering is performed on the corners of the wafer (step S2).
Next, lapping and surface grinding are performed to flatten the chamfered wafer surface (step S3). Then, in order to remove the work-affected layer generated at the time of chamfering and lapping remaining on the wafer, chemical polishing by etching is performed (step S4).
〔粗研磨工程S5〕
次に、エッチングされた半導体ウェーハの表裏両面を粗研磨する。
粗研磨工程S5は、所望とする厚みまで半導体ウェーハを研磨することを目的に行われる。具体的には、ウレタン樹脂などを固めた硬質素材の研磨布を用い、研磨速度が比較的速い条件で、研磨後の半導体ウェーハの厚さのバラツキを小さく、平坦化するように研磨が行われる。
この粗研磨工程S5では、研磨布の種類や遊離砥粒サイズを変更して、研磨取り代を複数段階(例えば1〜3段階)に分けて研磨処理を行ってもよい。また、遊離砥粒を用いないアルカリ溶液による無砥粒研磨を採用してもよい。
[Rough polishing step S5]
Next, both the front and back surfaces of the etched semiconductor wafer are roughly polished.
The rough polishing step S5 is performed for the purpose of polishing the semiconductor wafer to a desired thickness. Specifically, polishing is performed using a polishing cloth made of a hard material hardened with a urethane resin and the like so that the variation in thickness of the semiconductor wafer after polishing is small and flattened under conditions where the polishing speed is relatively fast. .
In this rough polishing step S5, the type of polishing cloth and the size of the free abrasive grains may be changed, and the polishing allowance may be divided into a plurality of stages (for example, 1 to 3 stages) to perform the polishing process. Moreover, you may employ | adopt the abrasive-free grinding | polishing by the alkaline solution which does not use a loose abrasive grain.
<両面研磨装置の構成>
本実施形態の粗研磨工程S5に用いる両面研磨装置について説明する。
図2に示すように、両面研磨装置10は、上定盤11、下定盤12、インナーギア13、アウターギア14、及び複数のキャリア15を備えて構成され、キャリア15内には、複数の半導体ウェーハWが収納される。図2では、1枚のキャリア15内に3枚の半導体ウェーハWが収納されるように構成される。
上定盤11は、定盤本体111と、この定盤本体111を下定盤12に対して接近離間させる昇降機構112とを備えて構成される。
<Configuration of double-side polishing machine>
A double-side polishing apparatus used in the rough polishing step S5 of this embodiment will be described.
As shown in FIG. 2, the double-
The
定盤本体111は、略円板状に形成され、図2では図示を略したが、その下面には半導体ウェーハWを研磨する際に半導体ウェーハWの面と当接する研磨パッド113が設けられる。また、定盤本体111の上面には、研磨時に研磨スラリーの供給や純水でリンスするための供給孔が複数穿設され、研磨スラリーや純水を上定盤11及び下定盤12の間に供給できるようになっている。
昇降機構112は、定盤本体111の略中央に設けられる軸部を有し、図示を略したが、上部に配置される門型フレームに設けられるモータによって、定盤本体111を上下に昇降させる。
The surface plate
The elevating
下定盤12は、両面研磨装置10の台座上に回転自在に設けられる円板状体であり、この下定盤12の上定盤11と対向する面には研磨パッド121が設けられる。そして、研磨する際にはこの研磨パッド121が半導体ウェーハWの面と当接する。
インナーギア13は、下定盤12の円板の略中心に、下定盤12と独立して回転するように設けられ、その外周側面には、キャリア15と噛合する歯131が形成されている。
アウターギア14は、下定盤12を囲むリング状体から構成され、リングの内側面には、キャリア15と噛合する歯141が形成されている。
The
The
The
上定盤11、下定盤12、インナーギア13、及びアウターギア14の回転中心には、それぞれ駆動モータの回転軸が結合され、各駆動モータによってそれぞれが独立して回転するようになっている。
キャリア15は、円板状体から構成され、その外周側面には前記のインナーギア13及びアウターギア14と噛合する歯151が形成される。また円板状体内部には、複数のウェーハ保持孔152が形成され、このウェーハ保持孔152内部に半導体ウェーハWが収納される。
The rotation centers of the
The
研磨パッド113及び研磨パッド121に貼設される研磨布としては、ポリウレタンを使用することが好ましい。ポリウレタンは、ショアA硬度が80以上90以下の範囲内のものを使用することが特に好ましい。研磨液としては、砥粒が含有されたアルカリ水溶液を使用することが好ましい。このうち、砥粒としては平均粒径50nmのコロイダルシリカ、アルカリ水溶液としてはpH10〜11のKOH水溶液を使用することが特に好ましい。
Polyurethane is preferably used as the polishing cloth pasted on the
<両面研磨装置による粗研磨工程S5の作用>
次に、前述した両面研磨装置10による粗研磨の作用について説明する。
まず、下定盤12上にキャリア15をセットし、ウェーハ保持孔152内に半導体ウェーハWを収納する。次に、昇降機構112により上定盤11を下降させ、上定盤11を下方向に所定の圧力で加圧した状態で、上定盤11の定盤本体111に形成された供給孔から研磨スラリーを供給し、それぞれの駆動モータを駆動させることにより、両面研磨が行われる。
<Operation of rough polishing step S5 by double-side polishing apparatus>
Next, the action of rough polishing by the above-described double-
First, the
研磨中、キャリア15は、外周の歯151がインナーギア13及びアウターギア14と噛合しているため、自転をしつつインナーギア13の回りを公転するように動作し、研磨パッド113及び研磨パッド121全体で半導体ウェーハWの研磨が実施される。
なお、半導体ウェーハWは、下側が表面研磨、上側が裏面研磨となるように配置され、下定盤12に取り付けられる研磨パッド121が半導体ウェーハWの表面研磨用、上定盤11に取り付けられる研磨パッド113が半導体ウェーハWの裏面研磨用となる。
During polishing, since the outer
The semiconductor wafer W is disposed such that the lower side is surface polished and the upper side is rear surface polished, and the
粗研磨工程S5における研磨取り代は、片面が10μm、表裏両面合計で20μm程度が好ましい。また、粗研磨工程S5後の半導体ウェーハWのESFQRが30〜50nmとなるように調整することが好適である。ESFQR(Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector)とは、図6に示すような、ウェーハ全周の外周部域に形成した扇型の領域(セクター)内のSFQRを測定した値である。 The polishing allowance in the rough polishing step S5 is preferably about 10 μm on one side and about 20 μm in total on the front and back surfaces. Further, it is preferable to adjust the ESFQR of the semiconductor wafer W after the rough polishing step S5 to be 30 to 50 nm. ESFQR (Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector) is a fan-shaped area formed in the outer peripheral area of the entire circumference of the wafer as shown in FIG. This is a value obtained by measuring SFQR in (sector).
〔洗浄工程S6〕
次に、粗研磨工程S5を終えた半導体ウェーハWを洗浄する。
粗研磨工程S5後の半導体ウェーハW表面には、粗研磨工程S5で使用した砥粒や研磨液などが残存している。そして、粗研磨工程S5と後述する鏡面仕上研磨工程S9とでは、砥粒サイズや配合成分が異なる研磨液を使用する。そのため、この工程S6では、残存する砥粒や研磨液を後に続く鏡面仕上研磨工程S9に持ち込まないように、半導体ウェーハWが洗浄される。
[Washing step S6]
Next, the semiconductor wafer W that has finished the rough polishing step S5 is cleaned.
The abrasive grains and polishing liquid used in the rough polishing step S5 remain on the surface of the semiconductor wafer W after the rough polishing step S5. And polishing liquid from which an abrasive grain size and a compounding component differ in rough polishing process S5 and the mirror surface finishing polishing process S9 mentioned later is used. Therefore, in this step S6, the semiconductor wafer W is cleaned so that the remaining abrasive grains and polishing liquid are not brought into the subsequent mirror finish polishing step S9.
ここでの洗浄では、アンモニア水及び過酸化水素水を含む洗浄液(SC−1)などを使用することが好適である。例えば、アンモニア水と過酸化水素水を1:1で混合し、これを5〜30倍に純水希釈して調製された、50〜80℃に加温したSC−1液によるウェットベンチ洗浄により行うことが特に好ましい。
上記SC−1液による洗浄後は、半導体ウェーハWを純水でリンスする。洗浄を終えた半導体ウェーハWの全面には、不可避的に、膜厚が約1nm以上約1.1nm以下(約10Å以上約11Å以下)の自然酸化膜が形成される。
In the cleaning here, it is preferable to use a cleaning solution (SC-1) containing aqueous ammonia and hydrogen peroxide. For example, by wet bench cleaning with SC-1 solution heated to 50 to 80 ° C. prepared by mixing ammonia water and hydrogen peroxide solution 1: 1 and diluting 5 to 30 times with pure water. It is particularly preferred to do this.
After cleaning with the SC-1 solution, the semiconductor wafer W is rinsed with pure water. Inevitably, a natural oxide film having a thickness of about 1 nm to about 1.1 nm (about 10 to about 11 mm) is formed on the entire surface of the semiconductor wafer W after the cleaning.
〔鏡面面取り研磨工程S7〕
次に、洗浄工程S6を終えた半導体ウェーハWの面取り部を鏡面研磨する。
工程S7において、半導体ウェーハWの面取り部を鏡面研磨するのは、面取り部からの発塵を防止するため、そして、粗研磨工程S5において、半導体ウェーハWとキャリア内周面との接触により、面取り部に生じた傷や圧痕を除去するためである。
[Mirror chamfering polishing step S7]
Next, the chamfered portion of the semiconductor wafer W that has undergone the cleaning step S6 is mirror-polished.
In step S7, the chamfered portion of the semiconductor wafer W is mirror-polished in order to prevent dust generation from the chamfered portion, and in the rough polishing step S5, the chamfered portion is brought into contact with the inner peripheral surface of the carrier. This is in order to remove scratches and indentations generated in the part.
<面取り研磨装置の構成>
本実施形態の鏡面面取り研磨工程S7に用いる面取り研磨装置について説明する。図3(A)は面取り研磨装置の部分拡大概略図であり、図3(B)は面取り研磨装置の平面図である。
図3(A)に示すように、面取り研磨装置20は、半導体ウェーハWの下面を吸着するウェーハ吸着部21と、このウェーハ吸着部21で吸着された半導体ウェーハWを鏡面研磨する研磨部22と、研磨部22の上部には研磨液を供給するための配管23を備える。
<Configuration of chamfering polishing apparatus>
A chamfering polishing apparatus used in the mirror chamfering polishing step S7 of this embodiment will be described. 3A is a partially enlarged schematic view of the chamfering polishing apparatus, and FIG. 3B is a plan view of the chamfering polishing apparatus.
As shown in FIG. 3A, the
ウェーハ吸着部21は、半導体ウェーハWの下面を吸着により保持する、保持手段としての吸着ステージ211と、この吸着ステージ211を回転させる回転手段212とを備える。
研磨部22は、半導体ウェーハWの面取り部を鏡面研磨する研磨ホイール221と、研磨ホイール221を回転させたり、上下方向に昇降させたり、半導体ウェーハWに押し付ける駆動手段(図示省略)とを備える。研磨ホイール221は、上方傾斜面研磨パッド222、垂直面研磨パッド223及び下方傾斜面研磨パッド224から構成される。
なお、図3(A)では、半導体ウェーハWの面取り部に対する位置関係を説明するために、各研磨パッドを図の右側に並べて示したが、実際には、図3(B)に示すように、各研磨パッドがそれぞれ同じ長さの円弧状に形成され、所定の間隔をあけて半導体ウェーハWの周りに配置する構成となっている。
The
The polishing
In FIG. 3A, in order to explain the positional relationship with respect to the chamfered portion of the semiconductor wafer W, the respective polishing pads are shown side by side on the right side of the drawing, but actually, as shown in FIG. Each polishing pad is formed in an arc shape having the same length, and is arranged around the semiconductor wafer W at a predetermined interval.
また、各研磨パッドには研磨布がそれぞれ貼付けられる。面取り研磨装置20の各研磨パッドに貼設される研磨布としては、不織布を使用することが好ましい。不織布は、アスカーC硬度が55〜56の範囲内のものを使用することが特に好ましい。研磨液としては、砥粒が含有されたアルカリ水溶液を使用することが好ましい。このうち、砥粒としては平均粒径50nmのコロイダルシリカ、アルカリ水溶液としてはpH10〜11のKOH水溶液を使用することが特に好ましい。
A polishing cloth is attached to each polishing pad. As the polishing cloth stuck to each polishing pad of the
<面取り研磨装置による鏡面面取り研磨工程S7の作用>
次に、前述した面取り研磨装置20による鏡面面取り研磨工程の作用について説明する。
先ず、半導体ウェーハWの下面をウェーハ吸着部21に吸着して半導体ウェーハWを保持させる。そして、研磨ホイール221の各研磨パッド222,223,224を所定の圧力で面取り部の対応する箇所にそれぞれ押し付けて、押し付けた状態を維持する。
次に、配管23から研磨液を研磨布に供給しながら、図3(B)に示すように、回転手段212を回転させて半導体ウェーハWを回転させるとともに、駆動手段により研磨ホイール221を回転させて各研磨パッド222,223,224を回転させる。
これにより、半導体ウェーハWの面取り部の上方が上方傾斜面研磨パッド222によって、面取り部の中央部が垂直面研磨パッド223によって、及び面取り部の下方が下方傾斜面研磨パッド224によってそれぞれ研磨される。
<Operation of Mirror Chamfering Polishing Step S7 by Chamfering Polishing Device>
Next, the operation of the mirror chamfering polishing process by the
First, the lower surface of the semiconductor wafer W is attracted to the
Next, while supplying the polishing liquid from the pipe 23 to the polishing cloth, as shown in FIG. 3B, the rotating means 212 is rotated to rotate the semiconductor wafer W and the driving means is used to rotate the
Thereby, the upper portion of the chamfered portion of the semiconductor wafer W is polished by the upper inclined
図4(A)に示すように、この鏡面面取り研磨によって、面取り部に存在する酸化膜が除去されるとともに、面取り部が鏡面に加工される。粗研磨工程S5で生じた傷や圧痕も除去される。
また、面取り部だけでなく、オーバーポリッシュによって、表裏両面の外周部に存在する酸化膜も除去され、外周部のシリコン面が露出する。
As shown in FIG. 4A, the mirror chamfering polishing removes the oxide film present in the chamfered portion and processes the chamfered portion into a mirror surface. Scratches and indentations generated in the rough polishing step S5 are also removed.
Further, not only the chamfered portion but also the overly polished oxide films existing on the outer peripheral portions of both the front and back surfaces are removed, and the silicon surface of the outer peripheral portion is exposed.
〔酸化膜除去工程S8〕
次に、図4(B)に示すように、鏡面面取り研磨工程S7の後に、半導体ウェーハ表面に対して、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ溶液を用いて研磨する。この研磨により、半導体ウェーハの表面上に存在する酸化膜を除去する。
[Oxide film removal step S8]
Next, as shown in FIG. 4B, after the mirror chamfering polishing step S7, the surface of the semiconductor wafer is polished using an alkaline solution containing at least one of cerium oxide and zirconium oxide. By this polishing, the oxide film present on the surface of the semiconductor wafer is removed.
<片面研磨装置の構成>
本実施形態の酸化膜除去工程S8に用いる片面研磨装置について説明する。
図5に示すように、片面研磨装置30は、大きな円板であり、その底面中心に接続されたシャフト31によって回転する回転定盤32と、加圧ヘッド33及びこれに接続して加圧ヘッド33を回転させるシャフト34からなるウェーハ保持具35とを備える。
回転定盤32の上面には、研磨布321が貼付けられ、加圧ヘッド33の下面には、半導体ウェーハWが固着される研磨プレート331が取付けられ、回転定盤32の上部には、研磨液を供給するための配管36や純水を供給するための配管37が設けられている。
<Configuration of single-side polishing equipment>
A single-side polishing apparatus used in the oxide film removing step S8 of this embodiment will be described.
As shown in FIG. 5, the single-
A polishing
なお、この酸化膜除去工程S8で片面研磨装置30に貼設される研磨布321としては、スエードを使用することが好ましい。研磨液としては、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ水溶液が使用される。酸化セリウム及び酸化ジルコニウムは、何れも酸化膜に対する研磨速度が速いため好ましい。砥粒としては平均粒径50〜110nm、アルカリ水溶液としてはpH10〜11のKOH水溶液を使用することが特に好ましい。
In addition, it is preferable to use a suede as the
<片面研磨装置による酸化膜除去工程S8の作用>
次に、前述した片面研磨装置30による酸化膜除去工程の作用について説明する。
先ず、半導体ウェーハWの裏面を加圧ヘッド33の研磨プレート331に固着して半導体ウェーハWを保持させる。そして、加圧ヘッド33を下降させて、所定の圧力で下方に押し付けることにより、半導体ウェーハWの表面を研磨布321に押さえつけた状態とする。
次に、半導体ウェーハWを研磨布321に押さえつけた状態を維持し、配管36から研磨液を研磨布321に供給しながら、加圧ヘッド33を回転させて半導体ウェーハWを回転させるとともに、回転定盤32を回転させて研磨布321を回転させる。
これにより、半導体ウェーハWの表面が研磨布321によって研磨される。
この研磨により、半導体ウェーハWの表面に存在する酸化膜が除去される。
なお、酸化膜除去工程S8における酸化膜の除去は、本発明の効果が得られるのであれば、半導体ウェーハの表面上に存在する酸化膜を一部残留させるような構成としてもよい。
<Operation of Oxide Film Removal Step S8 by Single-side Polishing Device>
Next, the operation of the oxide film removing process by the single-
First, the back surface of the semiconductor wafer W is fixed to the polishing
Next, while maintaining the state in which the semiconductor wafer W is pressed against the polishing
As a result, the surface of the semiconductor wafer W is polished by the
By this polishing, the oxide film present on the surface of the semiconductor wafer W is removed.
The removal of the oxide film in the oxide film removal step S8 may be configured such that a part of the oxide film existing on the surface of the semiconductor wafer remains as long as the effect of the present invention can be obtained.
工程S8による研磨により、半導体ウェーハ表面に存在する酸化膜を一部残留させる場合、半導体ウェーハの表面と面取り部の酸化膜厚み差は、0.2nm未満であることが好ましい。また、工程S8における研磨により、半導体ウェーハの表面に存在する酸化膜を全て除去し、表面と面取り部の酸化膜厚み差が生じないようにすることが特に好ましい。酸化膜厚み差が0.2nm以上では、鏡面仕上研磨時に、研磨レートの差を生じ、外周部から先に研磨されてエッジロールオフが悪化する不具合を生じるおそれがある。 When a part of the oxide film existing on the surface of the semiconductor wafer remains by the polishing in step S8, the difference in oxide film thickness between the surface of the semiconductor wafer and the chamfered portion is preferably less than 0.2 nm. In addition, it is particularly preferable to remove all oxide films present on the surface of the semiconductor wafer by polishing in step S8 so that a difference in oxide film thickness between the surface and the chamfered portion does not occur. If the oxide film thickness difference is 0.2 nm or more, a polishing rate difference may occur during mirror finish polishing, which may cause a problem that edge roll-off deteriorates due to polishing from the outer periphery first.
〔鏡面仕上研磨工程S9〕
最後に、工程S8で半導体ウェーハ表面上に存在する酸化膜を除去した後、半導体ウェーハWの表面または表裏両面を鏡面研磨する。
鏡面仕上研磨工程S9は、半導体ウェーハWの表面の粗さを改善することを目的に行われる。具体的には、スエードのような軟質の研磨布と微小サイズの遊離砥粒を用い、マイクロラフネスやヘイズといった半導体ウェーハWの表面上の微小な面粗さのバラツキを低減するように研磨が行われる。
この鏡面仕上研磨工程S9も粗研磨工程S5と同様に、研磨布の種類や遊離砥粒サイズを変更しながら、研磨取り代を複数段階に分けて研磨処理を行ってもよい。
[Mirror finish polishing step S9]
Finally, after removing the oxide film present on the surface of the semiconductor wafer in step S8, the surface or both front and back surfaces of the semiconductor wafer W are mirror-polished.
The mirror finish polishing step S9 is performed for the purpose of improving the roughness of the surface of the semiconductor wafer W. Specifically, polishing is performed using a soft polishing cloth such as suede and fine sized loose abrasive grains so as to reduce the variation of the minute surface roughness on the surface of the semiconductor wafer W such as microroughness and haze. Is called.
In the mirror finish polishing step S9, similarly to the rough polishing step S5, the polishing allowance may be divided into a plurality of stages while changing the type of abrasive cloth and the size of the free abrasive grains.
<片面研磨装置の構成>
本実施形態の鏡面仕上研磨では、前述した片面研磨装置が使用される。
なお、鏡面仕上研磨工程S9で片面研磨装置30に貼設される研磨布321としては、スエードを使用することが好ましい。研磨液としては、砥粒が含有されたアルカリ水溶液を使用することが好ましい。このうち、砥粒としては平均粒径35nmのコロイダルシリカ、アルカリ水溶液としてはpH10.2〜10.8のアンモニア水溶液を使用することが特に好ましい。
なお、使用する研磨液は、コロイダルシリカなどの砥粒が含有されるものであっても、砥粒を含まないものであっても構わない。
<Configuration of single-side polishing equipment>
In the mirror finish polishing of this embodiment, the above-described single-side polishing apparatus is used.
In addition, it is preferable to use a suede as the polishing
Note that the polishing liquid used may contain abrasive grains such as colloidal silica or may contain no abrasive grains.
<片面研磨装置による鏡面仕上研磨工程S9の作用>
次に、前述した片面研磨装置30による鏡面仕上研磨工程の作用について説明する。
先ず、半導体ウェーハWの裏面を加圧ヘッド33の研磨プレート331に固着して半導体ウェーハWを保持させる。そして、加圧ヘッド33を下降させて、所定の圧力で下方に押し付けることにより、半導体ウェーハWの表面を研磨布321に押さえつけた状態とする。
次に、半導体ウェーハWを研磨布321に押さえつけた状態を維持し、配管36から研磨液を研磨布321に供給しながら、加圧ヘッド33を回転させて半導体ウェーハWを回転させるとともに、回転定盤32を回転させて研磨布321を回転させる。
これにより、図4(C)に示すように、半導体ウェーハWの表面が研磨布321によって研磨され、半導体ウェーハWの表面が鏡面に加工される。
<Operation of Mirror Finish Polishing Step S9 by Single-side Polishing Device>
Next, the effect | action of the mirror surface finishing polishing process by the single-
First, the back surface of the semiconductor wafer W is fixed to the polishing
Next, while maintaining the state in which the semiconductor wafer W is pressed against the polishing
As a result, as shown in FIG. 4C, the surface of the semiconductor wafer W is polished by the
鏡面仕上研磨工程S9における研磨取り代は、0.1μm以上3μm以下が好ましく、0.3μm以上0.7μm以下が特に好ましい。所定の研磨取り代まで研磨されたら、配管37から純水を供給することにより、先に供給した研磨液を除去する。
なお、半導体ウェーハWの表裏両面を鏡面仕上研磨する場合には、表面側の片面研磨を終えたら、純水でリンスした後に半導体ウェーハWを裏返し、裏面側も片面研磨する。この場合、表面側の研磨条件と裏面側の研磨条件を変更して研磨し、得られる鏡面の光沢度の差によって表裏面の区別がつくようにすることが好ましい。
The polishing allowance in the mirror finish polishing step S9 is preferably 0.1 μm or more and 3 μm or less, and particularly preferably 0.3 μm or more and 0.7 μm or less. After polishing to a predetermined polishing allowance, pure water is supplied from the
In addition, when the front and back surfaces of the semiconductor wafer W are mirror-finished, when the front surface side single-side polishing is finished, the semiconductor wafer W is turned over after rinsing with pure water, and the back surface side is also polished on one side. In this case, it is preferable to perform polishing by changing the polishing condition on the front surface side and the polishing condition on the back surface side so that the front and back surfaces can be distinguished by the difference in glossiness of the obtained mirror surface.
〔実施形態の作用効果〕
上述したように、上記実施形態では、以下のような作用効果を奏することができる。
(1)本発明によれば、鏡面面取り研磨工程の後に、半導体ウェーハ表面に対して、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ溶液を用いた研磨を行い、半導体ウェーハ表面上に存在する酸化膜を除去する工程S8を行った後、鏡面仕上研磨工程S9を行う。
これにより、鏡面仕上研磨工程S9時に、半導体ウェーハW表面に存在する酸化膜の有無による研磨レートの差を生じることがないため、結果として、半導体ウェーハW表面の外周部の平坦度を向上させることができる。
[Effects of Embodiment]
As described above, in the above embodiment, the following operational effects can be achieved.
(1) According to the present invention, after the mirror chamfer polishing step, the semiconductor wafer surface is polished with an alkaline solution containing at least one of cerium oxide and zirconium oxide, and the oxidation present on the semiconductor wafer surface After performing step S8 for removing the film, a mirror finish polishing step S9 is performed.
Thereby, since the difference in the polishing rate due to the presence or absence of the oxide film present on the surface of the semiconductor wafer W does not occur during the mirror finish polishing step S9, as a result, the flatness of the outer peripheral portion of the surface of the semiconductor wafer W is improved. Can do.
(2)表面と面取り部の酸化膜厚み差が0.2nm未満である。
表面と面取り部の酸化膜厚み差が0.2nm未満であれば、鏡面仕上研磨時に研磨レートの差を生じることなく、半導体ウェーハ表面の外周部の平坦度を確実に向上させることができる。
(2) The oxide film thickness difference between the surface and the chamfered portion is less than 0.2 nm.
If the difference in thickness of the oxide film between the surface and the chamfered portion is less than 0.2 nm, the flatness of the outer peripheral portion of the semiconductor wafer surface can be reliably improved without causing a difference in polishing rate during mirror finish polishing.
(3)鏡面仕上研磨工程での研磨取り代が0.1μm以上3μm以下である。
この発明によれば、鏡面仕上研磨工程での研磨取り代が0.1μm以上3μm以下であれば、高い平坦度で、かつ良好な表面粗さの半導体ウェーハが得られる。
(3) The polishing allowance in the mirror finish polishing step is 0.1 μm or more and 3 μm or less.
According to the present invention, a semiconductor wafer having high flatness and good surface roughness can be obtained if the polishing allowance in the mirror finish polishing step is 0.1 μm or more and 3 μm or less.
〔他の実施形態〕
なお、本発明は上記実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の改良ならびに設計の変更などが可能である。
すなわち、粗研磨工程S5に用いる装置として、図2に示す両面研磨装置10のキャリア15に形成されるウェーハ保持孔の個数は、1個(枚葉式)でもよいし、複数個でもよい。ウェーハ保持孔の大きさは、研磨される半導体ウェーハWの大きさにより、任意に変更される。
また、粗研磨工程S5は、図2に示す両面研磨装置10に代えて、前述した図5に示すような片面研磨装置30を用い、ウェーハ表裏面のそれぞれを片面ずつ粗研磨するようにしてもよい。
[Other Embodiments]
Note that the present invention is not limited to the above embodiment, and various improvements and design changes can be made without departing from the scope of the present invention.
That is, as the apparatus used for the rough polishing step S5, the number of wafer holding holes formed in the
Further, in the rough polishing step S5, instead of the double-
また、鏡面面取り研磨で使用する面取り研磨装置に酸化膜成膜機構を設けた構成としてもよい。また、鏡面面取り研磨後の酸化膜形成を専用設備で実施する構成としてもよい。鏡面仕上研磨で使用する片面研磨装置の研磨前に酸化膜成膜機構を設ける構成としてもよい。
その他、本発明の実施の際の具体的な手順、及び構造等は本発明の目的を達成できる範囲で他の構造等としてもよい。
Moreover, it is good also as a structure which provided the oxide film film-forming mechanism in the chamfering polishing apparatus used by mirror chamfering polishing. Moreover, it is good also as a structure which implements the oxide film formation after mirror chamfering grinding | polishing with a dedicated installation. An oxide film forming mechanism may be provided before polishing of a single-side polishing apparatus used for mirror finish polishing.
In addition, specific procedures, structures, and the like in carrying out the present invention may be other structures or the like as long as the object of the present invention can be achieved.
次に、本発明を実施例及び比較例によりさらに詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。 EXAMPLES Next, although an Example and a comparative example demonstrate this invention further in detail, this invention is not limited at all by these examples.
〔実施例1〕
半導体ウェーハWとして、直径300mm、結晶方位(100)、ボロンドープされたシリコンウェーハを用意した。
先ず、図2に示す両面研磨装置10を用い、シリコンウェーハの表裏両面を粗研磨し、粗研磨後のシリコンウェーハのESFQRを30〜50nmの範囲内に調整した。研磨布としては、ショアA硬度が80以上90以下の範囲内のポリウレタンを使用し、研磨液としては、平均粒径50nmのコロイダルシリカが含有したpH10〜11のKOH水溶液を使用した。また粗研磨における研磨取り代は、片面側が10μm、表裏両面合計で20μm程度とした。
[Example 1]
As the semiconductor wafer W, a silicon wafer having a diameter of 300 mm, a crystal orientation (100), and boron was prepared.
First, using the double-
次いで、粗研磨後のシリコンウェーハに対して、SC−1液によるウェットベンチ洗浄を行った。SC−1液としては、アンモニア水と過酸化水素水を1:1で混合し、これを5〜30倍に純水希釈して調製された、50〜80℃に加温したものを用いた。
次に、図3に示す面取り研磨装置20を用い、洗浄後のシリコンウェーハの面取り部を鏡面研磨した。研磨布としては、アスカーC硬度が55〜56の範囲内の不織布を使用し、研磨液としては、平均粒径50nmのコロイダルシリカ砥粒が含有されたpH10〜11のKOH水溶液を使用した。
Next, wet bench cleaning with the SC-1 solution was performed on the silicon wafer after rough polishing. The SC-1 solution was prepared by mixing ammonia water and hydrogen peroxide water at a ratio of 1: 1 and diluting 5 to 30 times with pure water and warming to 50 to 80 ° C. .
Next, the chamfered portion of the cleaned silicon wafer was mirror-polished using the
次に、図5に示す片面研磨装置30を用い、鏡面面取り研磨後のシリコンウェーハ表面を、表面に存在する酸化膜が全て除去されるまで研磨した。研磨布としては、スエードを使用し、研磨液としては、平均粒径80nmの酸化セリウム砥粒が含有されたpH10〜11のKOH水溶液を使用した。
最後に、図5に示す片面研磨装置30を用い、酸化膜除去後のシリコンウェーハ表面を研磨取り代が0.5μmとなるように鏡面仕上研磨した。研磨布としては、スエードを使用し、研磨液としては、平均粒径35nmのコロイダルシリカ砥粒が含有されたpH10.2〜10.8のアンモニア水溶液を使用した。
Next, the single-
Finally, using the single-
〔実施例2〕
酸化膜厚み差均一化の研磨に、平均粒径80nmの酸化ジルコニウム砥粒が含有されたpH10〜11のKOH水溶液を研磨液として使用した以外は、実施例1と同様にして半導体ウェーハWを製造した。
[Example 2]
A semiconductor wafer W is manufactured in the same manner as in Example 1 except that a KOH aqueous solution having a pH of 10 to 11 containing zirconium oxide abrasive grains having an average particle diameter of 80 nm is used as a polishing liquid for polishing for uniform oxide film thickness difference. did.
〔比較例1〕
鏡面面取り研磨工程後に、シリコンウェーハ表面に対して酸化セリウムを含むアルカリ溶液を用いた研磨を行わずに、鏡面仕上研磨工程を行った以外は実施例1と同様にして半導体ウェーハWを製造した。
[Comparative Example 1]
After the mirror chamfering polishing process, a semiconductor wafer W was manufactured in the same manner as in Example 1 except that the mirror surface finishing polishing process was performed without polishing the silicon wafer surface with an alkaline solution containing cerium oxide.
〔評価〕
実施例1,2及び比較例1で得られたシリコンウェーハを複数枚用意し、これらのシリコンウェーハについて、平坦度測定器(KLA-Tencor社製:WaferSight)を用いてESFQRを算出した。ここで、セクター(サイトサイズ)は、図6に示すように、エッジ除外領域(Edge Extension)が1mmで、ウェーハ全周を5°間隔で72分割し、セクターを構成する径方向の一辺のセクター長さが30mmとしている。なお、ESFQRmaxとは、ウェーハ上の全セクターのESFQRの中の最大値を示し、ESFQRmeanは、全セクターのESFQRの平均値を示すものである。
[Evaluation]
A plurality of silicon wafers obtained in Examples 1 and 2 and Comparative Example 1 were prepared, and ESFQR was calculated for these silicon wafers using a flatness measuring device (KLA-Tencor: WaferSight). Here, as shown in FIG. 6, the sector (site size) is an edge exclusion area (Edge Extension) of 1 mm, and the whole circumference of the wafer is divided into 72 at intervals of 5 ° to form a sector on one side in the radial direction constituting the sector. The length is 30 mm. Note that ESFQRmax indicates the maximum value among ESFQRs of all sectors on the wafer, and ESFQRmean indicates the average value of ESFQRs of all sectors.
実施例1ではESFQRmeanが約0.06μmであるのに対し、比較例1では約0.05μmと、実施例1は比較例1に比べてESFQR品質が0.01μm程度改善した結果が得られた。
また、図示しないが、実施例2についても同様に、比較例1に比べてESFQR品質が0.01μm程度改善した結果が得られた。
この結果から、本発明の製造方法によりエッジロールオフが改善し、ウェーハ表面の外周部の平坦度が向上することが確認された。
In Example 1, the ESFQRmean was about 0.06 μm, whereas in Comparative Example 1, the result was about 0.05 μm. In Example 1, the ESFQR quality was improved by about 0.01 μm compared to Comparative Example 1. .
Further, although not shown in the figure, also in Example 2, the result that the ESFQR quality was improved by about 0.01 μm as compared with Comparative Example 1 was obtained.
From this result, it was confirmed that the edge roll-off was improved by the manufacturing method of the present invention, and the flatness of the outer peripheral portion of the wafer surface was improved.
W…半導体ウェーハ W ... Semiconductor wafer
Claims (3)
前記粗研磨された半導体ウェーハの面取り部を鏡面研磨する鏡面面取り研磨工程と、
前記鏡面面取りされた半導体ウェーハの表面または表裏両面を鏡面研磨する鏡面仕上研磨工程と、を行う半導体ウェーハの製造方法において、
前記鏡面面取り研磨工程の後に、前記半導体ウェーハ表面のみに対して、酸化セリウム及び酸化ジルコニウムの少なくとも一方を含むアルカリ溶液を用いた研磨を行い、前記半導体ウェーハ表面上に存在する酸化膜を除去した後、前記鏡面仕上研磨工程を行うことを特徴とする半導体ウェーハの製造方法。 A rough polishing process for rough polishing both front and back surfaces of a semiconductor wafer;
Mirror chamfering polishing step for mirror polishing the chamfered portion of the roughly polished semiconductor wafer;
In the method of manufacturing a semiconductor wafer, the mirror-finishing polishing step of mirror-polishing the surface or both front and back surfaces of the mirror-chamfered semiconductor wafer,
After the mirror chamfering polishing step, only the semiconductor wafer surface is polished using an alkaline solution containing at least one of cerium oxide and zirconium oxide, and the oxide film present on the semiconductor wafer surface is removed. The method for producing a semiconductor wafer, wherein the mirror finish polishing step is performed.
前記表面と前記面取り部の酸化膜厚み差が0.2nm未満である
ことを特徴とする半導体ウェーハの製造方法。 In the manufacturing method of the semiconductor wafer according to claim 1,
The method for producing a semiconductor wafer, wherein a difference in thickness of the oxide film between the surface and the chamfered portion is less than 0.2 nm.
前記鏡面仕上研磨工程での研磨取り代が0.1μm以上3μm以下である
ことを特徴とする半導体ウェーハの製造方法。 In the manufacturing method of the semiconductor wafer of Claim 1 or Claim 2,
Polishing allowance in the mirror finish polishing step is 0.1 μm or more and 3 μm or less. A method for producing a semiconductor wafer, comprising:
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108307617A (en) * | 2015-05-29 | 2018-07-20 | 玛鲁哈日鲁株式会社 | The method for improving the fruit quality of strawberry |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6244962B2 (en) * | 2014-02-17 | 2017-12-13 | 株式会社Sumco | Manufacturing method of semiconductor wafer |
JP6045542B2 (en) * | 2014-09-11 | 2016-12-14 | 信越半導体株式会社 | Semiconductor wafer processing method, bonded wafer manufacturing method, and epitaxial wafer manufacturing method |
JP6304349B1 (en) * | 2016-11-15 | 2018-04-04 | 株式会社Sumco | Wafer edge polishing apparatus and method |
JP6747376B2 (en) * | 2017-05-15 | 2020-08-26 | 信越半導体株式会社 | Silicon wafer polishing method |
JP6863251B2 (en) * | 2017-12-04 | 2021-04-21 | 信越半導体株式会社 | Silicon wafer processing method |
US20230235194A1 (en) * | 2020-05-27 | 2023-07-27 | Fujimi Incorporated | Polishing method and polishing composition set |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3552908B2 (en) * | 1998-04-23 | 2004-08-11 | 信越半導体株式会社 | Wafer polishing method |
JP3943869B2 (en) * | 2000-06-29 | 2007-07-11 | 信越半導体株式会社 | Semiconductor wafer processing method and semiconductor wafer |
JP2002231665A (en) * | 2001-02-06 | 2002-08-16 | Sumitomo Metal Ind Ltd | Method for manfuacturing semiconductor wafer with epitaxial film |
JP4093793B2 (en) * | 2002-04-30 | 2008-06-04 | 信越半導体株式会社 | Semiconductor wafer manufacturing method and wafer |
JP2004087522A (en) * | 2002-08-22 | 2004-03-18 | Sumitomo Mitsubishi Silicon Corp | Process for producing semiconductor wafer |
JP2006237055A (en) * | 2005-02-22 | 2006-09-07 | Shin Etsu Handotai Co Ltd | Method of manufacturing semiconductor wafer and method of specularly chamfering semiconductor wafer |
JP5417998B2 (en) * | 2009-06-05 | 2014-02-19 | 株式会社Sumco | Wafer manufacturing history tracking method |
-
2012
- 2012-06-12 JP JP2012132638A patent/JP6027346B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108307617A (en) * | 2015-05-29 | 2018-07-20 | 玛鲁哈日鲁株式会社 | The method for improving the fruit quality of strawberry |
CN108307617B (en) * | 2015-05-29 | 2019-08-06 | 玛鲁哈日鲁株式会社 | The method for improving the fruit quality of strawberry |
Also Published As
Publication number | Publication date |
---|---|
JP2013258227A (en) | 2013-12-26 |
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