【０００１】
【発明の属する技術分野】
この発明は半導体ウェーハの製造方法、詳しくは片面が鏡面研磨された半導体ウェーハの製造過程におけるアルカリエッチング工程で生じたエッチピットに起因する粗さを低減し、かつ、片面鏡面研磨後にウェーハの裏面となりうる面の平坦性を高める半導体ウェーハの製造技術に関する。
【０００２】
【従来の技術】
従来のアルカリエッチングを用いた片面鏡面ウェーハの製造方法では、インゴットをスライスして薄板状のウェーハを作製し、その後、ウェーハに対して面取り工程、ラッピング工程、アルカリエッチング工程、片面鏡面研磨工程、洗浄工程の各工程が順次施される。
ところで、アルカリエッチング処理においては、従来から一般的に施されていた酸エッチングの課題である周期２〜１０ｍｍのうねり（ナノトポグラフィー）が改善される反面、周期１〜１００μｍの表面粗さが増大（Ｒｍａｘ１〜５μｍ）することによる発塵の問題が生じていた。そこで、特許文献１のようなものが提案されている。
【０００３】
従来の片面鏡面ウェーハの製造方法では、アルカリエッチング工程と片面鏡面研磨工程との間に、シリコンウェーハの裏面に対し、軽度の研磨加工が施される。この明細書中、ウェーハの表面とは、片面鏡面研磨時に鏡面研磨される面をいう。また、ウェーハの裏面とは、片面鏡面研磨時に鏡面研磨されない面をいう。
【０００４】
【特許文献１】特開平６−３４９７９５号（第１頁、図１）
【０００５】
前記ラッピング工程では、互いに平行なラップ定盤の間にウェーハを配置し、遊離砥粒と分散剤と水の混合物であるラップ液を、ラップ定盤とウェーハとの間に流し込む。そして、加圧下で回転・すり合わせることで、ウェーハの表裏両面をラッピングする。これにより、スライス加工により発生したウェーハ毎の厚さのばらつき、ウェ−ハ面内での厚さのばらつき、および、スライスダメ−ジ層を除去することができる。
ラップ量は、一般的にウェーハ表裏両面で６０μｍ以上とされる。そのため、ラッピング工程での生産性および研磨後の加工精度を考慮したとき、ラップ液に使用される遊離砥粒としては、＃１０００〜＃１５００のアルミナ砥粒となる。その結果、加工ダメ−ジ層の厚さはウェーハ片面で６〜１０μｍとなる。
続くエッチング工程では、ラッピング後のシリコンウェーハ（ラップドウェーハ）を、ＫＯＨまたはＮａＯＨなどのアルカリ性エッチング液に浸漬し、ラッピング工程で発生した加工ダメ−ジ層を除去する。このとき、ウェーハの表裏両面には、ラッピング時の加工ダメージ層に起因したエッチピットが生じる。エッチピットは、アルカリ性エッチング液が加工ダメージの微かな傷などを伝ってウェーハの内部まで浸透することで形成される。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の片面鏡面ウェーハの製造方法では、以下の欠点が発生した。
（１） ウェーハの表面に関しては、最終の片面鏡面研磨時にエッチングにより生じたうねりと、エッチピットとを除去する必要があった。ところが、アルカリエッチングが施された片面鏡面ウェーハは、一般的な酸エッチングが施された片面鏡面ウェーハに比べ、前述したようにうねりは改善されるものの粗さが増大する。そのため、研磨量が数十μｍにも達し、研磨量および研磨時間が増加していた。これにより、研磨布が劣化し、ウェーハの外周がダレてしまう問題が発生していた。その結果、片面鏡面研磨後のウェーハの平坦度としては、例えば２０ｍｍ×２０ｍｍのサイトにおける裏面基準の高低差（ＳＢＩＲ）では、酸エッチング品に比べて、０．１〜０．３μｍ程度悪化していた。
【０００７】
（２） ウェーハの裏面について言及すれば、アルカリエッチング後の軽度の研磨では、図２（ａ）に示すように、凸部の一部は除去することができるものの、凹部については研磨のケミカル作用によりアルカリエッチングで生じた凹凸はわずかに変化する程度である。そのため、裏面研磨前後の凹凸の変化を、例えばＡＤＥ社製の静電容量式のフラットネス測定機によって測定しても、変化は見られない。また、光学式のフラットネス測定機によって測定した場合でも、ウェーハの裏面の平坦性が低いため、真空チャックによるウェーハの保持状態（真空チャックのチャック面の形状）によって、ウェーハの変形量が異なってしまう。その結果、例えばウェーハ吸着面に複数条の環状溝が配設されたリングチャック式の真空チャックの場合と、ウェーハ吸着面に多数本の小ピンを有するピンチャック式の真空チャックの場合とでは、測定されたウェーハの表面の平坦性に差が生じるといった問題があった。
【０００８】
以下、この平坦性に差が生じる現象を詳細に説明する。真空チャックを使用した測定では、ウェーハの裏面が測定の基準となる。そのため、ウェーハを真空チャックすると、ウェーハの裏面の凹凸形状がウェーハの表面に転写される。その際、前記リングチャック式の場合とピンチャック式の場合とでは、環状溝の形成壁（リングチャック式）または小ピン（ピンチャック式）によって支持されるウェーハ裏面内の領域（位置と面積）が異なる。したがって、同一ウェーハに対して、例えば１回目がリングチャック式での測定、２回目がピンチャック式での測定を行う際、仮に環状溝の形成壁によるウェーハの保持領域がウェーハの裏面の凹部で、ピンによるウェーハの保持領域がウェーハの裏面の凸部となった場合、ウェーハ裏面の粗さ（凹凸）が大きければ、前後２回の測定結果に大きな誤差が生じる。このことは、出荷直前のウェーハの検査で使用される真空チャックと、出荷先での検品時に使用される真空チャックとが異なるとき、特に問題となる。それを回避するには、ウェーハの表裏面の識別が可能な粗さを保持しながら、ウェーハの裏面の平坦性を高める必要がある。これは、真空チャックされるウェーハ裏面の粗さが小さければ、前記チャッキング方式による測定誤差は、それほど問題とならないためである。
【０００９】
【発明の目的】
この発明は、片面鏡面ウェーハにおいて、アルカリエッチング工程でのエッチピットおよびエッチング面の粗さを低減して、半導体ウェーハの裏面の平坦性を高めることができる半導体ウェーハの製造方法を提供することを、その目的としている。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、スライスされた半導体ウェーハをラッピングするラッピング工程と、該ラッピング後の半導体ウェーハの表裏両面に存在する加工ダメージ層の一部、または、半導体ウェーハの裏面に存在する加工ダメージ層の一部を研磨するスライト研磨工程と、該スライト研磨後、前記加工ダメージ層をアルカリ性エッチング液により除去するアルカリエッチング工程と、該エッチング後の半導体ウェーハの表面となる面を鏡面化させる片面鏡面研磨工程とを備えた半導体ウェーハの製造方法である。
【００１１】
半導体ウェーハとしては、シリコンウェーハ、ガリウムヒ素ウェーハなどを採用することができる。
スライト研磨加工とは、半導体ウェーハの表裏両面または裏面に存在する加工ダメージ層の一部を研磨加工により除去する工程である。
スライト研磨に使用される研磨装置としては、例えば上定盤および下定盤の各対向面に研磨布がそれぞれ貼着されたバッチ式の両面研磨装置を採用することができる。また、半導体ウェーハの裏面だけをスライト研磨する場合は、半導体ウェーハを１枚ずつ研磨する枚葉式の片面研磨装置、または、キャリアプレートに複数枚のウェーハをワックス貼着し、その後、このキャリアプレートを研磨ヘッドに固定し、各ウェーハを研磨定盤上の研磨布に押し付けて同時研磨するバッチ式の片面研磨装置などを採用することができる。
研磨布の種類および材質は限定されない。例えば、不織布にウレタン樹脂を含浸・硬化させた不織布パッド、発泡したウレタンのブロックをスライスした発泡性ウレタンパッドなどを採用することができる。その他、ポリエステルフェルトにポリウレタンを含浸した基材の表面に発泡ウレタンを積層し、このポリウレタンの表層部分を除去して発泡層に開口部を形成したスエ−ドパッドでもよい。
【００１２】
研磨剤としては、例えばｐＨ８〜１０のアルカリ性溶液に、平均粒径０．１〜０．０２μｍ程度のコロイダルシリカ粒子を分散させたものを採用することができる。
アルカリエッチング工程では、両面または裏面にスライト研磨を施した半導体ウェーハを、例えばＫＯＨまたはＮａＯＨなどのアルカリ性エッチング液に浸漬し、スライト研磨後に残留している加工ダメ−ジ層を除去する。エッチング量は、あらかじめ半導体ウェーハに施されたスライト研磨量に応じて増減する。
【００１３】
請求項２に記載の発明は、前記スライト研磨工程が、メカノケミカル研磨である請求項１記載の半導体ウェーハの製造方法である。
【００１４】
請求項３に記載の発明は、前記メカノケミカル研磨における研磨量が、ラッピング加工で生じるダメージ深さの２０〜５０％である請求項１または請求項２記載の半導体ウェーハの製造方法である。
例えば、＃１０００のアルミナ砥粒を含むラップ液によりラッピング加工を施した半導体ウェーハの加工ダメージ層は、表層より１０μｍ程度である。この場合のスライト研磨における研磨量は２〜５μｍとする。スライト研磨の加工量が２０％未満の場合には、その後のアルカリエッチングにおいて、ラッピング加工から直接アルカリエッチングを施した面状態との差が確認できない。また、加工量が５０％を超えると、アルカリエッチング後に発生するエッチピットの残留率が著しく低下し、エッチング面が鏡面に近い状態となる。その結果、デバイスプロセスにおける裏面のセンサ検出において識別エラーなどの発生が問題となる。しかも、ウェーハ表面（鏡面）と、エッチピットにより光沢度が低下したウェーハ裏面との識別が困難になるおそれがある。
【００１５】
【作用】
この発明によれば、ラッピング後の半導体ウェーハの両面もしくは裏面に対してスライト研磨を施す。これにより、半導体ウェーハのスライト研磨後の表面状態としては、図２（ｂ）に示すように、外観上鏡面化された平坦部分と、その下に存在するラッピング工程でのダメージの残留部分とが混在した面となる。そのため、その後に半導体ウェーハをアルカリエッチングすると、平坦部分には加工ダメージが存在しないことから、エッチピットは形成されない状態でエッチングされる（図２（ｃ））。これに対して、前記ダメ−ジ残留部分では、アルカリ性エッチング液が微かな傷などを伝ってウェーハの内部まで浸透し、エッチピットが形成される。その結果、鏡面研磨工程後でもウェーハの表裏面を容易に識別することができる。
【００１６】
また、スライト研磨により、ラッピング時に発生した加工ダメージ層の厚さが低減されるので、アルカリエッチング後の表面粗さも小さくなる。しかも、エッチピットが形成されない平坦部分が、真空チャック板などに対するウェーハの裏面の接触部分となることから、真空チャック時におけるウェーハの裏面からのパーティクルの発生を抑制することができる。さらに、チャック面の形状の違いで、ウェーハの表面の平坦性の測定結果に差異が生じる現象を抑えることができる。また、両面スライト研磨を施した場合には、片面鏡面研磨時における研磨量を低減することができ、平坦度を高めることができる。
【００１７】
【発明の実施の形態】
以下、この発明の一実施例を図面を参照して説明する。
図１に示すように、一実施例にあっては、スライス、面取り、ラッピング、スライト研磨、アルカリエッチング、エッジポリッシュ、鏡面研磨、仕上げ洗浄の各工程を経て、片面鏡面ウェーハが作製される。以下、各工程を詳細に説明する。
ＣＺ法により引き上げられた単結晶シリコンインゴットは、スライス工程（Ｓ１０１）で、口径８インチ、厚さ８６０μｍ程度の多数枚のシリコンウェーハにスライスされる。得られたシリコンウェーハには、ウェーハ毎の厚さのばらつき、ウェーハ面内での厚さのばらつき、および、スライス時に生じる加工ダメージ層（厚さ１０〜１５μｍ）が現出される。
【００１８】
次に、シリコンウェーハの外周部が面取り（Ｓ１０２）される。すなわち、ウェーハの外周部が＃６００〜＃１５００のメタル面取り用砥石により、所定の形状に粗く面取りされる。これにより、ウェーハの外周部は、所定の丸みを帯びた形状（例えばＭＯＳ型の面取り形状）に成形される。
次にまた、面取りされたシリコンウェーハは、ラッピング装置によりラッピングされる（Ｓ１０３）。このラッピング工程では、シリコンウェーハを、互いに平行なラッピング定盤の間に配置し、ラッピング定盤とシリコンウェーハとの間に、＃１０００〜＃１５００のアルミナ砥粒と分散剤と水の混合物であるラップ液を１リットル／分で流し込む。そして、加圧下で定盤を回転し、すり合わせを行ない、ウェーハ表裏両面をラッピングする。これにより、スライス時に発生したシリコンウェーハの厚さのばらつきおよび加工ダメージ層が除去される。ラッピング量は、ウェーハ両面で６０μｍ程度である。ラッピング後のウェーハ表裏両面の加工ダメージ層の厚さは、ウェーハ片面で６〜１０μｍ程度である（図２（ａ））。
【００１９】
続いて、シリコンウェーハの表裏両面がスライト研磨される（Ｓ１０４）。
スライト研磨用の研磨装置としては、遊星歯車式の両面研磨装置を採用する。この両面研磨装置は、互いに平行に設けられた上定盤および下定盤と、これらの上定盤、下定盤間に介在されて、軸線回りに回転自在に設けられた小径な太陽ギヤと、この軸線と同じ軸線を中心にして回転自在に設けられた大径なインターナルギヤ、太陽ギヤおよびインターナルギヤに噛合する外ギヤが形成された合計４枚の円板形状のキャリアプレートとを備えている。上定盤の下面には、ウェーハ裏面を研磨する発泡性ウレタンパッドからなる研磨布が貼着されている。また、下定盤の上面には、ウェーハ表面を研磨する同じく発泡性ウレタンパッドからなる研磨布が貼着されている。
【００２０】
スライト研磨時、シリコンウェーハに対する各研磨布の当接圧力を２５０ｇｆ／ｃｍ２とし、両定盤を同じ方向に３０ｒｐｍで回転しながら研磨する。研磨中、研磨布間に供給される研磨剤は、ｐＨ８〜１０のアルカリ性溶液にコロイダルシリカ粒子を分散させたスラリーである。研磨剤の供給量は１リットル／分、研磨量はラッピング後の加工ダメージ層の厚さの２０〜５０％、例えば＃１０００のラップ砥粒でラッピングを行ったウェーハで言えば２〜５μｍである。スライト研磨後、シリコンウェーハの表裏両面側には、ラッピング後の加工ダメージ層の半分を超える厚さ、例えば３〜５μｍ程度の加工ダメージ層がそれぞれ残る。シリコンウェーハのスライト研磨面は、ウェ−ハ面内において、外観上鏡面化された平坦部分と、この鏡面の下に存在するダメ−ジ残留部とが混在した面となる（図２（ｂ））。
【００２１】
また、例えばウェーハ裏面側だけをスライト研磨する場合には、キャリアプレートを介して、ワックス貼着または水張り（ワックスレス）によりシリコンウェーハが研磨ヘッドに保持された枚葉式の研磨装置を用いる。このとき、スライト研磨が施されないウェーハ表面には、ラップ加工時の加工ダメージ層がそのまま残る。そのため、アルカリエッチングを施す前に、研削によりウェーハ表面側の加工ダメージを除去しておく。研削工程では、＃２０００以上のレジノイド研削砥石を有する研削装置により、ウェーハ表面を研削する（Ｓ１０５）。
【００２２】
その後、スライト研磨されたシリコンウェーハを、アルカリ性エッチング液に浸漬し、アルカリエッチングする（Ｓ１０６）。アルカリ性エッチング液には、ＫＯＨまたはＮａＯＨの溶液を使用する。
アルカリ性エッチング液は、シリコンのエッチングに対して選択性を有する。そのため、スライト研磨後のダメージ残留部を選択的にエッチングすることができる。これにより、それぞれのダメージ残留部を中心としてエッチピットが形成される。一方、スライト研磨時に加工ダメージが完全に取り除かれた平坦部分のエッチングは、エッチピットが形成されない状態で進行する（図２（ｃ））。その結果、図６、図７（ｂ）、図８および図９に示す従来のシリコンウェーハに比べて、エッチング面における周期１〜１００μｍの粗さおよび１〜１０ｍｍのうねりが大きく改善される（図３（ａ），図４および図５）。
【００２３】
続いて、エッチングされたシリコンウェーハの外周部を、エッジポリッシュ（ＰＣＲ：Ｐｏｌｉｓｈｉｎｇ Ｃｏｒｎｏｒ Ｒｏｕｎｄｉｎｇ）する。これにより、シリコンウェーハの面取り面が鏡面仕上げされる（Ｓ１０７）。
ここでは、研磨布付きの周知のエッジポリッシュ加工装置が用いられる。すなわち、研磨砥粒を含む研磨液を１８００ｍｌ／分で供給しながら、回転モータにより研磨布を軸線回りに５ｒｐｍで回転する。回転中の研磨布の外周面に、５００ｒｐｍで回転しているシリコンウェーハの面取り面を、１．５ｋｇ／ｃｍ２の研磨圧力で押し付ける。こうして、面取り面を鏡面研磨する。
エッジポリッシュ後、必要に応じて、シリコンウェーハをドナーキラー熱処理（図示せず）してもよい。ドナーキラー熱処理により、酸素ドナーの発生が防止される。
【００２４】
次に、枚葉式またはバッチ式の片面研磨装置を用いて、シリコンウェーハの表面を鏡面研磨する（Ｓ１０８）。研磨布には、スライト研磨時に使用したものと同一のものを使用する。
鏡面研磨時には、研磨定盤を４０ｒｐｍで高速回転させ、研磨ヘッドを所定の回転速度で回転させる。その状態を保ちながら、研磨剤（スラリー）を１リットル／分で研磨布上に供給し、シリコンウェーハの表面を研磨布に押し付けて研磨する。研磨量は、従来の約半分となる。これは、あらかじめシリコンウェーハにスライト研磨を施すことで、アルカリエッチング後の粗さ、ピット深さが低減するためである。
その後、シリコンウェーハを仕上げ洗浄する（Ｓ１０９）。具体的には、ＲＣＡ系の洗浄液により洗浄する。
【００２５】
このように、アルカリエッチング前にスライト研磨を施すようにしたので、鏡面研磨工程における研磨時間を短縮することができるともに、研磨面のフラットネスの悪化を抑制することができる。しかも、シリコンウェーハの平坦度だけでなく、ウェーハ裏面の平坦性についても大きく改善することが可能になる。その結果、フラットネス測定器（ＡＤＥ社製）を使用して測定したウェーハ裏面のサイトフラットネスを、従来ウェーハ（図７（ａ），（ｂ））に比べて、高めることができる（図３（ａ），（ｂ））。
また、このようにウェーハ平坦度およびウェーハ裏面の平坦性が高まることで、例えばウェーハを吸着保持するタイプのフラットネス測定器における様々なウェーハチャックに関する影響（チャック構造の違いなど）、および、デバイス工程でのシリコンウェーハの真空吸着時の影響を低減させることができる。
【００２６】
【発明の効果】
この発明によれば、あらかじめウェーハ表裏両面側のうち、少なくとも裏面側にスライト研磨を施すようにしたので、アルカリエッチング工程でのエッチピットおよびエッチング面の粗さを低減させることができる。その結果、続く鏡面研磨工程での研磨量を低減させることができ、これによりウェーハ平坦度が高まるとともに、ウェ−ハ裏面の平坦性も高まる。
また、このようにウェーハ平坦度とウェーハ裏面の平坦性が高まることで、裏面からの発塵およびデバイス工程における半導体ウェーハの真空吸着時の変形を抑制させることができる。
【００２７】
特に、請求項３の発明によれば、スライト研磨時の半導体ウェーハの研磨量を、ラッピング後の加工ダメージ層の厚さの半分以下としたので、アルカリエッチング後にエッチピットの残留率が著しく低下し、ウェーハ裏面がウェーハ表面と同程度まで鏡面化されるのを防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る半導体ウェーハの製造方法を示すフローシートである。
【図２】（ａ）は、この発明の一実施例に係る半導体ウェーハの製造方法におけるラッピング後の半導体ウェーハのラッピング面を示す要部拡大断面図である。
（ｂ）は、この発明の一実施例に係る半導体ウェーハの製造方法におけるスライト研磨後の半導体ウェーハのスライト研磨面を示す要部拡大断面図である。
（ｃ）は、この発明の一実施例に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面を示す要部拡大断面図である。
【図３】（ａ）は、この発明の一実施例に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面のフラットネス分布を示すグラフである。
（ｂ）は、この発明の一実施例に係る半導体ウェーハの製造方法における鏡面研磨後の半導体ウェーハの研磨面のフラットネス分布を示すグラフである。
【図４】この発明の一実施例に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面の状態を示す顕微鏡写真の模式図である。
【図５】この発明の一実施例に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面の状態を示すグラフである。
【図６】（ａ）は、従来手段に係る半導体ウェーハの製造方法におけるラッピング後の半導体ウェーハのラッピング面を示す要部拡大断面図である。
（ｂ）は、従来手段に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面を示す要部拡大断面図である。
【図７】（ａ）は、従来手段に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面のフラットネス分布を示すグラフである。
（ｂ）は、従来手段に係る半導体ウェーハの製造方法における鏡面研磨後の半導体ウェーハの研磨面のフラットネス分布を示すグラフである。
【図８】従来手段に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面の状態を示す顕微鏡写真の模式図である。
【図９】従来手段に係る半導体ウェーハの製造方法におけるアルカリエッチング後の半導体ウェーハのエッチング面の状態を示すグラフである。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention reduces the roughness caused by the etch pits generated in the alkaline etching step in the process of manufacturing a semiconductor wafer, specifically a semiconductor wafer having one surface mirror-polished, and becomes a back surface of the wafer after single-side mirror polishing. The present invention relates to a semiconductor wafer manufacturing technique for improving flatness of a surface to be obtained.
[0002]
[Prior art]
In a conventional method for manufacturing a single-sided mirror-faced wafer using alkali etching, an ingot is sliced to produce a thin wafer, and then the wafer is chamfered, wrapped, alkali-etched, single-sided mirror-polished, and washed. Each of the steps is performed sequentially.
By the way, in the alkali etching treatment, waviness (nanotopography) having a period of 2 to 10 mm, which is a problem of acid etching which has been generally performed conventionally, is improved, but surface roughness of a period of 1 to 100 μm is increased. (Rmax1 to 5 μm) has caused a problem of dust generation. Therefore, a device such as that described in Patent Document 1 has been proposed.
[0003]
In the conventional method for manufacturing a single-sided mirror surface wafer, a mild polishing process is performed on the back surface of the silicon wafer between the alkali etching step and the single-sided mirror polishing step. In this specification, the surface of the wafer refers to a surface that is mirror-polished during single-sided mirror polishing. Further, the back surface of the wafer means a surface that is not mirror-polished during single-sided mirror polishing.
[0004]
[Patent Document 1] JP-A-6-349795 (page 1, FIG. 1)
[0005]
In the lapping step, a wafer is placed between lapping plates parallel to each other, and a lapping liquid, which is a mixture of free abrasive grains, a dispersant, and water, is poured between the lapping plate and the wafer. Then, the wafer is wrapped on both the front and back surfaces by rotating and rubbing under pressure. As a result, it is possible to remove the variation in the thickness of each wafer, the variation in the thickness in the wafer plane, and the slice damage layer generated by the slicing.
The lap amount is generally 60 μm or more on both the front and back surfaces of the wafer. Therefore, when the productivity in the lapping step and the processing accuracy after polishing are taken into consideration, the abrasive grains used in the lapping liquid are alumina grains # 1000 to # 1500. As a result, the thickness of the processed damage layer is 6 to 10 μm on one surface of the wafer.
In the subsequent etching step, the wrapped silicon wafer (wrapped wafer) is immersed in an alkaline etching solution such as KOH or NaOH to remove the processed damage layer generated in the lapping step. At this time, etch pits are generated on both the front and back surfaces of the wafer due to the processing damage layer during lapping. The etch pits are formed when the alkaline etchant penetrates into the inside of the wafer through small damages such as processing damage.
[0006]
[Problems to be solved by the invention]
However, the conventional method for manufacturing a single-sided mirror surface wafer has the following disadvantages.
(1) With respect to the surface of the wafer, it was necessary to remove undulations and etch pits generated by etching during final single-sided mirror polishing. However, as compared with a single-sided mirror-finished wafer subjected to a general acid etching, the undulation is improved but the roughness is increased in the single-sided mirror-polished wafer as described above. Therefore, the polishing amount has reached several tens of μm, and the polishing amount and the polishing time have increased. As a result, there has been a problem that the polishing pad deteriorates and the outer periphery of the wafer sags. As a result, as for the flatness of the wafer after single-sided mirror polishing, for example, the height difference (SBIR) based on the back surface at a site of 20 mm × 20 mm is deteriorated by about 0.1 to 0.3 μm as compared with the acid-etched product. Was.
[0007]
(2) Referring to the back surface of the wafer, in the mild polishing after the alkali etching, as shown in FIG. 2A, although a part of the convex portion can be removed, the chemical action of the polishing is applied to the concave portion. As a result, the irregularities generated by the alkali etching slightly change. Therefore, even if the change in the unevenness before and after the back surface polishing is measured by, for example, a capacitance flatness measuring device manufactured by ADE, no change is observed. Even when measured by an optical flatness measuring device, the flatness of the back surface of the wafer is low, so the amount of deformation of the wafer varies depending on the holding state of the wafer by the vacuum chuck (shape of the chuck surface of the vacuum chuck). I will. As a result, for example, in the case of a ring chuck type vacuum chuck in which a plurality of annular grooves are provided on the wafer suction surface, and in the case of a pin chuck type vacuum chuck having a large number of small pins on the wafer suction surface, There is a problem that a difference occurs in the measured flatness of the wafer surface.
[0008]
Hereinafter, the phenomenon that the difference in flatness occurs will be described in detail. In measurement using a vacuum chuck, the back surface of the wafer serves as a reference for measurement. Therefore, when the wafer is vacuum chucked, the uneven shape on the back surface of the wafer is transferred to the front surface of the wafer. At this time, in the case of the ring chuck type and the case of the pin chuck type, the region (position and area) in the back surface of the wafer supported by the formation wall of the annular groove (ring chuck type) or the small pin (pin chuck type) Are different. Therefore, for example, when the first measurement is performed by the ring chuck method for the first wafer and the measurement is performed by the pin chuck method for the second time, the holding area of the wafer by the formation wall of the annular groove may be a concave portion on the back surface of the wafer. In the case where the region where the wafer is held by the pins is a convex portion on the back surface of the wafer, if the roughness (irregularity) on the back surface of the wafer is large, a large error occurs in the measurement results before and after the measurement twice. This is particularly problematic when the vacuum chuck used for inspection of the wafer immediately before shipment differs from the vacuum chuck used for inspection at the destination. In order to avoid this, it is necessary to increase the flatness of the back surface of the wafer while maintaining the roughness that allows the front and back surfaces of the wafer to be identified. This is because, if the roughness of the back surface of the wafer to be vacuum-chucked is small, the measurement error by the chucking method does not cause much problem.
[0009]
[Object of the invention]
The present invention provides, in a single-sided mirror-finished wafer, a method of manufacturing a semiconductor wafer capable of reducing the roughness of an etch pit and an etched surface in an alkali etching step and improving the flatness of the back surface of the semiconductor wafer. That is the purpose.
[0010]
[Means for Solving the Problems]
According to the first aspect of the present invention, there is provided a lapping step of lapping a sliced semiconductor wafer, a part of a processing damage layer present on both front and back surfaces of the wrapped semiconductor wafer, or a processing present on the back surface of the semiconductor wafer. A smooth polishing step of polishing a part of the damaged layer, an alkali etching step of removing the processing damaged layer with an alkaline etchant after the slide polishing, and a single side for mirror-finishing a surface to be a surface of the semiconductor wafer after the etching. A method for manufacturing a semiconductor wafer comprising a mirror polishing step.
[0011]
As the semiconductor wafer, a silicon wafer, a gallium arsenide wafer, or the like can be employed.
Slit polishing is a process of removing a part of the processing damage layer present on both the front and back surfaces or the back surface of the semiconductor wafer by polishing.
As a polishing apparatus used for the slide polishing, for example, a batch-type double-side polishing apparatus in which a polishing cloth is adhered to each of opposing surfaces of an upper surface plate and a lower surface plate can be employed. When only the back surface of the semiconductor wafer is to be polished, the single wafer type single-side polishing apparatus for polishing the semiconductor wafers one by one, or a plurality of wafers are attached to a carrier plate by wax, and then the carrier plate is polished. Is fixed to a polishing head, and a batch type single-side polishing apparatus for simultaneously polishing each wafer by pressing each wafer against a polishing cloth on a polishing platen can be employed.
The type and material of the polishing cloth are not limited. For example, a nonwoven fabric pad in which a nonwoven fabric is impregnated and cured with a urethane resin, a foamable urethane pad obtained by slicing a block of foamed urethane, or the like can be used. In addition, a suede pad in which urethane foam is laminated on the surface of a base material in which polyester felt is impregnated with polyurethane, and the surface layer of the polyurethane is removed to form an opening in the foam layer may be used.
[0012]
As the abrasive, for example, a slurry in which colloidal silica particles having an average particle size of about 0.1 to 0.02 μm are dispersed in an alkaline solution having a pH of 8 to 10 can be employed.
In the alkaline etching step, the semiconductor wafer having both sides or the back surface subjected to the slight polishing is immersed in an alkaline etching solution such as KOH or NaOH to remove the processed damage layer remaining after the minor polishing. The amount of etching is increased or decreased according to the amount of polishing of the semiconductor wafer beforehand.
[0013]
The invention according to claim 2 is the method for manufacturing a semiconductor wafer according to claim 1, wherein the slide polishing step is a mechanochemical polishing.
[0014]
The invention according to claim 3 is the method for manufacturing a semiconductor wafer according to claim 1 or 2, wherein a polishing amount in the mechanochemical polishing is 20 to 50% of a damage depth caused by lapping.
For example, the processing damage layer of a semiconductor wafer subjected to lapping processing using a lapping liquid containing # 1000 alumina abrasive grains is about 10 μm from the surface layer. In this case, the polishing amount in the slide polishing is 2 to 5 μm. When the processing amount of the slide polishing is less than 20%, in the subsequent alkali etching, a difference from the surface state directly subjected to the alkali etching from the lapping process cannot be confirmed. On the other hand, when the processing amount exceeds 50%, the residual ratio of etch pits generated after the alkali etching is significantly reduced, and the etched surface becomes a state close to a mirror surface. As a result, the occurrence of an identification error or the like in the sensor detection of the back surface in the device process becomes a problem. Moreover, it may be difficult to distinguish the front surface (mirror surface) of the wafer from the back surface of the wafer whose glossiness has been reduced due to the etch pits.
[0015]
[Action]
According to the present invention, the two sides or the back side of the wrapped semiconductor wafer are subjected to the slight polishing. As a result, as shown in FIG. 2 (b), the surface state of the semiconductor wafer after the slick polishing includes a flat portion that is mirror-finished in appearance and a remaining portion under the lapping step that is damaged in the lapping process. It is a mixed surface. For this reason, when the semiconductor wafer is subsequently alkali-etched, no etching damage is formed in the flat portion, so that the etching is performed with no etch pit formed (FIG. 2C). On the other hand, in the damage remaining portion, the alkaline etching solution penetrates into the inside of the wafer through small scratches and the like to form etch pits. As a result, the front and back surfaces of the wafer can be easily identified even after the mirror polishing step.
[0016]
Further, since the thickness of the processing damage layer generated at the time of lapping is reduced by the slick polishing, the surface roughness after alkali etching is also reduced. In addition, since a flat portion where no etch pit is formed is a contact portion of the back surface of the wafer with a vacuum chuck plate or the like, generation of particles from the back surface of the wafer during vacuum chuck can be suppressed. Further, it is possible to suppress a phenomenon in which a difference occurs in the measurement result of the flatness of the wafer surface due to the difference in the shape of the chuck surface. In addition, when double-sided slick polishing is performed, the polishing amount at the time of single-sided mirror polishing can be reduced, and the flatness can be increased.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
As shown in FIG. 1, in one embodiment, a single-sided mirror-faced wafer is manufactured through the steps of slicing, chamfering, lapping, slick polishing, alkali etching, edge polishing, mirror polishing, and finish cleaning. Hereinafter, each step will be described in detail.
The single crystal silicon ingot pulled up by the CZ method is sliced into a large number of silicon wafers having a diameter of 8 inches and a thickness of about 860 μm in a slicing step (S101). In the obtained silicon wafer, a variation in thickness of each wafer, a variation in thickness in a wafer surface, and a processing damage layer (10 to 15 μm in thickness) generated at the time of slicing appear.
[0018]
Next, the outer peripheral portion of the silicon wafer is chamfered (S102). That is, the outer peripheral portion of the wafer is roughly chamfered to a predetermined shape by the metal chamfering grindstones # 600 to # 1500. Thereby, the outer peripheral portion of the wafer is formed into a predetermined rounded shape (for example, a MOS type chamfered shape).
Next, the chamfered silicon wafer is wrapped by a lapping device (S103). In this lapping step, a silicon wafer is placed between lapping plates parallel to each other, and between the lapping plate and the silicon wafer, a mixture of alumina abrasive grains # 1000 to # 1500, a dispersant, and water is used. Pour the lap liquid at 1 liter / min. Then, the platen is rotated under pressure to perform the alignment, and the front and rear surfaces of the wafer are wrapped. As a result, the variation in the thickness of the silicon wafer and the processing damage layer generated at the time of slicing are removed. The lapping amount is about 60 μm on both sides of the wafer. The thickness of the processing damage layer on both sides of the wafer after lapping is about 6 to 10 μm on one side of the wafer (FIG. 2A).
[0019]
Subsequently, the front and back surfaces of the silicon wafer are slid-polished (S104).
As the polishing apparatus for the polishing of the slide, a planetary gear type double-side polishing apparatus is employed. This double-side polishing apparatus has an upper surface plate and a lower surface plate provided in parallel with each other, and a small-diameter sun gear interposed between the upper surface plate and the lower surface plate and rotatably provided around an axis. A total of four disc-shaped carrier plates provided with a large-diameter internal gear rotatably provided around the same axis as the axis, an outer gear meshing with the sun gear and the internal gear. I have. A polishing cloth made of a foamable urethane pad for polishing the back surface of the wafer is attached to the lower surface of the upper platen. On the upper surface of the lower platen, a polishing cloth made of a foamable urethane pad for polishing the wafer surface is adhered.
[0020]
At the time of slick polishing, the polishing pressure is set to 250 gf / cm 2 with respect to the silicon wafer, and both polishing plates are polished while rotating at 30 rpm in the same direction. During polishing, the abrasive supplied between the polishing cloths is a slurry in which colloidal silica particles are dispersed in an alkaline solution having a pH of 8 to 10. The supply amount of the abrasive is 1 liter / min, and the polishing amount is 20 to 50% of the thickness of the processing damage layer after lapping, for example, 2 to 5 μm for a wafer wrapped with # 1000 lap abrasive grains. . After the slick polishing, a processing damage layer having a thickness exceeding half of the processing damage layer after lapping, for example, about 3 to 5 μm, is left on each of the front and back surfaces of the silicon wafer. The slick polished surface of the silicon wafer is a surface in which a flat portion that is mirror-finished in appearance and a residual damage portion that exists below the mirror surface are mixed in the wafer surface (FIG. 2B). ).
[0021]
For example, when only the back side of the wafer is to be polished, a single-wafer polishing apparatus in which a silicon wafer is held by a polishing head through wax attachment or water filling (waxless) via a carrier plate is used. At this time, a processing damage layer at the time of lapping remains on the wafer surface that is not subjected to the slide polishing. Therefore, before performing the alkaline etching, the processing damage on the wafer surface side is removed by grinding. In the grinding process, the wafer surface is ground by a grinding device having a resinoid grinding wheel of # 2000 or more (S105).
[0022]
Thereafter, the silicon wafer polished by the slick polishing is immersed in an alkaline etching solution and subjected to alkaline etching (S106). A solution of KOH or NaOH is used as the alkaline etching solution.
The alkaline etchant has selectivity for etching silicon. Therefore, it is possible to selectively etch the damaged remaining portion after the slick polishing. As a result, etch pits are formed around the respective damaged residual portions. On the other hand, the etching of the flat portion from which the processing damage has been completely removed during the polishing with a slime proceeds without forming an etch pit (FIG. 2C). As a result, as compared with the conventional silicon wafers shown in FIGS. 6, 7B, 8 and 9, the roughness of the etched surface with a period of 1 to 100 μm and the undulation of 1 to 10 mm are greatly improved (FIG. 3 (a), FIGS. 4 and 5).
[0023]
Subsequently, the outer peripheral portion of the etched silicon wafer is subjected to edge polishing (PCR: Polishing Corning Rounding). Thereby, the chamfered surface of the silicon wafer is mirror-finished (S107).
Here, a well-known edge polishing apparatus with a polishing cloth is used. In other words, the polishing cloth is rotated at 5 rpm around the axis by the rotation motor while supplying the polishing liquid containing the polishing abrasive at 1800 ml / min. A chamfered surface of a silicon wafer rotating at 500 rpm is pressed against the outer peripheral surface of the rotating polishing cloth at a polishing pressure of 1.5 kg / cm 2 . Thus, the chamfered surface is mirror-polished.
After the edge polishing, if necessary, the silicon wafer may be subjected to a donor killer heat treatment (not shown). Oxygen donor generation is prevented by the donor killer heat treatment.
[0024]
Next, the surface of the silicon wafer is mirror-polished using a single-wafer type or batch type single-side polishing apparatus (S108). The same polishing cloth as that used at the time of polishing the slide is used.
During mirror polishing, the polishing platen is rotated at a high speed of 40 rpm, and the polishing head is rotated at a predetermined rotational speed. While maintaining this state, an abrasive (slurry) is supplied onto the polishing cloth at a rate of 1 liter / minute, and the surface of the silicon wafer is pressed against the polishing cloth and polished. The polishing amount is about half of the conventional amount. This is because the roughness and the pit depth after alkali etching are reduced by subjecting the silicon wafer to polishing in advance.
Then, the silicon wafer is finish-cleaned (S109). Specifically, cleaning is performed with an RCA-based cleaning liquid.
[0025]
As described above, since the slick polishing is performed before the alkali etching, the polishing time in the mirror polishing step can be reduced, and the deterioration of the flatness of the polished surface can be suppressed. Moreover, not only the flatness of the silicon wafer but also the flatness of the back surface of the wafer can be greatly improved. As a result, the site flatness on the back surface of the wafer measured using a flatness measuring device (made by ADE) can be increased as compared with a conventional wafer (FIGS. 7A and 7B) (FIG. 3). (A), (b)).
In addition, since the wafer flatness and the flatness of the back surface of the wafer are increased in this manner, for example, various wafer chucks (eg, differences in chuck structure) in a flatness measuring device of a type that sucks and holds a wafer, and device processes In this case, the effect of vacuum suction of a silicon wafer can be reduced.
[0026]
【The invention's effect】
According to the present invention, since at least the back side of the front and back surfaces of the wafer is subjected to the slight polishing, the etch pits and the roughness of the etched surface in the alkali etching step can be reduced. As a result, the amount of polishing in the subsequent mirror polishing step can be reduced, thereby increasing the flatness of the wafer and the flatness of the back surface of the wafer.
In addition, since the flatness of the wafer and the flatness of the back surface of the wafer are increased, it is possible to suppress dust generation from the back surface and deformation of the semiconductor wafer during vacuum suction in a device process.
[0027]
In particular, according to the third aspect of the present invention, the polishing amount of the semiconductor wafer at the time of the polishing is set to be equal to or less than half of the thickness of the processing damage layer after the lapping. Further, it is possible to prevent the back surface of the wafer from being mirror-finished to the same degree as the front surface of the wafer.
[Brief description of the drawings]
FIG. 1 is a flow sheet showing a method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 2A is an enlarged sectional view of a main part showing a lapping surface of a semiconductor wafer after lapping in a method of manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 2B is an enlarged cross-sectional view of a main part showing a polished surface of the semiconductor wafer after slit polishing in the method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
(C) is an enlarged sectional view of a principal part showing an etched surface of the semiconductor wafer after alkali etching in the method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 3A is a graph showing a flatness distribution of an etched surface of a semiconductor wafer after alkali etching in a method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
(B) is a graph showing the flatness distribution of the polished surface of the semiconductor wafer after mirror polishing in the method for manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 4 is a schematic diagram of a micrograph showing a state of an etched surface of a semiconductor wafer after alkali etching in a method of manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 5 is a graph showing a state of an etched surface of the semiconductor wafer after alkali etching in the method of manufacturing a semiconductor wafer according to one embodiment of the present invention.
FIG. 6A is an enlarged sectional view of a main part showing a lapping surface of a semiconductor wafer after lapping in a method of manufacturing a semiconductor wafer according to a conventional means.
(B) is an enlarged sectional view of a main part showing an etched surface of the semiconductor wafer after alkali etching in a method of manufacturing a semiconductor wafer according to a conventional means.
FIG. 7A is a graph showing a flatness distribution of an etched surface of a semiconductor wafer after alkali etching in a method of manufacturing a semiconductor wafer according to a conventional method.
(B) is a graph showing the flatness distribution of the polished surface of the semiconductor wafer after mirror polishing in the method of manufacturing a semiconductor wafer according to the conventional means.
FIG. 8 is a schematic diagram of a micrograph showing a state of an etched surface of a semiconductor wafer after alkali etching in a method of manufacturing a semiconductor wafer according to a conventional means.
FIG. 9 is a graph showing a state of an etched surface of a semiconductor wafer after alkali etching in a method for manufacturing a semiconductor wafer according to a conventional means.
