JP6019330B2 - THIN FILM TRANSISTOR, METHOD FOR PRODUCING THIN FILM TRANSISTOR, DISPLAY DEVICE, AND ELECTRONIC DEVICE - Google Patents

THIN FILM TRANSISTOR, METHOD FOR PRODUCING THIN FILM TRANSISTOR, DISPLAY DEVICE, AND ELECTRONIC DEVICE Download PDF

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Description

本開示は、酸化物半導体を用いた薄膜トランジスタ(TFT:Thin Film Transistor)、薄膜トランジスタの製造方法、表示装置および電子機器に関する。   The present disclosure relates to a thin film transistor (TFT) using an oxide semiconductor, a method for manufacturing the thin film transistor, a display device, and an electronic apparatus.

亜鉛(Zn)、インジウム(In)、ガリウム(Ga)、スズ(Sn)あるいはそれらの混合物の酸化物(酸化物半導体)は、優れた半導体特性を示すことが知られている。例えば、酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを用いたものと比べて10倍以上の電子移動度を示し、かつ良好なオフ特性を示す。従って、この酸化物半導体を用いた薄膜トランジスタは、大画面、高精細および高フレームレートの液晶表示装置や、有機EL(Electro Luminescence)表示装置向けの駆動素子として応用が期待されている。   It is known that oxides (oxide semiconductors) of zinc (Zn), indium (In), gallium (Ga), tin (Sn), or a mixture thereof exhibit excellent semiconductor characteristics. For example, a thin film transistor using an oxide semiconductor exhibits an electron mobility that is 10 times or more that of using amorphous silicon, and favorable off characteristics. Therefore, the thin film transistor using the oxide semiconductor is expected to be applied as a driving element for a large-screen, high-definition and high-frame-rate liquid crystal display device or an organic EL (Electro Luminescence) display device.

ところが、酸化物半導体は耐熱性が十分ではなく、薄膜トランジスタの製造プロセスでの熱処理やプラズマ処理により酸素が脱離し、格子欠陥を形成する。この格子欠陥は、電気的には浅い不純物準位を形成し、酸化物半導体の低抵抗化を引き起こす。そのため、酸化物半導体を活性層に用いた場合、欠陥準位の増大によって閾値電圧が小さくなり、リーク電流が増大する。これにより、ゲート電流を印加しなくてもドレイン電流が流れる、いわゆるデプレッション型の動作を引き起こす。更には、欠陥準位が増大し続けると、トランジスタ動作から導電体動作へと移行してしまう。これは、特に多元系の酸化物半導体の場合、熱的に不安定な元素の含有比率によって安定性が変化することによると考えられる。また、上記したような格子欠陥の他にも、浅い不純物準位を形成する元素として、水素が報告されている(非特許文献1)。   However, an oxide semiconductor does not have sufficient heat resistance, and oxygen is desorbed by heat treatment or plasma treatment in a thin film transistor manufacturing process to form lattice defects. This lattice defect forms a shallow impurity level electrically and causes a reduction in resistance of the oxide semiconductor. Therefore, in the case where an oxide semiconductor is used for the active layer, the threshold voltage is reduced due to an increase in the defect level, and the leakage current is increased. This causes a so-called depletion type operation in which a drain current flows without applying a gate current. Furthermore, if the defect level continues to increase, the transistor operation shifts to the conductor operation. This is considered to be due to the fact that the stability changes depending on the content ratio of a thermally unstable element, particularly in the case of a multi-element oxide semiconductor. In addition to the lattice defects as described above, hydrogen has been reported as an element that forms a shallow impurity level (Non-Patent Document 1).

特開2010−016163号公報JP 2010-016163 A

Cetin Kilic他1著,「n-type doping of oxides by hydrogen」,APPLIED PHYSICS LETTERS,2002年7月1日Vol.81,No.1 ,p.73−75Cetin Kilic et al., “N-type doping of oxides by hydrogen”, APPLIED PHYSICS LETTERS, July 1, 2002, Vol. 81, No. 1, p. 73-75

上記のように、酸化物半導体を用いた薄膜トランジスタでは、その製造プロセスにおいて酸化物半導体の特性が劣化し、電気的特性に影響を与え易い。このため、酸化物半導体の特性劣化の抑制し、電気的特性を向上することが望まれる。   As described above, in a thin film transistor using an oxide semiconductor, characteristics of the oxide semiconductor are deteriorated in a manufacturing process thereof, which easily affects electrical characteristics. For this reason, it is desired to suppress deterioration of characteristics of the oxide semiconductor and improve electrical characteristics.

本開示はかかる問題点に鑑みてなされたもので、その目的は、電気的特性の向上を実現することが可能な薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置および電子機器を提供することにある。   The present disclosure has been made in view of such problems, and an object of the present disclosure is to provide a thin film transistor, a manufacturing method of the thin film transistor, a display device, and an electronic device that can realize improvement in electrical characteristics.

本開示の薄膜トランジスタは、ゲート電極、ソース電極およびドレイン電極と、ゲート電極の一方の側に絶縁膜を介して設けられると共に、ソース電極およびドレイン電極に非対向な領域に設けられ、かつソース電極およびドレイン電極に電気的に接続された酸化物半導体層と、酸化物半導体層に隣接すると共に、ソース電極およびドレイン電極の各々に対向する領域に設けられ、かつ酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と、ゲート電極と同層に設けられた配線層と、配線層に対向して設けられると共に絶縁膜を貫通する貫通孔とを備える。低抵抗酸化物層は、貫通孔の内部まで延在すると共に配線層を覆って形成され、ソース電極またはドレイン電極は、貫通孔上に低抵抗酸化物層を介して設けられ、配線層に電気的に接続されているものである。 The thin film transistor of the present disclosure is provided with a gate electrode, a source electrode, a drain electrode, and an insulating film on one side of the gate electrode, and is provided in a region not facing the source electrode and the drain electrode. An oxide semiconductor layer electrically connected to the drain electrode; adjacent to the oxide semiconductor layer; provided in a region facing each of the source electrode and the drain electrode; and having an electrical resistivity higher than that of the oxide semiconductor layer A low-resistance oxide layer , a wiring layer provided in the same layer as the gate electrode, and a through-hole provided so as to face the wiring layer and penetrating the insulating film are provided. The low resistance oxide layer extends to the inside of the through hole and covers the wiring layer. The source electrode or the drain electrode is provided on the through hole via the low resistance oxide layer, and the wiring layer is electrically Connected .

本開示の薄膜トランジスタでは、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層が設けられ、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層が設けられている。これにより、製造プロセスにおいて、酸化物半導体層(チャネル層)の形成をソース電極およびドレイン電極の形成後に行うことができる。酸化物半導体では、電極の成膜時やパターニング時に受けるダメージによって酸素が離脱し、これによって格子欠陥を生じるが、上記のように電極形成後に酸化物半導体層が形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、この酸化物半導体層に隣接して低抵抗酸化物層が設けられることにより、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。   In the thin film transistor of the present disclosure, an oxide semiconductor layer is provided in a region not facing the source electrode and the drain electrode, and low resistance oxidation is performed in a region facing each of the source electrode and the drain electrode and adjacent to the oxide semiconductor layer. A material layer is provided. Thus, in the manufacturing process, the oxide semiconductor layer (channel layer) can be formed after the source electrode and the drain electrode are formed. In an oxide semiconductor, oxygen is released due to damage received during electrode deposition or patterning, which causes lattice defects. However, by forming an oxide semiconductor layer after electrode formation as described above, Generation of lattice defects is suppressed, and deterioration of the oxide semiconductor layer is suppressed. In addition, by providing the low resistance oxide layer adjacent to the oxide semiconductor layer, good electrical connection between the oxide semiconductor layer and the source and drain electrodes is ensured.

本開示の薄膜トランジスタの製造方法は、ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、ゲート電極の一方の側に絶縁膜を介して設けられると共に、ソース電極およびドレイン電極に非対向な領域に設けられ、かつソース電極およびドレイン電極に電気的に接続される酸化物半導体層を形成する工程と、ゲート電極と同層に配線層を形成する工程と、配線層に対向して絶縁膜を貫通する貫通孔を形成する工程とを含むものである。酸化物半導体層を形成する工程では、酸化物半導体層に隣接すると共に、ソース電極およびドレイン電極の各々に対向する領域に、酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成する。低抵抗酸化物層は、貫通孔の内部まで延在すると共に配線層を覆って形成され、ソース電極またはドレイン電極は、貫通孔上に低抵抗酸化物層を介して設けられ、配線層に電気的に接続されている。 A method of manufacturing a thin film transistor according to the present disclosure includes a step of forming a gate electrode, a source electrode, and a drain electrode, and a region that is provided on one side of the gate electrode via an insulating film and that is not opposed to the source electrode and the drain electrode. Forming an oxide semiconductor layer electrically connected to the source electrode and the drain electrode, forming a wiring layer in the same layer as the gate electrode, and forming an insulating film facing the wiring layer Forming a through hole that penetrates . In the step of forming the oxide semiconductor layer, a low-resistance oxide layer having a lower electrical resistivity than the oxide semiconductor layer is formed in a region adjacent to the oxide semiconductor layer and facing each of the source electrode and the drain electrode. To do. The low resistance oxide layer extends to the inside of the through hole and covers the wiring layer. The source electrode or the drain electrode is provided on the through hole via the low resistance oxide layer, and the wiring layer is electrically Connected.

本開示の薄膜トランジスタの製造方法では、酸化物半導体層を形成する工程において、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を形成し、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を形成する。これにより、酸化物半導体層(チャネル層)の形成をソース電極およびドレイン電極形成後に行うことができる。酸化物半導体では、電極の成膜時やパターニング時に受けるダメージによって酸素が離脱し、これによって格子欠陥を生じるが、上記のように電極形成後に酸化物半導体層が形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、酸化物半導体層に隣接して低抵抗酸化物層が形成されることにより、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。   In the method of manufacturing a thin film transistor according to the present disclosure, in the step of forming the oxide semiconductor layer, the oxide semiconductor layer is formed in a region not facing the source electrode and the drain electrode, facing each of the source electrode and the drain electrode, and A low-resistance oxide layer is formed in a region adjacent to the oxide semiconductor layer. Accordingly, the oxide semiconductor layer (channel layer) can be formed after the source electrode and the drain electrode are formed. In an oxide semiconductor, oxygen is released due to damage received during electrode deposition or patterning, which causes lattice defects. However, by forming an oxide semiconductor layer after electrode formation as described above, Generation of lattice defects is suppressed, and deterioration of the oxide semiconductor layer is suppressed. In addition, since the low-resistance oxide layer is formed adjacent to the oxide semiconductor layer, good electrical connection between the oxide semiconductor layer and the source and drain electrodes is ensured.

本開示の表示装置は、上記本開示の薄膜トランジスタを備えたものである。   A display device according to the present disclosure includes the thin film transistor according to the present disclosure.

本開示の電子機器は、上記本開示の薄膜トランジスタを備えた表示装置を有するものである。   An electronic device according to the present disclosure includes a display device including the thin film transistor according to the present disclosure.

本開示の薄膜トランジスタによれば、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を設け、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を設けたので、製造プロセスにおける酸化物半導体層の劣化を抑制できる。また、低抵抗酸化物層により、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続を確保することができる。よって、電気的特性の向上を実現可能となる。   According to the thin film transistor of the present disclosure, an oxide semiconductor layer is provided in a region not facing the source electrode and the drain electrode, and a low resistance is provided in a region facing each of the source electrode and the drain electrode and adjacent to the oxide semiconductor layer. Since the oxide layer is provided, deterioration of the oxide semiconductor layer in the manufacturing process can be suppressed. In addition, the low-resistance oxide layer can ensure good electrical connection between the oxide semiconductor layer and the source and drain electrodes. Therefore, improvement in electrical characteristics can be realized.

本開示の薄膜トランジスタの製造方法によれば、ソース電極およびドレイン電極に非対向な領域に酸化物半導体層を形成し、ソース電極およびドレイン電極の各々に対向し、かつ酸化物半導体層に隣接する領域に、低抵抗酸化物層を形成するようにしたので、酸化物半導体層の劣化を抑制できる。また、低抵抗酸化物層により、酸化物半導体層とソース電極およびドレイン電極との良好な電気的接続が確保される。よって、電気的特性の向上を実現可能となる。   According to the method for manufacturing a thin film transistor of the present disclosure, an oxide semiconductor layer is formed in a region not facing the source electrode and the drain electrode, the region facing each of the source electrode and the drain electrode and adjacent to the oxide semiconductor layer In addition, since the low-resistance oxide layer is formed, deterioration of the oxide semiconductor layer can be suppressed. In addition, the low-resistance oxide layer ensures good electrical connection between the oxide semiconductor layer and the source and drain electrodes. Therefore, improvement in electrical characteristics can be realized.

本開示の表示装置によれば、上記本開示の薄膜トランジスタを備えるようにしたので、薄膜トランジスタにおける電気的特性の向上を実現可能となる。   According to the display device of the present disclosure, since the thin film transistor of the present disclosure is provided, the electrical characteristics of the thin film transistor can be improved.

本開示の電子機器によれば、上記本開示の薄膜トランジスタを備えた表示装置を有するので、薄膜トランジスタにおける電気的特性の向上を実現可能となる。   According to the electronic device of the present disclosure, since the display device including the thin film transistor of the present disclosure is included, the electrical characteristics of the thin film transistor can be improved.

本開示の第1の実施の形態に係る薄膜トランジスタの断面図である。2 is a cross-sectional view of a thin film transistor according to a first embodiment of the present disclosure. FIG. 図1に示した薄膜トランジスタの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the thin-film transistor shown in FIG. 図2に続く工程を表す断面図である。FIG. 3 is a cross-sectional view illustrating a process following FIG. 2. 図3に続く工程を表す断面図である。FIG. 4 is a cross-sectional view illustrating a process following FIG. 3. 図4に続く工程を表す断面図である。FIG. 5 is a cross-sectional view illustrating a process following FIG. 4. 図5に続く工程を表す断面図である。FIG. 6 is a cross-sectional view illustrating a process following FIG. 5. 高抵抗化処理前後の電気的特性を表す図である。It is a figure showing the electrical property before and behind a high resistance process. 比較例に係る薄膜トランジスタの断面図である。It is sectional drawing of the thin-film transistor which concerns on a comparative example. 図8に示した薄膜トランジスタの製造方法を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining a method for manufacturing the thin film transistor shown in FIG. 8. 変形例に係る薄膜トランジスタの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the thin-film transistor which concerns on a modification. 図10に続く工程を表す断面図である。FIG. 11 is a cross-sectional diagram illustrating a process following the process in FIG. 10. 本開示の第2の実施の形態に係る薄膜トランジスタの断面図である。It is sectional drawing of the thin-film transistor which concerns on 2nd Embodiment of this indication. 図12に示した薄膜トランジスタの製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the thin-film transistor shown in FIG. 図13に続く工程を表す断面図である。FIG. 14 is a cross-sectional diagram illustrating a process following the process in FIG. 13. 図14に続く工程を表す断面図である。FIG. 15 is a cross-sectional view illustrating a process following FIG. 14. 各実施の形態の表示装置の周辺回路を含む全体構成を表す図である。It is a figure showing the whole structure containing the peripheral circuit of the display apparatus of each embodiment. 図16に示した表示装置の画素回路構成を表す図である。It is a figure showing the pixel circuit structure of the display apparatus shown in FIG. 図16に示した表示装置を含むモジュールの概略構成を表す平面図である。FIG. 17 is a plan view illustrating a schematic configuration of a module including the display device illustrated in FIG. 16. 適用例1の外観を表す斜視図である。14 is a perspective view illustrating an appearance of application example 1. FIG. (A)は適用例2の表側から見た外観を表す斜視図であり、(B)は裏側から見た外観を表す斜視図である。(A) is a perspective view showing the external appearance seen from the front side of the application example 2, (B) is a perspective view showing the external appearance seen from the back side. 適用例3の外観を表す斜視図である。12 is a perspective view illustrating an appearance of application example 3. FIG. 適用例4の外観を表す斜視図である。14 is a perspective view illustrating an appearance of application example 4. FIG. (A)は適用例5の開いた状態の正面図、(B)はその側面図、(C)は閉じた状態の正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。(A) is a front view of the application example 5 in an open state, (B) is a side view thereof, (C) is a front view in a closed state, (D) is a left side view, and (E) is a right side view, (F) is a top view and (G) is a bottom view. 適用例5の外観を表す斜視図である。14 is a perspective view illustrating an appearance of application example 5. FIG.

以下、本開示の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
1.第1の実施の形態(ソース・ドレイン電極形成後に、低抵抗な酸化物膜の一部を高抵抗化することで、チャネルとしての酸化物半導体層を形成する薄膜トランジスタの例)
2.変形例1(高抵抗化処理を保護膜形成時に行う場合の例)
3.第2の実施の形態(酸化物膜の一部を結晶化させることにより酸化物半導体層を形成する薄膜トランジスタの例)
4.適用例(表示装置,電子機器の例)
Hereinafter, embodiments of the present disclosure will be described in detail with reference to the drawings. The description will be given in the following order.
1. First Embodiment (Example of thin film transistor in which an oxide semiconductor layer as a channel is formed by increasing the resistance of a part of a low-resistance oxide film after forming source / drain electrodes)
2. Modification 1 (example in which high resistance treatment is performed when forming a protective film)
3. Second Embodiment (Example of thin film transistor in which an oxide semiconductor layer is formed by crystallizing part of an oxide film)
4). Application examples (examples of display devices and electronic devices)

<第1の実施の形態>
[構成]
図1は、本開示の第1の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ10A)の断面構造を表すものである。薄膜トランジスタ10Aは、例えばアクティブマトリクス型の有機EL表示装置(後述)や液晶表示装置の駆動素子として用いられるものである。この薄膜トランジスタ10Aでは、ゲート電極12Aの一面側に、ゲート絶縁膜13を介して酸化物半導体層14Cが配置され、この酸化物半導体層14Cに電気的に接続されるように一対のソース・ドレイン電極15A,15Bが設けられている。
<First Embodiment>
[Constitution]
FIG. 1 illustrates a cross-sectional structure of a thin film transistor (thin film transistor 10A) according to the first embodiment of the present disclosure. The thin film transistor 10A is used, for example, as a drive element of an active matrix organic EL display device (described later) or a liquid crystal display device. In this thin film transistor 10A, an oxide semiconductor layer 14C is disposed on one surface side of the gate electrode 12A via a gate insulating film 13, and a pair of source / drain electrodes are electrically connected to the oxide semiconductor layer 14C. 15A and 15B are provided.

ここでは、薄膜トランジスタ10Aは、いわゆるボトムゲート構造(逆スタガー構造)を有しており、例えばガラス等よりなる基板11上の選択的な領域にゲート電極12Aを備えている。ゲート電極12Aを覆うように基板11の全面に渡ってゲート絶縁膜13が形成され、ゲート絶縁膜13上の選択的な領域(ゲート電極12Aに対向する領域)には、酸化物半導体層14Cが形成されている。酸化物半導体層14Cよりも上層には、ソース・ドレイン電極15A,15Bが配設されており、これらの酸化物半導体層14Cおよびソース・ドレイン電極15A,15Bを覆うように、保護膜16が設けられている。   Here, the thin film transistor 10A has a so-called bottom gate structure (inverse stagger structure), and includes a gate electrode 12A in a selective region on the substrate 11 made of glass or the like, for example. A gate insulating film 13 is formed over the entire surface of the substrate 11 so as to cover the gate electrode 12A, and an oxide semiconductor layer 14C is formed in a selective region on the gate insulating film 13 (region facing the gate electrode 12A). Is formed. Source / drain electrodes 15A and 15B are disposed above the oxide semiconductor layer 14C, and a protective film 16 is provided so as to cover the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B. It has been.

本実施の形態の薄膜トランジスタ10Aでは、酸化物半導体層14Cが、ソース・ドレイン電極15A,15Bに非対向の領域(ソース・ドレイン電極15A,15Bから露出した領域)に形成されている。ゲート絶縁膜13上には、この酸化物半導体層14Cに隣接すると共に、ソース・ドレイン電極15A,15Bの各々と対向する領域に、低抵抗酸化物層14A,14Bが設けられている。即ち、本実施の形態では、酸化物半導体層14Cとソース・ドレイン電極15A,15Bの各々とは、低抵抗酸化物層14A,14Bを介して電気的に接続されている。   In the thin film transistor 10A of the present embodiment, the oxide semiconductor layer 14C is formed in a region not facing the source / drain electrodes 15A, 15B (region exposed from the source / drain electrodes 15A, 15B). Low resistance oxide layers 14A and 14B are provided on the gate insulating film 13 in regions adjacent to the oxide semiconductor layer 14C and facing the source / drain electrodes 15A and 15B, respectively. That is, in this embodiment, the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B are electrically connected via the low-resistance oxide layers 14A and 14B.

薄膜トランジスタ10Aには、また、基板11上の任意の領域に、ゲート電極12Aと同層に設けられた電極または配線(ゲート層)と、ソース・ドレイン電極15A,15Bと同層に設けられた電極または配線(ソース・ドレイン層)との層間接続のためのコンタクト部(配線コンタクト部20)が設けられている。配線コンタクト部20において、ゲート絶縁膜13は、ゲート電極12Aと同層に設けられた配線層12B上にコンタクトホールHを有している。このコンタクトホールHの内部を覆って、低抵抗酸化物層14Bが形成されており、更に、このコンタクトホールH上に、低抵抗酸化物層14Bを介してソース・ドレイン電極15Bが設けられている。以下、各構成要素について説明する。   The thin film transistor 10A also includes an electrode or wiring (gate layer) provided in the same layer as the gate electrode 12A and an electrode provided in the same layer as the source / drain electrodes 15A and 15B in an arbitrary region on the substrate 11. Alternatively, a contact portion (wiring contact portion 20) for interlayer connection with the wiring (source / drain layer) is provided. In the wiring contact portion 20, the gate insulating film 13 has a contact hole H on the wiring layer 12B provided in the same layer as the gate electrode 12A. A low resistance oxide layer 14B is formed so as to cover the inside of the contact hole H, and a source / drain electrode 15B is provided on the contact hole H via the low resistance oxide layer 14B. . Hereinafter, each component will be described.

ゲート電極12Aは、薄膜トランジスタ10Aに印加されるゲート電圧(Vg)によって酸化物半導体層14C中のキャリア密度を制御するものである。このゲート電極12Aは、例えばモリブデン(Mo),アルミニウム,銀(Ag)および銅(Cu)のうちの1種からなる単体もしくは合金、もしくはこれらのうちの2種以上からなる積層膜である。アルミニウム合金としては、例えばアルミニウムとネオジウム(Nd)との合金(AlNd合金)が挙げられる。ゲート電極12Aは、あるいはITO(酸化インジウム錫)、AZO(アルミニウムドープ酸化亜鉛)およびGZO(ガリウムドープ酸化亜鉛)等の透明導電膜から構成されていてもよい。   The gate electrode 12A controls the carrier density in the oxide semiconductor layer 14C by the gate voltage (Vg) applied to the thin film transistor 10A. The gate electrode 12A is, for example, a simple substance or an alloy made of one of molybdenum (Mo), aluminum, silver (Ag), and copper (Cu), or a laminated film made of two or more of these. Examples of the aluminum alloy include an alloy of aluminum and neodymium (Nd) (AlNd alloy). The gate electrode 12A may be composed of a transparent conductive film such as ITO (indium tin oxide), AZO (aluminum doped zinc oxide), and GZO (gallium doped zinc oxide).

配線層12Bは、例えばゲート電極12Aと同層に設けられ、かつゲート電極12Aと同一材料により構成されている。これらの配線層12Bおよびゲート電極12Aは、互いに同一の工程において、一括してパターン形成される。この配線層12Bは、例えば後述の表示装置における駆動回路に設けられた、いずれかの配線に相当するものである。ここで、駆動回路内には、後述するように、複数のトランジスタ、キャパシタ、およびそれらを接続する配線が設けられるが、これらのうちの電極および配線はいずれも、ゲート層またはソース・ドレイン層に配設される。つまり、ゲート層およびソース・ドレイン層の各層では、複雑な配線のレイアウトを実現するために、トランジスタのゲート、ソースおよびドレインとして機能する電極だけでなく、他の様々な配線を引き回したり、配線同士を層間接続させたりする必要がある。例えば、より厚膜(即ち低抵抗)な金属を使用可能なソース・ドレイン層において、配線を引き回すのが理想であるが、このソース・ドレイン層には、多くの信号線が張り巡らされている。そのため、ソース・ドレイン層からゲート層に配線の形成領域をシフトさせることで、様々な配線を交差させて設けることができ、複雑な配線のレイアウトを実現可能となる。配線層12Bおよび配線コンタクト部20は、そのようなソース・ドレイン層とゲート層とのコンタクト部分(ブリッジ)に相当する。   The wiring layer 12B is provided in the same layer as the gate electrode 12A, for example, and is made of the same material as the gate electrode 12A. The wiring layer 12B and the gate electrode 12A are collectively patterned in the same process. The wiring layer 12B corresponds to one of wirings provided in a driving circuit in a display device described later, for example. Here, as will be described later, a plurality of transistors, capacitors, and wirings for connecting them are provided in the drive circuit, but all of these electrodes and wirings are provided in the gate layer or the source / drain layer. Arranged. In other words, in each layer of the gate layer and the source / drain layer, not only the electrodes functioning as the gate, source, and drain of the transistor but also various other wirings can be routed to realize a complicated wiring layout. Need to be connected between layers. For example, it is ideal to route wiring in a source / drain layer that can use a metal having a thicker film (that is, low resistance), but many signal lines are stretched around the source / drain layer. . Therefore, by shifting the formation region of the wiring from the source / drain layer to the gate layer, various wirings can be provided crossing each other, and a complicated wiring layout can be realized. The wiring layer 12B and the wiring contact portion 20 correspond to such a contact portion (bridge) between the source / drain layer and the gate layer.

ゲート絶縁膜13は、例えば酸化シリコン(SiOX)、窒化シリコン(SiN)および酸化窒化シリコン(SiON)等のうちの1種よりなる単層膜、または2種以上よりなる積層膜である。 The gate insulating film 13 is, for example, a single layer film made of one of silicon oxide (SiO x ), silicon nitride (SiN), silicon oxynitride (SiON), or a laminated film made of two or more kinds.

酸化物半導体層14Cは、活性層(チャネル)として機能する(ゲート電圧の印加によりチャネルを形成する)ものであり、例えばインジウム(In),ガリウム(Ga)、スズ(Sn)および亜鉛(Zn)等のうちの1種または2種以上の混合物の酸化物よりなる。このような酸化物としては、例えば、酸化インジウムガリウム亜鉛(IGZO,InGaZnO)が挙げられる。この酸化物半導体層14Cの厚みは、例えば20nm〜100nmである。この酸化物半導体層14Cは、詳細は後述するが、低抵抗酸化物層14A,14Bを構成する酸化物膜(低抵抗酸化物膜14)の一部が高抵抗化されることにより形成されたものである(高抵抗化された部分に相当する)。   The oxide semiconductor layer 14C functions as an active layer (channel) (forms a channel when a gate voltage is applied). For example, indium (In), gallium (Ga), tin (Sn), and zinc (Zn). Etc., and an oxide of a mixture of two or more thereof. Examples of such an oxide include indium gallium zinc oxide (IGZO, InGaZnO). The oxide semiconductor layer 14C has a thickness of 20 nm to 100 nm, for example. As will be described in detail later, the oxide semiconductor layer 14C is formed by increasing the resistance of a part of the oxide film (low resistance oxide film 14) constituting the low resistance oxide layers 14A and 14B. (Corresponding to the part with high resistance).

低抵抗酸化物層14A,14Bは、酸化物半導体層14Cと互いに同一の酸化物により構成され、酸化物半導体層14Cと同等の厚みを有する。この低抵抗酸化物層14A,14Bは、詳細は後述するが、後述の酸化物膜(低抵抗酸化物膜14)の一部が高抵抗化された後(酸化物半導体層14Cの形成後)、高抵抗化されることなく残存した他の領域に相当するものである。このため、低抵抗酸化物層14A,14Bでは、酸化物半導体層14Cよりも電気抵抗率が低くなっており、具体的には、20μΩ・m〜40Ω・m程度である。このような低抵抗酸化物層14A,14B上に、ソース・ドレイン電極15A,15Bが積層されており、これらの基板面に沿った面形状は略等しくなっている。これにより、低抵抗酸化物層14A,14Bは、酸化物半導体層14Cとソース・ドレイン電極15A,15Bとの電気的なコンタクト層として機能する。   The low resistance oxide layers 14A and 14B are made of the same oxide as the oxide semiconductor layer 14C, and have the same thickness as the oxide semiconductor layer 14C. Although the details of the low-resistance oxide layers 14A and 14B will be described later, after a part of an oxide film (low-resistance oxide film 14) described later has a high resistance (after formation of the oxide semiconductor layer 14C). This corresponds to another region remaining without being increased in resistance. For this reason, in the low resistance oxide layers 14A and 14B, the electrical resistivity is lower than that of the oxide semiconductor layer 14C, and specifically, about 20 μΩ · m to 40Ω · m. The source / drain electrodes 15A and 15B are stacked on the low-resistance oxide layers 14A and 14B, and the surface shapes along these substrate surfaces are substantially equal. Thus, the low resistance oxide layers 14A and 14B function as electrical contact layers between the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B.

これらの酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bを構成する上記酸化物は、ソース・ドレイン電極15A,15Bのパターニング時に使用する薬液に対して耐性を有している。例えば、薬液として、PAN系(リン酸−酢酸−硝酸系)、フッ酸系または塩酸系のものが用いられる場合には、それぞれ使用される薬液に対してエッチング耐性を有していればよい。あるいは、酸化物半導体層14Cおよびソース・ドレイン電極15A,15Bの各構成材料が、ウェットエッチング選択性が得られない組み合わせである場合には、ドライエッチングのガスを適当に選択することにより、選択的な加工が可能である。また、本実施の形態では、このような酸化物が、結晶性(結晶化可能な性質)を有しておらず、酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bのいずれも非晶質となっている。   The oxides constituting the oxide semiconductor layer 14C and the low-resistance oxide layers 14A and 14B have resistance to chemicals used when patterning the source / drain electrodes 15A and 15B. For example, when a PAN-based (phosphoric acid-acetic acid-nitric acid-based), hydrofluoric acid-based, or hydrochloric acid-based one is used as the chemical solution, the chemical solution only needs to have etching resistance. Alternatively, when the constituent materials of the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B are combinations that do not provide wet etching selectivity, the dry etching gas can be selectively selected by appropriately selecting the dry etching gas. Can be processed easily. In this embodiment, such an oxide does not have crystallinity (a property that enables crystallization), and both the oxide semiconductor layer 14C and the low-resistance oxide layers 14A and 14B are amorphous. It is quality.

ソース・ドレイン電極15A,15Bは、ソース電極またはドレイン電極として機能するものであり、ここでは、一方がソース電極、他方がドレイン電極となっている。このソース・ドレイン電極15A,15Bの構成材料としては、上記ゲート電極12Aにおいて列挙したものと同等の金属または透明導電膜が挙げられるが、例えば厚み50nmのチタン(Ti)、厚み200nm〜1μmのアルミニウム(Al)および厚み50nmのモリブデン(Mo)を積層した3層膜から構成されている。   The source / drain electrodes 15A and 15B function as source electrodes or drain electrodes. Here, one is a source electrode and the other is a drain electrode. Examples of the constituent material of the source / drain electrodes 15A and 15B include the same metals or transparent conductive films as those listed in the gate electrode 12A. For example, titanium (Ti) having a thickness of 50 nm and aluminum having a thickness of 200 nm to 1 μm. It is composed of a three-layer film in which (Al) and molybdenum (Mo) with a thickness of 50 nm are stacked.

保護膜16は、例えば酸化アルミニウム(AlOX)または酸化シリコン(SiOX)よりなり、薄膜トランジスタ10A内部を保護すると共に、酸化物半導体層14Cへの外気(例えば水素)の混入を抑制するものである。 The protective film 16 is made of, for example, aluminum oxide (AlO x ) or silicon oxide (SiO x ), and protects the inside of the thin film transistor 10A and suppresses external air (for example, hydrogen) from entering the oxide semiconductor layer 14C. .

[製造方法]
図2〜図6は、薄膜トランジスタ10Aの製造方法を説明するための断面図である。薄膜トランジスタ10Aは、例えば次のようにして製造することができる。
[Production method]
2 to 6 are cross-sectional views for explaining a method of manufacturing the thin film transistor 10A. The thin film transistor 10A can be manufactured, for example, as follows.

まず、図2(A)に示したように、ゲート電極12A,配線層12Bを形成した後、ゲート絶縁膜13を成膜する。具体的には、まず、基板11上の全面に、上述した材料よりなる金属膜を、例えばスパッタリング法(以下、単に「スパッタ法」という)あるいはCVD(Chemical Vapor Deposition ;化学気相成長)法により堆積させた後、例えばフォトリソグラフィ法を用いたエッチングによりパターニングする。これにより、基板11上の選択的な領域にゲート電極12Aおよび配線層12Bを形成する。続いて、基板11上の全面に渡って、例えばCVD法により、ゲート絶縁膜13を成膜する。この際、原料ガスとしては、ゲート絶縁膜13としてシリコン窒化膜を形成する場合には、例えばシラン(SiH4)、アンモニア(NH3)、窒素を含む混合ガスを用いる。あるいは、ゲート絶縁膜13としてシリコン酸化膜を形成する場合には、例えばシランおよび一酸化二窒素(N2O)を含む混合ガスを用いる。 First, as shown in FIG. 2A, after forming the gate electrode 12A and the wiring layer 12B, the gate insulating film 13 is formed. Specifically, first, a metal film made of the above-described material is formed on the entire surface of the substrate 11 by, for example, sputtering (hereinafter simply referred to as “sputtering”) or CVD (Chemical Vapor Deposition). After the deposition, patterning is performed by etching using, for example, a photolithography method. Thereby, the gate electrode 12A and the wiring layer 12B are formed in a selective region on the substrate 11. Subsequently, a gate insulating film 13 is formed over the entire surface of the substrate 11 by, eg, CVD. At this time, as a source gas, when a silicon nitride film is formed as the gate insulating film 13, a mixed gas containing, for example, silane (SiH 4 ), ammonia (NH 3 ), and nitrogen is used. Alternatively, when a silicon oxide film is formed as the gate insulating film 13, for example, a mixed gas containing silane and dinitrogen monoxide (N 2 O) is used.

次いで、図2(B)に示したように、成膜したゲート絶縁膜13の配線層12B上の領域(配線層12Bに対向する領域)に、例えばフォトリソグラフィ法を用いたエッチングによりコンタクトホールHを形成する。尚、このコンタクトホールHは、ゲート層に設けられた配線層12Bと、ソース・ドレイン層に設けられた配線(ここでは、ソース・ドレイン電極15A,15B)との間において、良好な電気的接続が得られるように加工されることが望ましい。   Next, as shown in FIG. 2B, a contact hole H is formed in a region on the wiring layer 12B of the formed gate insulating film 13 (region facing the wiring layer 12B) by etching using, for example, a photolithography method. Form. The contact hole H is a good electrical connection between the wiring layer 12B provided in the gate layer and the wiring provided in the source / drain layer (here, the source / drain electrodes 15A and 15B). It is desirable to process so as to obtain

次に、図3(A)に示したように、酸化物膜14(後工程において最終的に酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bとなる膜)を、例えばスパッタ法により、基板11の全面にわたって成膜する。この際、酸化物膜14は、コンタクトホールHの内部までも覆って形成する。尚、スパッタ法を用いて成膜することにより、大型基板への成膜やプロセスの低温化が可能となり、シリコン系の薄膜トランジスタの製造ラインで使用されている既存の設備を利用できる、といった利点がある。   Next, as shown in FIG. 3A, the oxide film 14 (film that finally becomes the oxide semiconductor layer 14C and the low-resistance oxide layers 14A and 14B in a later step) is formed by, for example, sputtering. A film is formed over the entire surface of the substrate 11. At this time, the oxide film 14 is formed to cover the inside of the contact hole H. In addition, the film formation using the sputtering method enables the film formation on a large substrate and the process temperature to be lowered, and there is an advantage that the existing equipment used in the production line of silicon thin film transistors can be used. is there.

具体的には、酸化物としてIGZOを用いる場合には、IGZOのセラミックをターゲットとした反応性スパッタ(DCスパッタ,RFスパッタあるいはACスパッタ)を行う。例えば、スパッタ装置において、チャンバー内を所定の真空度(例えば、1×10-4Pa以下)となるまで排気した後、ターゲットおよび基板11を配置し、例えばアルゴン(Ar)と酸素(O2)の混合ガスを導入してプラズマ放電させる。これにより、ゲート絶縁膜13上に、IGZOよりなる酸化物膜14が堆積する。 Specifically, when IGZO is used as the oxide, reactive sputtering (DC sputtering, RF sputtering, or AC sputtering) is performed using IGZO ceramic as a target. For example, in a sputtering apparatus, after evacuating the chamber to a predetermined degree of vacuum (for example, 1 × 10 −4 Pa or less), the target and the substrate 11 are arranged, for example, argon (Ar) and oxygen (O 2 ). The gas mixture is introduced to cause plasma discharge. As a result, an oxide film 14 made of IGZO is deposited on the gate insulating film 13.

但し、この際、成膜される酸化物膜14が低い電気抵抗率を示すように、上記スパッタの各条件を調整する。具体的には、スパッタ出力(パワー)、酸素濃度、水蒸気濃度およびスパッタ背圧のうちの少なくとも1つを調整することにより、成膜材料中の金属元素の組成比や結晶性を変化させ、電気抵抗率(キャリア密度)を制御することができる。特に、上記各条件のうち、酸素濃度を低く設定することにより、低抵抗を実現し易い。この酸化物膜14の一部が、最終的に低抵抗酸化物層14A,14Bとなるため、酸化物膜14の成膜直後の電気抵抗率が、上述した低抵抗酸化物層14A,14Bの電気抵抗率となる(酸化物膜14および低抵抗酸化物層14A,14Bの電気抵抗率は同等である)。   However, at this time, the sputtering conditions are adjusted so that the oxide film 14 to be formed exhibits a low electrical resistivity. Specifically, by adjusting at least one of the sputtering output (power), oxygen concentration, water vapor concentration, and sputtering back pressure, the composition ratio and crystallinity of the metal element in the film forming material are changed, and the electric power is changed. The resistivity (carrier density) can be controlled. In particular, among the above conditions, low resistance can be easily achieved by setting the oxygen concentration low. Since part of the oxide film 14 finally becomes the low-resistance oxide layers 14A and 14B, the electrical resistivity immediately after the formation of the oxide film 14 is that of the low-resistance oxide layers 14A and 14B. The electrical resistivity is obtained (the electrical resistivity of the oxide film 14 and the low resistance oxide layers 14A and 14B is equal).

次いで、図3(B)に示したように、金属層15(ソース・ドレイン電極15A,15B)を成膜する。具体的には、酸化物膜14上に、上述した電極材料(例えばチタン,アルミニウム,モリブデン)をこの順に、例えばスパッタ法により堆積させることにより、金属層15(ソース・ドレイン電極15A,15B)を成膜する。   Next, as shown in FIG. 3B, a metal layer 15 (source / drain electrodes 15A and 15B) is formed. Specifically, the metal layer 15 (source / drain electrodes 15A, 15B) is deposited on the oxide film 14 by depositing the above-described electrode materials (eg, titanium, aluminum, molybdenum) in this order, for example, by sputtering. Form a film.

この金属層15の成膜工程は、上記酸化物膜14の成膜工程に連続して行い、即ち、酸化物膜14をパターニングする前に、ソース・ドレイン電極15A,15Bとなる金属層15を成膜する。   The metal layer 15 is formed in succession to the oxide film 14, that is, before the oxide film 14 is patterned, the metal layer 15 to be the source / drain electrodes 15 A and 15 B is formed. Form a film.

続いて、図4に示したように、金属層15を、例えばフォトリソグラフィ法を用いたウェットエッチングまたはドライエッチングによりパターニングし、ソース・ドレイン電極15A,15Bを形成する。この際、下層の酸化物膜14とエッチング選択比をとることが可能な条件において、エッチングを行う。例えば、PAN系、フッ酸系または塩酸系等の、酸化物膜14が耐性を有する薬液を用いて、エッチングを行う。このようにして、酸化物膜14上において、ソース・ドレイン電極15A,15Bのみを選択的にパターニングする。尚、この際、ソース・ドレイン電極15Bの一部をコンタクトホールH上の領域に残存させることにより、ソース・ドレイン電極15Bが、酸化物膜14(低抵抗酸化物層14B)を介して配線層12Bに電気的に接続される。   Subsequently, as shown in FIG. 4, the metal layer 15 is patterned by, for example, wet etching or dry etching using a photolithography method to form source / drain electrodes 15A and 15B. At this time, the etching is performed under the condition that the etching selectivity with the lower oxide film 14 can be obtained. For example, etching is performed using a chemical solution that is resistant to the oxide film 14 such as PAN, hydrofluoric acid, or hydrochloric acid. In this way, only the source / drain electrodes 15A and 15B are selectively patterned on the oxide film. At this time, a part of the source / drain electrode 15B is left in the region on the contact hole H, so that the source / drain electrode 15B is connected to the wiring layer via the oxide film 14 (low resistance oxide layer 14B). 12B is electrically connected.

次いで、図5に示したように、酸化物膜14を、例えばフォトリソグラフィ法を用いたエッチングにより、例えば島形状にパターニングする。これにより、酸化物膜14を、ソース・ドレイン電極15A,15Bと、これらのソース・ドレイン電極15A,15B間の領域にのみ残存させ、他の領域との導通を防ぐことができる。但し、後の高抵抗化処理が施された状態において特に支障が生じない場合には、酸化物膜14はパターニングしなくともよく、基板11上の全面に形成されていてもよい。あるいは、後の保護膜16の形成工程において、保護膜16と共に酸化物膜14をパターニングしてもよい。   Next, as shown in FIG. 5, the oxide film 14 is patterned into, for example, an island shape by etching using, for example, a photolithography method. As a result, the oxide film 14 can be left only in the source / drain electrodes 15A and 15B and the region between the source / drain electrodes 15A and 15B, and conduction with other regions can be prevented. However, the oxide film 14 may not be patterned and may be formed on the entire surface of the substrate 11 in the case where there is no particular problem in the state where the high resistance treatment is performed later. Alternatively, the oxide film 14 may be patterned together with the protective film 16 in the subsequent step of forming the protective film 16.

この後、図6に示したように、酸化物膜14の選択的な領域、具体的には、ソース・ドレイン電極15A,15B間のソース・ドレイン電極15A,15Bから露出した領域に対し、高抵抗化処理を施す。例えば、酸化雰囲気において、加熱処理あるいはプラズマ処理を施すことにより、高抵抗化が可能である。この際、先に形成したソース・ドレイン電極15A,15Bがマスクとなり、上記選択的な領域が酸化されて高抵抗化され、この高抵抗化された部分が酸化物半導体層14Cとなる。一方、酸化物膜14のうちのソース・ドレイン電極15A,15Bに対向する領域では、酸素雰囲気に曝されないために、高抵抗化されず、酸化物膜14の電気抵抗率が維持される。また、コンタクトホールH内に延在形成された部分についても、ソース・ドレイン電極15A,15Bによってマスクされるため、低抵抗が保持される。これらの高抵抗化されなかった部分(低抵抗が保持された部分)が、低抵抗酸化物層14A,14Bとなる。このようにして、ソース・ドレイン電極15A,15Bの形成後に、酸化物膜14の選択的な領域を高抵抗化させることにより、酸化物半導体層14Cを形成することができる。また、同時に、酸化物半導体層14Cとソース・ドレイン電極15A,15Bとのコンタクト層となる低抵抗酸化物層14A,14Bを形成することができる。   Thereafter, as shown in FIG. 6, the selective region of the oxide film 14, specifically, the region exposed from the source / drain electrodes 15A, 15B between the source / drain electrodes 15A, 15B is increased. Apply resistance treatment. For example, the resistance can be increased by performing heat treatment or plasma treatment in an oxidizing atmosphere. At this time, the previously formed source / drain electrodes 15A and 15B are used as a mask, and the selective region is oxidized to increase the resistance, and the increased resistance portion becomes the oxide semiconductor layer 14C. On the other hand, the region of the oxide film 14 facing the source / drain electrodes 15A and 15B is not exposed to an oxygen atmosphere, so that the resistance is not increased and the electrical resistivity of the oxide film 14 is maintained. Further, the portion formed extending in the contact hole H is also masked by the source / drain electrodes 15A and 15B, so that the low resistance is maintained. These portions where the resistance is not increased (portions where the low resistance is maintained) become the low resistance oxide layers 14A and 14B. In this manner, the oxide semiconductor layer 14C can be formed by increasing the resistance of the selective region of the oxide film 14 after the formation of the source / drain electrodes 15A and 15B. At the same time, the low-resistance oxide layers 14A and 14B serving as contact layers between the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B can be formed.

最後に、保護膜16を形成する。具体的には、上述した材料よりなる酸化膜を、例えばスパッタ法またはCVD法により、基板11の全面にわたって成膜する。例えば、酸化アルミニウムを用いる場合には、スパッタ法を用い、例えばアルミニウムもしくは酸化アルミニウムをターゲットとして使用して、アルゴンと酸素の混合ガスによるプラズマ放電を行って形成する。あるいは、酸化シリコンを用いる場合には、CVD法により、例えばシランおよび一酸化二窒素を含むガス雰囲気において成膜を行う。この後、保護膜16を、例えばフォトリソグラフィ法を用いたエッチングにより、所望の形状にパターニングする。以上により、図1に示した薄膜トランジスタ10Aを完成する。   Finally, the protective film 16 is formed. Specifically, an oxide film made of the above-described material is formed over the entire surface of the substrate 11 by, for example, sputtering or CVD. For example, when aluminum oxide is used, sputtering is used, for example, aluminum or aluminum oxide is used as a target, and plasma discharge is performed by a mixed gas of argon and oxygen. Alternatively, when silicon oxide is used, film formation is performed by a CVD method in a gas atmosphere containing, for example, silane and dinitrogen monoxide. Thereafter, the protective film 16 is patterned into a desired shape by etching using, for example, a photolithography method. Thus, the thin film transistor 10A shown in FIG. 1 is completed.

[作用、効果]
本実施の形態では、薄膜トランジスタ10Aの製造プロセスにおいて、ソース・ドレイン電極15A,15Bに非対向な領域に酸化物半導体層14Cを形成する一方、ソース・ドレイン電極15A,15Bの各々に対向し、かつ酸化物半導体層14Cに隣接する領域に、低抵抗酸化物層14A,14Bを形成する。これにより、酸化物半導体層14Cの形成をソース・ドレイン電極15A,15Bの形成後に行うことができる。ここで、酸化物半導体では、一般に、電極の成膜時やパターニング時に受けるダメージにより酸素が離脱し、これによって格子欠陥を生じるが、本実施の形態のように電極形成後に酸化物半導体層14Cが形成されることで、そのような格子欠陥の発生が抑制され、酸化物半導体層の劣化が抑制される。また、酸化物半導体層14Cに隣接して低抵抗酸化物層14A,14Bが形成されることにより、酸化物半導体層14Cとソース・ドレイン電極15A,15Bとの良好な電気的接続が確保される。
[Action, effect]
In the present embodiment, in the manufacturing process of the thin film transistor 10A, the oxide semiconductor layer 14C is formed in a region not facing the source / drain electrodes 15A, 15B, while facing each of the source / drain electrodes 15A, 15B; Low-resistance oxide layers 14A and 14B are formed in a region adjacent to the oxide semiconductor layer 14C. Accordingly, the oxide semiconductor layer 14C can be formed after the source / drain electrodes 15A and 15B are formed. Here, in the oxide semiconductor, oxygen is generally released due to damage received during film formation or patterning of the electrode, thereby generating a lattice defect. However, the oxide semiconductor layer 14C is formed after the electrode is formed as in this embodiment. By being formed, generation of such lattice defects is suppressed, and deterioration of the oxide semiconductor layer is suppressed. Further, the low resistance oxide layers 14A and 14B are formed adjacent to the oxide semiconductor layer 14C, thereby ensuring good electrical connection between the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B. .

図7に、薄膜トランジスタ10Aの電気特性の一例を示す。図中実線は、高抵抗化処理を行った(酸化物半導体層14Cを有する)薄膜トランジスタのIV特性(ドレイン電流Idsとゲート電圧Vgsとの関係)を示し、図中破線は、高抵抗化処理をせずに作製した(酸化物膜14をそのままチャネルに用いた)薄膜トランジスタのIV特性を示している。また、酸化物半導体層14Cとしては、スパッタ成膜時の酸素分圧を0%として、膜厚40nmのIGZOを成膜し、パターニング後に、酸素雰囲気において加熱処理(300℃,2時間)を行った。このように、高抵抗化処理を施すことにより、特に、オフ動作時のドレイン電流が抑制され、トランジスタ動作を示すことがわかる。   FIG. 7 shows an example of electrical characteristics of the thin film transistor 10A. The solid line in the figure indicates the IV characteristics (relationship between the drain current Ids and the gate voltage Vgs) of the thin film transistor (having the oxide semiconductor layer 14C) subjected to the high resistance process, and the broken line in the figure indicates the high resistance process. 4 shows the IV characteristics of a thin film transistor manufactured without using the oxide film 14 as a channel. As the oxide semiconductor layer 14C, an IGZO film with a thickness of 40 nm was formed with an oxygen partial pressure during sputtering deposition of 0%, and after the patterning, heat treatment (300 ° C., 2 hours) was performed in an oxygen atmosphere. It was. Thus, it can be seen that by performing the high resistance treatment, the drain current particularly during the off operation is suppressed, and the transistor operation is exhibited.

また、本実施の形態では、酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bとなる酸化物膜14と、ソース・ドレイン電極15A,15Bとなる金属層15とを連続成膜した後、金属層15をパターニングしてソース・ドレイン電極15A,15Bを形成する。この後、ソース・ドレイン電極15A,15Bをマスクとした高抵抗化処理を行うことで、上記のような酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bを形成することができる。   In the present embodiment, after the oxide film 14 to be the oxide semiconductor layer 14C and the low resistance oxide layers 14A and 14B and the metal layer 15 to be the source / drain electrodes 15A and 15B are continuously formed, The metal layer 15 is patterned to form source / drain electrodes 15A and 15B. Thereafter, the oxide semiconductor layer 14C and the low resistance oxide layers 14A and 14B as described above can be formed by performing a resistance increasing process using the source / drain electrodes 15A and 15B as a mask.

ここで、本実施の形態の比較例に係る薄膜トランジスタ(薄膜トランジスタ100)について説明する。図8は、薄膜トランジスタ100の断面構造を表したものであり、図9は、その製造方法を説明するためのものである。薄膜トランジスタ100においても、本実施の形態と同様、基板11上において、ゲート電極102Aおよび配線層102Bを覆うように、ゲート絶縁膜103が形成され、このゲート絶縁膜103には、配線層102Bに対向してコンタクトホールHが設けられている。但し、比較例では、ゲート絶縁膜103上の選択的な領域(ゲート電極102Aに対向する領域)にのみ、酸化物半導体層104がパターン形成されており、この酸化物半導体層104の一部に重畳して、ソース・ドレイン電極105A,105Bが設けられている。コンタクトホールHには、ソース・ドレイン電極105Bのみが埋め込まれており、これにより配線層102Bと、ソース・ドレイン電極105Bとの電気的接続が確保されている。   Here, a thin film transistor (thin film transistor 100) according to a comparative example of the present embodiment will be described. FIG. 8 illustrates a cross-sectional structure of the thin film transistor 100, and FIG. 9 illustrates a manufacturing method thereof. In the thin film transistor 100 as well, in this embodiment, a gate insulating film 103 is formed on the substrate 11 so as to cover the gate electrode 102A and the wiring layer 102B, and this gate insulating film 103 is opposed to the wiring layer 102B. Thus, a contact hole H is provided. However, in the comparative example, the oxide semiconductor layer 104 is patterned only in a selective region on the gate insulating film 103 (region facing the gate electrode 102A), and a part of the oxide semiconductor layer 104 is formed. Source / drain electrodes 105A and 105B are provided so as to overlap each other. In the contact hole H, only the source / drain electrode 105B is buried, thereby ensuring electrical connection between the wiring layer 102B and the source / drain electrode 105B.

このような比較例の薄膜トランジスタ100の製造プロセスでは、ゲート絶縁膜103の形成後、図8(A)に示したように、酸化物半導体層104を形成する。この際、まず、基板10の全面にわたって酸化物半導体膜を成膜した後、フォトリソグラフィ法を用いたエッチングによりパターニングする工程を経る。この後、図8(B)に示したように、ソース・ドレイン電極105A,105Bを形成するが、この際も、成膜工程およびパターニング工程を順に行う。従って、比較例のような製造プロセスでは、酸化物半導体層104とソース・ドレイン電極105A,105Bとのスパッタリングによる成膜プロセスがそれぞれ必要となり、コスト高となり易い。   In the manufacturing process of the thin film transistor 100 of such a comparative example, after the gate insulating film 103 is formed, the oxide semiconductor layer 104 is formed as illustrated in FIG. At this time, an oxide semiconductor film is first formed over the entire surface of the substrate 10 and then subjected to a patterning process by etching using a photolithography method. Thereafter, as shown in FIG. 8B, the source / drain electrodes 105A and 105B are formed. In this case, the film forming process and the patterning process are sequentially performed. Accordingly, in the manufacturing process as in the comparative example, a film forming process by sputtering of the oxide semiconductor layer 104 and the source / drain electrodes 105A and 105B is required, and the cost is likely to increase.

本実施の形態では、上述のように、低抵抗な状態で酸化物膜14を予め成膜しておき、ソース・ドレイン電極15A,15Bの形成後において、これらのソース・ドレイン電極15A,15Bをマスクとして酸化処理(高抵抗化処理)を行う。これにより、酸化物膜14のうち、必要な部分のみを選択的に高抵抗化し、チャネルとして機能する酸化物半導体層14Cを形成することができる。また、酸化物膜14のうち、酸化物半導体層14Cに隣接すると共に、ソース・ドレイン電極15A,15Bに対向する領域では、低抵抗状態が維持され、良好なコンタクト層となる。一般的な製造プロセスに比べ、スパッタリングによる成膜プロセスが削減され、低コスト化を図ることもできる。   In the present embodiment, as described above, the oxide film 14 is formed in advance in a low resistance state, and after the source / drain electrodes 15A and 15B are formed, the source / drain electrodes 15A and 15B are formed. Oxidation treatment (high resistance treatment) is performed as a mask. Thus, only a necessary portion of the oxide film 14 can be selectively increased in resistance, and the oxide semiconductor layer 14C functioning as a channel can be formed. Further, in the oxide film 14, the low resistance state is maintained in a region adjacent to the oxide semiconductor layer 14 </ b> C and facing the source / drain electrodes 15 </ b> A and 15 </ b> B, and a good contact layer is obtained. Compared with a general manufacturing process, the film forming process by sputtering is reduced, and the cost can be reduced.

また、上記比較例では、酸化物半導体層104がコンタクトホールH内を覆ってしまうと、配線層102Bとソース・ドレイン電極105Bとの電気的接続を確保しにくくなることから、パターニング時にコンタクトホールH内に成膜された半導体材料を除去する必要がある。これに対し、本実施の形態では、酸化物膜14を予め低抵抗な状態で成膜しておくことから、コンタクトホールH内から除去する必要がなく、パターニングも不要である。   In the above comparative example, if the oxide semiconductor layer 104 covers the contact hole H, it is difficult to secure electrical connection between the wiring layer 102B and the source / drain electrode 105B. It is necessary to remove the semiconductor material deposited inside. On the other hand, in this embodiment, since the oxide film 14 is formed in a low resistance state in advance, it is not necessary to remove it from the contact hole H, and patterning is not necessary.

以上説明したように、本実施の形態では、ソース・ドレイン電極15A,15Bに非対向な領域に酸化物半導体層14Cを設け、ソース・ドレイン電極15A,15Bの各々に対向し、かつ酸化物半導体層14Cに隣接する領域に、低抵抗酸化物層14A,14Bを設けたので、製造プロセスにおける酸化物半導体層14Cの劣化を抑制できる。また、低抵抗酸化物層14A,14Bにより、酸化物半導体層14Cとソース・ドレイン電極15A,15Bとの良好な電気的接続を確保することができる。よって、電気的特性の向上を実現可能となる。   As described above, in the present embodiment, the oxide semiconductor layer 14C is provided in a region not facing the source / drain electrodes 15A, 15B, is opposed to each of the source / drain electrodes 15A, 15B, and is an oxide semiconductor. Since the low-resistance oxide layers 14A and 14B are provided in the region adjacent to the layer 14C, deterioration of the oxide semiconductor layer 14C in the manufacturing process can be suppressed. Further, the low resistance oxide layers 14A and 14B can ensure good electrical connection between the oxide semiconductor layer 14C and the source / drain electrodes 15A and 15B. Therefore, improvement in electrical characteristics can be realized.

以下、上記第1の実施の形態の変形例および他の実施の形態について説明する。尚、上記第1の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。   Hereinafter, modifications of the first embodiment and other embodiments will be described. In addition, the same code | symbol is attached | subjected about the component similar to the said 1st Embodiment, and description is abbreviate | omitted suitably.

<変形例1>
上記第1の実施の形態では、製造プロセスにおいて、酸化物膜14の高抵抗化を、酸化雰囲気における加熱処理あるいはプラズマ処理によって、保護膜16の形成前に行ったが、本変形例のように、高抵抗化処理を、保護膜16の形成過程において行ってもよい。即ち、上述のように、保護膜16は、例えば酸素ガスを用いたスパッタ法、あるいは一酸化二窒素を含むガスを用いたCVD法により、成膜する。このため、図10に示したように、保護膜16の成膜雰囲気(酸素雰囲気)に、酸化物膜14を曝すことにより、酸化物膜14を選択的に酸化することができる。即ち、保護膜16の形成工程が、上記第1の実施の形態における酸化工程(高抵抗化工程)を兼ねることができる。これにより、図11に示したように、保護膜16の形成と同時に、酸化物半導体層14Cおよび低抵抗酸化物層14A,14Bをそれぞれ形成可能となる。
<Modification 1>
In the first embodiment, in the manufacturing process, the resistance of the oxide film 14 is increased before the protective film 16 is formed by heat treatment or plasma treatment in an oxidizing atmosphere. The high resistance treatment may be performed in the process of forming the protective film 16. That is, as described above, the protective film 16 is formed by, for example, a sputtering method using oxygen gas or a CVD method using a gas containing dinitrogen monoxide. Therefore, as shown in FIG. 10, the oxide film 14 can be selectively oxidized by exposing the oxide film 14 to the film formation atmosphere (oxygen atmosphere) of the protective film 16. That is, the formation process of the protective film 16 can also serve as the oxidation process (high resistance process) in the first embodiment. As a result, as shown in FIG. 11, the oxide semiconductor layer 14C and the low-resistance oxide layers 14A and 14B can be formed simultaneously with the formation of the protective film 16, respectively.

<第2の実施の形態>
図12は、本開示の第2の実施の形態に係る薄膜トランジスタ(薄膜トランジスタ10B)の断面構造を表すものである。薄膜トランジスタ10Bは、上記第1の実施の形態の薄膜トランジスタ10Aと同様、ボトムゲート構造を有し、ゲート絶縁膜13上において、ソース・ドレイン電極15A,15Bに非対向な領域に酸化物半導体層17Cが形成されたものである。また、この酸化物半導体層17Cに隣接し、かつソース・ドレイン電極15A,15Bに対向する領域には、低抵抗酸化物層17A,17Bが形成されている。
<Second Embodiment>
FIG. 12 illustrates a cross-sectional structure of a thin film transistor (thin film transistor 10B) according to the second embodiment of the present disclosure. The thin film transistor 10B, like the thin film transistor 10A of the first embodiment, has a bottom gate structure, and an oxide semiconductor layer 17C is formed on the gate insulating film 13 in a region not facing the source / drain electrodes 15A and 15B. It is formed. Low resistance oxide layers 17A and 17B are formed in regions adjacent to the oxide semiconductor layer 17C and facing the source / drain electrodes 15A and 15B.

酸化物半導体層17Cおよび低抵抗酸化物層17A,17Bは、上記第1の実施の形態の酸化物半導体層14Cと同様の元素(インジウム等)を含む酸化物から構成されている。また、低抵抗酸化物層17A,17Bは、酸化物半導体層17Cよりも低い電気抵抗率を示し、低抵抗酸化物層17Bは、コンタクトホールH内を覆って形成されている。   The oxide semiconductor layer 17C and the low-resistance oxide layers 17A and 17B are made of an oxide containing the same element (such as indium) as the oxide semiconductor layer 14C of the first embodiment. The low resistance oxide layers 17A and 17B have a lower electrical resistivity than the oxide semiconductor layer 17C, and the low resistance oxide layer 17B is formed so as to cover the contact hole H.

但し、本実施の形態では、酸化物半導体層17Cおよび低抵抗酸化物層17A,17Bを構成する酸化物として、結晶性(結晶化可能な性質)を有するものが用いられる。製造プロセスにおいて、非晶質状態で成膜された後、ソース・ドレイン電極15A,15Bの形成後に、選択的な領域において結晶化されるようになっている。これにより、酸化物半導体層17Cでは、結晶化された状態を有し、低抵抗酸化物層17A,17Bでは、非晶質状態を有している。以下、本実施の形態の製造プロセスについて説明する。   However, in this embodiment, as the oxide included in the oxide semiconductor layer 17C and the low-resistance oxide layers 17A and 17B, an oxide having crystallinity (a property that can be crystallized) is used. In the manufacturing process, after the film is formed in an amorphous state, it is crystallized in a selective region after the source / drain electrodes 15A and 15B are formed. Accordingly, the oxide semiconductor layer 17C has a crystallized state, and the low resistance oxide layers 17A and 17B have an amorphous state. Hereinafter, the manufacturing process of the present embodiment will be described.

具体的には、まず、上記第1の実施の形態と同様にして、基板11上に、ゲート電極12Aおよび配線層12Bを形成した後、コンタクトホールHを有するゲート絶縁膜13を成膜する。この後、図13に示したように、ゲート絶縁膜13上に、酸化物膜17および金属層15を、例えば上述したようなスパッタ法により連続成膜する。この際、酸化物膜17は、低い電気抵抗率を示し、かつ非晶質状態で成膜されるように、スパッタ条件を調整する。   Specifically, first, similarly to the first embodiment, after forming the gate electrode 12A and the wiring layer 12B on the substrate 11, the gate insulating film 13 having the contact hole H is formed. Thereafter, as shown in FIG. 13, the oxide film 17 and the metal layer 15 are continuously formed on the gate insulating film 13 by, for example, the sputtering method as described above. At this time, the sputtering conditions are adjusted so that the oxide film 17 has a low electrical resistivity and is formed in an amorphous state.

続いて、図14に示したように、上記第1の実施の形態と同様にして、金属層15のパターニングを行って、ソース・ドレイン電極15A,15Bを形成した後、酸化物膜17をパターニングする。   Subsequently, as shown in FIG. 14, the metal layer 15 is patterned to form the source / drain electrodes 15A and 15B in the same manner as in the first embodiment, and then the oxide film 17 is patterned. To do.

この後、図15に示したように、酸化物膜17の選択的な領域、具体的には、ソース・ドレイン電極15A,15B間のソース・ドレイン電極15A,15Bから露出した領域に対し、高抵抗化処理を施す。例えば、酸化雰囲気において、加熱処理あるいはプラズマ処理を施すことにより、非晶質状態にあった酸化物膜17の上記選択的な領域を酸素雰囲気に曝しつつ、結晶化させ、これにより高抵抗化させることが可能である。この際、上記第1の実施の形態と同様、先に形成したソース・ドレイン電極15A,15Bがマスクとなり、上記選択的な領域が高抵抗化され、この高抵抗化された部分が酸化物半導体層17Cとなる。一方、酸化物膜17のうちのソース・ドレイン電極15A,15Bに対向する領域では、その一部が結晶化される可能性もあるが、仮に結晶化されたとしても、酸素雰囲気には曝されないために、十分な低抵抗率を保持することができる。この高抵抗化に寄与しなかった部分が、低抵抗酸化物層17A,17Bとなる。このようにして、本実施の形態においても、ソース・ドレイン電極15A,15Bの形成後に、酸化物膜17の選択的な領域を高抵抗化させることにより、酸化物半導体層17Cを形成すると共に、コンタクト層としての低抵抗酸化物層14A,14Bを形成することができる。   Thereafter, as shown in FIG. 15, the selective region of the oxide film 17, specifically, the region exposed from the source / drain electrodes 15A, 15B between the source / drain electrodes 15A, 15B is increased. Apply resistance treatment. For example, by performing heat treatment or plasma treatment in an oxidizing atmosphere, the selective region of the oxide film 17 in an amorphous state is crystallized while being exposed to an oxygen atmosphere, thereby increasing the resistance. It is possible. At this time, as in the first embodiment, the source / drain electrodes 15A and 15B previously formed serve as a mask, and the selective region has a high resistance, and the high resistance portion is an oxide semiconductor. Layer 17C is formed. On the other hand, in the region of the oxide film 17 facing the source / drain electrodes 15A and 15B, a part thereof may be crystallized, but even if it is crystallized, it is not exposed to the oxygen atmosphere. Therefore, a sufficiently low resistivity can be maintained. The portions that did not contribute to the increase in resistance become the low resistance oxide layers 17A and 17B. Thus, also in this embodiment, after the source / drain electrodes 15A and 15B are formed, the oxide semiconductor layer 17C is formed by increasing the resistance of the selective region of the oxide film 17, Low resistance oxide layers 14A and 14B as contact layers can be formed.

最後に、上記第1の実施の形態と同様にして、保護膜16を形成することにより、図12に示した薄膜トランジスタ10Bを完成する。   Finally, the protective film 16 is formed in the same manner as in the first embodiment, thereby completing the thin film transistor 10B shown in FIG.

上記のように、結晶性を有する酸化物を用いて酸化物膜17を成膜し、この酸化膜17を選択的に結晶化させることにより、高抵抗化させることもできる。このような場合であっても、低抵抗酸化物層17A,17Bでは、酸化物膜17とほぼ同等の電気抵抗率を保持できるため、上記第1の実施の形態と同等の効果を得ることができる。   As described above, the resistance can be increased by forming the oxide film 17 using a crystalline oxide and selectively crystallizing the oxide film 17. Even in such a case, the low-resistance oxide layers 17A and 17B can maintain substantially the same electrical resistivity as that of the oxide film 17, so that the same effect as that of the first embodiment can be obtained. it can.

<適用例>
[表示装置]
次に、上記各実施の形態および変形例に係る薄膜トランジスタ(薄膜トランジスタ10A,10B)は、例えば以下に説明するような表示装置および電子機器に適用可能である。図16は、有機ELディスプレイとして用いられる表示装置の周辺回路を含む全体構成を表すものである。このように、例えば基板11上には、有機EL素子を含む複数の画素PXLCがマトリクス状に配置されてなる表示領域30が形成され、この表示領域30の周辺に、信号線駆動回路としての水平セレクタ(HSEL)31と、走査線駆動回路としてのライトスキャナ(WSCN)32と、電源線駆動回路としての電源スキャナ(DSCN)33とが設けられている。
<Application example>
[Display device]
Next, the thin film transistors (thin film transistors 10A and 10B) according to the above embodiments and modifications can be applied to display devices and electronic devices as described below, for example. FIG. 16 illustrates an overall configuration including peripheral circuits of a display device used as an organic EL display. Thus, for example, a display region 30 in which a plurality of pixels PXLC including organic EL elements are arranged in a matrix is formed on the substrate 11, and a horizontal line as a signal line driving circuit is formed around the display region 30. A selector (HSEL) 31, a write scanner (WSCN) 32 as a scanning line driving circuit, and a power scanner (DSCN) 33 as a power line driving circuit are provided.

表示領域30において、列方向には複数(整数n個)の信号線DTL1〜DTLnが配置され、行方向には、複数(整数m個)の走査線WSL1〜WSLmおよび電源線DSL1〜DSLmがそれぞれ配置されている。また、各信号線DTLと各走査線WSLとの交差点に、各画素PXLC(R、G、Bに対応する画素のいずれか1つ)が設けられている。各信号線DTLは水平セレクタ31に接続され、この水平セレクタ31から各信号線DTLへ映像信号が供給されるようになっている。各走査線WSLはライトスキャナ32に接続され、このライトスキャナ32から各走査線WSLへ走査信号(選択パルス)が供給されるようになっている。各電源線DSLは電源スキャナ33に接続され、この電源スキャナ33から各電源線DSLへ電源信号(制御パルス)が供給されるようになっている。   In the display area 30, a plurality (n integers) of signal lines DTL1 to DTLn are arranged in the column direction, and a plurality (m integers) of scanning lines WSL1 to WSLm and power supply lines DSL1 to DSLm are respectively arranged in the row direction. Has been placed. In addition, each pixel PXLC (any one of pixels corresponding to R, G, and B) is provided at the intersection of each signal line DTL and each scanning line WSL. Each signal line DTL is connected to a horizontal selector 31, and a video signal is supplied from the horizontal selector 31 to each signal line DTL. Each scanning line WSL is connected to the write scanner 32, and a scanning signal (selection pulse) is supplied from the write scanner 32 to each scanning line WSL. Each power supply line DSL is connected to the power supply scanner 33, and a power supply signal (control pulse) is supplied from the power supply scanner 33 to each power supply line DSL.

図17は、画素PXLCにおける具体的な回路構成例を表したものである。各画素PXLCは、有機EL素子3Dを含む画素回路40を有している。この画素回路40は、サンプリング用トランジスタ3Aおよび駆動用トランジスタ3Bと、保持容量素子3Cと、有機EL素子3Dとを有するアクティブ型の駆動回路である。これらのうち、トランジスタ3A(またはトランジスタ3B)が、上記実施の形態等の薄膜トランジスタ10A,10Bに相当する。   FIG. 17 illustrates a specific circuit configuration example in the pixel PXLC. Each pixel PXLC has a pixel circuit 40 including an organic EL element 3D. The pixel circuit 40 is an active driving circuit having a sampling transistor 3A and a driving transistor 3B, a storage capacitor element 3C, and an organic EL element 3D. Among these, the transistor 3A (or transistor 3B) corresponds to the thin film transistors 10A and 10B in the above-described embodiment and the like.

サンプリング用トランジスタ3Aは、そのゲートが対応する走査線WSLに接続され、そのソースおよびドレインのうちの一方が対応する信号線DTLに接続され、他方が駆動用トランジスタ3Bのゲートに接続されている。駆動用トランジスタ3Bは、そのドレインが対応する電源線DSLに接続され、ソースが有機EL素子3Dのアノードに接続されている。また、この有機EL素子3Dのカソードは、接地配線5Hに接続されている。なお、この接地配線5Hは、全ての画素PXLCに対して共通に配線されている。保持容量素子3Cは、駆動用トランジスタ3Bのソースとゲートとの間に配置されている。   Sampling transistor 3A has its gate connected to corresponding scanning line WSL, one of its source and drain connected to corresponding signal line DTL, and the other connected to the gate of driving transistor 3B. The drive transistor 3B has a drain connected to the corresponding power supply line DSL and a source connected to the anode of the organic EL element 3D. The cathode of the organic EL element 3D is connected to the ground wiring 5H. The ground wiring 5H is wired in common to all the pixels PXLC. The storage capacitor element 3C is disposed between the source and gate of the driving transistor 3B.

サンプリング用トランジスタ3Aは、走査線WSLから供給される走査信号(選択パルス)に応じて導通することにより、信号線DTLから供給される映像信号の信号電位をサンプリングし、保持容量素子3Cに保持するものである。駆動用トランジスタ3Bは、所定の第1電位(図示せず)に設定された電源線DSLから電流の供給を受け、保持容量素子3Cに保持された信号電位に応じて、駆動電流を有機EL素子3Dへ供給するものである。有機EL素子3Dは、この駆動用トランジスタ3Bから供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。   The sampling transistor 3A conducts according to the scanning signal (selection pulse) supplied from the scanning line WSL, thereby sampling the signal potential of the video signal supplied from the signal line DTL and holding it in the storage capacitor element 3C. Is. The driving transistor 3B is supplied with a current from a power supply line DSL set to a predetermined first potential (not shown), and changes the driving current to an organic EL element according to the signal potential held in the holding capacitor element 3C. Supply to 3D. The organic EL element 3D emits light with a luminance corresponding to the signal potential of the video signal by the driving current supplied from the driving transistor 3B.

このような回路構成では、走査線WSLから供給される走査信号(選択パルス)に応じてサンプリング用トランジスタ3Aが導通することにより、信号線DTLから供給された映像信号の信号電位がサンプリングされ、保持容量素子3Cに保持される。また、上記第1電位に設定された電源線DSLから駆動用トランジスタ3Bへ電流が供給され、保持容量素子3Cに保持された信号電位に応じて、駆動電流が有機EL素子3D(赤色、緑色および青色の各有機EL素子)へ供給される。そして、各有機EL素子3Dは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。   In such a circuit configuration, the sampling transistor 3A is turned on according to the scanning signal (selection pulse) supplied from the scanning line WSL, whereby the signal potential of the video signal supplied from the signal line DTL is sampled and held. It is held in the capacitive element 3C. In addition, a current is supplied from the power supply line DSL set to the first potential to the driving transistor 3B, and the driving current is changed to the organic EL element 3D (red, green and red) according to the signal potential held in the holding capacitor element 3C. To each blue organic EL element). Each organic EL element 3D emits light with a luminance corresponding to the signal potential of the video signal by the supplied drive current. Thereby, video display based on the video signal is performed on the display device.

上記のような薄膜トランジスタ10A,10Bを用いた表示装置は、例えば次のような電子機器に適用可能である。電子機器としては、例えばテレビジョン装置,デジタルカメラ,ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。   The display device using the thin film transistors 10A and 10B as described above can be applied to the following electronic devices, for example. Examples of the electronic device include a television device, a digital camera, a notebook personal computer, a mobile terminal device such as a mobile phone, or a video camera. In other words, the display device can be applied to electronic devices in various fields that display a video signal input from the outside or a video signal generated inside as an image or video.

(モジュール)
上記表示装置は、例えば図18に示したようなモジュールとして、後述の適用例1〜6などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板11の一辺に、封止用基板60から露出した領域210を設け、この露出した領域210に、水平セレクタ31、ライトスキャナ32および電源スキャナ33の配線を延長して外部接続端子(図示せず)を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
(module)
The display device is incorporated into various electronic devices such as application examples 1 to 6 described later, for example, as a module shown in FIG. In this module, for example, an area 210 exposed from the sealing substrate 60 is provided on one side of the substrate 11, and the wiring of the horizontal selector 31, the light scanner 32, and the power scanner 33 is extended to the exposed area 210. A connection terminal (not shown) is formed. The external connection terminal may be provided with a flexible printed circuit (FPC) 220 for signal input / output.

(適用例1)
図19は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300が上記表示装置に相当する。
(Application example 1)
FIG. 19 illustrates the appearance of a television device. This television apparatus has, for example, a video display screen unit 300 including a front panel 310 and a filter glass 320, and the video display screen unit 300 corresponds to the display device.

(適用例2)
図20は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、この表示部420が上記表示装置に相当する。
(Application example 2)
FIG. 20 shows the appearance of a digital camera. The digital camera includes, for example, a flash light emitting unit 410, a display unit 420, a menu switch 430, and a shutter button 440, and the display unit 420 corresponds to the display device.

(適用例3)
図21は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、この表示部530が上記表示装置に相当する。
(Application example 3)
FIG. 21 shows the appearance of a notebook personal computer. The notebook personal computer has, for example, a main body 510, a keyboard 520 for inputting characters and the like, and a display unit 530 for displaying an image. The display unit 530 corresponds to the display device.

(適用例4)
図22は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有している。この表示部640が上記表示装置に相当する。
(Application example 4)
FIG. 22 shows the appearance of the video camera. This video camera includes, for example, a main body 610, a subject photographing lens 620 provided on the front side surface of the main body 610, a start / stop switch 630 at the time of photographing, and a display 640. The display unit 640 corresponds to the display device.

(適用例5)
図23は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そして、これらのうちのディスプレイ740またはサブディスプレイ750が、上記表示装置に相当する。
(Application example 5)
FIG. 23 shows the appearance of a mobile phone. This mobile phone is obtained by connecting, for example, an upper housing 710 and a lower housing 720 with a connecting portion (hinge portion) 730, and includes a display 740, a sub-display 750, a picture light 760, and a camera 770. . Of these, the display 740 or the sub-display 750 corresponds to the display device.

(適用例6)
図24は、スマートフォンの外観を表している。このスマートフォンは、例えば、表示部810および非表示部(筐体)820と、操作部830とを備えている。操作部830は、(A)に示したように非表示部820の前面に設けられていてもよいし、(B)に示したように上面に設けられていてもよい。
(Application example 6)
FIG. 24 shows the appearance of the smartphone. The smartphone includes a display unit 810, a non-display unit (housing) 820, and an operation unit 830, for example. The operation unit 830 may be provided on the front surface of the non-display unit 820 as shown in (A), or may be provided on the upper surface as shown in (B).

以上、実施の形態および変形例を挙げて本開示を説明したが、本開示はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、ボトムゲート構造の薄膜トランジスタを例に挙げて説明したが、本開示の薄膜トランジスタは、トップゲート構造の薄膜トランジスタであってもよい。   As described above, the present disclosure has been described with reference to the embodiment and the modification. However, the present disclosure is not limited to the embodiment and the like, and various modifications can be made. For example, in the above-described embodiments and the like, a bottom gate thin film transistor has been described as an example. However, the thin film transistor of the present disclosure may be a top gate thin film transistor.

また、上記実施の形態等では、ソース・ドレイン電極とゲート配線層との配線コンタクト部を有する場合を例示したが、この配線コンタクト部は設けられていなくともよい。例えば、有機EL表示装置では、配線コンタクト部が形成されるが、液晶表示装置では、形成されないことが多い。   In the above-described embodiment and the like, the case where the wiring contact portion between the source / drain electrodes and the gate wiring layer is illustrated, but this wiring contact portion may not be provided. For example, a wiring contact portion is formed in an organic EL display device, but is often not formed in a liquid crystal display device.

更に、本開示の薄膜トランジスタは、上記実施の形態で説明した積層構造に限定されず、各層の材料や厚み、製造プロセス等も、上述したものに限定されない。   Furthermore, the thin film transistor of the present disclosure is not limited to the stacked structure described in the above embodiment, and the material, thickness, manufacturing process, and the like of each layer are not limited to those described above.

尚、本開示内容は、以下のような構成であってもよい。
(1)
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた薄膜トランジスタ。
(2)
前記ゲート電極上に、前記絶縁膜を介して、前記酸化物半導体層および前記低抵抗酸化物層が設けられ、
前記ソース電極および前記ドレイン電極は、前記低抵抗酸化物層上に設けられている
上記(1)に記載の薄膜トランジスタ。
(3)
前記酸化物半導体層および前記低抵抗酸化物層は、互いに同一の酸化物材料からなる
上記(1)または(2)に記載の薄膜トランジスタ。
(4)
前記低抵抗酸化物層は非晶質状態を有し、前記酸化物半導体層は、結晶化された状態を有する
上記(1)〜(3)のいずれかに記載の薄膜トランジスタ。
(5)
前記酸化物材料は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
上記(1)〜(4)のいずれかに記載の薄膜トランジスタ。
(6)
前記絶縁膜は、前記ゲート電極と同層に設けられた配線層上に貫通孔を有し、
前記低抵抗酸化物層の一部は、前記貫通孔の内部を覆って形成されている
上記(1)〜(5)のいずれかに記載の薄膜トランジスタ。
(7)
前記ソース電極または前記ドレイン電極は、前記貫通孔上に、前記低抵抗酸化物層を介して設けられ、前記配線層と電気的に接続されている
上記(6)に記載の薄膜トランジスタ。
(8)
前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆って、保護膜が設けられている
上記(1)〜(7)のいずれかに薄膜トランジスタ。
(9)
前記保護膜は酸化シリコン(SiOx)または酸化アルミニウム(AlOX)からなる
上記(8)に記載の薄膜トランジスタ。
(10)
ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続される酸化物半導体層を形成する工程とを含み、
前記酸化物半導体層を形成する工程では、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に、前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成する
薄膜トランジスタの製造方法。
(11)
前記ゲート電極を形成した後、
前記ゲート電極上に、前記絶縁膜を介して、一部が前記低抵抗酸化物層に対応する酸化物膜を成膜し、
成膜した酸化物膜上に、前記ソース電極および前記ドレイン電極を形成し、
前記ソース電極および前記ドレイン電極を形成した後、前記酸化物膜のうちの前記ソース電極および前記ドレイン電極から露出した選択的な領域に高抵抗化処理を施すことにより、前記酸化物半導体層を形成する
上記(10)に記載の薄膜トランジスタの製造方法。
(12)
前記高抵抗化処理として、酸素雰囲気における加熱処理を行う
上記(11)に記載の薄膜トランジスタの製造方法。
(13)
前記ソース電極および前記ドレイン電極を形成した後、酸素雰囲気において保護膜を形成する工程を含み、
前記保護膜の形成過程において、前記酸化物膜の前記選択的な領域を酸素雰囲気に曝すことにより、前記高抵抗化処理を行う
上記(11)または(12)に記載の薄膜トランジスタの製造方法。
(14)
前記保護膜として、酸化シリコン(SiOx)または酸化アルミニウム(AlOX)を形成する
上記(13)に記載の薄膜トランジスタの製造方法。
(15)
前記酸化物膜を非晶質状態となるように成膜し、
前記高抵抗化処理として、前記酸化物膜の前記選択的な領域を結晶化させる処理を行う
上記(11)に記載の薄膜トランジスタの製造方法。
(16)
前記酸化物膜は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
上記(11)〜(15)のいずれかに記載の薄膜トランジスタ。
(17)
前記絶縁膜のうちの前記ゲート電極と同層に設けられた配線層上に貫通孔を形成し、
前記酸化物膜を、前記貫通孔の内部を覆って形成する
上記(11)〜(16)のいずれかに記載の薄膜トランジスタの製造方法。
(18)
前記ソース電極または前記ドレイン電極を、前記貫通孔内または前記貫通孔上に、前記酸化物膜を介して形成することにより、前記ソース電極または前記ドレイン電極を前記配線層と電気的に接続させる
上記(17)に記載の薄膜トランジスタの製造方法。
(19)
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた薄膜トランジスタを有する表示装置。
(20)
薄膜トランジスタを有する表示装置を備え、
前記薄膜トランジスタは、
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
を備えた電子機器。
Note that the present disclosure may have the following configuration.
(1)
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
A thin film transistor comprising: a low-resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode and having a lower electrical resistivity than the oxide semiconductor layer .
(2)
The oxide semiconductor layer and the low-resistance oxide layer are provided on the gate electrode via the insulating film,
The thin film transistor according to (1), wherein the source electrode and the drain electrode are provided on the low-resistance oxide layer.
(3)
The thin film transistor according to (1) or (2), wherein the oxide semiconductor layer and the low-resistance oxide layer are made of the same oxide material.
(4)
The thin film transistor according to any one of (1) to (3), wherein the low-resistance oxide layer has an amorphous state, and the oxide semiconductor layer has a crystallized state.
(5)
The thin film transistor according to any one of (1) to (4), wherein the oxide material has resistance to a chemical solution used when patterning the source electrode and the drain electrode.
(6)
The insulating film has a through hole on a wiring layer provided in the same layer as the gate electrode,
The thin film transistor according to any one of (1) to (5), wherein a part of the low resistance oxide layer is formed so as to cover an inside of the through hole.
(7)
The thin film transistor according to (6), wherein the source electrode or the drain electrode is provided on the through hole via the low-resistance oxide layer and is electrically connected to the wiring layer.
(8)
A protective film is provided so as to cover the oxide semiconductor layer, the source electrode, and the drain electrode. The thin film transistor according to any one of (1) to (7).
(9)
The thin film transistor according to (8), wherein the protective film is made of silicon oxide (SiO x ) or aluminum oxide (AlO x ).
(10)
Forming each of a gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode through an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode Forming a semiconductor layer,
In the step of forming the oxide semiconductor layer,
A method for manufacturing a thin film transistor, wherein a low-resistance oxide layer having an electrical resistivity lower than that of the oxide semiconductor layer is formed in a region adjacent to the oxide semiconductor layer and facing each of the source electrode and the drain electrode.
(11)
After forming the gate electrode,
An oxide film partially corresponding to the low-resistance oxide layer is formed on the gate electrode via the insulating film,
Forming the source electrode and the drain electrode on the formed oxide film;
After forming the source electrode and the drain electrode, the oxide semiconductor layer is formed by subjecting a selective region of the oxide film exposed from the source electrode and the drain electrode to high resistance. The manufacturing method of the thin-film transistor as described in said (10).
(12)
The method for manufacturing a thin film transistor according to (11), wherein a heat treatment in an oxygen atmosphere is performed as the high resistance treatment.
(13)
Forming a protective film in an oxygen atmosphere after forming the source electrode and the drain electrode,
In the process of forming the protective film, the high resistance treatment is performed by exposing the selective region of the oxide film to an oxygen atmosphere. The method for manufacturing a thin film transistor according to the above (11) or (12).
(14)
Silicon oxide (SiO x ) or aluminum oxide (AlO x ) is formed as the protective film. The method for manufacturing a thin film transistor according to (13) above.
(15)
Forming the oxide film in an amorphous state;
The method for manufacturing a thin film transistor according to (11), wherein a treatment for crystallizing the selective region of the oxide film is performed as the high resistance treatment.
(16)
The oxide film is a thin film transistor according to any one of (11) to (15), wherein the oxide film has resistance to a chemical solution used when patterning the source electrode and the drain electrode.
(17)
A through hole is formed on a wiring layer provided in the same layer as the gate electrode in the insulating film,
The method for manufacturing a thin film transistor according to any one of (11) to (16), wherein the oxide film is formed so as to cover an inside of the through hole.
(18)
The source electrode or the drain electrode is electrically connected to the wiring layer by forming the source electrode or the drain electrode in the through hole or on the through hole via the oxide film. (17) The manufacturing method of the thin-film transistor as described in (17).
(19)
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
A thin film transistor comprising: a low-resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode and having a lower electrical resistivity than the oxide semiconductor layer A display device.
(20)
A display device having a thin film transistor;
The thin film transistor
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
An electron comprising: a low resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode and having a lower electrical resistivity than the oxide semiconductor layer. machine.

10A,10B…薄膜トランジスタ、11…基板、12A…ゲート電極、13…ゲート絶縁膜、14C,17C…酸化物半導体層、14A,14B,17A,17B…低抵抗酸化物層、15A,15B…ソース・ドレイン電極、16…保護膜、14…酸化物膜、15…金属層、20…配線コンタクト部、12B…配線層、H…コンタクトホール。   10A, 10B ... thin film transistor, 11 ... substrate, 12A ... gate electrode, 13 ... gate insulating film, 14C, 17C ... oxide semiconductor layer, 14A, 14B, 17A, 17B ... low resistance oxide layer, 15A, 15B ... source Drain electrode, 16 ... protective film, 14 ... oxide film, 15 ... metal layer, 20 ... wiring contact portion, 12B ... wiring layer, H ... contact hole.

Claims (16)

ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
前記ゲート電極と同層に設けられた配線層と、
前記配線層に対向して設けられると共に前記絶縁膜を貫通する貫通孔と
を備え、
前記低抵抗酸化物層は、前記貫通孔の内部まで延在すると共に前記配線層を覆って形成され、
前記ソース電極または前記ドレイン電極は、前記貫通孔上に前記低抵抗酸化物層を介して設けられ、前記配線層に電気的に接続されている
薄膜トランジスタ。
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
A low resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode, and having a lower electrical resistivity than the oxide semiconductor layer ;
A wiring layer provided in the same layer as the gate electrode;
A through hole provided opposite to the wiring layer and penetrating the insulating film;
With
The low-resistance oxide layer extends to the inside of the through hole and covers the wiring layer,
The source electrode or the drain electrode is a thin film transistor provided on the through hole via the low-resistance oxide layer and electrically connected to the wiring layer .
前記ゲート電極上に、前記絶縁膜を介して、前記酸化物半導体層および前記低抵抗酸化物層が設けられ、
前記ソース電極および前記ドレイン電極は、前記低抵抗酸化物層上に設けられている
請求項1に記載の薄膜トランジスタ。
The oxide semiconductor layer and the low-resistance oxide layer are provided on the gate electrode via the insulating film,
The thin film transistor according to claim 1, wherein the source electrode and the drain electrode are provided on the low-resistance oxide layer.
前記酸化物半導体層および前記低抵抗酸化物層は、互いに同一の酸化物材料からなる
請求項1に記載の薄膜トランジスタ。
The thin film transistor according to claim 1, wherein the oxide semiconductor layer and the low-resistance oxide layer are made of the same oxide material.
前記低抵抗酸化物層は非晶質状態を有し、前記酸化物半導体層は、結晶化された状態を有する
請求項3に記載の薄膜トランジスタ。
The thin film transistor according to claim 3, wherein the low-resistance oxide layer has an amorphous state, and the oxide semiconductor layer has a crystallized state.
前記酸化物材料は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
請求項3に記載の薄膜トランジスタ。
The thin film transistor according to claim 3, wherein the oxide material is resistant to a chemical solution used when patterning the source electrode and the drain electrode.
前記酸化物半導体層、前記ソース電極および前記ドレイン電極を覆って、保護膜が設けられている
請求項2に記載の薄膜トランジスタ。
The thin film transistor according to claim 2, wherein a protective film is provided to cover the oxide semiconductor layer, the source electrode, and the drain electrode.
前記保護膜は酸化シリコン(SiOx)または酸化アルミニウム(AlOX)からなる
請求項6に記載の薄膜トランジスタ。
The thin film transistor according to claim 6, wherein the protective film is made of silicon oxide (SiO x ) or aluminum oxide (AlO x ).
ゲート電極、ソース電極およびドレイン電極を各々形成する工程と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極に非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続される酸化物半導体層を形成する工程と
前記ゲート電極と同層に配線層を形成する工程と、
前記配線層に対向して前記絶縁膜を貫通する貫通孔を形成する工程と
を有し、
前記酸化物半導体層を形成する工程では、前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に、前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層を形成し、
前記低抵抗酸化物層は、前記貫通孔の内部まで延在すると共に前記配線層を覆って形成され、
前記ソース電極または前記ドレイン電極は、前記貫通孔上に前記低抵抗酸化物層を介して設けられ、前記配線層に電気的に接続されている
薄膜トランジスタの製造方法。
Forming each of a gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode through an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode Forming a semiconductor layer ;
Forming a wiring layer in the same layer as the gate electrode;
Forming a through-hole penetrating the insulating film facing the wiring layer;
Have
In the step of forming the oxide semiconductor layer, a low resistance having an electrical resistivity lower than that of the oxide semiconductor layer in a region adjacent to the oxide semiconductor layer and facing each of the source electrode and the drain electrode. Forming an oxide layer ,
The low-resistance oxide layer extends to the inside of the through hole and covers the wiring layer,
The method of manufacturing a thin film transistor, wherein the source electrode or the drain electrode is provided on the through hole via the low-resistance oxide layer and is electrically connected to the wiring layer .
前記ゲート電極を形成した後、
前記ゲート電極上に、前記絶縁膜を介して、一部が前記低抵抗酸化物層に対応する酸化物膜を成膜し、
成膜した酸化物膜上に、前記ソース電極および前記ドレイン電極を形成し、
前記ソース電極および前記ドレイン電極を形成した後、前記酸化物膜のうちの前記ソース電極および前記ドレイン電極から露出した選択的な領域に高抵抗化処理を施すことにより、前記酸化物半導体層を形成する
請求項8に記載の薄膜トランジスタの製造方法。
After forming the gate electrode,
An oxide film partially corresponding to the low-resistance oxide layer is formed on the gate electrode via the insulating film,
Forming the source electrode and the drain electrode on the formed oxide film;
After forming the source electrode and the drain electrode, the oxide semiconductor layer is formed by subjecting a selective region of the oxide film exposed from the source electrode and the drain electrode to high resistance. The manufacturing method of the thin-film transistor of Claim 8.
前記高抵抗化処理として、酸素雰囲気における加熱処理を行う
請求項9に記載の薄膜トランジスタの製造方法。
The method for manufacturing a thin film transistor according to claim 9, wherein heat treatment in an oxygen atmosphere is performed as the high resistance treatment.
前記ソース電極および前記ドレイン電極を形成した後、酸素雰囲気において保護膜を形成する工程を含み、
前記保護膜の形成過程において、前記酸化物膜の前記選択的な領域を酸素雰囲気に曝すことにより、前記高抵抗化処理を行う
請求項9に記載の薄膜トランジスタの製造方法。
Forming a protective film in an oxygen atmosphere after forming the source electrode and the drain electrode,
10. The method of manufacturing a thin film transistor according to claim 9, wherein in the formation process of the protective film, the high resistance treatment is performed by exposing the selective region of the oxide film to an oxygen atmosphere.
前記保護膜として、酸化シリコン(SiOx)または酸化アルミニウム(AlOX)を形成する
請求項11に記載の薄膜トランジスタの製造方法。
The method for manufacturing a thin film transistor according to claim 11, wherein silicon oxide (SiO x ) or aluminum oxide (AlO x ) is formed as the protective film.
前記酸化物膜を非晶質状態となるように成膜し、
前記高抵抗化処理として、前記酸化物膜の前記選択的な領域を結晶化させる処理を行う
請求項9に記載の薄膜トランジスタの製造方法。
Forming the oxide film in an amorphous state;
The method for manufacturing a thin film transistor according to claim 9, wherein a treatment for crystallizing the selective region of the oxide film is performed as the high resistance treatment.
前記酸化物膜は、前記ソース電極および前記ドレイン電極をパターニングする際に用いる薬液に対して耐性を有する
請求項9に記載の薄膜トランジスタの製造方法。
The method for manufacturing a thin film transistor according to claim 9, wherein the oxide film is resistant to a chemical solution used when patterning the source electrode and the drain electrode.
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
前記ゲート電極と同層に設けられた配線層と、
前記配線層に対向して設けられると共に前記絶縁膜を貫通する貫通孔と
を備え、
前記低抵抗酸化物層は、前記貫通孔の内部まで延在すると共に前記配線層を覆って形成され、
前記ソース電極または前記ドレイン電極は、前記貫通孔上に前記低抵抗酸化物層を介して設けられ、前記配線層に電気的に接続されている
薄膜トランジスタを有する表示装置。
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
A low resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode, and having a lower electrical resistivity than the oxide semiconductor layer ;
A wiring layer provided in the same layer as the gate electrode;
A through hole provided opposite to the wiring layer and penetrating the insulating film;
With
The low-resistance oxide layer extends to the inside of the through hole and covers the wiring layer,
The display device having a thin film transistor in which the source electrode or the drain electrode is provided on the through hole via the low-resistance oxide layer and is electrically connected to the wiring layer .
薄膜トランジスタを有する表示装置を備え、
前記薄膜トランジスタは、
ゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極の一方の側に絶縁膜を介して設けられると共に、前記ソース電極および前記ドレイン電極と非対向な領域に設けられ、かつ前記ソース電極および前記ドレイン電極に電気的に接続された酸化物半導体層と、
前記酸化物半導体層に隣接すると共に、前記ソース電極および前記ドレイン電極の各々に対向する領域に設けられ、かつ前記酸化物半導体層よりも電気抵抗率の低い低抵抗酸化物層と
前記ゲート電極と同層に設けられた配線層と、
前記配線層に対向して設けられると共に前記絶縁膜を貫通する貫通孔と
を備え、
前記低抵抗酸化物層は、前記貫通孔の内部まで延在すると共に前記配線層を覆って形成され、
前記ソース電極または前記ドレイン電極は、前記貫通孔上に前記低抵抗酸化物層を介して設けられ、前記配線層に電気的に接続されている
電子機器。
A display device having a thin film transistor;
The thin film transistor
A gate electrode, a source electrode and a drain electrode;
An oxide provided on one side of the gate electrode via an insulating film, provided in a region not facing the source electrode and the drain electrode, and electrically connected to the source electrode and the drain electrode A semiconductor layer;
A low resistance oxide layer adjacent to the oxide semiconductor layer and provided in a region facing each of the source electrode and the drain electrode, and having a lower electrical resistivity than the oxide semiconductor layer ;
A wiring layer provided in the same layer as the gate electrode;
A through hole provided opposite to the wiring layer and penetrating the insulating film;
With
The low-resistance oxide layer extends to the inside of the through hole and covers the wiring layer,
The electronic device in which the source electrode or the drain electrode is provided on the through hole via the low-resistance oxide layer and is electrically connected to the wiring layer .
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