JP6009738B2 - ナノチャネルデバイスおよびその製造方法 - Google Patents

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Description

本発明はナノチャネルデバイスに関する。
特に、本発明は、制御されたナノチャネルの大きさ、幅、および長さを有するナノチャネルまたはナノチャネルのアレイを含むナノチャネルデバイスに関する。
本発明は、更に、ナノチャネルデバイスの製造方法に関する。
この方法は、例えば、超大規模集積半導体製造のような、高いスループットと低いコストの製造で使用され、またはこれに組み込まれる。
ナノメータスケールでの操作の問題は、多くの電子、化学、および生物学の先進適用にとって重要であるが、現状の固体形成方法は、ナノスケールの寸法制御を、再現性をもって制御するには至っていない。
例えば、１０ｎｍより小さい細孔幅（またはチャネル幅）を有するナノチャネルまたはナノ細孔は、単分子またはＤＮＡの分離および検出で非常に興味がある。
高スループット、低コスト、および正確な直径と長さの制御は、バイオＭＥＭＳ（bioMEMS）、バイオチップ（biotip）、およびバイオセンサ（biosensor）に必要である。加えて、デバイスプロセスを有するナノチャネル作製のための容易な集積アプローチが必要とされる。
ナノチャネルを形成するための従来のアプローチは、電子ビームリソグラフィとイオンビーム描画であり、双方は高価で非常に複雑であると知られている。
代わりに、一連の酸化とＣＭＰは、高いプロセスの複雑性を有し、大きな直径を有する細孔を形成できる、良く確立された技術である。
非等角ＰＥＣＶＤ（non-conformal PECVD）膜の堆積は、また大きな直径を有する細孔を形成するのに適した良く確立されたプロセスであるが、残念ながらプロセス制御の問題と堆積において熱処理が必要となる。
結論として、それらの従来のアプローチは、高価であり、またはナノチャネルの大きさ（幅と長さ）および均一性について制御性が悪い。幾つかの従来の作製アプローチもまた、集積に適していない。
発明の目的
本発明の目的は、１ミクロンより小さい、好適には１０ｎｍより小さい（チャネルまたは細孔）幅と、ミクロン範囲またはそれより長い（チャネルまたは細孔）長さとを有する埋め込まれたナノチャネル（またはナノ細孔）を含むナノチャネルデバイスを提供することである。
特に、ナノチャネルの全体の長さに渡って（実質的に）均一な幅を有する埋め込まれたナノチャネル（またはナノ細孔）を含むナノチャネルデバイスを提供することである。
更に、本発明は、ナノチャネルの規則的分布を有するナノチャネルのアレイを含むナノチャネルデバイスであって、それぞれのナノチャネルは１ミクロンより小さな幅、好ましくは１０ｎｍより小さな幅と、ミクロン範囲またはそれより長い（チャネルまたは細孔）長さを有し、それぞれのナノチャネルの全体の長さに渡って（実質的に）均一な幅を有するナノチャネルデバイスを提供することを目的とする。
更に、本発明の他の目的は、埋め込まれたナノチャネルまたはナノチャネルのアレイを含むナノチャネルデバイスの製造方法を提供することである。
本発明のデバイスは、単結晶基板を含むデバイスとして記載され、単結晶基板は単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域を有し、少なくとも１つのリセス領域は、更にリセス幅を有し、充填材料と埋め込まれたナノチャネルとを含み、埋め込まれたナノチャネルの幅、形状および深さは、少なくとも１つのリセス領域のリセス幅と、所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度により決定される。
上述のデバイスは、複数のリセス領域を含み、それぞれにリセス領域は埋め込まれたナノチャネルを含む。
上記デバイスは、埋め込まれたナノチャネルがアレイを形成する。
上記いずれかのデバイスは、埋め込まれたナノチャネルの幅が（約）１ミクロン以下である。
上記いずれかのデバイスは、埋め込まれたナノチャネルの幅が（約）１０ｎｍ以下である。
上記いずれかのデバイスは、充填材料がＩＶ族半導体またはＩＩＩ−Ｖ族半導体を含む。
上記いずれかのデバイスは、充填材料が更に酸素、窒素、および／または炭素を含む。
本発明にかかる方法は、ナノチャネルデバイスを製造する方法として記載され、
リセス幅を有し、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域を含む単結晶基板を形成する工程と、
リセス領域中で、充填材料中に、埋め込まれたナノチャネルを形成する工程とを含み、更に、
エピタキシャル堆積方法でリセス領域中に充填材料を形成し、これにより、所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度が制御されて、埋め込まれたナノチャネルが充填材料の少なくとも２つの成長表面の交差部分に形成される工程を含む。
上述の方法は、埋め込まれたナノチャネルの幅、形状、および深さが、リセス領域のリセス幅、および所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度により決定される。
上述のいずれかの方法は、埋め込まれたナノチャネルの形成前に熱処理が行われない。
上述のいずれかの方法は、エピタキシャル堆積方法が、露出した結晶面に垂直な異なる方向における充填材料の成長表面の成長速度を互いに独立して制御するのに適している。
上述のいずれかの方法は、エピタキシャル堆積方法が、化学気相堆積（ＣＶＤ）および分子線エピタキシ（ＭＢＥ）から選択される。
上述のいずれかの方法は、充填材料がＩＶ族半導体またはＩＩＩ−Ｖ族半導体を含む。
上述のいずれかの方法は、埋め込まれたナノチャネルの幅が（約）１ミクロンより小さい。上述のいずれかの方法は、埋め込まれたナノチャネルの幅が（約）１０ｎｍより小さい。
ナノチャネルデバイスの製造方法は、
（１００）オリエンテーションと少なくとも１つのリセスを有し、リセスがシリコン基板の｛１１０｝結晶面と｛１１１｝結晶面を露出させるシリコン基板を形成する工程と、
リセス中にゲルマニウムをエピタキシャル成長させる工程であって、露出した｛１１０｝と｛１００｝のそれぞれ、および露出した｛１１１｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度が制御されて、矩形形状を有する埋め込まれたナノチャネルがゲルマニウムの成長表面の交差部分に形成される工程とを含む。
本発明は、（約）１ミクロンより小さい、好適には（約）１０ｎｍより小さい（（実質的に）均一な）幅と、ミクロン範囲またはそれより長い（チャネルまたは細孔）長さを有する埋め込まれたナノチャネル（またはナノ細孔）を含むナノチャネルデバイスを提供する。
更に、本発明は、ナノチャネルの規則的分布を含むナノチャネルのアレイを含むナノチャネルデバイスを提供する。デバイスのアレイ中のそれぞれのナノチャネルは、（約）１ミクロンより小さい、好適には（約）１０ｎｍより小さい、（（実質的に）均一な）幅を有する。
本発明は、また、半導体の製造と互換性のあるエピタキシャル堆積方法を用いて、（約）１ミクロンより小さい、好適には（約）１０ｎｍより小さい（（実質的に）均一な）幅と、ミクロン範囲またはそれより長い長さを有する埋め込まれたナノチャネルまたはナノチャネルのアレイを製造する方法を提供する。
本発明の方法は、従来技術の既存の方法に対して、作製されたナノチャネルデバイスが、制御されたナノチャネルサイズ、幅、および長さ（即ち、ナノメータスケールでの寸法制御）を有し、ナノチャネルの全体の長さに渡って幅が（実質的に）均一である、ナノチャネルまたはナノチャネルのアレイを含む長所を有する。
従来技術の既存の方法に対する本発明の長所は、ナノチャネルの寸法や大きさ（幅および長さ）、および均一性が制御されることである。
換言すれば、従来技術に対する本発明の利点は、ナノチャネルの全体に長さに渡ってナノチャネルの幅が均一であることである。
更に、本発明の方法は、ナノチャネルまたはナノチャネルのアレイを含み、（約）０．５ｎｍと（約）１ミクロンとの間、より好適には（約）１ｎｍと（約）２０ｎｍとの間、更に好適には（約）５ｎｍと（約）１０ｎｍとの間の、（（実質的に）均一な）ナノチャネル幅を有するナノチャネルデバイスが、再現性があり制御可能な方法で作製できるという利点を提供する。
本発明の方法は、例えば、超大規模半導体製造のような高スループットで低コストの製造で使用（または実施、または統合）できる。
本発明の方法は、簡単（複雑でない）、低コスト、および制御が容易な方法であるという従来技術に対する長所を有する。
従来技術で記載されたナノチャネルを形成する方法と比較した、本発明の長所は、埋め込まれたナノチャネルの形成前に、熱処理を行わない、または必要としないことである。
従来技術で記載されたナノチャネルを形成する方法と比較した、本発明の特徴は、化学機械プロセスまたは研磨（ＣＭＰ）を必要としない（そしてＣＭＰ工程はむしろ避けられる）ことである。
本発明の１つの形態では、単結晶基板を含む（または、からなる）デバイスであって、単結晶基板は、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域（またはリセス、またはトレンチ）を有し（または含み、またはからなり）、少なくとも１つのリセス領域（またはリセス、またはトレンチ）は、更に、リセス（またはトレンチ）幅を有し、および充填材料と埋め込まれたナノチャネル（またはナノ細孔）を含み、埋め込まれたナノチャネル（またはナノ細孔）の深さは、少なくとも１つのリセス領域（またはリセス、またはトレンチ）のリセス（またはトレンチ）幅と、露出した所定の結晶面に対して垂直な方向における充填材料の成長表面（または平面）の成長速度により決定されるデバイスが提供される。
本発明の文脈において、「単結晶基板（mono-crystalline substrate）」は、正確な意味の単結晶半導体基板、または適当な（単結晶または多結晶）半導体基板上に形成された単結晶エピタキシャル半導体層をいう。
本発明の形態では、この半導体基板（または半導体基板上に形成された半導体層）は、（シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）のような）ＩＶ族材料、（ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ガリウムアーセナイド（ＧａＡｓ）、アルミニウムアーセナイド（ＡｌＡｓ）、またはアルミニウムガリウムアーセナイド（ＡｌＧａＡｓ）のような）ＩＩＩ−Ｖ族材料、ＩＩＩ−窒化物化合物、またはいずれかの組み合わせまたはそれらの混合物を含む半導体材料でも良い。
本発明の文脈において、「リセス領域（recessed region）」は、リセスまたはトレンチをいう。
本発明の文脈において、「埋め込まれたナノチャネル（またはナノ細孔）（an embedded nanochannel （or nanopore））」は、充填材料により完全に囲まれたナノチャネル（または、ナノ細孔）である。
本発明の文脈において、「ナノチャネルの幅（width of a nanochannel）」（ｗＣ）（図２に示す）は、円形断面の場合、ナノチャネルの直径をいう。ナノチャネルの直径が他の規則的な形状（例えば、ダイアモンド形、正方形、長方形、六角形、三角形）の場合、ナノチャネルの幅は、その中心または対称軸から、周囲の上の点、通常は中心または軸から最も遠い点までの距離（最外半径ｒ）の距離の２倍をいう。理論に縛られることを望むことなく、チャネル幅ｗＣの半分に等しい、この半径ｒは、以下の式で表されると信じる。
ここで、ｗはリセス幅、ＧＲ１１１およびＧＲ１１０は、｛１１１｝および｛１１０｝結晶面のそれぞれに垂直な成長表面（または平面）の成長速度であり、θ１１１は、｛１１１｝結晶面と水平面（またはリセス領域の底）との間の角度である。
本発明にかかるデバイス中に埋め込まれたナノチャネル（またはナノ細孔）の形状は、ダイアモンド形、円形、正方形、三角形、長方形、または六角形でも良い。
本発明の文脈では、「チャネルの深さ（depth of channel）」（ｚＣ）（図２に示す）は、チャネルの底とリセスの底との間の距離をいう。チャネルの深さはリセス幅（ｗ）に依存し、｛００１｝結晶面に垂直な成長表面（または平面）の成長速度ＧＲ００１（または｛１００｝結晶面に垂直な成長表面（または平面）の成長速度ＧＲ１００）と、｛１１０｝結晶面に垂直な成長表面（または平面）の成長速度ＧＲ１１０との間の比は、以下の式で表される。
好適には、本発明にかかるデバイスは、複数のリセス領域（またはリセス、またはトレンチ）を含む、それぞれのリセス領域は埋め込まれたナノチャネルを含む（またはからなる）。
更に好適には、本発明にかかるデバイスでは、埋め込まれたナノチャネルはナノチャネルのアレイまたはネットワークを形成する（このナノワイヤのアレイまたはネットワークは、ナノチャネルの規則的分布を含む）。
更に好適には、アレイまたはネットワークのナノチャネルは、相互接続されているか、またはされていない。
好適には、本発明のデバイスでは、埋め込まれたナノチャネルの幅は、（約）１ミクロン以下であり、好適には（約）１０ｎｍ以下である。
更に好適には、埋め込まれたナノチャネルの幅は、（約）０．５ｎｍと（約）１ミクロンの間、好適には（約）１ｎｍと（約）２０ｎｍとの間、より好適には（約）５ｎｍと（約）１０ｎｍとの間に含まれる。
好適には、本発明にかかるデバイスでは、埋め込まれたナノチャネルの長さは、（約）１００ｎｍまたはそれ以上である。
好適には、本発明にかかるデバイスでは、埋め込まれたナノチャネルの幅は、埋め込まれたナノチャネルの全ての長さに渡って（実質的に）均一である。
本発明の文脈では、「埋め込まれたナノチャネルの全ての長さに渡る、埋め込まれたナノチャネルの（実質的に）均一な幅（（substantially） uniform width of the embedded nanochannel over the whole length of said embedded nanochannel）」は、埋め込まれたナノチャネルの全ての長さに渡って、埋め込まれたナノチャネルの幅が（実質的に）同じであることをいう。
好適には、本発明のデバイスでは、埋め込まれたナノチャネルは水平である。
本発明の文脈では、「水平な（埋め込まれたナノチャネル）（horizontal （embedded）） nanochannel」は、水平方向（即ち、リセス領域の底（平面）に対して水平または平行）に、その最も長い寸法を有する（埋め込まれた）ナノチャネルをいう。
本発明にかかるデバイスでは、充填材料（またはナノチャネルが埋められる材料）は、予め形成された（または予めエッチングされた）リセス（またはリセス領域、またはトレンチ）中に（直接）、（選択的および等方的に）エピタキシャル成長されるのに適した材料でも良い。
好適には、充填材料は半導体材料である。
更に好適には、本発明のデバイスでは、充填材料は、（シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）のような）ＩＶ族材料、（ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ガリウムアーセナイド（ＧａＡｓ）、アルミニウムアーセナイド（ＡｌＡｓ）、またはアルミニウムガリウムアーセナイド（ＡｌＧａＡｓ）のような）ＩＩＩ−Ｖ族材料、またはいずれかの組み合わせまたはそれらの混合物から選択される。
更に好適には、充填材料は更に、酸素、窒素、および／または炭素を含む。
特に、充填材料は、更に、充填材料の酸化物、窒化物、または炭化物を形成するために処理されても良い。
本発明の他の形態では、以下の工程：
少なくとも１つのリセス領域を含む単結晶基板を提供する工程であって、少なくとも１つのリセス領域は、リセス幅を有し、単結晶基板の所定の結晶面を露出させる工程と、
少なくとも１つのリセス領域中に充填材料をエピタキシャル成長する工程と、を含むナノデバイスの製造方法であって、
露出した所定の結晶面に対して垂直な方向における充填材料の成長表面の成長速度は、埋め込まれたナノチャネルが、充填材料の少なくとも２つの成長表面の交差部分で、少なくとも１つのリセス領域中に形成されるように制御される方法が提供される。
好適には、本発明の方法では、（リセス幅とリセス深さを有する）少なくとも１つのリセス領域（またはリセス、またはトレンチ）は、パターニングプロセス（またはリソグラフィおよびエッチングプロセス）により形成される。
好適には、本発明の方法では、充填材料は、少なくとも１つのリセス領域（またはリセス、またはトレンチ）中（または内側）に、（直接）、唯一（または選択的に）形成される。
好適には、本発明の方法では、化学機械プロセス（または化学機械研磨、またはＣＭＰ）工程が行われない（または換言すれば、本発明の方法では、ＣＭＰ工程は避けられる）。
好適には、本発明の方法では、成長速度は、エピタキシャル成長中に塩化物を導入することにより制御される。
本発明にかかる方法で使用するための好適な塩化物の量は、少なくとも１つのリセス領域（またはリセス、またはトレンチ）の、リセス幅およびリセス深さに依存する。
本発明にかかる方法で使用するための好適な塩化物の量の発見は、当業者の実施の範囲内である。
更に好適には、エピタキシャル成長中に、ＨＣｌが導入される。
本発明の方法では、（埋め込まれた）ナノチャネルの形状は、熱処理により変形（例えば丸く）できる。
更に好適には、本発明の方法では、エピタキシャル成長は、大気圧中で、（約）２５０℃と（約）６００℃との間の温度、好適には（約）３５０℃と（約）６００℃との間の温度で、（（更に）ナノチャネルを形づくるために）行われる。
好適には、本発明の方法では、埋め込まれたナノチャネルの幅、形状、および深さは、少なくとも１つのリセス領域のリセス幅、および露出した所定の結晶面に対して垂直な方向における充填材料の成長表面の成長速度により決定される。
好適には、本発明の方法では、埋め込まれたナノチャネルの形成（工程）の前に、熱処理は実施されない。
好適には、本発明の方法では、充填材料のエピタキシャル成長が、露出した結晶面に対して垂直な異なる方向における充填材料の成長表面の成長速度を、互いに独立して制御するのに適している。
更に好適には、充填材料のエピタキシャル成長は、化学気相堆積（ＣＶＤ）、または分子線エピタキシ（ＭＢＥ）で行われる。
本発明の方法では、充填材料（またはナノチャネルが埋め込まれる材料）は、（直接）予め形成された（または予めエッチングされた）リセス（またはリセス領域、またはトレンチ）中に（直接）、（選択的および等方的に）エピタキシャル成長するのに適したいずれの材料でも良い。
好適には、充填材料は、半導体材料である。
更に好適には、本発明の方法では、充填材料は、（シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）のような）ＩＶ族材料、（ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ガリウムアーセナイド（ＧａＡｓ）、アルミニウムアーセナイド（ＡｌＡｓ）、またはアルミニウムガリウムアーセナイド（ＡｌＧａＡｓ）のような）ＩＩＩ−Ｖ族材料、またはいずれかの組み合わせまたはそれらの混合物から選択される。
更に好適には、充填材料は、更に、酸素、窒素、および／または炭素を含んでも良い。
更に特に、充填材料は、充填材料の酸化物、窒化物、または炭化物を形成するために更に処理されても良い。
好適には、本発明の方法では、埋め込まれたナノチャネルの幅は、（約）１ミクロン以下、好適には（約）１０ｎｍ以下である。
更に特に、埋め込まれたナノチャネルの幅は、（約）０．５ｎｍと（約）１ミクロンとの間、より好適には（約）１ｎｍと（約）２０ｎｍとの間、更に好適には（約）５ｎｍと（約）１０ｎｍとの間に含まれる。
有利には、埋め込まれたナノチャネルの幅は、埋め込まれたナノチャネルの長さ全体に渡って（実質的に）均一である。
更に好適には、埋め込まれたナノチャネルは水平である。
本発明の好適な方法では、単結晶基板は、｛１００｝オリエンテーションと少なくとも１つのリセス領域を有し、リセス領域がシリコン基板の｛１１０｝結晶面と｛１１１｝結晶面を露出させ、充填材料はゲルマニウムであり、露出した｛１１０｝、｛１００｝、および｛１１１｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度が制御されて、埋め込まれたナノチャネルがゲルマニウムの成長表面の交差部分で、少なくとも１つのリセス領域中に形成される。
更に好適には、成長速度は、エピタキシャル成長中に塩化物を導入することにより制御されて、露出した｛１００｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度を、露出した｛１１０｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度より多く減らし、２つの対向する｛１１０｝平面が合わさる前に、１組の｛１１１｝ファセットを形成する。｛１１１｝ファセットは、ナノチャネルの全体に長さに渡って、細孔の直径または幅の均一性を維持する。
更に好適には、エピタキシャル成長中に、ＨＣｌが導入される。
更に好適には、エピタキシャル成長は、大気圧で、（約）２５０℃と（約）６００℃との間の温度、好適には（約）３５０℃と（約）６００℃との間の温度で、（（更に）ナノチャネルを成形するために）行われ、これによりゲルマニウムの成長表面の交差部分において、少なくとも１つのリセス領域中に、矩形形状を有する埋め込まれたナノチャネルを形成する。
更に他の形態では、本発明は、本発明にかかる方法により得ることができるデバイスに関する。
好適には、デバイス中の埋め込まれたナノチャネルの幅は、（約）１ミクロン以下で、好適には（約）１０ｎｍ以下で、埋め込まれたナノチャネルの長さは、（約）１００ｎｍ以上である。
更に好適には、デバイス中に埋め込まれたナノチャネルの幅は、埋め込まれたナノチャネルの全体の長さに渡って（実質的に）均一である。
更に好適には、デバイス中に埋め込まれたナノチャネルは、水平である。
本発明の更に他の形態では、単結晶基板を含むデバイスであって、単結晶基板は、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域を有し、少なくとも１つのリセス領域は、更に、リセス幅を有し、および充填材料と埋め込まれたナノチャネルを含み、埋め込まれたナノチャネルの幅は、（約）１ミクロン以下で、好適には（約）１０ｎｍ以下で、埋め込まれたナノチャネルの長さは、（約）１００ｎｍ以上である。
本発明の他の形態では、本発明は、バイオセンサまたはバイオチップを製造するための、本発明にかかるデバイスの使用に関する。
更に特に、本発明のデバイスは、バイオマイクロエレクトロメカニカルシステム（bioMEMS）、バイオチップ、バイオセンサ、またはマイクロ流体デバイスの一部でも良い。
本発明のデバイスのナノチャネルは、（（約）１０ｎｍより小さいナノチャネル幅を有する）、単一分子またはＤＮＡの分離および／または検出のために使用できる（または適している）。
全ての図面は、本発明の幾つかの形態と具体例を示すことを意図する。示された図面は、単に模式的であり、限定的ではない。
（ａ）は、１０ｎｍより小さい幅を有するナノチャネルの透過電子顕微鏡（ＴＥＭ）写真を示す。（ｂ）１００ｎｍより大きいチャネル長さを示す、（図１（ａ）に示された）Ｙ−Ｙ方向のナノチャネルのＴＥＭ写真を示す。 エピタキシャル成長とナノチャネルの形成の変化を模式的に示す。 本発明の具体例にかかる製造フローを模式的に示す。
発明の説明
本発明の目的は、（チャネルまたは細孔の）幅が１ミクロンより小さく、（チャネルまたは細孔の）長さがミクロン範囲またはそれ以上である埋め込まれたナノチャネル（またはナノ細孔）（を含むナノチャネルデバイス）を提供することである。
好適には、ナノチャネルの幅／直径は、全体の長さに渡って（実質的に）均一である。
更に好適には、幅／直径は、１０ｎｍより小さい。
他の目的は、ナノチャネルの規則的分布を有するナノチャネルのアレイ（を含むナノチャネルデバイス）であって、それぞれのナノチャネルは１ミクロンより小さな幅、好ましくは１０ｎｍより小さな幅を有し、（当該技術分野のデバイスに比較して）その全体の長さに渡って良好な（またはより高い）均一性を有するナノチャネルのアレイを提供することである。
更に、本発明の他の目的は、１ミクロンより小さい直径、好適には１０ｎｍより小さい直径を有し、ミクロンの範囲またはそれ以上の長さを有する、埋め込まれたナノチャネルまたはナノチャネルのアレイ（を含むナノチャネルデバイス）を、半導体製造と互換性のあるエピタキシャル堆積方法を用いて製造する方法を提供することである。
好適には、この方法は、当該技術分野の水準に比較して、より高スループット、および／または低コストである。
本発明の１の形態では、単結晶基板を含む（またはからなる）デバイスであって、単結晶基板は、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域を有し、少なくとも１つのリセス領域は、更にリセス幅を有し、充填材料と埋め込まれたナノチャネル（充填材料のより完全に囲まれたナノチャネル）とを含み（またはからなり）、埋め込まれたナノチャネルの幅および形状は、少なくとも１つのリセス領域のリセス幅と、所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度により決定されるデバイスが記載される。
本発明のデバイスの利点は、調整可能なナノチャネル幅とナノチャネル長さを有することである。
代わりに、またはこれに加えて、ナノチャネルの幅／直径の良好な（または高い）均一性が、（当該技術分野のデバイスに比較して）その全体の長さに渡って得られる。
本発明の具体例では、デバイスは複数のリセス領域を含み（またはからなり）、それぞれのリセス領域はナノチャネルを含む（またはからなる）。
更に、本発明の異なる具体例では、ナノチャネルは、相互接続できる、またはできないナノチャネルのアレイまたはネットワークを形成する。
ナノチャネルの幅は、全体の長さに渡って（実質的に）均一であり、１ミクロンより小さいかまたは等しい。
本発明の他の利点は、１ミクロンより小さいかまたは等しい均一な幅を有する埋め込まれたナノチャネである。
１ミクロンと０．５ｎｍとの間、好適には１ｎｍと２０ｎｍとの間、更に好適には５ｎｍと１０ｎｍとの間、の幅（直径）を有するナノチャネルが、再現性と制御性のある方法で作製できる。
本発明の第１および第２の形態の異なる具体例では、ナノチャネルが埋め込まれる充填材料または材料は、所定のリセス中に、エピタキシャル成長させるのに適した材料でも良い。
好適には、充填材料は半導体材料であり、より好適にはＩＶ族半導体またはＩＩＩ−Ｖ族半導体である。
本発明の更なる具体例では、充填材料は、更に酸素、窒素、炭素を含む（またはからなる）。
第２の形態では、ナノチャネルデバイスを製造するための方法が記載され、この方法は、
リセス幅を有し、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域を含む（またはからなる）単結晶基板を形成する工程と、
リセス領域中で、充填材料中に埋め込まれたナノチャネルを形成する工程とを含み、更に、
エピタキシャル堆積方法でリセス領域中に充填材料を形成し、これにより、所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度が制御されて、埋め込まれたナノチャネルが充填材料の少なくとも２つの成長表面の交差部分に形成される工程とを含む。
記載を通して、埋め込まれたナノチャネルは、充填材料により完全に囲まれたナノチャネルと理解される。
異なる具体例は、更に、ナノチャネルの幅と形状が、リセス領域のリセス幅、および所定の露出した結晶面に垂直な方向における充填材料の成長表面の成長速度により決定される。
図２に示すように、チャネル深さ（ｚＣ）は、チャネルの底とリセスの底との間の距離として規定され、リセス幅（ｗ）に依存し、（００１）結晶面に垂直な成長表面（または平面）の成長速度ＧＲ００１と、｛１１０｝結晶面に垂直な成長表面（または平面）の成長速度ＧＲ１１０との間の比は、以下の式で表される。
記載を通して、ナノチャネルの幅（ｗＣ）（図２に示す）は、円形断面の場合、ナノチャネルの直径として理解される。ナノチャネルの直径が他の規則的な形状（例えば、ダイアモンド形、正方形、長方形、六角形、三角形）の場合、ナノチャネルの幅は、その中心または対称軸から、周囲の上の点、通常は中心または軸から最も遠い点までの距離（最外半径ｒ）の距離の２倍をいう。理論に縛られることを望むことなく、チャネル幅ｗＣの半分に等しい、この半径ｒは、以下の式で表されると信じる。
ここで、ｗはリセス幅、ＧＲ１１１およびＧＲ１１０は、｛１１１｝および｛１１０｝結晶面のそれぞれに垂直な成長表面（または平面）の成長速度であり、θ１１１は、｛１１１｝結晶面と水平面（リセス領域の底）との間の角度である。
埋め込まれたナノチャネルの形成前に、熱処理が行われない、または必要とされないことが、この方法の利点である。
エピタキシャル堆積方法は、露出した結晶面に垂直な、異なる方向に対する、充填材料の成長表面の成長速度を、互いに独立して制御するのに適している。
第２の形態の特定の具体例では、エピタキシャル堆積方法が、化学気相堆積（ＣＶＤ）および分子線エピタキシ（ＭＢＥ）から選択される。
本発明の所定の具体例では、ナノチャネルデバイスの製造方法が記載され、この方法は、
（１００）オリエンテーションと少なくとも１つのリセスを有し、リセスがシリコン基板の｛１１０｝結晶面と｛１１１｝結晶面を露出させるシリコン基板を形成する工程と、
リセス中にゲルマニウムをエピタキシャル成長させる工程であって、露出した｛１１０｝と｛１００｝の それぞれ、および露出した｛１１１｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度が制御されて、矩形形状を有する埋め込まれたナノチャネルがゲルマニウムの成長表面の交差部分に形成される工程とを含む（とからなる）。
露出した｛１１０｝と｛１００｝、および｛１１１｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度が、制御された量の前駆体（例えば、ＧｅＨ４、Ｇｅ２Ｈ６、Ｇｅ３Ｈ８）およびＨＣｌを、所定の温度および圧力の条件で供給することにより制御される。
本発明の文脈では、「前駆体（precursor）」の文言は、少なくとも１つのリセス領域（またはリセス、またはトレンチ）の中（または内側）で、（半導体）充填材料を形成（または堆積）するために使用される分子をいう。
本発明にかかる方法で使用される適当な前駆体は、少なくとも１つのリセス領域（またはリセス、またはトレンチ）の中（または内側）に堆積される充填材料に依存する。
本発明の方法で使用するのに適した前駆体の例は、シリコン前駆体（例えば、シラン、ジシラン、トリシラン、または他の高次シリコン前駆体）、ゲルマニウム前駆体（ゲルマン、ジゲルマン、トリゲルマン、または他の高次のゲルマニウム前駆体）、ゲルミルシランとして知られている二元シリコンゲルマニウム前駆体（Ｈ３ＧｅＳｉＨ３、（ＧｅＨ３）２ＳｉＨ２、（Ｈ３Ｇｅ）３ＳｉＨ、（Ｈ３Ｇｅ）４Ｓｉ）、ＩＶ族半導体材料の塩化物前駆体、またはそれらの組み合わせまたは混合物である。
本発明の方法で使用される適当な前駆体（の量）を見出すことは、当業者にとって明らかであろう。
本発明にかかる方法で使用される好ましい塩化物の量は、少なくとも１つのリセス領域（またはリセス、またはトレンチ）のリセス幅とリセス深さに依存する。
本発明の方法では、塩化物（例えばＨＣｌまたはＣｌ２）の流量は、本発明のナノチャネルの形成を可能にする、少なくとも１つのリセス領域の露出した所定の結晶面上（または全ての半導体表面上）の成長速度の間でバランスを有するように選択され、このナノチャネルは本発明で（上で）記載された式（段落４７、または段落１２７）により表される半径ｒを有する。しかしながら、塩化物（例えば、ＨＣｌ、またはＣｌ２）の流量は、（塩化物の流量により行われる）エッチングが（前駆体の流量により行われる）ゲルマニウムの堆積を越えることを避けるために、十分に低くなければならない。塩化物（例えばＨＣｌまたはＣｌ２）の最適な流量は、前駆体の温度やガス流量とともに変化することが期待される。
本発明にかかる方法で使用される好ましい量の塩化物を見出すことは、十分に当業者に実施できる範囲内である。
特定の例では、シリコン基板は、｛１００｝オリエンテーションと少なくとも１つのトレンチを有し、トレンチは、シリコン基板の｛１００｝、｛１１０｝、および｛１１１｝結晶面を露出させる。トレンチの幅は５０ｎｍで、トレンチの深さは１００ｎｍである。（３０ｓｌｍＨ２キャリアガス中の）５００ｓｃｃｍのＧｅＨ４と、１５ｓｃｃｍのＨＣｌが、（ＣＶＤリアクタ中において）４５０℃と大気圧で、（ＣＶＤリアクタ中で）供給される。側壁上でのエピタキシャル成長のみが、ナノ細孔やナノチャネルを形成することなく、トレンチを完全に充填することができる。エピタキシャル成長が底および側壁の上で起きるという事実は、側壁での成長が上から下まで完全に均一でないという事実とともに、埋め込まれたナノチャネルを形成することとなり、このナノチャネルは、５０ｎｍのチャネル深さ（ｚＣ）と、１０ｎｍのチャネル幅（ｗＣ）を有する。
本発明では、ナノチャネルの作製方法が記載される。予めエッチングされたＳｉトレンチ中で、上で議論した最適化された成長条件で、Ｓｉ、ＳｉＧｅ、またはＧｅの選択成長を用いることにより、約１０ｎｍ、５ｎｍ、またはより小さい幅を有する、埋め込まれた（水平の）ナノチャネルが、選択的に成長させたエピタキシャル材料中で得ることができる。（実質的に）同じ幅（または直径）を有するナノチャネルのアレイも、｛１１１｝ファセットが形成されるために作製できる。成長条件は、より小さい、又はより大きい直径を得るために調整できる。
本発明の方法の具体例にかかる製造フローが、図３に模式的に表される。
第１の工程では、ハードマスク（２）が基板（１）の上に堆積される。次に、フォトレジスト（３）がハードマスク（２）上でパターニングされ、次に、続く工程で、トレンチ（またはリセス領域）（４）が、例えばドライエッチングにより、基板（１）中にエッチングされる。続く工程では、本発明の方法により、充填材料（５）がトレンチ（４）中にエピタキシャル成長され、成長表面の交差部分においてナノチャネル（６）が形成される。
ナノチャネルの形成は、｛１１０｝平面および｛１００｝底面のそれぞれに垂直な方向に対する、成長表面の成長速度を制御することにより実現できる。エピタキシャル成長中に塩化物を導入することにより、｛１００｝の成長速度が、｛１１０｝の成長速度の低減より多く低減される。図２に示されるように成長中に｛１１１｝ファセットが形成され、そして｛１１０｝面の成長速度が速いため、２つの対向する｛１１０｝面が合わさる前に、１組の｛１１１｝ファセットが形成される。２つの対向する｛１１０｝面は、リセス領域の垂直な対称軸（ｚ）に対して両側（−ｘ、＋ｘ）に位置する｛１１０｝面である（図２）。２つの対向する｛１１０｝面が合わさった後、水平な細孔またはチャネルが材料中に残される。水平な細孔またはチャネルにより、チャネルが水平方向にその最長寸法（長さ）を有することが理解される。
｛１１１｝ファセット形成は、エピタキシャル成長中に塩化物を導入することにより、および適当な成長条件を用いることにより、制御される。｛１１１｝ファセットの形成は、ナノチャネルの全体の長さに沿った、細孔の直径や幅の均一性を維持する。
図１（ａ）および図１（ｂ）に示される断面ＴＥＭに示されるように、トレンチ（またはリセス領域）中でのエピタキシャル成長は、トレンチに沿った継ぎ目の形成を防止し、埋め込まれたナノチャネルが形成される。
埋め込まれたナノチャネルの長さは、必要であればミクロンまたはミリメータまで延ばすことができるトレンチ／リセス領域の長さにより規定される。
都合の良いことには、ナノチャネルの最初の形状は、熱処理により変えることができる（例えば、丸くする）。
本発明の第１および第２の形態の異なる具体例では、単結晶基板は、ＩＶ族半導体材料、ＩＩＩ−Ｖ族化合物、またはＩＩＩ窒化物化合物でも良い。好適には、ＩＶ族半導体材料は、シリコンまたはゲルマニウムまたはそれらの組み合わせでも良い。
本発明の方法は、超大規模集積半導体の製造のような、高スループットおよび低コストの製造において実行できる。
本発明の異なる具体例の他の利点は、１００ｎｍからミリメータまでの範囲の細孔長さで、調整可能な細孔長さである。
本発明のナノチャネルは、バイオチップ、バイオセンサ、またはマイクロ流体デバイスの一部でも良く、またはこれらに組み込まれても良い。
１ミクロンまたはより小さい直径／チャネル幅が、本発明の方法を用いて得られる。
更に、本発明の方法を用いて得られる５ｎｍまたはより小さい直径（またはチャネル幅）は、ＤＮＡ分離および／または検出に適したナノチャネルを形成する。
都合の良いことには、細孔／ナノチャネルの表面特性は、異なる応用に適するように調整することができる。
エピタキシャル成長を用いて、Ｓｉ、ＳｉＧｅ、Ｇｅ材料のような異なる材料が、異なる応用の特定の要求に対するナノチャネルの表面特性を調整するために集積できる。
例えば、Ｓｉチャネルは、ＳｉＯ２に囲まれたナノチャネルを形成するために酸化される。
堆積技術により充填材料を形成する工程を含む本発明の方法は、露出した異なる結晶面のそれぞれの上で、（等方的な）レイヤバイレイヤ（layer-by-layer）膜を堆積（または形成）することができる。そのような堆積技術の典型的な例は、エピタキシャル成長である。
ナノチャネル形成は、リセス中に露出した結晶面と、エピタキシプロセス条件とにより決定される。異なる大きさ、形状（露出した結晶面）、および／または表面状態を有するように、リソグラフィおよびエッチング（ドライエッチングまたはウエットエッチング）により、リセスが形成される（またはパターニングされる）。
都合の良いことには、規則的なナノチャネル／ナノ細孔が、エピタキシャル成長により、リセス中に直接形成され、それにより、更なるアニールおよび／または化学機械処理（ＣＭＰ）は不要である。
都合の良いことには、充填材料はリセス（またはトレンチ）中にのみ選択的に成長され、これにより更なるＣＭＰプロセスを避ける。
露出した結晶表面に垂直な、異なる方向に対する充填材料の成長表面の成長速度は、堆積の温度や圧力の条件と同様に、供給される前駆体および塩素（または塩化物）（例えばＨＣｌまたはＣｌ２）により制御される。
成長表面（または平面）の交差部分において形成されるナノチャネルの形状は、ダイアモンド形、円形、正方形、三角形（または長方形、または六角形）のいずれかである。円形は、リセス形状（またはデザイン）、成長条件、および／またはリフロー（後処理）プロセス条件を調整することにより得ることができる。

Claims (13)

  1. 単結晶基板を含むデバイスであって、
    単結晶基板は、単結晶基板の所定の結晶面を露出させる少なくとも１つのリセス領域であって、結晶面は、｛１００｝面、｛１１０｝面、およびそれらに挟まれた｛１１１｝結晶面を有し、少なくとも１つのリセス領域は、更に、リセス幅を有し、および半導体材料からなる充填材料と埋め込まれたナノチャネルとを含み、
    埋め込まれたナノチャネルの幅、形状、および深さは、少なくとも１つのリセス領域のリセス幅と、露出した所定の結晶面に対して垂直な方向における充填材料の膜厚により決定されるデバイス。
  2. 複数のリセス領域を含み、それぞれのリセス領域は埋め込まれたナノチャネルを含む請求項１に記載のデバイス。
  3. 埋め込まれたナノチャネルは、ナノチャネルのアレイまたはネットワークを形成する請求項２に記載のデバイス。
  4. 埋め込まれたナノチャネルの幅は、１ミクロン以下であり、好適には１０ｎｍ以下である請求項１〜３のいずれかに記載のデバイス。
  5. 埋め込まれたナノチャネルの長さは、１００ｎｍ以上である請求項１〜４のいずれかに記載のデバイス。
  6. ナノチャネルデバイスの製造方法であって、
    少なくとも１つのリセス領域を含む単結晶基板であって、少なくとも１つのリセス領域は、リセス幅を有し、単結晶基板の所定の結晶面を露出させる、単結晶基板を形成する工程と、
    少なくとも１つのリセス領域中に充填材料をエピタキシャル成長させる工程と、を含み、
    露出した所定の結晶面に対して垂直な方向の充填材料の成長表面の成長速度が制御されて、埋め込まれたナノチャネルが、充填材料の少なくとも２つの成長表面の交差部分において、少なくとも１つのリセス領域中に形成され、
    単結晶基板は、｛１００｝オリエンテーションと少なくとも１つのリセス領域とを有するシリコン基板であり、リセス領域は、シリコン基板の｛１００｝、｛１１０｝、および｛１１１｝結晶面を露出させ、
    充填材料はゲルマニウムであり、
    露出した｛１００｝、｛１１０｝、および｛１１１｝結晶面に垂直な方向のゲルマニウムの成長表面の成長速度が制御されて、埋め込まれたナノチャネルが、ゲルマニウムの成長表面の交差部分において、少なくとも１つのリセス領域中に形成される製造方法。
  7. ナノチャネルデバイスの製造方法であって、
    少なくとも１つのリセス領域を含む単結晶基板であって、少なくとも１つのリセス領域は、リセス幅を有し、単結晶基板の所定の結晶面を露出させる、単結晶基板を形成する工程と、
    少なくとも１つのリセス領域中に充填材料をエピタキシャル成長させる工程と、を含み、
    露出した所定の結晶面に対して垂直な方向の充填材料の成長表面の成長速度が制御されて、埋め込まれたナノチャネルが、充填材料の少なくとも２つの成長表面の交差部分において、少なくとも１つのリセス領域中に形成され、
    エピタキシャル成長中に塩化物が導入されて、露出した｛１００｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度を、露出した｛１１０｝結晶面に対して垂直な方向のゲルマニウムの成長表面の成長速度より多く減らし、２つの対向する｛１１０｝平面が合わさる前に、１組の｛１１１｝ファセットを形成することを特徴とする製造方法。
  8. 成長速度が、エピタキシャル成長中に塩化物を導入することにより制御される請求項６または７に記載の製造方法。
  9. 埋め込まれたナノチャネルの幅、形状、および深さが、少なくとも１つのリセス領域の幅により、および露出した所定の結晶面に対して垂直な方向の充填材料の成長表面の成長速度により決定される請求項６〜８のいずれかに記載の製造方法。
  10. 埋め込まれたナノチャネルの形成前に、熱処理が行われない請求項６〜９のいずれかに記載の製造方法。
  11. 充填材料のエピタキシャル成長は、露出した結晶面に対して垂直な方向の充填材料の成長表面の成長速度を、互いに独立して制御するのに適した請求項６〜１０のいずれかに記載の製造方法。
  12. 埋め込まれたナノチャネルの幅は、１ミクロン以下、好適には１０ｎｍ以下である請求項６〜１１のいずれかに記載の製造方法。
  13. ｛１１１｝ファセットは、ナノチャネルの全体の長さに渡って、細孔直径または幅の均一性を維持する請求項７に記載の製造方法。
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