JP6005222B2 - デバッグインターフェースを部分的にイネーブルするための装置 - Google Patents
デバッグインターフェースを部分的にイネーブルするための装置 Download PDFInfo
- Publication number
- JP6005222B2 JP6005222B2 JP2015143847A JP2015143847A JP6005222B2 JP 6005222 B2 JP6005222 B2 JP 6005222B2 JP 2015143847 A JP2015143847 A JP 2015143847A JP 2015143847 A JP2015143847 A JP 2015143847A JP 6005222 B2 JP6005222 B2 JP 6005222B2
- Authority
- JP
- Japan
- Prior art keywords
- hardware device
- programmable hardware
- logic
- interface
- configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 53
- 238000012544 monitoring process Methods 0.000 claims description 19
- 230000008672 reprogramming Effects 0.000 claims description 14
- 230000007246 mechanism Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 3
- 230000011664 signaling Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
- G06F11/3656—Software debugging using additional hardware using a specific debug interface
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
- G06F21/57—Certifying or maintaining trusted computer platforms, e.g. secure boots or power-downs, version controls, system software checks, secure updates or assessing vulnerabilities
- G06F21/575—Secure boot
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/74—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information operating in dual or compartmented mode, i.e. at least one secure mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
Description
Claims (14)
- 第1のプログラミング可能なハードウェアデバイス(1)のデバッグインターフェース(8)を部分的にイネーブルするための装置であって、
前記装置は、前記第1のプログラミング可能なハードウェアデバイス(1)と、コンフィギュレーションユニット(6)と、コンフィギュレーションメモリ(14)とを有し、
前記第1のプログラミング可能なハードウェアデバイス(1)は、前記第1のプログラミング可能なハードウェアデバイス(1)をプログラミングするように構成されたコンフィギュレーションインターフェース(5)と、データインターフェース(7)と、前記第1のプログラミング可能なハードウェアデバイス(1)をデバッグ及びプログラミングするように構成されたデバッグインターフェース(8)とを有し、
前記コンフィギュレーションメモリ(14)には、第1のロジック(13)が格納されており、前記コンフィギュレーションユニット(6)は、前記第1のプログラミング可能なハードウェアデバイス(1)を前記第1のロジック(13)に基づいてプログラミングするように構成されている
装置において、
前記コンフィギュレーションユニット(6)は、前記デバッグインターフェース(8)を介して第2のロジックに基づいて実行されている、前記第1のプログラミング可能なハードウェアデバイス(1)のプログラミングプロセスを検出し、前記デバッグインターフェース(8)を介して実行されている前記プログラミングプロセスの終了後に、前記第1のプログラミング可能なハードウェアデバイス(1)を前記第1のロジック(13)に基づいて再プログラミングするように構成されている
ことを特徴とする、装置。 - 前記第1のプログラミング可能なハードウェアデバイス(1)の前記再プログラミングを、自動的に実行し、
前記第1のプログラミング可能なハードウェアデバイス(1)の使用は、前記デバッグインターフェース(8)を介して実行されている前記プログラミングプロセスを検出している間の全期間内において、前記第1のロジック(13)に基づく前記再プログラミングが完了するまで遮断されている
ことを特徴とする、請求項1記載の装置。 - 前記第1のプログラミング可能なハードウェアデバイス(1)は、当該第1のプログラミング可能なハードウェアデバイス(1)のプログラミングプロセスをシグナリングするように構成されたコンフィギュレーション監視インターフェース(9)を有し、
前記コンフィギュレーションユニット(6)は、前記コンフィギュレーション監視インターフェース(9)を監視するように構成されている
ことを特徴とする、請求項1又は2記載の装置。 - 前記コンフィギュレーションユニット(6)は、前記デバッグインターフェース(8)を介して実行されている前記プログラミングプロセスを検出した後、前記デバッグインターフェース(8)を介して実行されている当該プログラミングプロセスを阻止する
ことを特徴とする、請求項3記載の装置。 - 前記コンフィギュレーションユニット(6)は、前記デバッグインターフェース(8)を介して前記第2のロジックに基づいて実行された前記プログラミングプロセスの終了後に、前記第1のプログラミング可能なハードウェアデバイス(1)の再プログラミングを選択的に実行する又は実行しないように構成されている
ことを特徴とする、請求項1から4のいずれか一項記載の装置。 - 前記第2のロジックに基づく前記プログラミングプロセスの終了後に、前記コンフィギュレーションユニット(6)が前記第1のプログラミング可能なハードウェアデバイス(1)を再プログラミングするか否かを規定している情報が、前記コンフィギュレーションユニット(6)のメモリに格納されている
ことを特徴とする、請求項5記載の装置。 - 前記コンフィギュレーションユニット(6)は、CPLD、FPGA、プロセッサ、又は、これらのタイプのプログラミング可能なハードウェアデバイスのうち2つ又は3つの組み合わせとして構成されている
ことを特徴とする、請求項1から6のいずれか一項記載の装置。 - 前記デバッグインターフェース(8)は、好ましくはIEEE標準1149.1に準拠した、JTAGインターフェースとして構成されている
ことを特徴とする、請求項1から7のいずれか一項記載の装置。 - 前記装置は、第2のプログラミング可能なハードウェアデバイス(2)を有し、
前記データインターフェース(7)と前記第2のプログラミング可能なハードウェアデバイス(2)との間にデータ接続部(18)が設けられており、
前記第1のプログラミング可能なハードウェアデバイス(1)及び前記第2のプログラミング可能なハードウェアデバイス(2)は、プログラムを並行して処理するため、かつ、前記プログラムの処理中に前記データ接続部を介してプログラムデータを交換するために構成されている
ことを特徴とする、請求項1から8のいずれか一項記載の装置。 - 前記第2のプログラミング可能なハードウェアデバイス(2)は、前記第1のプログラミング可能なハードウェアデバイス(1)をプログラミングするために構成されている
ことを特徴とする、請求項9記載の装置。 - 前記第1のプログラミング可能なハードウェアデバイス(1)は、FPGAとして構成されており、前記第2のプログラミング可能なハードウェアデバイス(2)は、プロセッサ又はFPGAとして構成されている
ことを特徴とする、請求項7から10のいずれか一項記載の装置。 - 前記第1のロジック(13)は、少なくとも部分的にユーザによって構築され、前記コンフィギュレーションメモリに格納される
ことを特徴とする、請求項1から11のいずれか一項記載の装置。 - 前記第1のロジック(13)は、ユーザによって変更不可能なロジックであるか、又は、
前記第1のロジック(13)は、ユーザによって自由にコンフィギュレーション可能な機能的なロジック(11)と、前記機能的なロジック(11)と前記データインターフェース(7)との間のデータ交換のための必須のインターフェースロジック(4)とから組み合わされている
ことを特徴とする、請求項12記載の装置。 - 前記第1のプログラミング可能なハードウェアデバイス(1)は、PLD、プロセッサ、又は、PLDとプロセッサとの組み合わせである
ことを特徴とする、請求項1から13のいずれか一項記載の装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102014110197.9 | 2014-07-21 | ||
DE102014110197 | 2014-07-21 | ||
DE102015110729.5 | 2015-07-03 | ||
DE102015110729.5A DE102015110729A1 (de) | 2014-07-21 | 2015-07-03 | Anordnung zur teilweisen Freigabe einer Debuggingschnittstelle |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016024829A JP2016024829A (ja) | 2016-02-08 |
JP6005222B2 true JP6005222B2 (ja) | 2016-10-12 |
Family
ID=53716375
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015143847A Active JP6005222B2 (ja) | 2014-07-21 | 2015-07-21 | デバッグインターフェースを部分的にイネーブルするための装置 |
JP2015143611A Active JP5940201B2 (ja) | 2014-07-21 | 2015-07-21 | プログラミング可能なハードウェアデバイスのコンフィギュレーションを阻止する装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015143611A Active JP5940201B2 (ja) | 2014-07-21 | 2015-07-21 | プログラミング可能なハードウェアデバイスのコンフィギュレーションを阻止する装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US9759770B2 (ja) |
EP (1) | EP2977905A1 (ja) |
JP (2) | JP6005222B2 (ja) |
CN (2) | CN105426280B (ja) |
DE (1) | DE102015110729A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108475473A (zh) | 2016-02-12 | 2018-08-31 | 本田技研工业株式会社 | 车辆控制装置、车辆控制方法及车辆控制程序 |
US10853522B2 (en) * | 2017-06-06 | 2020-12-01 | Itron Networked Solutions, Inc. | Automatic closing of non-secure ports in a remote network communications device |
US11105850B2 (en) * | 2018-05-24 | 2021-08-31 | Seagate Technology Llc | Secure debug system for electronic devices |
EP3702947B1 (en) * | 2019-03-01 | 2021-10-20 | Siemens Aktiengesellschaft | Method for verifying at runtime of a hardware-application component a current configuration setting of an execution environment provided by a configurable hardware module |
EP3812938A1 (de) * | 2019-10-24 | 2021-04-28 | Siemens Aktiengesellschaft | Rekonfiguration einer hardwarekomponente eines technischen geräts |
DE102020116872A1 (de) | 2020-03-27 | 2021-09-30 | Dspace Digital Signal Processing And Control Engineering Gmbh | Verfahren zur Programmierung einer programmierbaren Gatteranordnung in einem verteilten Computersystem |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03205690A (ja) | 1989-07-07 | 1991-09-09 | Hudson Soft Co Ltd | メモリアクセス制御装置 |
US5838901A (en) * | 1996-08-05 | 1998-11-17 | Xilinx, Inc. | Overridable data protection mechanism for PLDs |
JPH1165884A (ja) * | 1997-08-25 | 1999-03-09 | Nec Corp | マイクロコンピュータ及びそのデバッグ方法 |
DE19835609C2 (de) | 1998-08-06 | 2000-06-08 | Siemens Ag | Programmgesteuerte Einheit |
US6976136B2 (en) * | 2001-05-07 | 2005-12-13 | National Semiconductor Corporation | Flash memory protection scheme for secured shared BIOS implementation in personal computers with an embedded controller |
US6910127B1 (en) | 2001-12-18 | 2005-06-21 | Applied Micro Circuits Corporation | System and method for secure network provisioning by locking to prevent loading of subsequently received configuration data |
US7149636B2 (en) * | 2002-04-04 | 2006-12-12 | Texas Instruments Incorporated | Method and apparatus for non-obtrusive power profiling |
US6907595B2 (en) | 2002-12-13 | 2005-06-14 | Xilinx, Inc. | Partial reconfiguration of a programmable logic device using an on-chip processor |
US7242218B2 (en) * | 2004-12-02 | 2007-07-10 | Altera Corporation | Techniques for combining volatile and non-volatile programmable logic on an integrated circuit |
US7245134B2 (en) * | 2005-01-31 | 2007-07-17 | Formfactor, Inc. | Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes |
US20080168562A1 (en) * | 2005-02-25 | 2008-07-10 | Tomoyuki Haga | Secure Processing Device and Secure Processing System |
CN101233525A (zh) * | 2005-05-26 | 2008-07-30 | 松下电器产业株式会社 | 数据处理装置 |
JP2009505303A (ja) * | 2005-08-22 | 2009-02-05 | エヌエックスピー ビー ヴィ | 組み込みメモリ保護 |
US7665002B1 (en) * | 2005-12-14 | 2010-02-16 | Advanced Micro Devices, Inc. | Multi-core integrated circuit with shared debug port |
US7581087B2 (en) * | 2006-01-17 | 2009-08-25 | Qualcomm Incorporated | Method and apparatus for debugging a multicore system |
US7657805B2 (en) * | 2007-07-02 | 2010-02-02 | Sun Microsystems, Inc. | Integrated circuit with blocking pin to coordinate entry into test mode |
US7971051B2 (en) | 2007-09-27 | 2011-06-28 | Fujitsu Limited | FPGA configuration protection and control using hardware watchdog timer |
US7836347B2 (en) * | 2007-10-17 | 2010-11-16 | GE Intelligent Platforms Inc. | Service and diagnostic logic scan apparatus and method |
US8055936B2 (en) * | 2008-12-31 | 2011-11-08 | Pitney Bowes Inc. | System and method for data recovery in a disabled integrated circuit |
US8074118B2 (en) | 2009-01-28 | 2011-12-06 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for influencing a control unit and manipulation unit |
US8332641B2 (en) * | 2009-01-30 | 2012-12-11 | Freescale Semiconductor, Inc. | Authenticated debug access for field returns |
US20110145934A1 (en) | 2009-10-13 | 2011-06-16 | Miron Abramovici | Autonomous distributed programmable logic for monitoring and securing electronic systems |
US8686753B1 (en) | 2011-04-08 | 2014-04-01 | Altera Corporation | Partial reconfiguration and in-system debugging |
US20130031419A1 (en) * | 2011-07-28 | 2013-01-31 | International Business Machines Corporation | Collecting Debug Data in a Secure Chip Implementation |
JP5742575B2 (ja) * | 2011-08-11 | 2015-07-01 | 富士電機株式会社 | 半導体集積回路およびデータ漏洩防止方法 |
JP5816034B2 (ja) * | 2011-09-12 | 2015-11-17 | パナソニック デバイスSunx株式会社 | 増設記憶装置、plcシステム、アダプタ装置 |
KR101301022B1 (ko) * | 2011-12-23 | 2013-08-28 | 한국전자통신연구원 | 암 코어 기반의 프로세서를 위한 외부 공격 방어 장치 및 이를 이용한 방법 |
US8966313B2 (en) * | 2012-04-30 | 2015-02-24 | Hewlett-Packard Development Company, L.P. | Systems and methods for a shared debug pin |
-
2015
- 2015-07-03 DE DE102015110729.5A patent/DE102015110729A1/de not_active Withdrawn
- 2015-07-17 EP EP15177297.7A patent/EP2977905A1/de not_active Withdrawn
- 2015-07-21 JP JP2015143847A patent/JP6005222B2/ja active Active
- 2015-07-21 CN CN201510680947.6A patent/CN105426280B/zh active Active
- 2015-07-21 US US14/804,500 patent/US9759770B2/en active Active
- 2015-07-21 CN CN201510680948.0A patent/CN105404829B/zh active Active
- 2015-07-21 US US14/804,692 patent/US9797947B2/en active Active
- 2015-07-21 JP JP2015143611A patent/JP5940201B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
DE102015110729A1 (de) | 2016-01-21 |
US9797947B2 (en) | 2017-10-24 |
JP2016024827A (ja) | 2016-02-08 |
JP5940201B2 (ja) | 2016-06-29 |
JP2016024829A (ja) | 2016-02-08 |
US9759770B2 (en) | 2017-09-12 |
CN105404829B (zh) | 2019-03-08 |
US20160018464A1 (en) | 2016-01-21 |
EP2977905A1 (de) | 2016-01-27 |
US20160018465A1 (en) | 2016-01-21 |
CN105404829A (zh) | 2016-03-16 |
CN105426280B (zh) | 2018-03-30 |
CN105426280A (zh) | 2016-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6005222B2 (ja) | デバッグインターフェースを部分的にイネーブルするための装置 | |
CN107493685B (zh) | 经由端口控制器自身的外部端口对端口控制器进行再编程 | |
US8910109B1 (en) | System level tools to support FPGA partial reconfiguration | |
EP3287800B1 (en) | Jtag debug apparatus and jtag debug method | |
JP4987182B2 (ja) | コンピュータシステム | |
EP3198725B1 (en) | Programmable ic with safety sub-system | |
KR20110124617A (ko) | 시스템-온-칩 및 그것의 디버깅 방법 | |
CN104035803A (zh) | 一种更新cpld/fpga固件的方法、装置及烧录器 | |
US9476937B2 (en) | Debug circuit for an integrated circuit | |
JP4865943B2 (ja) | コンピュータシステム | |
JP6139386B2 (ja) | プログラマブルコントローラ | |
JP2001154876A (ja) | マイクロコンピュータデバッグアーキテクチャ及び方法 | |
US20100070260A1 (en) | Verification device, verifying apparatus and verification system | |
JP6175788B2 (ja) | マイクロプログラムを更新可能な電子機器 | |
US20170147464A1 (en) | Input/output parameter selection | |
US9495239B1 (en) | User-configurable error handling | |
US20140095414A1 (en) | Method and apparatus to generate platform correctable tx-rx | |
WO2010125793A1 (ja) | 試験装置および試験方法 | |
CN110764966B (zh) | 用于ecu安全监控系统工作模式的自适应方法及系统 | |
CN108710554A (zh) | 处理器侦错系统及方法 | |
JP6274947B2 (ja) | 車載制御装置のマイクロプロセッサの異常診断方法 | |
CN203191966U (zh) | 一种看门狗控制电路 | |
CN104657178A (zh) | 一种采用接口技术进行fpga配置的方法 | |
JP6264662B2 (ja) | 集積回路 | |
JP2020153867A (ja) | 半導体装置、半導体装置の診断方法、及び、半導体装置の診断プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160729 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160808 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160906 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6005222 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |