JP6004487B2 - 負荷接続状態検出回路 - Google Patents

Description

本発明は、負荷回路が接続され、負荷回路の接続状態を検出する負荷接続状態検出回路に関し、特に電流制限回路を有した負荷接続状態検出回路に関する。

車両等に搭載されたＧＰＳ（Global Positioning System）装置などに用いられる受信装置において、到来電波を最適に受信するためには負荷回路が正常に接続されていることが重要である。負荷回路の接続状態を検出するために、受信装置には負荷回路の接続状態が正常であるか否かを検出する負荷接続状態検出回路が組み込まれることがある。負荷接続状態検出回路としては、負荷回路のインピーダンスが所定値未満になった場合に、スイッチング素子をオフして電流制限を行うように構成された負荷接続状態検出回路が知られている。（例えば、特許文献１参照）。尚、負荷回路が正常に接続されている状態とは、負荷接続状態検出回路から見た負荷回路のインピーダンスが適正なインピーダンスの範囲内にある状態を言う。

図５に、特許文献１に記載された第１従来例としての負荷接続状態検出回路９００を示す。

図５に示すように、負荷接続状態検出回路９００は、アンテナ検出回路９５１と、電流制限回路９５２と、温度補償回路９５３と、電位保持回路９５４とを有している。負荷接続状態検出回路９００には、電源電圧Ｖｄｄが供給される電源端子Ａ１と、アンテナ９０２が接続される接続端子Ｂ１と、が備えられている。また、アンテナ９０２の接続状態を検出した結果を外部に伝達するための第１出力端子Ｏｕｔ１、及び第２出力端子Ｏｕｔ２を有している。

負荷接続状態検出回路９００では、トランジスタ９２５と抵抗９２１とが並列に接続されている。また、アンテナ９０２のインピーダンスが所定値以上の場合に、トランジスタ９２６がオンであり、トランジスタ９２５もオンであるように構成されている。逆に、アンテナ９０２のインピーダンスが所定値よりも小さくなった場合に、トランジスタ９２６がオフになり、トランジスタ９２５もオフとなるように構成されている。従って、アンテナ９０２のインピーダンスが所定値よりも小さくなった場合に、トランジスタ９２５に電流を流す代わりに抵抗９２１を介して電流を流すことができる。即ち、トランジスタ９２５に対し電流制限を行うことができる。そのため、大電流によるトランジスタ９２５の破壊を防止することができる。

上述のように、負荷接続状態検出回路９００は、アンテナ９０２のインピーダンスが所定値よりも小さくなった場合に、トランジスタ９２５に対し電流制限を行うことができる。そのため、大電流によるトランジスタ９２５の破壊を防止することができる。しかし、負荷接続状態検出回路９００のような車載用の回路では、アンテナ９０２が接続される接続端子Ｂ１にカーバッテリーなどの外部電源が誤って接続されるような場合がある。そのような場合には、カーバッテリーからの過大電流により負荷接続状態検出回路９００の回路内の各半導体素子や、カーバッテリーからの電源を電圧安定化させるための電源供給回路（図示せず）内の各半導体素子が破損するという問題が考えられる。

このような問題に対し、特許文献２に記載されたような、電子機器が提案されている。特許文献２に記載された第２従来例としての電子機器８０４を図６に示す。

電子機器８０４内の保護回路８０１では、直流電源８２１が正常に接続される場合、即ち、直流電源８２１の正電極＋が直流電源ラインＢに接続され、直流電源８２１の負電極−が接地電源ラインＧＮＤに接続される場合、ＰチャンネルＦＥＴ８０３ａはオンされる。そして、ＰチャンネルＦＥＴ８０３ａは、第１のノードＮＤ１と第２のノードＮＤ２との間を通電する。従って、電子回路８０４ａは、直流電源８２１で正常に動作することができる。

これに対し、直流電源８２１が逆に接続される場合、即ち、直流電源８２１の正電極が接地電源ラインＧＮＤに接続され、直流電源８２１の負電極−が直流電源ラインＢに接続された場合、ＰチャンネルＦＥＴ８０３ａはオフされる。そして、ＰチャンネルＦＥＴ８０３ａは、第１のノードＮＤ１と第２のノードＮＤ２との間を断絶し、従って、逆接続から電子回路８０４ａを保護することができるとしている。

特開２０１２−１９１３８１号公報 特開２０１２−２２２８８５号公報

しかしながら、電子機器８０４においては、直流電源ラインＢ及び接地電源ラインＧＮＤと電子回路８０４ａとの間に、複数の素子からなる保護回路８０１を挿入しなくてはならなかった。その結果、電子機器８０４としては、回路規模が拡大することになり、また、保護回路８０１内の部品点数も多く必要とするため、電子機器８０４のコストアップに繋がっていた。

上述した保護回路８０１に代わる回路として、逆接続防止のためのダイオードを端子Ｔ１と電子回路８０４ａとの間に挿入することも考えられる。この場合、部品点数が１点だけであるため、回路規模はそれほど大きくならず、また、電子機器８０４にかかるコストも大きくアップすることはない。しかし、ダイオードを端子Ｔ１と８０４ａとの間に挿入した場合、ダイオードの順方向電圧の分だけ電圧降下が生じ、直流電源８２１から電子回路８０４ａに電圧降下した電源電圧が供給されることになる。その結果、電子回路８０４ａでは、利用できる電圧の範囲が狭まってしまい、電子回路８０４ａの回路性能に影響してしまうことになる。

本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、電流制限が可能で、電源電圧より高い異常電圧が接続端子に印加されても回路内の半導体素子を保護できる負荷接続状態検出回路を、回路規模をそれ程大きくすることなく実現させることにある。

この課題を解決するために、本発明の負荷接続状態検出回路は、外部から電源が供給される電源端子と、グランドとの間に接続される負荷回路に電源を供給する接続端子と、を備えた負荷接続状態検出回路であって、電流制限回路を有し、前記電流制限回路が、エミッタが前記電源端子に接続され、コレクタが前記接続端子に接続されたＰＮＰ型の第１トランジスタと、エミッタが前記電源端子に接続され、コレクタが前記第１トランジスタのベースに接続されていると共に、ベースが前記第１トランジスタのコレクタに接続されたＮＰＮ型の第２トランジスタと、前記第１トランジスタのエミッタとコレクタとの間に接続された第１抵抗と、を有し、電流制限時に前記第１抵抗を介して電流を流すように構成されていて、制御端を有するスイッチング素子を更に設け、前記スイッチング素子の一端を前記第２トランジスタのベースに接続すると共に、前記スイッチング素子の他端をグランドに接続し、前記制御端を前記第２トランジスタのコレクタに接続したという特徴を有する。

このように構成された負荷接続状態検出回路は、電流制限を行うことができると共に、スイッチング素子を１点追加したことによって、電源電圧より高い異常電圧が接続端子に印加された場合に、第１トランジスタと第２トランジスタを共にオフにすることができる。その結果、接続端子に印加された異常電圧による電流は、第１トランジスタのエミッタとコレクタとの間に接続された第１抵抗を通して流れることになり、回路内の半導体素子を保護することができる。従って、異常電圧が接続端子に印加されても回路内の半導体素子を保護できる負荷接続状態検出回路を、回路規模をそれ程大きくすることなく実現させることができる。

また、上記の構成において、本発明の負荷接続状態検出回路は、前記スイッチング素子が電界効果トランジスタであり、ドレインが前記第２トランジスタのベースに接続され、ソースがグランドに接続されているという特徴を有する。

このように構成された負荷接続状態検出回路は、スイッチング素子として電界効果トランジスタを使用したので、スイッチング動作を容易に行なわせることができる。

また、上記の構成において、本発明の負荷接続状態検出回路は、一端が前記電源端子に接続され、他端が前記第１トランジスタのエミッタに接続された第２抵抗を設けると共に、反転入力端が第３抵抗を介して前記第２抵抗の一端に接続され、非反転入力端が第４抵抗を介して前記第２抵抗の他端に接続され、前記反転入力端と出力端との間に第５抵抗が接続されたコンパレータを設け、前記コンパレータの出力電圧と、前記第２トランジスタのコレクタの電圧と、によって前記負荷回路の接続状態を検出するという特徴を有する。

このように構成された負荷接続状態検出回路は、接続端子に接続される負荷回路の接続状態を、コンパレータの出力電圧と第２トランジスタのコレクタの電圧とを確認することによって、容易に検出することができる。

また、上記の構成において、本発明の負荷接続状態検出回路は、前記負荷回路に、ケーブル及び増幅回路を含むという特徴を有する。

このように構成された負荷接続状態検出回路は、接続端子に接続されるケーブルの切断や短絡、又は、増幅回路の故障等の状態を容易に検出することができる。

本発明の負荷接続状態検出回路は、電流制限を行うことができると共に、スイッチング素子を１点追加したことによって、電源電圧より高い異常電圧が接続端子に印加された場合に、第１トランジスタと第２トランジスタを共にオフにすることができる。その結果、接続端子に印加された異常電圧による電流は、第１トランジスタのエミッタとコレクタとの間に接続された第１抵抗を通して流れることになり、回路内の半導体素子を保護することができる。従って、異常電圧が接続端子に印加されても回路内の半導体素子を保護できる負荷接続状態検出回路を、回路規模をそれ程大きくすることなく実現させることができる。

本発明の実施形態に係る負荷接続状態検出回路と負荷回路との接続関係を示すブロック図である。 本発明の実施形態に係る負荷接続状態検出回路の回路図である。 本発明の実施形態に係る負荷接続状態検出回路の、電流制限時の各トランジスタ、ＦＥＴ、第１出力端子及び第２出力端子の状態を示す表である。 本発明の実施形態に係る負荷接続状態検出回路の、接続端子に電源電圧より高い異常電圧が印加された場合の、各トランジスタ、ＦＥＴ、第１出力端子及び第２出力端子の状態を示す表である。 第１従来例に係る負荷接続状態検出回路の回路図である。 第２従来例に係る負荷接続状態検出回路の回路図である。

［実施形態］
以下、本発明の実施形態について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る負荷接続状態検出回路１００と負荷回路５０との接続関係を示すブロック図である。

図１に示すように、本発明の実施形態に係る負荷接続状態検出回路１００は、車両等に搭載されるＧＰＳ（Global Positioning System）受信装置１５０に内蔵されている。ＧＰＳ受信装置１５０には、負荷接続状態検出回路１００の他にＧＰＳ受信回路１２０が内蔵されていて、ＧＰＳ受信に関する種々の処理を行なっている。負荷接続状態検出回路１００は、電源端子２２に接続されていて、負荷回路５０に電源を供給するように構成されている。負荷接続状態検出回路１００の接続端子２１には、ＧＰＳ受信回路１２０の高周波信号入力端子１２１が接続されており、高周波信号入力端子１２１には負荷回路５０からの高周波信号が入力される。尚、接続端子２１と高周波信号入力端子１２１との間には、直流電流をカットするため、キャパシタ１２２が接続されている。

図１に示すように、負荷回路５０は、アンテナ５１と、増幅回路５２と、インダクタ５３と、キャパシタ５４と、高周波信号出力端子５５と、ケーブル５６と、で構成されている。ケーブル５６は、ＧＰＳ受信装置１５０と増幅回路５２とを接続していて、負荷接続状態検出回路１００から増幅回路５２へ電源を供給すると同時に、アンテナ５１で受信した高周波信号をＧＰＳ受信装置１５０へ伝送する役目を担っている。アンテナ５１は、到来するＧＰＳ信号を受信して増幅回路５２に入力する。増幅回路５２では入力されたＧＰＳ信号が増幅され、増幅されたＧＰＳ信号は、高周波信号出力端子５５からケーブル５６を介してＧＰＳ受信回路１２０の高周波信号入力端子１２１に伝送される。増幅回路５２内の電源端子は、増幅回路５２から出力される高周波信号に影響を与えないように、インダクタ５３を介してケーブル５６に接続されている。また、増幅回路５２の高周波信号の出力端は、負荷接続状態検出回路１００からの直流電流が流入しないようにするため、キャパシタ５４を介してケーブル５６に接続されている。

次に、負荷接続状態検出回路１００の回路構成について説明する。図２は、本発明の実施形態に係る負荷接続状態検出回路１００の回路図である。負荷接続状態検出回路１００は、図２に示すように、電流制限回路１０と、負荷接続状態判定回路２０と、スイッチ回路３０とから構成されている。

電流制限回路１０は、第１トランジスタ１と、第２トランジスタ２と、を備えている。電流制限回路１０は、また、各トランジスタ同士、及び各トランジスタと電源端子２２又は接続端子２１とを接続するための第１抵抗１１と、第６抵抗１６と、第７抵抗１７と、第８抵抗１８と、を備えている。尚、接続端子２１には、前述したように、負荷回路５０が接続される。また、電源端子２２には、外部から、例えば車両のバッテリー（図示せず）からレギュレータ（図示せず）を通して降圧された電源電圧Ｖｃｃが供給されている。尚、本発明の実施形態に係る負荷接続状態検出回路１００では、Ｖｃｃ＝５Ｖとしている。

第１トランジスタ１はＰＮＰ型のバイポーラトランジスタであり、第１トランジスタ１のエミッタが第２抵抗１２を介して電源端子２２に接続され、コレクタは接続端子２１に接続されている。また、第１トランジスタ１のエミッタ・コレクタ間には第１抵抗１１が接続されている。電流制限回路１０では、電流制限時に第１トランジスタ１がオフになった場合、第１抵抗１１に電流を流すように構成されている。第１抵抗１１の抵抗値は、例えば、１０ＫΩとすることができる。

第２トランジスタ２はＮＰＮ型のバイポーラトランジスタであり、一端が接地された第８抵抗１８の他端にベースが接続され、コレクタが第６抵抗１６を介して第１トランジスタ１のベースに接続されている。また、第２トランジスタ２のベースは、第７抵抗１７によって第１トランジスタ１のコレクタに接続されている。

負荷接続状態判定回路２０は、接続端子２１に接続される負荷回路５０の状態を検出可能に構成されている。具体的には、第２抵抗１２と、コンパレータ４と、第３抵抗１３と、第４抵抗１４と、第５抵抗１５と、から構成されている。また、負荷接続状態判定回路２０には、負荷接続状態を判定するための第１出力端子４１及び第２出力端子４２が設けられている。

負荷接続状態判定回路２０では、第２抵抗１２の一端が電源端子２２に接続され、他端が第１トランジスタ１のエミッタに接続されている。コンパレータ４の反転入力端４ａ（−）は第３抵抗１３を介して第２抵抗１２の一端に接続され、非反転入力端４ｂ（＋）が第４抵抗１４を介して第２抵抗１２の他端に接続され、反転入力端４ａ（−）とコンパレータ出力端４ｃとの間に、帰還抵抗としての第５抵抗１５が接続されている。第１出力端子４１はコンパレータ４のコンパレータ出力端４ｃに接続されていて、第２出力端子４２は、電流制限回路１０における第２トランジスタ２のコレクタに接続されている。

第２抵抗１２は、電源端子２２と第１トランジスタ１との間に、第１トランジスタ１に対し直列に接続されていて、負荷回路５０の接続状態に応じた電流が流れるように、その抵抗値が設定されている。負荷接続状態判定回路２０では、第２抵抗１２を流れる電流を検出可能になっている。ここで、第２抵抗１２は、接続端子２１に接続される負荷回路５０の状態をコンパレータ４によって検出可能にするための所定の抵抗値を有している。例えば、正常な接続状態での負荷回路５０のインピーダンスが１００Ω〜５ｋΩである場合、第２抵抗１２の抵抗値は４．７Ωとすることができる。

また、第３抵抗１３、第４抵抗１４、及び第５抵抗１５は負荷接続状態判定回路２０の利得を調整するための抵抗である。第３抵抗１３及び第４抵抗１４の抵抗値は、例えば、４７Ωとすることができ、第５抵抗１５の抵抗値は、例えば、１５ＫΩとすることができる。

このように構成された負荷接続状態判定回路２０において、負荷回路５０のインピーダンスが適正範囲の上限値をしきい値としてそれより小さい値（例えば、５ｋΩより小さい値）であれば、第２抵抗１２を流れる電流は所定値より大きくなる。そのため、コンパレータ４の反転入力端４ａ（−）と非反転入力端４ｂ（＋）との電位差が所定値より大きい値になる。その結果、コンパレータ４のコンパレータ出力端４ｃ、即ち第１出力端子４１は低電位（以下、ローレベル）になる。

また、負荷回路５０のインピーダンスがしきい値より大きい値（例えば、５ｋΩより大きい値）であれば、第２抵抗１２を流れる電流は所定値より小さくなるため、コンパレータ４の反転入力端４ａ（−）と非反転入力端４ｂ（＋）との電位差が所定値より小さくなる。この場合、コンパレータ４は動作せず、コンパレータ４のコンパレータ出力端４ｃ、即ち第１出力端子４１には、高電位（以下、ハイレベル）が与えられる。

スイッチ回路３０は、スイッチング素子３としての電界効果トランジスタ３ａ（以下、ＦＥＴ３ａと称す（ＦＥＴ：Field effect transistor））によって構成されている。スイッチング素子３の制御端子としてのＦＥＴ３ａのゲートは、第２トランジスタ２のコレクタに接続され、スイッチング素子３の一端としてのＦＥＴ３ａのドレインは、第２トランジスタ２のベースに接続されている。また、スイッチング素子３の他端としてのＦＥＴ３ａのソースは、グランドに接続されている。

ＦＥＴ３ａは、そのゲート・ソース間の電圧がしきい値電圧以上で、充分大きな電圧になった場合オンとなり、そのゲート・ソース間の電圧がしきい値電圧未満の小さな電圧になった場合オフとなる。このように、負荷接続状態検出回路１００では、スイッチング素子３として電界効果トランジスタ３ａを使用したので、スイッチング動作を容易に行なわせることができる。

次に、図２及び図３を用いて、負荷接続状態検出回路１００の回路動作について説明する。尚、負荷接続状態検出回路１００は、接続端子２１に外部から異常な電圧が加えられていない通常の電流制限時と、接続端子２１に負荷回路５０が接続されず、外部から電源電圧Ｖｃｃより高い異常電圧が加えられた場合の異常電圧印加時とは、その回路動作が異なる。よって、電流制限時と異常電圧印加時とに分けて説明を行う。

まず、電流制限時における回路動作について説明を行う。図３は、負荷回路５０のインピーダンスの状態を、適正インピーダンス、高インピーダンス、及び低インピーダンスの各モードに分けて、各素子の動作状態を示した表である。各素子の動作状態とは、各モードにおける第１トランジスタ１、第２トランジスタ２、及びＦＥＴ３ａの、オン又はオフの状態である。また、第１出力端子４１及び第２出力端子４２の、各出力端子の電圧がローレベルであるか、又はハイレベルであるかの状態も示している。尚、ハイレベルの電圧レベルとしては、第１トランジスタ１、第２トランジスタ２それぞれの各ベース、又は、ＦＥＴ３ａのゲートに電圧が掛かった時、各トランジスタ又はＦＥＴがオンとなる電圧レベルである。また、ローレベルの電圧レベルとしては、第１トランジスタ１、第２トランジスタ２の各ベース、又は、ＦＥＴ３ａのゲートに電圧が掛かった時、各トランジスタ又はＦＥＴがオフとなる電圧レベルである。

負荷接続状態検出回路１００では、負荷回路５０の適正インピーダンスの最小値及び最大値を所定の値に設定している。本実施形態では、負荷回路５０の適正インピーダンスの最小値を１００Ωと設定し、適正インピーダンスの最大値を５ＫΩに設定している。今後、負荷回路５０のインピーダンスが１００Ω以上で５ＫΩオーム以下の時を適正インピーダンスとし、インピーダンスが１００Ω未満の時を低インピーダンスとし、インピーダンスが５ＫΩを超える時を高インピーダンスとして以下の説明を行う。

まず、負荷回路５０のインピーダンスが適正インピーダンスである時、即ち第１モードにおける回路動作について説明する。

第１モードでは、まず、電源電圧Ｖｃｃが、電源端子２２から第２抵抗１２及び第１抵抗１１を介して接続端子２１に加わり、負荷回路５０に電流が流れる。前述したように、負荷回路５０のインピーダンスが適正インピーダンスである時、コンパレータ４の反転入力端４ａ（−）と非反転入力端４ｂ（＋）との電位差は所定値より大きい値になっているため、コンパレータ４のコンパレータ出力端４ｃはローレベルになる。そのため、第２トランジスタ２のエミッタは、ローレベルである。また、第２トランジスタ２のベースには、第２抵抗１２、第１抵抗１１及び第７抵抗１７を介して電圧が掛かっている。従って、第２トランジスタ２はオンとなる。第２トランジスタ２がオンとなるため、第１トランジスタ１のベースはローレベルとなる。従って、第１トランジスタ１はオンとなる。この時、ＦＥＴ３ａのゲートもローレベルであるため、ＦＥＴ３ａはオフとなる。また、この時の第１出力端子４１、及び第２出力端子４２のレベルは、共にローレベルである。

この結果、負荷回路５０のインピーダンスが適正インピーダンスである第１モードでは、第１トランジスタ１がオンであるため、電源端子２２から第１トランジスタ１を介して負荷回路５０に電源が供給される。第１モードでの負荷接続状態検出回路１００の回路動作状態について、図３の第１モードに示す。

次に、負荷回路５０のインピーダンスが高インピーダンスである時、即ち第２モードにおける回路動作について説明する。尚、高インピーダンスには、負荷回路５０の接続状態がオープンである状態も含む。

第２モードでは、まず、電源電圧Ｖｃｃが電源端子２２から第２抵抗１２及び第１抵抗１１を介して接続端子２１に掛かり、負荷回路５０に電流が流れる。又は負荷回路５０の接続状態がオープン状態である時、電源端子２２から、第２抵抗１２及び第１抵抗１１を介して接続端子２１に電源電圧Ｖｃｃが掛かる。前述したように、負荷回路５０のインピーダンスが高インピーダンスである時、コンパレータ４の反転入力端４ａ（−）と非反転入力端４ｂ（＋）との電位差は所定値より小さくなるため、コンパレータ４は動作せず、コンパレータ４のコンパレータ出力端４ｃは、ハイレベルになる。そのため、第２トランジスタ２のエミッタはハイレベルになる。従って、第２トランジスタ２はオフとなる。第２トランジスタ２がオフとなるため、第１トランジスタ１のベースはハイレベルとなり、第１トランジスタ１もオフとなる。この時、ＦＥＴ３ａのゲートもハイレベルであるため、ＦＥＴ３ａはオンとなっている。また、この時の第１出力端子４１、及び第２出力端子４２のレベルは、共にハイレベルである。

この結果、負荷回路５０のインピーダンスが高インピーダンスである第２モードでは、第１トランジスタ１がオフであるため、電源端子２２から第１トランジスタ１を介して負荷回路５０に電源が供給されない。

第２モードでの負荷接続状態検出回路１００の回路動作状態について、図３の第２モードに示す。

次に、負荷回路５０のインピーダンスが低インピーダンスである時、即ち第３モードにおける回路動作について説明する。尚、低インピーダンスには、負荷回路５０の接続状態がグランドに対して短絡している状態も含む。

第３モードでは、まず、電源電圧Ｖｃｃが、電源端子２２から第２抵抗１２及び第１抵抗１１を介して接続端子２１に掛かり、負荷回路５０に電流が流れる。前述したように、負荷回路５０のインピーダンスが低インピーダンスである時、コンパレータ４の反転入力端４ａ（−）と非反転入力端４ｂ（＋）との電位差は所定値より大きい値になっているため、コンパレータ４のコンパレータ出力端４ｃはローレベルになる。そのため、第２トランジスタ２のエミッタは、ローレベルである。そして、第２トランジスタ２のベースには、第２抵抗１２と第１抵抗１１とによる合成抵抗と負荷回路５０のインピーダンスとで分圧された電圧が掛かっている。しかし、負荷回路５０のインピーダンスは、低インピーダンスであるため、第２トランジスタ２のベースの電圧は、第２トランジスタ２をオンするだけの電圧とはなっていない。言い換えれば、負荷回路５０のインピーダンスが低インピーダンスである時、第２トランジスタ２をオンとしないように、第２抵抗１２、第１抵抗１１、及び負荷回路５０のインピーダンスのしきい値が決められている。従って、第２トランジスタ２はオフとなる。第２トランジスタ２がオフとなるため、第１トランジスタ１のベースはハイレベルとなり、第１トランジスタ１はオフとなる。この時、ＦＥＴ３ａのゲートもハイレベルであるため、ＦＥＴ３ａはオンとなっている。また、この時の第１出力端子４１のレベルはローレベルであり、第２出力端子４２のレベルはハイレベルである。

第３モードでの負荷接続状態検出回路１００の回路動作状態について、図３の第３モードに示す。

この結果、負荷回路５０のインピーダンスが低インピーダンスである第３モードでは、第１トランジスタ１がオフであるため、電源端子２２から第１トランジスタ１を介して負荷回路５０に電源が供給されず、第１抵抗１１を介して負荷回路５０に電流が流れる。従って、負荷回路５０のインピーダンスが低インピーダンスである時は、負荷回路５０がグランドに対して短絡状態になった場合も含めて、第１トランジスタ１を始めとする各半導体素子に大電流が流れることがないため、各半導体素子を破壊することはない。このように、負荷接続状態検出回路１００は、電流制限を行うことができる

負荷回路５０の接続状態を検出した結果を外部に伝達するための第１出力端子４１、及び第２出力端子４２それぞれの状態が図３の表に示されている。この表によると、負荷回路５０のインピーダンスが適正インピーダンスの場合、第１出力端子４１はローレベルであり、第２出力端子４２もローレベルである。また、負荷回路５０のインピーダンスが高インピーダンスの場合、第１出力端子４１は、ハイレベルであり、第２出力端子４２もハイレベルである。更に、負荷回路５０のインピーダンスが低インピーダンスの場合、第１出力端子４１は、ローレベルであり、第２出力端子４２はハイレベルである。よって、第１モード、第２モード、及び第３モードそれぞれにおいて、第１出力端子４１と第２出力端子４２それぞれの電圧レベルの組み合わせは、全て異なっている。従って、コンパレータ４の出力電圧が現れる第１出力端子４１、及び第２トランジスタ２のコレクタの電圧が現れる第２出力端子４２のそれぞれの電圧レベルを確認することによって、負荷回路５０の接続状態を容易に検出することができる。

例えば、図１で示したように、負荷接続状態検出回路１００には負荷回路５０としてケーブル５６及び増幅回路５２が接続されているので、負荷接続状態検出回路１００は、ケーブル５６の切断や短絡、又は、増幅回路５２の故障等の状態を、容易に検出することができる。

次に、図２及び図４を用いて、接続端子２１に負荷回路５０が接続されず、外部から電源電圧Ｖｃｃより高い電圧、例えば車両に搭載されているバッテリーの電圧が誤って加えられたような、異常電圧印加時における負荷接続状態検出回路１００の回路動作について説明する。

まず、異常電圧印加時の説明を行う前に、適正インピーダンスとなっている負荷回路５０が接続端子２１に接続されていて、接続端子２１の電圧が適正な電圧となっている時の負荷接続状態検出回路１００の状態について、比較のため説明する。この場合、前述した負荷回路５０のインピーダンスが適正インピーダンスである時、即ち第１モードにおける回路動作と同一である。

図４の表の第１モードに示すように、また、前述したように、第１モードにおいては、第１トランジスタ１はオン、第２トランジスタ２もオンである。また、負荷回路５０は適正インピーダンスとなっているため、接続端子２１には、第２抵抗１２及び第１トランジスタ１を介して適正電圧が掛かっている。この時、第２トランジスタ２のコレクタの電圧はローレベルであるため、ＦＥＴ３ａのゲートの電圧レベルもローレベルである。そのため、ＦＥＴ３ａはオフとなっている。そのため、ＦＥＴ３ａは、第１トランジスタ１及び第２トランジスタ２の動作に影響しない。

次に、接続端子２１に負荷回路５０が接続されず、外部から電源電圧Ｖｃｃより高い電圧が加えられた場合（第４モード）の異常電圧印加時における負荷接続状態検出回路１００の回路動作について説明する。

接続端子２１に電源電圧Ｖｃｃより高い電圧、例えばバッテリー電圧のような高い電圧が加えられた場合、第２トランジスタ２のベースには、第２トランジスタ２のエミッタに対して大きな電圧が掛かる。そのため、第２トランジスタ２がオンになる。しかしまた、同時に、接続端子２１に加えられた高い電圧は、第１抵抗１１を介して第１トランジスタ１のエミッタにも掛かり、第１トランジスタ１のベースに現れる。その結果、ＦＥＴ３ａのゲートにその電圧が掛かることになる。その結果、ＦＥＴ３ａのゲートに掛かる電圧が、ゲートしきい値電圧より大きくなるため、ＦＥＴ３ａがオンとなり、ＦＥＴ３ａのドレインがローレベルになる。その結果、第２トランジスタ２のベースがローレベルになり、第２トランジスタ２がオフとなる。よって、第１トランジスタ１もオフとなる。その後、接続端子２１に印加された異常電圧による電流は、第１トランジスタ１を流れずに、第１トランジスタ１のエミッタとコレクタとの間に接続された第１抵抗１１を通して流れることになり、その電流値も小さく抑えることができる。その結果、回路内の半導体素子を保護することができる。また、車両のバッテリー（図示せず）と電源端子２２との間に接続されているレギュレータ（図示せず）に流れる電流も小さく抑えることになるため、レギュレータ内の半導体素子も保護することができる。

第４モードでの負荷接続状態検出回路１００の回路動作状態について、図４の第４モードに示す。

この結果、接続端子２１に、外部から電源電圧Ｖｃｃより高い電圧が加えられた場合においては、第１トランジスタ１、及び第２トランジスタ２がオフとなるため、第１トランジスタ１、及び第２トランジスタ２に大電流が流れることはなく、各半導体素子を破壊することはない。

以上説明したように、本発明の実施形態に係る負荷接続状態検出回路１００は、電流制限を行うことができると共に、スイッチング素子３を１点追加したことによって、電源電圧Ｖｃｃより高い異常電圧が接続端子２１に印加された場合に、第１トランジスタ１と第２トランジスタ２を共にオフにすることができる。その結果、接続端子２１に印加された異常電圧による電流は、第１トランジスタ１のエミッタとコレクタとの間に接続された第１抵抗１１を通して流れることになり、回路内の半導体素子を保護することができる。従って、異常電圧が接続端子に印加されても回路内の半導体素子を保護できる負荷接続状態検出回路を、回路規模をそれ程大きくすることなく実現させることができる。

本発明は上記の実施形態の記載に限定されず、その効果が発揮される態様で適宜変更して実施することができる。例えば、本発明の負荷接続状態検出回路には、図２に示される構成要素と等価な構成要素が含まれる。また、動作に支障をきたさない範囲で他の回路要素が含まれることがある。また、スイッチング素子として、ＦＥＴに代えてバイポーラトランジスタなどを用いることができる。

１ 第１トランジスタ
２ 第２トランジスタ
３ スイッチング素子
３ａ ＦＥＴ
４ コンパレータ
４ａ 反転入力端
４ｂ 非反転入力端
４ｃ コンパレータ出力端
１０ 電流制限回路
１１ 第１抵抗
１２ 第２抵抗
１３ 第３抵抗
１４ 第４抵抗
１５ 第５抵抗
１６ 第６抵抗
１７ 第７抵抗
１８ 第８抵抗
２０ 負荷接続状態判定回路
２１ 接続端子
２２ 電源端子
３０ スイッチ回路
４１ 第１出力端子
４２ 第２出力端子
５０ 負荷回路
５１ アンテナ
５２ 増幅回路
５３ インダクタ
５４ キャパシタ
５５ 高周波信号出力端子
５６ ケーブル
１００ 負荷接続状態検出回路
１２０ ＧＰＳ受信回路
１２１ 高周波信号入力端子
１２２ キャパシタ
１５０ ＧＰＳ受信装置
Ｖｃｃ 電源電圧

Claims (4)

1. 外部から電源が供給される電源端子と、グランドとの間に接続される負荷回路に電源を供給する接続端子と、を備えた負荷接続状態検出回路であって、
   電流制限回路を有し、前記電流制限回路が、エミッタが前記電源端子に接続され、コレクタが前記接続端子に接続されたＰＮＰ型の第１トランジスタと、エミッタが前記電源端子に接続され、コレクタが前記第１トランジスタのベースに接続されていると共に、ベースが前記第１トランジスタのコレクタに接続されたＮＰＮ型の第２トランジスタと、前記第１トランジスタのエミッタとコレクタとの間に接続された第１抵抗と、を有し、電流制限時に前記第１抵抗を介して電流を流すように構成されていて、
   制御端を有するスイッチング素子を更に設け、前記スイッチング素子の一端を前記第２トランジスタのベースに接続すると共に、前記スイッチング素子の他端をグランドに接続し、前記制御端を前記第２トランジスタのコレクタに接続したことを特徴とする負荷接続状態検出回路。
2. 前記スイッチング素子が電界効果トランジスタであり、ドレインが前記第２トランジスタのベースに接続され、ソースがグランドに接続されていることを特徴とする請求項１に記載の負荷接続状態検出回路。
3. 一端が前記電源端子に接続され、他端が前記第１トランジスタのエミッタに接続された第２抵抗を設けると共に、
   反転入力端が第３抵抗を介して前記第２抵抗の一端に接続され、非反転入力端が第４抵抗を介して前記第２抵抗の他端に接続され、前記反転入力端と出力端との間に第５抵抗が接続されたコンパレータを設け、
   前記コンパレータの出力電圧と、前記第２トランジスタのコレクタの電圧と、によって前記負荷回路の接続状態を検出することを特徴とする請求項１又は請求項２に記載の負荷接続状態検出回路。
4. 前記負荷回路に、ケーブル及び増幅回路を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の負荷接続状態検出回路。
   

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