JP5988808B2 - 画像データ処理装置及び画像読取装置 - Google Patents

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Description

本発明は、複数の画像処理回路を備える画像データ処理装置と、このような画像データ処理装置を備える画像読取装置に関する。
複数の画像処理手段を備えた画像処理装置として、第１の画像読取手段にて読み取った画像を処理するための第１の画像処理手段と、第２の画像読取手段にて読み取った画像を処理するための第２の画像処理手段と、第１の画像処理手段及び第２の画像処理手段にて処理した画像を記憶する記憶手段と、記憶手段のアクセスを制御するメモリ制御手段を備える画像処理装置が知られている。第１の画像処理手段及び第２の画像処理手段とメモリ制御手段は、バススイッチにて接続され、バススイッチとメモリ制御手段との帯域は、第１の画像処理手段及び第２の画像処理手段とバススイッチとの合計帯域以上である（特許文献１を参照）。
また、複数の画像処理ユニット、スキャナ及びプリンタが、PCI Express規格のスイッチに対するエンドポイントとしてPCI Express規格の高速シリアルインタフェースにより接続される画像システムが知られている（特許文献２を参照）。
特開２００９−２９６３５２号公報 特開２００５−３２３１５９号公報
処理対象の画像データが複数存在する際に、個々の画像データを処理する集積回路を複数設けて同時並列に動作させることにより処理時間を短縮することができる。しかし、複数の画像データを複数の集積回路で処理するには以下のような課題がある。
（１）複数の画像データの各々に対し、ある画像処理に加えて追加の画像処理を行う場合がある。追加の画像処理の一例は、元画像データから第１画像形式の画像データを生成する処理に加えて、第１画像形式と異なる第２画像形式の画像データを生成する処理である。これらの画像処理を同じ集積回路で逐次実行すると、追加の画像処理のために処理時間が増加し処理能力が低下する恐れがある。
（２）複数の画像データが格納された共通のメモリに複数の集積回路がアクセスすることにより、メモリアクセスの集中のために処理能力が低下する恐れがある。
本発明は、上記課題の少なくとも一つを解決することを目的とする。
本発明の一側面に係る画像データ処理装置は、第１の集積回路、第２の集積回路及び第３の集積回路と、第１の集積回路がアクセス可能な第１メモリ、第２の集積回路がアクセス可能な第２メモリ及び第３の集積回路がアクセス可能な第３メモリを備える。
第１の集積回路は、第１メモリへの画像データの読み書き処理、及び第１メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、第１メモリと第３メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第１シリアルインタフェースを備える。
第２の集積回路は、第２メモリへの画像データの読み書き処理、及び第２メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、第２メモリと第３メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第２シリアルインタフェースを備える。
第３の集積回路は、第３メモリへの画像データの読み書き処理、及び第３メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、第３メモリと第１メモリの間、及び第３メモリと第２メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第３シリアルインタフェースを備える。
本発明の一側面に係る画像読取装置は、上記の画像データ処理装置と、この画像データ処理装置によって処理される画像データを撮像するイメージセンサを備える。
本発明は、下記の効果の少なくとも一つを奏する。
（１）複数の画像データの各々に対し、ある画像処理に加えて追加の画像処理を行う際に生じる処理時間の増加を軽減する。
（２）複数の集積回路が共通のメモリにアクセスすることによる、メモリアクセスの集中を軽減する。
画像読取装置１００の一例の斜視図である。 画像読取装置１００の搬送機構１１０を説明するための図である。 画像読取装置１００のハードウエア構成の一例を説明するための図である。 第１ＬＳＩ２０２1の構成の一例を説明するための図である。 第２ＬＳＩ２０２2の構成の一例を説明するための図である。 第３ＬＳＩ２０２3の構成の一例を説明するための図である。 画像データ処理装置２００の動作の一例を説明するための図（その１）である。 画像データ処理装置２００の動作の一例を説明するための図（その２）である。 画像データ処理装置２００の動作の一例を説明するための図（その３）である。 画像データ処理装置２００の動作の一例を説明するためのタイムチャートである。 第１ＬＳＩ２０２1の構成の他の構成例を説明するための図である。
以下、本発明の一側面に係る画像データ処理装置及び画像読取装置について添付図面を参照して説明する。図１は、イメージスキャナとして構成された画像読取装置の一例の斜視図である。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶ点に留意されたい。
画像読取装置１００は、筐体１０１、上面部１０２、原稿台１０３、前面カバー１０５、上面カバー１０６、及び補助カバー１０７等を有する。
筐体１０１は、上面部１０２、原稿台１０３、前面カバー１０５、上面カバー１０６及び補助カバー１０７とともに画像読取装置１００の外形を形成する。上面部１０２は、画像読取装置１００の上面を覆う位置に配置され、原稿詰まりの発生時や画像読取装置１００内部の清掃時等に開閉できるようにヒンジにより筐体１０１に係合している。
原稿台１０３は、ヒンジにより回転可能に筐体１０１に係合し、画像読取装置１００の非使用時には、上面部１０２、上面カバー１０６及び補助カバー１０７を覆う位置に配置され外装カバーとして機能する。一方で図２に示す画像読取装置１００の使用時には、原稿を載置できるように原稿台１０３が展開する。原稿台１０３には、原稿の搬送方向に対して左右方向に摺動可能な原稿ガイド１０４ａ及び１０４ｂが設けられている。
前面カバー１０５は、ヒンジにより回転可能なように筐体１０１に係合している。上面カバー１０６は、一方の端部側で前面カバー１０５と接続し、他方の一端側で補助カバー１０７と接続されている。補助カバー１０７は、必要な場合に、上面カバー１０６より繰り出されて原稿を保持する。
図２は、画像読取装置１００の搬送機構を説明するための図である。図２において矢印Ｃは原稿の搬送経路を示す。搬送機構１１０は、第１撮像部１２０1、第２撮像部１２０2、セットガイド１２２、フラップ１２３、第１原稿検出部１２４、第２原稿検出部１２５、上ガイド１２６ａ、下ガイド１２６ｂを有している。また、搬送機構１１０は、給紙ローラ１２７、リタードローラ１２８、第１搬送ローラ１２９、第１従動ローラ１３０、第２搬送ローラ１３１及び第２従動ローラ１３２を有している。また、搬送機構１１０は、給紙ローラ１２７、リタードローラ１２８、第１搬送ローラ１２９及び第２搬送ローラ１３１を駆動するためのモータ等を有している。
第１撮像部１２０1は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）による撮像素子を備える撮像センサを有し、原稿の表面からの情報を読み取って、画像信号を生成する。同様に、第２撮像部１２０2は、ＣＭＯＳによる撮像素子を備える撮像センサを有し、原稿の裏面からの情報を読み取って、画像信号を生成する。第１撮像部１２０1は、第１撮像部１２０1と第２撮像部１２０2の間に原稿を案内するための撮像部ガイド１２１を備える。なお、ＣＭＯＳによる撮像素子の代わりにＣＣＤ（Charge Coupled Device）による撮像素子を利用することもできる。第１撮像部１２０1及び第２撮像部１２０2の撮像センサは、イメージセンサの一例である。
セットガイド１２２は、原稿台１０３に載置された原稿の先端と接触するフラップ１２３を備えている。第１原稿検出部１２４は、セットガイド１２２の上流側に配置されるセンサを有し、原稿台１０３に原稿が載置されているか否かを検出する。第２原稿検出部１２５は、第１撮像部１２０1及び第２撮像部１２０2の上流側に配置されるセンサを有し、第１撮像部１２０1及び第２撮像部１２０2の手前に原稿が存在するか否かを検出する。
搬送される原稿は、まず原稿台１０３に載置される。原稿の先端は、セットガイド１２２のフラップ１２３に突き当たって保持される。このとき、フラップ１２３は不図示の係止手段により固定されている。搬送が始まると、フラップ１２３の係止手段の固定が解除されて、フラップ１２３が揺動可能となる。フラップ１２３が揺動可能となると、自重によって、原稿は給紙ローラ１２７と接触する位置へ移動する。
給紙ローラ１２７が矢印Ｄの方向に回転すると、原稿は上ガイド１２６ａと下ガイド１２６ｂの間に送り込まれる。なお、リタードローラ１２８も矢印Ｅの方向に回転する。これにより、原稿台１０３に複数の原稿が載置されている場合、給紙ローラ１２７と接触している原稿以外の原稿の搬送は制限され、原稿の重送が防止される。
原稿は、撮像部ガイド１２１によりガイドされながら、第１搬送ローラ１２９と第１従動ローラ１３０により第１読取部１２０1と第２読取部１２０2の間に送り込まれる。第１読取部１２０1と第２読取部１２０2により読み取られた原稿は、第２搬送ローラ１３１と第２従動ローラ１３２により、前面カバー１０５、上面カバー１０６及び補助カバー１０７上に排出される。
図３は、画像読取装置１００のハードウエア構成の一例を説明するための図である。画像読取装置１００は、上記の構成に加えて画像データ処理装置２００を備える。画像データ処理装置２００は、第１撮像部１２０1及び第２撮像部１２０2が生成する画像データを処理する集積回路を有する電子回路である。画像データ処理装置２００は、電子回路２０１と、第１メモリ２０３1と、第２メモリ２０３2と、第３メモリ２０３3と、コネクタ２０４を備える。
電子回路２０１は、各々同じ構成を有する第１ＬＳＩ（Large Scale Integration）２０２1と、第２ＬＳＩ２０２2と、第３ＬＳＩ２０２3とを備える。第１ＬＳＩ２０２1は、第１撮像部１２０1から読み込んだ原稿の表面の元画像データを第１メモリ２０３1に書き込む。以下の説明において、原稿の表面の元画像データを第１画像データと表記することがある。
第１ＬＳＩ２０２1は、第１メモリ２０３1に格納された第１画像データに第１画像処理を施すことにより第２画像データを生成する。第１画像処理は、例えば、第１画像データを元の画像形式と異なる第１画像形式の画像に変換する処理であってよい。第１画像処理は、例えば画像圧縮処理であってよく、第２画像データは第１画像データの圧縮画像であってよい。第１画像処理は、他の画像処理であってもよい。第１ＬＳＩ２０２1は、第１画像データとは別に、第２画像データを第１メモリ２０３1に書き込む。
第２ＬＳＩ２０２2は、第２撮像部１２０2から読み込んだ原稿の裏面の元画像データを第２メモリ２０３2に書き込む。以下の説明において、原稿の裏面の元画像データを第３画像データと表記することがある。
第２ＬＳＩ２０２2は、第２メモリ２０３2に格納された第３画像データに第１画像処理を施すことにより第４画像データを生成する。例えば、第４画像データは第３画像データの圧縮画像であってよい。第２ＬＳＩ２０２2は、第３画像データとは別に、第４画像データを第２メモリ２０３2に書き込む。
第３ＬＳＩ２０２3は、バス２０５1及び２０５2によりそれぞれ第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2に接続されている。本実施例では、例えば、PCI(Peripheral Component Interconnect)-Express バスあってもよく、他の規格のバスであってもよい。
第３ＬＳＩ２０２3と第１ＬＳＩ２０２1は、バス２０５1を経由するＤＭＡ(Direct Memory Access)転送により、第１メモリ２０３1に格納された第１画像データ及び第２画像データを第３メモリ２０３3へ転送する。第３ＬＳＩ２０２3と第２ＬＳＩ２０２2は、バス２０５2を経由するＤＭＡ転送により、第２メモリ２０３2に格納された第３画像データ及び第４画像データを第３メモリ２０３3へ転送する。
第３ＬＳＩ２０２3は、第３メモリ２０３3に格納された第１画像データ及び第３画像データに第２画像処理を施すことにより、それぞれ第５画像データ及び第６画像データを生成する。第２画像処理は、例えば、第１画像データ及び第３画像データを元の画像形式と異なる第２画像形式の画像に変換する処理であってよい。
第２画像処理は、例えば２値化処理であってよく、第５画像データ及び第６画像データはそれぞれ第１画像データ及び第３画像データの２値化画像であってよい。第２画像処理は、他の画像処理であってもよい。第３ＬＳＩ２０２3は、第２画像データ、第４画像データ、第５画像データ及び第６画像データをコネクタ２０４から出力する。
なお、電子回路２０１は、第１ＬＳＩ２０２1、第２ＬＳＩ２０２2、及び第３ＬＳＩ２０２3を同一パッケージに収めたSiP(System In Package)であってよい。また、電子回路２０１は、第１ＬＳＩ２０２1、第２ＬＳＩ２０２2、及び第３ＬＳＩ２０２3を同じ半導体チップ上に集積したSoC(System-on-a-chip)であってもよい。
第１メモリ２０３1〜第３メモリ２０３3は、第１ＬＳＩ２０２1〜第３ＬＳＩ２０２3がそれぞれ個別にアクセスできるメモリである。第１メモリ２０３1〜第３メモリ２０３3は、例えばDDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)であってよい。第１メモリ２０３1には、少なくとも原稿の片面２枚分の第１画像データ及び第２画像データ（すなわち２個の第１画像データ及び２個の第２画像データ）について予定される大きさの記憶容量が用意される。同様に、第２メモリ２０３2には、少なくとも原稿の片面２枚分の第３画像データ及び第４画像データ（すなわち２個の第３画像データ及び２個の第４画像データ）について予定される大きさの記憶容量が用意される。
図４は、第１ＬＳＩ２０２1の構成の一例を説明するための図である。第１ＬＳＩ２０２1は、ＣＰＵ（Central Processing Unit）３００1と、多重化回路３０１1と、第１画像処理回路３０２1と、メモリコントローラ３０３1と、第２画像処理回路３０４1と、搬送機構制御回路３０５1を備える。また、第１ＬＳＩ２０２1は、第１シリアルインタフェース回路３０６1と、第２シリアルインタフェース回路３０７1と、通信インタフェース回路３０８1を備える。第１ＬＳＩ２０２1は、これら構成要素３００1〜３０８1を同じ半導体チップ上に集積したSoCであってよい。なお、以下の説明及び添付図面において、インタフェースを「ＩＦ」と表記することがある。
ＣＰＵ３００1は、第１ＬＳＩ２０２1内の各部３０１1〜３０８1の動作を制御する。多重化回路３０１1は、第１撮像部１２０1から出力される原稿の表面の画像信号を多重化し第１画像処理回路３０２1に入力する。例えば、多重化回路３０１1は、FPD Link (Flat Panel Display Link)チップセットであってよい。多重化回路３０１1は、第１撮像部１２０1から出力される画像信号を、FPD Link形式のシリアル信号に変換して第１画像処理回路３０２1に入力する。
第１画像処理回路３０２1は、多重化回路３０１1から受信した画像信号から得られる第１画像データを、第１メモリ２０３1に格納する。第１画像処理回路３０２1は、第１画像データに所定の画像処理を施してもよい。この所定の画像処理は、例えば、シェーディング処理や、ガンマ補正処理や、背景領域を除去して原稿領域を切り出すクリッピング処理であってよい。また、これらの画像処理の一部又は全部を第２画像処理回路３０４1で行ってもよい。メモリコントローラ３０３1は、第１メモリ２０３1へのデータの書込動作及び第１メモリ２０３1からのデータの読出動作を制御する。
第２画像処理回路３０４1は、第１メモリ２０３1に格納された第１画像データに第１画像処理を施すことにより第２画像データを生成する。第２画像処理回路３０４1は、第１画像データとは別に、第２画像データを第１メモリ２０３1に書き込む。
搬送機構制御回路３０５1は、ＣＰＵ３００1からの指示に従って、搬送機構１１０を駆動して原稿を搬送するための駆動信号を生成する。
第１シリアルＩＦ回路３０６1は、例えばPCI-Express インタフェースやその他のインタフェース回路であり、第１ＬＳＩ２０２1と第３ＬＳＩ２０２3との間のシリアル通信処理を行う。第１シリアルＩＦ回路３０６1は、後述の第３ＬＳＩ２０２3の第１シリアルＩＦ回路３０６3と協働して、第１メモリ２０３1から第３メモリ２０３3へ第１画像データ及び第２画像データを転送するＤＭＡ転送を実施する。第１シリアルＩＦ回路３０６1はＤＭＡ転送を制御するためのＤＭＡコントローラ３２０1を備える。以下の説明及び添付図面においてＤＭＡコントローラを「ＤＭＡＣ」と表記することがある。
第２シリアルＩＦ回路３０７1は、第１シリアルＩＦ回路３０６1と同様の構成を有するインタフェース回路であり、ＤＭＡＣ３２１1を備える。本明細書において説明される画像データ処理装置２００の動作の中で第２シリアルＩＦ回路３０７1は使用されないため、第２シリアルＩＦ回路３０７1についての説明を省略する。第２シリアルＩＦ回路３０７1は、本明細書において言及されない画像データ処理装置２００の他の動作で使用してもよい。
通信ＩＦ回路３０８1は、第１ＬＳＩ２０２1と画像データ処理装置２００の外部の装置との間の通信処理を行うためのインタフェース回路である。本明細書において説明される画像データ処理装置２００の動作の中で通信ＩＦ回路３０８1は使用されない。通信ＩＦ回路３０８1は、本明細書において言及されない画像データ処理装置２００の他の動作で使用してもよい。
図５は、第２ＬＳＩ２０２2の構成の一例を説明するための図である。第２ＬＳＩ２０２2は、ＣＰＵ３００2と、多重化回路３０１2と、第１画像処理回路３０２2と、メモリコントローラ３０３2と、第２画像処理回路３０４2と、搬送機構制御回路３０５2を備える。また、第２ＬＳＩ２０２2は、第１ＩＦ回路３０６2と、第２ＩＦ回路３０７2と、通信ＩＦ回路３０８2を備える。
第２ＬＳＩ２０２2のＣＰＵ３００2、多重化回路３０１2及び第１画像処理回路３０２2の構成は、第１ＬＳＩ２０２1のＣＰＵ３００1、多重化回路３０１1及び第１画像処理回路３０２1の構成と同じである。また、第２ＬＳＩ２０２2のメモリコントローラ３０３2、第２画像処理回路３０４2及び搬送機構制御回路３０５2の構成は、第１ＬＳＩ２０２1のメモリコントローラ３０３1、第２画像処理回路３０４1及び搬送機構制御回路３０５1の構成と同じである。また、第２ＬＳＩ２０２2の第１ＩＦ回路３０６2、第２ＩＦ回路３０７2及び通信ＩＦ回路３０８2の構成は、第１ＬＳＩ２０２1の第１ＩＦ回路３０６1と、第２ＩＦ回路３０７1及び通信ＩＦ回路３０８1の構成と同じである。第２ＬＳＩ２０２1は、これら構成要素３００2〜３０８2を同じ半導体チップ上に集積したSoCであってよい。
ＣＰＵ３００2は、第２ＬＳＩ２０２2内の各部３０１2〜３０８2の動作を制御する。多重化回路３０１2は、第２撮像部１２０2から出力される原稿の裏面の画像信号を多重化し第１画像処理回路３０２2に入力する。
第１画像処理回路３０２2は、多重化回路３０１2から受信した画像信号から得られる第３画像データを、第２メモリ２０３2に格納する。第１画像処理回路３０２1は、第３画像データに所定の画像処理を施してもよい。この所定の画像処理は、例えば、シェーディング処理や、ガンマ補正処理や、背景領域を除去して原稿領域を切り出すクリッピング処理であってよい。また、これらの画像処理の一部又は全部を第２画像処理回路３０４2で行ってもよい。メモリコントローラ３０３2は、第２メモリ２０３2へのデータの書込動作及び第２メモリ２０３2からのデータの読出動作を制御する。
第２画像処理回路３０４2は、第２メモリ２０３2に格納された第３画像データに第１画像処理を施すことにより第４画像データを生成する。第２画像処理回路３０４2は、第３画像データとは別に、第４画像データを第２メモリ２０３2に書き込む。搬送機構制御回路３０５2は、ＣＰＵ３００2からの指示に従って、搬送機構１１０を駆動して原稿を搬送するための駆動信号を生成する。
第１シリアルＩＦ回路３０６2は、第２ＬＳＩ２０２2と第３ＬＳＩ２０２3との間のシリアル通信処理を行う。第１シリアルＩＦ回路３０６2は、後述の第３ＬＳＩ２０２3の第２シリアルＩＦ回路３０７3と協働して、第２メモリ２０３2から第３メモリ２０３3へ第３画像データ及び第４画像データを転送するＤＭＡ転送を実施する。第１シリアルＩＦ回路３０６2はＤＭＡ転送を制御するためのＤＭＡＣ３２０2を備える。
第２シリアルＩＦ回路３０７2は、第１シリアルＩＦ回路３０６2と同様にＤＭＡＣ３２１2を備える。本明細書において説明される画像データ処理装置２００の動作の中で第２シリアルＩＦ回路３０７2及び通信ＩＦ回路３０８2は使用されない。第２シリアルＩＦ回路３０７2及び通信ＩＦ回路３０８2は、本明細書において言及されない画像データ処理装置２００の他の動作で使用してもよい。
図６は、第３ＬＳＩ２０２3の構成の一例を説明するための図である。第３ＬＳＩ２０２3は、ＣＰＵ３００3と、多重化回路３０１3と、第１画像処理回路３０２3と、メモリコントローラ３０３3と、第２画像処理回路３０４3と、搬送機構制御回路３０５3を備える。また、第２ＬＳＩ２０２3は、第１シリアルＩＦ回路３０６3と、第２シリアルＩＦ回路３０７3と、通信ＩＦ回路３０８3を備える。
第３ＬＳＩ２０２3のＣＰＵ３００3、多重化回路３０１3及び第１画像処理回路３０２3の構成は、第１ＬＳＩ２０２1のＣＰＵ３００1、多重化回路３０１1及び第１画像処理回路３０２1の構成と同じである。また、第３ＬＳＩ２０２3のメモリコントローラ３０３3、第２画像処理回路３０４3及び搬送機構制御回路３０５3の構成は、第１ＬＳＩ２０２1のメモリコントローラ３０３1、第２画像処理回路３０４1及び搬送機構制御回路３０５1の構成と同じである。また、第３ＬＳＩ２０２3の第１シリアルＩＦ回路３０６3、第２シリアルＩＦ回路３０７3及び通信ＩＦ回路３０８3の構成は、第１ＬＳＩ２０２1の第１シリアルＩＦ回路３０６1と、第２シリアルＩＦ回路３０７1及び通信ＩＦ回路３０８1の構成と同じである。第３ＬＳＩ２０２3は、これら構成要素３００3〜３０８3を同じ半導体チップ上に集積したSoCであってよい。
ＣＰＵ３００3は、第３ＬＳＩ２０２3内の各部３０１3〜３０８3の動作を制御する。また、ＣＰＵ３００3は、第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2による原稿搬送動作を制御する。また、ＣＰＵ３００3は、第１ＬＳＩ２０２1の第１シリアルＩＦ回路３０６1に、第１画像データ及び第２画像データのＤＭＡ転送要求を行う。ＣＰＵ３００3は、第２ＬＳＩ２０２2の第１シリアルＩＦ回路３０６2に、第３画像データ及び第４画像データのＤＭＡ転送要求を行う。
本明細書において説明される画像データ処理装置２００の動作の中で、多重化回路３０１3、第１画像処理回路３０２3及び搬送機構制御回路３０５3は使用されない。多重化回路３０１3、第１画像処理回路３０２3及び搬送機構制御回路３０５3は、本明細書において言及されない画像データ処理装置２００の他の動作で使用してもよい。
第１シリアルＩＦ回路３０６3は、第１ＬＳＩ２０２1と第３ＬＳＩ２０２3との間のシリアル通信処理を行う。第１シリアルＩＦ回路３０６3は、第１ＬＳＩ２０２1の第１シリアルＩＦ回路３０６1と協働して、第１メモリ２０３1から第３メモリ２０３3へ第１画像データ及び第２画像データを転送するＤＭＡ転送を実施する。第１シリアルＩＦ回路３０６3はＤＭＡ転送を制御するためのＤＭＡＣ３２０3を備える。
第２シリアルＩＦ回路３０７3は、第２ＬＳＩ２０２2と第３ＬＳＩ２０２3との間のシリアル通信処理を行う。第２シリアルＩＦ回路３０７2は、第２ＬＳＩ２０２2の第１シリアルＩＦ回路３０６2と協働して、第２メモリ２０３2から第３メモリ２０３3へ第３画像データ及び第４画像データを転送するＤＭＡ転送を実施する。第２シリアルＩＦ回路３０７3はＤＭＡ転送を制御するためのＤＭＡＣ３２１3を備える。
第２画像処理回路３０４3は、第３メモリ２０３3に格納された第１画像データ及び第３画像データに第２画像処理を施すことにより、それぞれ第５画像データ及び第６画像データを生成する。
通信ＩＦ回路３０８3は、第３ＬＳＩ２０２3と画像データ処理装置２００の外部の装置との間の通信処理を行うためのインタフェース回路である。通信ＩＦ回路３０８3は、例えばＵＳＢ（Universal Serial Bus）インタフェースのような有線通信インタフェース回路であってよい。通信ＩＦ回路３０８3は、コネクタ２０４を経由して画像データ処理装置２００の外部の装置と信号を送受信する。他の実施例では、通信ＩＦ回路３０８3が無線通信インタフェースであってもよい。ＣＰＵ３００3は、通信ＩＦ回路３０８3を制御して、第２画像データ、第４画像データ、第５画像データ及び第６画像データを出力する。
図７〜図９は、画像データ処理装置２００の動作の一例を説明するための図である。ステップＳ１００において第３ＬＳＩ２０２3は、第１ＬＳＩ２０２1に第１枚目の原稿の搬送を指示する。ステップＳ１０１において第３ＬＳＩ２０２3は、第２ＬＳＩ２０２2に第１枚目の原稿の搬送を指示する。ステップＳ１００及びＳ１０１はＣＰＵ３００3の処理に相当する。
搬送指示を受信した第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2のＣＰＵ３００1及び３００2は、それぞれ搬送機構制御回路３０５1及び３０５2を協働して制御し、第１枚目の原稿の搬送を開始する。ステップＳ１０２において第１ＬＳＩ２０２1は、第３ＬＳＩ２０２3に第１枚目の原稿の処理開始を通知する。ステップＳ１０２はＣＰＵ３００1の処理に相当する。ステップＳ１０３において第２ＬＳＩ２０２2は、第１枚目の原稿の処理開始を第３ＬＳＩ２０２3に通知する。ステップＳ１０３はＣＰＵ３００2の処理に相当する。
ステップＳ１０４において第１ＬＳＩ２０２1は、第１撮像部１２０1から出力される第１枚目の原稿の表面の元画像データ（第１画像データ）を読み取り、第１メモリ２０３1に格納する。第１ＬＳＩ２０２1は、第１画像データに対する第１画像処理を行って第２画像データを生成し、第１メモリ２０３1に格納する。ステップＳ１０４は、第１画像処理回路３０２1及び第２画像処理回路３０４1の処理に相当する。
ステップＳ１０５において、第２ＬＳＩ２０２2は、第２撮像部１２０2から出力される第１枚目の原稿の裏面の元画像データ（第３画像データ）を読み取り、第２メモリ２０３2に格納する。第２ＬＳＩ２０２2は、第３画像データに対する第１画像処理を行って第４画像データを生成し、第２メモリ２０３2に格納する。ステップＳ１０５は、第１画像処理回路３０２2及び第２画像処理回路３０４2の処理に相当する。
ステップＳ１０６において第１ＬＳＩ２０２1は、第１枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１０６は、ＣＰＵ３００1の処理に相当する。ステップＳ１０７において第２ＬＳＩ２０２2は、第１枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１０７は、ＣＰＵ３００2の処理に相当する。
第１枚目の原稿の処理完了が通知されると、ステップＳ１０８において第３ＬＳＩ２０２3は、第１ＬＳＩ２０２1に第２枚目の原稿の搬送を指示する。ステップＳ１０９において第３ＬＳＩ２０２3は、第２ＬＳＩ２０２2に第２枚目の原稿の搬送を指示する。ステップＳ１０８及びＳ１０９はＣＰＵ３００3の処理に相当する。
搬送指示を受信した第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2のＣＰＵ３００1及び３００2は、それぞれ搬送機構制御回路３０５1及び３０５2を協働して制御し、第２枚目の原稿の搬送を開始する。ステップＳ１１０及びＳ１１１においてそれぞれ第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2は、第２枚目の原稿の処理開始を第３ＬＳＩ２０２3に通知する。ステップＳ１１０及びＳ１１１は、それぞれＣＰＵ３００1及びＣＰＵ３００2の処理に相当する。
ステップＳ１１２において第３ＬＳＩ２０２3は、第１枚目の原稿の第１画像データ及び第２画像データを第１メモリ２０３1から第３メモリ２０３3へ転送するＤＭＡ転送を、第１ＬＳＩ２０２1に指示する。ステップＳ１１３において第３ＬＳＩ２０２3は、第１枚目の原稿の第３画像データ及び第４画像データを第２メモリ２０３2から第３メモリ２０３3へ転送するＤＭＡ転送を、第２ＬＳＩ２０２2に指示する。ステップＳ１１２及びＳ１１３はＣＰＵ３００3の処理に相当する。
ステップＳ１１４において第１ＬＳＩ２０２1は、第１撮像部１２０1から出力される第２枚目の原稿の表面の元画像データ（第１画像データ）を読み取り、第１メモリ２０３1に格納する。第１ＬＳＩ２０２1は、第１画像データに対する第１画像処理を行って第２画像データを生成し、第１メモリ２０３1に格納する。ステップＳ１１４は、第１画像処理回路３０２1及び第２画像処理回路３０４1の処理に相当する。
ステップＳ１１５において、第２ＬＳＩ２０２2は、第２撮像部１２０2から出力される第２枚目の原稿の裏面の元画像データ（第３画像データ）を読み取り、第２メモリ２０３2に格納する。第２ＬＳＩ２０２2は、第３画像データに対する第１画像処理を行って第４画像データを生成し、第２メモリ２０３2に格納する。ステップＳ１１５は、第１画像処理回路３０２2及び第２画像処理回路３０４2の処理に相当する。
ステップＳ１１６において第１ＬＳＩ２０２1及び第３ＬＳＩ２０２3は、ステップＳ１１４の処理と平行して、第１枚目の原稿の第１画像データ及び第２画像データを第１メモリ２０３1から第３メモリ２０３3へＤＭＡ転送により転送する。ステップＳ１１６は、第１シリアルＩＦ回路３０６1及び第１シリアルＩＦ回路３０６3の処理に相当する。
ステップＳ１１７において第２ＬＳＩ２０２2及び第３ＬＳＩ２０２3は、ステップＳ１１５の処理と平行して、第１枚目の原稿の第３画像データ及び第４画像データを第２メモリ２０３2から第３メモリ２０３3へＤＭＡ転送により転送する。ステップＳ１１７は、第１シリアルＩＦ回路３０６2及び第２シリアルＩＦ回路３０７3の処理に相当する。
ステップＳ１１８において第１ＬＳＩ２０２1は、第１枚目の原稿の第１画像データ及び第２画像データのＤＭＡ転送が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１１８は、第１シリアルＩＦ回路３０６1の処理に相当する。第３ＬＳＩ２０２3のＣＰＵ３００3は、第１画像データ及び第２画像データのＤＭＡ転送の完了通知を受信する。
ステップＳ１１９において第２ＬＳＩ２０２2は、第１枚目の原稿の第３画像データ及び第４画像データのＤＭＡ転送が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１１９は、第１シリアルＩＦ回路３０６2の処理に相当する。第３ＬＳＩ２０２3のＣＰＵ３００3は、第３画像データ及び第４画像データのＤＭＡ転送の完了通知を受信する。
ステップＳ１２０において第３ＬＳＩ２０２3は、ステップＳ１１４及びＳ１１５の処理と平行して、第３メモリ２０３3へ転送された第１画像データ及び第３画像データに対する第２画像処理を行いそれぞれ第５画像データ及び第６画像データを生成する。すなわち、第３ＬＳＩ２０２3による第１枚目の原稿に対する処理は、第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2による第２枚目の原稿の処理期間と重複する期間に実行される。ステップＳ１２０は、第２画像処理回路３０４3の処理に相当する。
ステップＳ１２１において第３ＬＳＩ２０２3は、通信ＩＦ回路３０８3を介して第２画像データ、第４画像データ、第５画像データ及び第６画像データを出力する。ステップＳ１２１は、ＣＰＵ３００3の処理に相当する。
ステップＳ１２２において第１ＬＳＩ２０２1は、第２枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１２２は、ＣＰＵ３００1の処理に相当する。ステップＳ１２３において第２ＬＳＩ２０２2は、第２枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１２３は、ＣＰＵ３００2の処理に相当する。
第２枚目の原稿の処理完了が通知されると、ステップＳ１２４において第３ＬＳＩ２０２3は、第１ＬＳＩ２０２1に第３枚目の原稿の搬送を指示する。ステップＳ１２５において第３ＬＳＩ２０２3は、第２ＬＳＩ２０２2に第３枚目の原稿の搬送を指示する。ステップＳ１２４及びＳ１２５はＣＰＵ３００3の処理に相当する。
搬送指示を受信した第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2のＣＰＵ３００1及び３００2は、それぞれ搬送機構制御回路３０５1及び３０５2を協働して制御し、第３枚目の原稿の搬送を開始する。ステップＳ１２６及びＳ１２７においてそれぞれ第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2は、第３枚目の原稿の処理開始を第３ＬＳＩ２０２3に通知する。ステップＳ１２６及びＳ１２７は、それぞれＣＰＵ３００1及びＣＰＵ３００2の処理に相当する。
ステップＳ１２８において第３ＬＳＩ２０２3は、第２枚目の原稿の第１画像データ及び第２画像データを第１メモリ２０３1から第３メモリ２０３3へ転送するＤＭＡ転送を、第１ＬＳＩ２０２1に指示する。ステップＳ１２９において第３ＬＳＩ２０２3は、第２枚目の原稿の第３画像データ及び第４画像データを第２メモリ２０３2から第３メモリ２０３3へ転送するＤＭＡ転送を、第２ＬＳＩ２０２2に指示する。ステップＳ１２８及びＳ１２９はＣＰＵ３００3の処理に相当する。
ステップＳ１３０において第１ＬＳＩ２０２1は、第１撮像部１２０1から出力される第３枚目の原稿の表面の元画像データ（第１画像データ）を読み取り、第１メモリ２０３1に格納する。第１ＬＳＩ２０２1は、第１画像データに対する第１画像処理を行って第２画像データを生成し、第１メモリ２０３1に格納する。ステップＳ１３０は、第１画像処理回路３０２1及び第２画像処理回路３０４1の処理に相当する。
ステップＳ１３１において、第２ＬＳＩ２０２2は、第２撮像部１２０2から出力される第３枚目の原稿の裏面の元画像データ（第３画像データ）を読み取り、第２メモリ２０３2に格納する。第２ＬＳＩ２０２2は、第３画像データに対する第１画像処理を行って第４画像データを生成し、第２メモリ２０３2に格納する。ステップＳ１３１は、第１画像処理回路３０２2及び第２画像処理回路３０４2の処理に相当する。
ステップＳ１３２において第１ＬＳＩ２０２1及び第３ＬＳＩ２０２3は、ステップＳ１３０の処理と平行して、第２枚目の原稿の第１画像データ及び第２画像データを第１メモリ２０３1から第３メモリ２０３3へＤＭＡ転送により転送する。ステップＳ１３２は、第１シリアルＩＦ回路３０６1及び第１シリアルＩＦ回路３０６3の処理に相当する。
ステップＳ１３３において第２ＬＳＩ２０２2及び第３ＬＳＩ２０２3は、ステップＳ１３１の処理と平行して、第２枚目の原稿の第３画像データ及び第４画像データを第２メモリ２０３2から第３メモリ２０３3へＤＭＡ転送により転送する。ステップＳ１３３は、第１シリアルＩＦ回路３０６2及び第２シリアルＩＦ回路３０７3の処理に相当する。
ステップＳ１３４において第１ＬＳＩ２０２1は、第２枚目の原稿の第１画像データ及び第２画像データのＤＭＡ転送が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１３４は、第１シリアルＩＦ回路３０６1の処理に相当する。第３ＬＳＩ２０２3のＣＰＵ３００3は、第１画像データ及び第２画像データのＤＭＡ転送の完了通知を受信する。
ステップＳ１３５において第２ＬＳＩ２０２2は、第２枚目の原稿の第３画像データ及び第４画像データのＤＭＡ転送が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１３５は、第１シリアルＩＦ回路３０６2の処理に相当する。第３ＬＳＩ２０２3のＣＰＵ３００3は、第３画像データ及び第４画像データのＤＭＡ転送の完了通知を受信する。
ステップＳ１３６において第３ＬＳＩ２０２3は、ステップＳ１３０及びＳ１３１の処理と平行して、第３メモリ２０３3へ転送された第１画像データ及び第３画像データに対する第２画像処理を行いそれぞれ第５画像データ及び第６画像データを生成する。すなわち、第３ＬＳＩ２０２3による第２枚目の原稿に対する処理は、第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2による第３枚目の原稿の処理期間と重複する期間に実行される。ステップＳ１３６は、第２画像処理回路３０４3の処理に相当する。
ステップＳ１３７において第３ＬＳＩ２０２3は、通信ＩＦ回路３０８3を介して第２画像データ、第４画像データ、第５画像データ及び第６画像データを出力する。ステップＳ１３７は、ＣＰＵ３００3の処理に相当する。
ステップＳ１３８において第１ＬＳＩ２０２1は、第３枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１３８は、ＣＰＵ３００1の処理に相当する。ステップＳ１３９において第２ＬＳＩ２０２2は、第３枚目の原稿に対する処理が完了したことを第３ＬＳＩ２０２3に通知する。ステップＳ１３９は、ＣＰＵ３００2の処理に相当する。
第３枚目の原稿の処理完了が通知されると、ステップＳ１４０において第３ＬＳＩ２０２3は、第１ＬＳＩ２０２1に第４枚目の原稿の搬送を指示する。ステップＳ１４１において第３ＬＳＩ２０２3は、第２ＬＳＩ２０２2に第４枚目の原稿の搬送を指示する。ステップＳ１４０及びＳ１４１はＣＰＵ３００3の処理に相当する。
以下、原稿台１０３に載置された第４枚目以降の残りの原稿についても同様の読み取り処理が行われ、第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2が第ｎ枚目の原稿を処理する期間と重複する期間に、第３ＬＳＩ２０２3が第（ｎ−１）枚目の原稿を処理する。
図１０は、画像データ処理装置２００の動作の一例を説明するためのタイムチャートである。矢示４００及び４０１は、比較のため第１画像処理と第２画像処理を同じＬＳＩが実行する場合のタイムチャートを示す。画像処理ＬＳＩ１は、原稿の表面の画像の読取動作の制御、第１画像処理、第２画像処理、並びに第１画像処理及び第２画像処理の結果得られる画像データの出力を行う。画像処理ＬＳＩ２は、原稿の裏面の画像の読取動作の制御、第１画像処理、第２画像処理、並びに第１画像処理及び第２画像処理の結果得られる画像データの出力を行う。
なお、以下の説明及び図１０において、第（ｎ−２）枚目、第（ｎ−１）枚目及び第ｎ枚目の原稿の表面の元画像データをそれぞれ画像Ｉｆn-2、Ｉｆn-1及びＩｆnと表記する。第（ｎ−２）枚目、第（ｎ−１）枚目及び第ｎ枚目の原稿の裏面の元画像データをそれぞれ画像Ｉｂn-2、Ｉｂn-1及びＩｂnと表記する。
画像処理ＬＳＩ１は、第（ｎ−１）枚目の原稿の表面の画像Ｉｆn-1の読取動作の制御、第１画像処理、第２画像処理、及び画像データの出力を、それぞれ期間Ｔ０１〜Ｔ０４の間に逐次実行する。画像処理ＬＳＩ２も同様に、第（ｎ−１）枚目の原稿の裏面の画像Ｉｂn-1の読取動作の制御、第１画像処理、第２画像処理、及び画像データの出力を、それぞれ期間Ｔ０１〜Ｔ０４の間に逐次実行する。この結果、１枚の原稿を処理する期間は、期間Ｔ０１〜Ｔ０４を合計した期間Ｔ１となる。
矢示４１０、４１１及び４１２は、それぞれ第１ＬＳＩ２０２1、第２ＬＳＩ２０２2、第３ＬＳＩ２０２3の動作のタイムチャートである。第１ＬＳＩ２０２1は、第（ｎ−１）枚目の原稿の表面の画像Ｉｆn-1の読取動作の制御及び第１画像処理を、それぞれ期間Ｔ１１及びＴ１２の間に実行する。第２ＬＳＩ２０２2も同様に、第（ｎ−１）枚目の原稿の裏面の画像Ｉｂn-1の読取動作の制御及び第１画像処理を、それぞれ期間Ｔ１１及びＴ１２の間に実行する。
一方で、第（ｎ−１）枚目の原稿に先行して読み込まれた第（ｎ−２）枚目の画像Ｉｆn-2及びＩｂn-2が、期間Ｔ１１及びＴ１２と重複する期間Ｔ２１の間に画像メモリ２０３3へＤＭＡ転送される。第３ＬＳＩ２０２3は、第（ｎ−２）枚目の原稿の表面の画像Ｉｆn-2及び裏面の画像Ｉｂn-2に対する第２画像処理を、期間Ｔ１１及びＴ１２と重複する期間Ｔ２２及びＴ２３の間に実行する。その後、期間Ｔ２４において第３ＬＳＩ２０２3は、第（ｎ−２）枚目の原稿の画像データを出力する。
第１ＬＳＩ２０２1又は第２ＬＳＩ２０２2による原稿１枚の処理時間の合計よりも、第３ＬＳＩ２０２3の原稿１枚の処理時間の合計の方が長い場合には、画像データ処理装置２００の原稿１枚当たりの処理期間は、期間Ｔ２１〜Ｔ２４を合計した期間Ｔ２となる。
ＤＭＡ転送によるデータの転送時間は、画像の読取動作や画像処理の時間に比べて非常に速いため、ＤＭＡ転送の期間Ｔ２１は、他の期間Ｔ１１、Ｔ１２、Ｔ２２及びＴ２３に比べて非常に小さい。また、画像データの出力期間Ｔ０４とＴ２４は同じ長さと仮定できる。したがって、原稿の片面２枚分の第２画像処理の期間が、原稿の片面１枚分の読取動作、第１画像処理及び第２画像処理の期間よりも短ければ、第１画像処理と第２画像処理を同じＬＳＩで実行する場合よりも処理時間が短縮される。
第３ＬＳＩ２０２3の原稿１枚の処理時間の合計の方よりも、第１ＬＳＩ２０２1又は第２ＬＳＩ２０２2による原稿１枚の処理時間の合計が長い場合には、原稿１枚当たりの処理期間は期間Ｔ１１とＴ１２を合計した期間Ｔ２となる。この場合は、第３ＬＳＩ２０２3が第２画像処理及び出力を行うため、処理時間が短縮されるのは明らかである。
このように、本実施例によれば第１ＬＳＩ２０２1及び第２ＬＳＩ２０２2が第ｎ枚目の原稿の読取動作の制御と第１画像処理を行う期間と重複する期間に、第３ＬＳＩ２０２3が第（ｎ−１）枚目の原稿の第２画像処理を行う。この結果、原稿の読取動作の制御、第１画像処理及び第２画像処理を単一の集積回路で逐次実行するよりも処理時間を短縮することができる。
また、本実施例の画像データ処理装置２００は、複数のＬＳＩ２０２1〜２０２3が独立してアクセス可能なメモリ２０３1〜２０３3と、メモリ２０３1〜２０３３間のＤＭＡ転送を行うＤＭＡＣを備える。このため、同じメモリに対する複数の集積回路からのアクセスの集中が軽減される。
続いて、第１ＬＳＩ２０２1〜第３ＬＳＩ２０２3の他の実施例について説明する。図１１は、第１ＬＳＩ２０２1の構成の他の構成例を説明するための図である。第１ＬＳＩ２０２1は、第１画像処理回路３０２1及び第２画像処理回路３０４1の上述の処理を実行する単一の画像処理回路３４０1を備える。画像処理回路３４０1は、同一回路又は少なくとも一部重複する回路を用いて第１画像処理回路３０２1及び第２画像処理回路３０４1の処理を行ってよい。
第１画像処理回路３０２1及び第２画像処理回路３０４1の処理を単一の画像処理回路３４０1で実行することにより回路規模を低減することができる。
第２ＬＳＩ２０２2も同様に、第１画像処理回路３０２2及び第２画像処理回路３０４2の処理を実行する単一の画像処理回路を備えてよい。第３ＬＳＩ２０２3も同様に、第１画像処理回路３０２3及び第２画像処理回路３０４3の処理を実行する単一の画像処理回路を備えてよい。
１００ 画像読取装置
２００ 画像データ処理装置
２０２1 第１ＬＳＩ
２０２2 第２ＬＳＩ
２０２3 第３ＬＳＩ
２０３1 第１メモリ
２０３2 第２メモリ
２０３3 第３メモリ
３０２1、３０２2 第１画像処理回路
３０４1、３０４2、３０４3 第２画像処理回路
３０６1、３０６2、３０６3 第１シリアルＩＦ回路
３０７3 第２シリアルＩＦ回路
３４０1 画像処理回路

Claims (7)

  1. 第１の集積回路、第２の集積回路及び第３の集積回路と、
    第１の集積回路がアクセス可能な第１メモリ、第２の集積回路がアクセス可能な第２メモリ及び第３の集積回路がアクセス可能な第３メモリと、を備え、
    第１の集積回路は、
    第１メモリへの画像データの読み書き処理、及び第１メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、
    第１メモリと第３メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第１シリアルインタフェースと、を備え、
    第２の集積回路は、
    第２メモリへの画像データの読み書き処理、及び第２メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、
    第２メモリと第３メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第２シリアルインタフェースと、を備え、
    第３の集積回路は、
    第３メモリへの画像データの読み書き処理、及び第３メモリに格納された画像データに対する所定の画像処理が可能な画像処理回路と、
    第３メモリと第１メモリの間、及び第３メモリと第２メモリとの間で画像データのダイレクトメモリアクセス転送が可能な第３シリアルインタフェースと、を備えることを特徴とする画像データ処理装置。
  2. 第１の集積回路の前記画像処理回路は、
    イメージセンサで撮像された画像データの受信処理、及び受信した画像データを第１メモリに書き込む処理が可能な第１の画像処理回路と、
    第１メモリから読み出された画像データに対する所定の画像処理、及びこの画像処理で得られた画像データを第１メモリに書き込む処理が可能な第２の画像処理回路と、を備え、
    第２の集積回路の前記画像処理回路は、
    イメージセンサで撮像された画像データの受信処理、及び受信した画像データを第２メモリに書き込む処理が可能な第３の画像処理回路と、
    第２メモリから読み出された画像データに対する所定の画像処理、及びこの画像処理で得られた画像データを第２メモリに書き込む処理が可能な第４の画像処理回路と、を備え、
    第３の集積回路の前記画像処理回路は、
    イメージセンサで撮像された画像データの受信処理、及び受信した画像データを第３メモリに書き込む処理が可能な第５の画像処理回路と、
    第３メモリから読み出された画像データに対する所定の画像処理、及びこの画像処理で得られた画像データを第３メモリに書き込む処理が可能な第６の画像処理回路と、を備えることを特徴とする請求項１に記載の画像データ処理装置。
  3. 第１シリアルインタフェース及び第３シリアルインタフェースは、第１の画像処理回路によって第１メモリに書き込まれた第１画像データと、第２の画像処理回路によって第１メモリに書き込まれた第２画像データとを、第３メモリへダイレクトメモリアクセス転送し、
    第２シリアルインタフェース及び第３シリアルインタフェースは、第３の画像処理回路によって第２メモリに書き込まれた第３画像データと、第４の画像処理回路によって第２メモリに書き込まれた第４画像データとを、第３メモリへダイレクトメモリアクセス転送し、
    第６の画像処理回路は、第３メモリに書き込まれた第１画像データ及び第３画像データに所定の画像処理を加えた第５画像データ及び第６画像データを生成し、第３メモリに第５画像データ及び第６画像データを書き込むことを特徴とする請求項２に記載の画像データ処理装置。
  4. イメージセンサにより連続して撮像される複数の原稿のうち第ｉ枚目（ｉは正の整数）の原稿の画像データを、第１の画像処理回路、第２の画像処理回路、第３の画像処理回路及び第４の画像処理回路が処理する期間と重複する期間に、第６の画像処理回路が第（ｉ−１）枚目の原稿の画像データの処理を行うことを特徴とする請求項３に記載の画像データ処理装置。
  5. 第２の画像処理回路の画像処理は、第１画像データを第１画像形式の第２画像データに変換する処理であり、
    第４の画像処理回路の画像処理は、第３画像データを第１画像形式の第４画像データに変換する処理であり、
    第６の画像処理回路の画像処理は、第１画像データ及び第３画像データを、第１画像形式と異なる第２画像形式の第５画像データ及び第６画像データにそれぞれ変換する処理である、ことを特徴とする請求項３又は４に記載の画像データ処理装置。
  6. 第１の集積回路、第２の集積回路及び第３の集積回路のうちの各集積回路は、前記各集積回路がアクセス可能なメモリから読み出した画像データの出力処理が可能な通信インタフェースを備え、
    第３集積回路の通信インタフェースは、第３メモリに書き込まれた第２画像データ、第４画像データ、第５画像データ及び第６画像データを出力することを特徴とする請求項３〜５の何れか一項に記載の画像データ処理装置。
  7. 請求項１〜６のいずれか一項に記載の画像データ処理装置と、
    前記画像データ処理装置によって処理される画像データを撮像するイメージセンサと、
    を備えることを特徴とする画像読取装置。
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