JP5964087B2 - Multilayer capacitor - Google Patents
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Description
本発明は、所定の絶縁耐圧を確保しつつ歩留まりを向上させることが可能な積層コンデンサに関する。 The present invention relates to a multilayer capacitor capable of improving yield while ensuring a predetermined withstand voltage.
積層セラミックコンデンサは、典型的には、セラミックチップからなる素体と、一対の外部電極とを有する。素体内には、複数の内部電極層がそれぞれ対向して配置され、各内部電極層の端部が長さ方向の両端面に交互に露出した構造を有する。一対の外部電極は、内部電極層の露出した端部と導通するように、素体の上記両端面にそれぞれ形成される。上記構成の積層コンデンサは、典型的には、誘電体の原料粉末を含むグリーンシート上に、所定の内部電極パターンをそれぞれ印刷した後、積層、裁断及び焼成する工程を経て製造される(特許文献1参照)。 A multilayer ceramic capacitor typically has an element body made of a ceramic chip and a pair of external electrodes. The element body has a structure in which a plurality of internal electrode layers are arranged to face each other, and end portions of the internal electrode layers are alternately exposed on both end faces in the length direction. The pair of external electrodes are respectively formed on the both end surfaces of the element body so as to be electrically connected to the exposed end portions of the internal electrode layer. The multilayer capacitor having the above-described configuration is typically manufactured through a process of laminating, cutting, and firing after printing predetermined internal electrode patterns on a green sheet containing a dielectric raw material powder (Patent Literature). 1).
しかしながら、所定の内部電極パターンが印刷されたグリーンシートを積層する際、いわゆる積層ズレが生じ、各内部電極層が素体のいずれかの側面に偏って配置されることがあった。また、積層後裁断する際にも、所定の裁断位置と異なる位置で裁断され、内部電極層全体が素体の一方の側面に偏って配置されることがあった。このように、素体の一方の側面側に内部電極層が偏って配置された場合は、内部電極が当該側面と近接し、絶縁耐圧が低下するという不具合が発生することがあった。 However, when stacking green sheets on which a predetermined internal electrode pattern is printed, so-called stacking misalignment occurs, and each internal electrode layer may be arranged on one side of the element body. Also, when cutting after lamination, the entire internal electrode layer may be biased to one side surface of the element body by cutting at a position different from a predetermined cutting position. As described above, when the internal electrode layer is arranged in a biased manner on one side surface of the element body, the internal electrode may be close to the side surface, resulting in a problem that the withstand voltage decreases.
さらに近年、積層コンデンサの小型化及び高容量化を実現するために、素体の幅方向において内部電極が形成されない領域、いわゆるサイドマージンが狭小に設定される傾向にある。この場合は、特に高い積層精度、裁断精度等が要求されるが、これらの精度を十分に確保することは技術的にも困難であった。 Further, in recent years, in order to realize the miniaturization and high capacity of the multilayer capacitor, there is a tendency that a region where the internal electrode is not formed in the width direction of the element body, so-called side margin, is set narrow. In this case, particularly high stacking accuracy, cutting accuracy, and the like are required, but it has been technically difficult to sufficiently secure these accuracy.
以上のような事情に鑑み、本発明の目的は、所定の絶縁耐圧を確保しつつ歩留まりを向上させることが可能な積層コンデンサを提供することにある。 In view of the circumstances as described above, an object of the present invention is to provide a multilayer capacitor capable of improving the yield while ensuring a predetermined withstand voltage.
上記目的を達成するため、本発明の一形態に係る積層コンデンサは、素体と、複数の第1の内部電極層と、複数の第2の内部電極層と、第1の外部電極と、第2の外部電極と、を具備する。
上記素体は誘電体からなり、第1の軸方向に相互に対向する第1及び第2の端子面と、上記第1の軸方向に直交する第2の軸方向に相互に対向する第1及び第2の側面とを有する。
上記複数の第1の内部電極層は、上記第1の側面に対向する第1の縁部と、上記第2の側面と対向する第2の縁部とをそれぞれ有し、上記第1及び第2の縁部のうちいずれか一方が非導体化処理されている。上記複数の第1の内部電極層は、上記第1及び第2の軸方向と直交する第3の軸方向に相互に対向するように上記素体の内部に配置される。
上記複数の第2の内部電極層は、上記第1の側面に対向する第3の縁部と、上記第2の側面に対向する第4の縁部とをそれぞれ有し、上記第3及び第4の縁部のうちいずれか一方が非導体化処理されている。上記複数の第2の内部電極層は、上記第3の軸方向に上記複数の第1の内部電極層と各々が相互に対向するように上記素体の内部に配置される。
上記第1の外部電極は、上記第1の端子面に配置され、上記複数の第1の内部電極層と電気的に接続される。
上記第2の外部電極は、上記第2の端子面に配置され、上記複数の第2の内部電極層と電気的に接続される。
In order to achieve the above object, a multilayer capacitor in accordance with an aspect of the present invention includes an element body, a plurality of first internal electrode layers, a plurality of second internal electrode layers, a first external electrode, 2 external electrodes.
The element body is made of a dielectric, and first and second terminal surfaces facing each other in the first axial direction and first opposing each other in a second axial direction orthogonal to the first axial direction. And a second side surface.
The plurality of first internal electrode layers have a first edge facing the first side surface and a second edge facing the second side surface, respectively. Any one of the two edges is subjected to a non-conductor treatment. The plurality of first internal electrode layers are disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions.
The plurality of second internal electrode layers respectively have a third edge facing the first side surface and a fourth edge facing the second side surface, and the third and second Any one of the four edges is subjected to non-conducting treatment. The plurality of second internal electrode layers are disposed inside the element body such that the plurality of second internal electrode layers are opposed to each other in the third axial direction.
The first external electrode is disposed on the first terminal surface and is electrically connected to the plurality of first internal electrode layers.
The second external electrode is disposed on the second terminal surface and is electrically connected to the plurality of second internal electrode layers.
本発明の一実施形態に係る積層コンデンサは、素体と、複数の第1の内部電極層と、複数の第2の内部電極層と、第1の外部電極と、第2の外部電極と、を具備する。
上記素体は誘電体からなり、第1の軸方向に相互に対向する第1及び第2の端子面と、上記第1の軸方向に直交する第2の軸方向に相互に対向する第1及び第2の側面とを有する。
上記複数の第1の内部電極層は、上記第1の側面に対向する第1の縁部と、上記第2の側面と対向する第2の縁部とをそれぞれ有し、上記第1及び第2の縁部のうちいずれか一方が非導体化処理されている。上記複数の第1の内部電極層は、上記第1及び第2の軸方向と直交する第3の軸方向に相互に対向するように上記素体の内部に配置される。
上記複数の第2の内部電極層は、上記第1の側面に対向する第3の縁部と、上記第2の側面に対向する第4の縁部とをそれぞれ有し、上記第3及び第4の縁部のうちいずれか一方が非導体化処理されている。上記複数の第2の内部電極層は、上記第3の軸方向に上記複数の第1の内部電極層と各々が相互に対向するように上記素体の内部に配置される。
上記第1の外部電極は、上記第1の端子面に配置され、上記複数の第1の内部電極層と電気的に接続される。
上記第2の外部電極は、上記第2の端子面に配置され、上記複数の第2の内部電極層と電気的に接続される。
A multilayer capacitor according to an embodiment of the present invention includes an element body, a plurality of first internal electrode layers, a plurality of second internal electrode layers, a first external electrode, a second external electrode, It comprises.
The element body is made of a dielectric, and first and second terminal surfaces facing each other in the first axial direction and first opposing each other in a second axial direction orthogonal to the first axial direction. And a second side surface.
The plurality of first internal electrode layers have a first edge facing the first side surface and a second edge facing the second side surface, respectively. Any one of the two edges is subjected to a non-conductor treatment. The plurality of first internal electrode layers are disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions.
The plurality of second internal electrode layers respectively have a third edge facing the first side surface and a fourth edge facing the second side surface, and the third and second Any one of the four edges is subjected to non-conducting treatment. The plurality of second internal electrode layers are disposed inside the element body such that the plurality of second internal electrode layers are opposed to each other in the third axial direction.
The first external electrode is disposed on the first terminal surface and is electrically connected to the plurality of first internal electrode layers.
The second external electrode is disposed on the second terminal surface and is electrically connected to the plurality of second internal electrode layers.
上記積層コンデンサは、一方の縁部が非導体化処理された内部電極層を有する。これにより内部電極層が素体のいずれかの側面に偏って配置される場合でも、所定の絶縁耐圧を確保することができる。 The multilayer capacitor has an internal electrode layer in which one edge portion is processed to be non-conductive. As a result, even when the internal electrode layer is disposed on one side of the element body, a predetermined withstand voltage can be ensured.
上記非導体化処理は、典型的には、酸化処理が挙げられる。このような非導体化処理は、積層コンデンサの焼成工程と同時に行うことができる。これにより素体の側面から所定の深さ以内に配置された内部電極層の縁部を選択的に酸化して、所定幅(あるいは厚み)のサイドマージンを確保することができる。また、素体に対する内部電極層の相対位置に依存せず所定のサイドマージンが確保されることから、歩留まりを大幅に向上させることができる。なお非導体化処理は、酸化処理以外にも窒化処理、酸窒化処理など、非導体化処理層の比抵抗が高く、種々のプロセス条件を満たす限りにおいて、他の非導体化処理も適用可能である。 A typical example of the non-conductor treatment is an oxidation treatment. Such a non-conductor treatment can be performed simultaneously with the firing process of the multilayer capacitor. As a result, the edge of the internal electrode layer disposed within a predetermined depth from the side surface of the element body can be selectively oxidized to ensure a side margin of a predetermined width (or thickness). In addition, since a predetermined side margin is ensured without depending on the relative position of the internal electrode layer with respect to the element body, the yield can be greatly improved. In addition to non-oxidizing treatment, non-conducting treatment can be applied as long as the specific resistance of the non-conducting treatment layer is high, such as nitriding treatment and oxynitriding treatment, as long as various process conditions are satisfied. is there.
上記積層コンデンサは、上記第1及び第3縁部と上記第1の側面との距離をそれぞれW1、上記第2及び第4の縁部と上記第2の側面との距離をそれぞれW2としたとき、以下の関係を満たすように構成されてもよい。
M=(1/2)×(W1+W2)−W1
ここで、M>0(W1<W2)の場合、上記第1及び第3の縁部の少なくとも一方が非導体化処理されており、M<0(W1>W2)の場合:上記第2及び第4の縁部の少なくとも一方が非導体化処理されており、M=0の場合:上記第1〜第4の縁部のいずれもが非導体化処理されていない。
In the multilayer capacitor, when the distance between the first and third edge portions and the first side surface is W1, and the distance between the second and fourth edge portions and the second side surface is W2, respectively. , The following relationship may be satisfied.
M = (1/2) × (W1 + W2) −W1
Here, in the case of M> 0 (W1 <W2), at least one of the first and third edges is subjected to non-conducting treatment, and in the case of M <0 (W1> W2): When at least one of the fourth edges is subjected to non-conductor processing, and M = 0: None of the first to fourth edges is subjected to non-conductor processing.
上記積層コンデンサは、上記Mの最大値の絶対値をZとしたとき、以下の関係を満たすように構成されてもよい。
M=(1/2)×(W1+W2)−W1
ここで、(W1<W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合、上記第1及び第3の縁部の少なくとも一方が非導体化処理されており、(W1>W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合、上記第2及び第4の縁部の少なくとも一方が非導体化処理されており、0≦Z<{(1/2)×(W1+W2)}×0.3の場合、上記第1〜第4の縁部のいずれもが非導体化処理されていない。
The multilayer capacitor may be configured to satisfy the following relationship, where Z is the absolute value of the maximum value of M.
M = (1/2) × (W1 + W2) −W1
Here, in the case of (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the first and third edges is deconductorized, In the case of (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the second and fourth edges is subjected to a non-conductor treatment, and 0 ≦ Z In the case of <{(1/2) × (W1 + W2)} × 0.3, none of the first to fourth edges is subjected to a non-conducting process.
上記非導体化処理された第1〜第4の縁部は、上記第1及び第2の側面から上記素体の内部へ第1の深さ以上、第2の深さ以下の範囲にわたって形成されてもよい。
これにより、安定した絶縁耐圧を確保することができる。
The first to fourth edges subjected to the non-conducting treatment are formed from the first and second side surfaces to the inside of the element body over a range of the first depth or more and the second depth or less. May be.
Thereby, a stable withstand voltage can be ensured.
例えば、裁断ズレ等により第1及び第2の内部電極層全体が第1の側面側に偏って配置された場合、第1の側面側に配置された第1及び第2の内部電極層の縁部(第1及び第3の縁部)が非導体化処理される。これにより、第1の側面における絶縁耐圧の低下等の不具合を抑制することができる。 For example, when the entire first and second internal electrode layers are biased toward the first side surface due to cutting misalignment or the like, the edges of the first and second internal electrode layers disposed on the first side surface side The portions (first and third edges) are subjected to non-conductor processing. Thereby, malfunctions, such as a fall of the dielectric strength voltage in the 1st side, can be controlled.
また、積層ズレ等により、第1の側面側に偏って配置された内部電極層と、第2の側面側に偏って配置された内部電極層とが混在する場合、例えば複数の第1の内部電極層は、第1の縁部が非導体化処理された複数の電極層と、反対側の第2の縁部が非導体化処理された複数の電極層とを含む。複数の第2の内部電極層についても同様である。 In addition, when the internal electrode layer disposed to be biased toward the first side surface and the internal electrode layer disposed to be biased to the second side surface are mixed due to stacking misalignment or the like, for example, a plurality of first internal layers The electrode layer includes a plurality of electrode layers in which the first edge is subjected to non-conductor processing, and a plurality of electrode layers in which the second edge on the opposite side is subjected to non-conductor processing. The same applies to the plurality of second internal electrode layers.
以下、図面を参照しながら、本発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[積層コンデンサの全体構成]
図1は、本実施形態に係る積層コンデンサを概略的に示す全体斜視図である。図2は、本実施形態に係る素体のY軸方向から見た断面構造を示す概略断面図である。なお図においてX,Y及びZ軸は、相互に直交する3軸方向をそれぞれ示しており、本実施形態においてX軸方向は積層コンデンサの長さ方向、Y軸方向はその幅方向、Z軸方向はその高さ方向にそれぞれ対応する。
[Overall structure of multilayer capacitor]
FIG. 1 is an overall perspective view schematically showing the multilayer capacitor in accordance with the present embodiment. FIG. 2 is a schematic cross-sectional view showing a cross-sectional structure of the element body according to this embodiment viewed from the Y-axis direction. In the figure, the X, Y, and Z axes indicate the three axial directions orthogonal to each other. In this embodiment, the X axis direction is the length direction of the multilayer capacitor, the Y axis direction is the width direction, and the Z axis direction. Corresponds to the height direction.
積層コンデンサ10は、素体11と、複数の第1の内部電極層12、複数の第2の内部電極層13と、第1の外部電極14、第2の外部電極15と、を有する。後述するように、複数の第1及び第2の内部電極層12、13は、それぞれ略同一の構成を有し、第1及び第2の外部電極14、15も、それぞれ略同一の構成を有する。
The
素体11は、複数の誘電体層110が積層されたセラミック部品で構成される。素体11は、X軸方向に相互に対向する第1及び第2の端子面(以下単に「端子面」ともいう。)T1,T2と、Y軸方向に相互に対向する第1及び第2の側面(以下単に「側面」ともいう)S1,S2と、を有し、略直方体形状に構成される。
The
複数の第1及び第2の内部電極層(以下単に「内部電極層」ともいう。)12,13は、Z軸方向に相互に対向するように素体11の内部に配置される。第2の内部電極層13各々は、第1の内部電極層12各々とZ軸方向に相互に対向して配置される。
A plurality of first and second internal electrode layers (hereinafter also simply referred to as “internal electrode layers”) 12 and 13 are arranged inside the
内部電極層12,13は、端子面T1,T2からそれぞれ露出する第1及び第2の引出端部(以下単に「引出端部」ともいう。)123,133をそれぞれ有する。第1及び第2の外部電極(以下単に「外部電極」ともいう。)14,15は、端子面T1,T2にそれぞれ形成され、引出端部123,133と電気的に接続される。
The internal electrode layers 12 and 13 have first and second lead end portions (hereinafter also simply referred to as “lead end portions”) 123 and 133 exposed from the terminal surfaces T1 and T2, respectively. First and second external electrodes (hereinafter also simply referred to as “external electrodes”) 14 and 15 are formed on the terminal surfaces T1 and T2, respectively, and are electrically connected to the lead-out
次に、上記構成の積層コンデンサ10の製造方法について説明する。
Next, a method for manufacturing the
[積層コンデンサの製造工程]
図3〜図7は、本実施形態に係る積層コンデンサの製造方法を説明するための模式的な図である。本発明の実施形態に係る積層コンデンサ10の製造方法は、内部電極の印刷工程と、積層工程と、裁断工程と、外部電極の形成工程と、焼成工程と、を有する。
[Manufacturing process of multilayer capacitor]
3 to 7 are schematic views for explaining the multilayer capacitor manufacturing method according to this embodiment. The manufacturing method of the
(内部電極の印刷工程)
図3は、未焼成セラミックシート110U上に、複数の第1の未焼成内部電極12Uが印刷された第1のシート材111Uを示す概略平面図である。図4は、未焼成セラミックシート110U上に、複数の第2の未焼成内部電極13Uが印刷された第2のシート112Uを示す概略平面図である。
(Internal electrode printing process)
FIG. 3 is a schematic plan view showing a
本実施形態において、第1及び第2のシート材111U,112Uは実質的に等価であり、第2のシート材112Uは、第1のシート材111Uの図中上下を反転したものに相当する。第1及び第2のシート材111U,112Uは、交互に複数枚積層された後、所定位置で裁断されることで、複数の積層コンデンサを作製できるようなシートサイズを有する。
In the present embodiment, the first and
まず、未焼成セラミックシート110U上に複数の第1の未焼成内部電極12Uを所定のパターン形状で印刷することで、第1のシート材111Uを作製する。同様に、未焼成セラミックシート110U上に複数の第2の未焼成内部電極13Uを所定のパターン形状で印刷することで、第2のシート材112Uを作製する。所定のパターン形状としては、典型的には、所定の大きさの矩形状が採用される。
First, the
未焼成セラミックシート110Uは、酸化物材料を主成分とするセラミック材料で構成される。具体的には、未焼成セラミックシート110Uは、チタン酸バリウム(BaTiO3)、チタン酸カルシウム(CaTiO3)、チタン酸ストロンチウム(SrTiO3)、ジルコン酸カルシウム(CaZrO3)等の強誘電体粉末を主成分として成形された所定厚みの矩形状のグリーンシートで構成される。
The unfired
第1及び第2の未焼成内部電極12U,13Uは、それぞれ所定の間隙を介してX軸方向及びY軸方向に配列される。第1及び第2の未焼成内部電極12U,13Uは、例えばNi、Cu等の卑金属粉末を含有する導電性ペーストを焼結した金属材料でそれぞれ構成され、スクリーン印刷法等により未焼成セラミックシート110U上に印刷される。
The first and second unfired
未焼成セラミックシート110U上の複数のカットラインL1,L2は、後述する裁断工程時における裁断位置を示し、あらかじめ当該シート上に表示されていてもよいし、表示されていなくてもよい。カットラインL1はX軸方向に沿ってY軸方向に配列され、カットラインL2はY軸方向に沿ってX軸方向に配列される。
A plurality of cut lines L1 and L2 on the unfired
複数の第1及び第2の未焼成内部電極12U、13Uは、カットラインL1,L2で区画される領域内にそれぞれ形成される。カットラインL1,L2は、第1のシート材111U及び第2のシート材112U上の各々対応する位置にそれぞれ設定される。カットラインL1での裁断面は、積層コンデンサ10の2つの側面S1,S2を形成し、カットラインL2での裁断面は、積層コンデンサ10の2つの端子面T1,T2を形成する。
The plurality of first and second unfired
図3に示すように第1の未焼成内部電極12Uは、それぞれ幅方向(Y軸方向)に対向する一対の縁部121U,122U(第1の縁部、第2の縁部)を含む。縁部121U,122Uは、カットラインL1からY軸方向にそれぞれ距離Wyを介して配置される。同様に、図4に示すように第2の未焼成内部電極13Uは、それぞれ幅方向(Y軸方向)に対向する一対の縁部131U,132U(第3の縁部、第4の縁部)を含み、カットラインL1からそれぞれ距離Wyを介して配置される。これにより、カットラインL1での裁断面から第1及び第2の未焼成内部電極12U、13Uが露出するのを防止できる。距離Wyの大きさは特に限定されず、後述する焼成工程の後においても側面S1,S2における各内部電極層の絶縁耐圧を確保できる大きさ(例えば15〜150μm)に設定される。
As shown in FIG. 3, the first unfired
一方、複数のカットラインL2は、X軸方向に隣り合う2つの未焼成内部電極12U,13Uのほぼ中間に設定されるカットラインL21と、第1及び第2の未焼成内部電極12U,13Uを2分割するように設定されるカットラインL22とを有する。カットラインL21と第1及び第2の未焼成内部電極12U,13Uの端部との間の距離はWxにそれぞれ設定され、距離Wxの大きさは、カットラインL21での裁断面における各内部電極層の絶縁耐圧を確保できる大きさ(例えば50〜200μm)に設定される。カットラインL22での裁断面から露出する第1の未焼成内部電極12Uの端部は、第1の引出端部123を形成し、カットラインL22での裁断面から露出する第2の未焼成内部電極13Uの端部は、第2の引出端部133を形成する。
On the other hand, the plurality of cut lines L2 include a cut line L21 set substantially in the middle of two unfired
(積層工程)
次に、複数枚の第1のシート材111Uと複数枚の第2のシート材112Uとを高さ(Z軸)方向に交互に積層することで、未焼成積層体を作製する。第1及び第2のシート材111U,112Uの積層数は特に限定されず、目的とする容量に応じて適宜設定され、例えばそれぞれが数十層以上積層されてもよい。第1のシート材111Uの最下層及び第2のシート材112Uの最上層には、複数枚の未焼成セラミックシート110Uがそれぞれ積層される。図5は、第1及び第2のシート材111U,112Uの積層の様子を個々の素子(積層コンデンサ)単位で表したときの斜視図である。
(Lamination process)
Next, a plurality of
本工程において、高さ方向に対向する各々の第1及び第2のシート材111U,112Uは、各々に形成されたカットラインL1,L2が重なるように積層される。これにより、第1の未焼成内部電極12Uの一対の縁部121U、122Uと、第2の未焼成内部電極13Uの一対の縁部131U、132Uとが、それぞれ高さ方向に重なるように積層される。
In this step, the first and
積層された複数の第1及び第2のシート材111U,112Uは、熱圧着法、静水圧プレス法などにより一体化される。これにより、未焼成積層体が作製される。
The plurality of laminated first and
(裁断工程)
次に、上記未焼成積層体をカットラインL1,L2にて裁断し、複数の未焼成セラミックチップ11Uを個片化する。
(Cutting process)
Next, the unfired laminated body is cut along the cut lines L1 and L2, and the plurality of unfired
図6は、未焼成セラミックチップ11Uを示す概略斜視図である。未焼成セラミックチップ11Uは、高さ方向(Z軸方向)に対向する第1及び第2の主面MU1、MU2と、長さ方向(X軸方向)に対向する第1及び第2の端子面TU1,TU2と、幅方向(Y軸方向)に対向する第1及び第2の側面SU1,SU2と、を有し、略直方体状の構造を有する。第1の端子面TU1からは第1の未焼成内部電極12Uの引出端部123Uが露出し、第2の端子面TU2からは第2の未焼成内部電極13Uの引出端部133Uが露出する。
FIG. 6 is a schematic perspective view showing the unfired
(外部電極の形成工程)
続いて、未焼成セラミックチップ11Uに対して、未焼成外部電極がそれぞれ形成される(図示せず)。未焼成外部電極は、典型的には、第1及び第2の未焼成内部電極と同種の材料で形成される。すなわち、例えばNi等の卑金属材料のペースト体を、未焼成セラミックチップ11Uの両端子面TU1,TU2を含む各端部に塗布する。これにより、後述する焼成工程において、未焼成外部電極は未焼成セラミックチップ11U及び第1及び第2の未焼成内部電極12U,13Uと同時に焼成され、引出端部123U及び引出端部133Uにそれぞれ電気的に接続される第1及び第2の外部電極14,15が形成される。また、以下の焼成工程の後、必要に応じて、第1及び第2の外部電極14,15の表面に半田めっきが施される。
(External electrode formation process)
Subsequently, unfired external electrodes are respectively formed on the unfired
(焼成工程)
最後に、未焼成外部電極14U,15Uが形成された未焼成セラミックチップ11Uを、例えば還元雰囲気下において焼成する。これにより未焼成セラミックシート110Uの焼成体である素体11と、未焼成内部電極12U,13Uの焼成体である内部電極層12,13と、未焼成外部電極14U,15Uの焼成体である外部電極14,15とが、それぞれ形成される。以上のようにして、積層コンデンサ10が作製される。
(Baking process)
Finally, the unfired
ここで、上述のようにして作製される未焼成セラミックチップ11Uの内部構造について説明する。図7〜図10は、未焼成セラミックチップ11Uの典型的な内部構造を示す模式図であり、いずれもX軸方向から見た概略断面図である。
Here, the internal structure of the unfired
図7に示す未焼成セラミックチップ11Ua(構造例1)は、設計通りの目的とする内部構造を有する。すなわち図7に示す構造例1においては、未焼成内部電極12U,13UがZ軸方向に均一に整列し、かつ、未焼成セラミックチップ11Uaの幅方向(Y軸方向)のほぼ中央部に位置している。その結果、未焼成内部電極12U,13Uの一方の縁部121U,131U(第1の縁部、第3の縁部)と未焼成セラミックチップ11Uaの一方の側面SU1(第1の側面)との間にそれぞれ所定の離間幅(Wy)が形成される。また、未焼成内部電極12U,13Uの他方の縁部122U,132U(第2の縁部、第4の縁部)と未焼成セラミックチップ11Uaの他方の側面SU2(第2の側面)との間にもそれぞれ所定の離間幅(Wy)が形成される。
The unfired ceramic chip 11Ua (Structural Example 1) shown in FIG. 7 has an intended internal structure as designed. That is, in the structural example 1 shown in FIG. 7, the unfired
上述のように幅Wyは、カットラインL1での裁断面において所定の絶縁耐圧が得られる大きさに設定されている。このため当該構造例1においては、上記焼成工程により、未焼成内部電極層12U,13Uと両側面SU1,SU2との間に所定幅の絶縁領域(サイドマージン)が確保された積層コンデンサが得られることになる。
As described above, the width Wy is set to a size with which a predetermined withstand voltage can be obtained in the cut surface at the cut line L1. For this reason, in Structural Example 1, a multilayer capacitor in which an insulating region (side margin) having a predetermined width is ensured between the unfired
これに対して図8〜図10は、上記焼成工程により所定幅のサイドマージンが確保されない構造例を示している。 On the other hand, FIGS. 8 to 10 show structural examples in which a side margin of a predetermined width is not ensured by the firing process.
図8に示す未焼成セラミックチップ11Ub(構造例2)においては、未焼成内部電極12U,13UがZ軸方向に均一に整列してはいるものの、未焼成セラミックチップ11Ubの一方の側面SU1側に偏って配置されている。その結果、未焼成内部電極12U,13Uの一方の縁部121U,131Uと未焼成セラミックチップ11Ubの一方の側面SU1との間にそれぞれ所定の離間幅(Wy)を形成することができないことになる。このような構造例は、例えば上述の裁断工程において、未焼成積層体が正規のカットラインL1とは異なるラインLb1(図3,4参照)で裁断され、いわゆる「裁断ズレ」が発生したことによる。あるいは、印刷工程において発生する、第1及び第2の内部電極層12b、13bの幅方向全体の印刷ズレによっても生じ得る。
In the unfired ceramic chip 11Ub (structure example 2) shown in FIG. 8, the unfired
また図9に示す未焼成セラミックチップ11Uc(構造例3)においては、未焼成内部電極12U,13UがZ軸方向に均一に整列しておらず、未焼成セラミックチップ11Ucの一方の側面SU1側に偏って配置されるものと、他方の側面SU2側に偏って配置されるものとが混在した形態を有する。その結果、未焼成内部電極12U,13Uの各縁部121U,122U,131U,132Uと未焼成セラミックチップ11Ucの各側面SU1,SU2との間にそれぞれ所定の離間幅(Wy)を形成することができないことになる。このような構造例は、例えば上記積層工程において、第1及び第2のシート材111U,112Uが規則的に又は不規則的にY軸方向に相互にずれた状態で積層された、いわゆる「積層ズレ」により発生し得る。あるいは、第1及び第2のシート材111U,112U上への第1及び第2の未焼成内部電極12c、13cの幅方向における「印刷ズレ」によっても生じ得る。
Further, in the unfired ceramic chip 11Uc (Structure Example 3) shown in FIG. 9, the unfired
そして図10に示す未焼成セラミックチップ11Ud(構造例4)においては、未焼成内部電極12U、13Uが、積層方向に沿って一方の幅方向に漸次(あるいは段階的に)ずれた状態で配置された形態を有する。図示の例では、未焼成セラミックチップ11Udの高さ方向の中央部に配置された未焼成内部電極12U,13Uにはほぼ偏りが見られないが、当該中央部から積層方向に沿って主面MU1,MU2にそれぞれ近づくにつれ、未焼成内部電極12U,13Uの幅方向の偏りが次第に大きくなっている。これにより、主面MU1,MU2寄りに配置された未焼成内部電極12U,13Uの各縁部121U,122U,131U,132Uと、未焼成セラミックチップ11Udの各側面SU1,SU2とは、それぞれ所定の離間幅(Wy)を形成することができないことになる。このような構造例は、例えば上記積層工程において、第1及び第2のシート材111U,112UをZ軸方向に相互に圧着する際のY軸方向への「倒れ」や「裁断ズレ」等の複合的な要因で発生し得る。
In the unfired ceramic chip 11Ud (Structural Example 4) shown in FIG. 10, the unfired
以上の構造例2〜4に係る未焼成セラミックチップ11Ub,11Uc,11Udは、構造例1に係る未焼成セラミックチップ11Uaとの外観上の相違をいずれも確認することができない。したがって構造例2〜4に係る未焼成セラミックチップは、焼成後の全品検査等を経てはじめて不良品であることが確認されるものであり、結果的に歩留まりの向上を阻害するものであった。 None of the non-fired ceramic chips 11Ub, 11Uc, and 11Ud according to the structural examples 2 to 4 can be confirmed in appearance from the non-fired ceramic chips 11Ua according to the structural example 1. Therefore, the unsintered ceramic chips according to Structural Examples 2 to 4 are confirmed to be defective only after the inspection of all products after firing, and as a result, the improvement of the yield is hindered.
一方、歩留まりを向上させるべく、裁断精度、積層精度等を向上させることで構造例1のような設計通りの構造の製品割合を高めることも考えられる。しかしながら、積層コンデンサの製品サイズの小型化が進む中で、裁断精度、積層精度の向上には技術的にも限界があり、現実的ではない。さらに近年、内部電極層12,13の交差面積を広げることで更なる大容量化を進める傾向にあるため、サイドマージン確保の重要性が益々顕著となる。 On the other hand, in order to improve the yield, it is also conceivable to increase the product ratio of the structure as designed as in Structural Example 1 by improving the cutting accuracy, stacking accuracy, and the like. However, as the product size of multilayer capacitors is reduced, there is a technical limit in improving cutting accuracy and multilayer accuracy, which is not realistic. Further, in recent years, since there is a tendency to further increase the capacity by expanding the crossing area of the internal electrode layers 12 and 13, the importance of securing the side margin becomes more and more significant.
そこで本実施形態では、上記焼成工程において酸化のための還元雰囲気を採用することにより、所定のサイドマージンを安定して確保することができる積層コンデンサを得るようにしている。すなわち焼成セラミックチップの側面SU1,SU2と内部電極層12U,13Uの縁部121U,122U,131U,132Uとの間に所定の離間幅(Wy)が形成されていない場合でも、所定幅(Wy)のサイドマージン内に位置する電極層12U,13Uの縁部121U,122U,131U,132Uを酸化により非導体化できる焼成条件が採用される。
Therefore, in this embodiment, a multilayer capacitor that can stably secure a predetermined side margin is obtained by adopting a reducing atmosphere for oxidation in the firing step. That is, even when the predetermined separation width (Wy) is not formed between the side surfaces SU1, SU2 of the fired ceramic chip and the
以下、本実施形態の焼成工程の条件等について説明する。まず、未焼成セラミックチップ11Uを図示しない焼成炉内に配置する。そして、当該焼成炉内を窒素等の不活性ガス雰囲気に置換し、さらに酸素ガス等の酸化性ガスを微量導入して調圧する。この際、酸素分圧(PO2)を、例えば、内部電極層を形成する金属と当該金属の酸化物との平衡酸素分圧に近い条件に設定することで、当該金属の酸化反応を緩やかとし、反応の制御を容易に行うことができる。具体的に、内部電極層がNiからなる場合には、Ni−NiOの平衡酸素分圧に相当する酸素分圧(約10−3Pa)に近い、10−7〜10−8atm(約10−2〜10−3Pa)と設定することができる。
Hereinafter, the conditions of the baking process of this embodiment, etc. are demonstrated. First, the unfired
また、焼成時の温度制御については、以下のような条件を採用することができる。例えば、昇温速度を3000℃/h〜20000℃/hとし、所定温度(1000℃〜1300℃)に達した場合は、当該温度で0〜600秒保持する。さらに、被焼成物が1000℃以上の状態にある時間は10分以内であることが望ましい。昇温速度は特に限定されず、例えば、酸化の範囲を狭くする場合は昇温速度を早くし保持時間を短く設定し、酸化の範囲を広くする場合は昇温速度を遅くし保持時間を長く設定する。 Moreover, the following conditions can be employ | adopted about temperature control at the time of baking. For example, when the temperature increase rate is 3000 ° C./h to 20000 ° C./h and the temperature reaches a predetermined temperature (1000 ° C. to 1300 ° C.), the temperature is held for 0 to 600 seconds. Furthermore, it is desirable that the time during which the object to be fired is in a state of 1000 ° C. or higher is within 10 minutes. The heating rate is not particularly limited. For example, when the oxidation range is narrowed, the heating rate is increased and the holding time is set short, and when the oxidation range is widened, the heating rate is slowed and the holding time is lengthened. Set.
上記条件下で焼成を行うことで、未焼成セラミックチップ11U、内部電極層12U,13U、および未焼成外部電極がそれぞれ焼成される。また、この焼成工程において、炉内の酸素はセラミックチップ11Uの各側面SU1,SU2から内部へ侵入し、上記離間幅Wy内の側面S1,S2の近傍に位置する内部電極層12U,13Uの縁部を部分的に酸化し、非導電性の金属酸化物を形成する。以上のように焼成条件(温度、時間、酸素分圧等)を適宜調整することにより、各内部電極層12,13の偏りの大きさに関係なく、側面S1,S2から所定幅(Wy)の絶縁領域、すなわちサイドマージン16,17を形成することができる。
By firing under the above conditions, the unfired
なお炉内の酸素は未焼成セラミックチップ11Uの両主面M1,M2からも侵入するが、これら両主面MU1,MU2を構成する複数枚の未焼成セラミックシート110Uの厚みをWyより大きくすることで、最上層および最下層の内部電極層表面の酸化が阻止される。
Oxygen in the furnace also enters from both main surfaces M1 and M2 of the unfired
なおまた、未焼成外部電極の表面も上記焼成処理の際に酸化され得るが、焼成後、外部電極14,15の表面を研磨することにより酸化層を除去することができる。また、外部電極14,15の表面の酸化を防止するため、未焼成外部電極の形成前に未焼成セラミックチップ11Uの上記条件での焼成処理を実施した後、端子面T1,T2へ外部電極14,15を形成するようにしてもよい。この場合、焼成後、端子面T1,T2の表面を研磨して引出端部123,133の酸化部分を除去すればよい。さらに外部電極14,15として、上記酸素分圧の条件下では酸化されない又は酸化されにくい金属材料が採用されてもよい。
In addition, the surface of the unfired external electrode can also be oxidized during the firing treatment, but the oxidized layer can be removed by polishing the surfaces of the
サイドマージン16,17の幅は、典型的には、図3,4で示したカットラインL1から内部電極12U,13Uまでの距離Wyで設定される。以下、上述の構造例ごとに、本実施形態に係る積層コンデンサの内部構造を説明する。なお焼成前後においてセラミックシートの寸法収縮が生じ得るが、説明を分かり易くするため、ここでは焼成前後において距離Wyの大きさは不変であるとして説明する。
The widths of the
[構造例1]
図11は、構造例1に係る積層コンデンサ10aのX軸方向から見た断面構造を示す概略断面図である。構造例1は、上述の通り、設計通りの本来の内部構造を有し、内部電極層12,13が素体11の幅方向(Y軸方向)のほぼ中央部に位置している。
[Structure Example 1]
FIG. 11 is a schematic cross-sectional view showing a cross-sectional structure of the
内部電極層12,13は、幅方向にそれぞれ一対の縁部121,122(第1,第2の縁部)、131,132(第3,第4の縁部)を有する。内部電極層12,13の一方側の縁部121,131(第1、第3の縁部)は、一方の側面S1(第1の側面)側に配置され、他方側の縁部122,132(第2,第4の縁部)は、他方の側面S2(第2の側面)側に配置されている。
The internal electrode layers 12 and 13 have a pair of
ここで、各内部電極層12,13の一方側の縁部121,131と側面S1との間の距離(サイドマージン16の幅)をW1とし、各内部電極層12,13の他方側の縁部122,132と側面S2との間の距離(サイドマージン17の幅)をW2とする。本構造例において、W1とW2とは略同一のWyとなる。すなわち、本構造例では、両側面S1,S2において絶縁耐圧を確保できるような幅Wyのサイドマージン16,17が既に確保されており、いずれの縁部121,131,122,132も酸化処理されていない。
Here, the distance (width of the side margin 16) between the
[構造例2]
図12は、本実施形態の構造例2に係る積層コンデンサ10bのX軸方向から見た断面構造を示す概略断面図である。上述の通り、構造例2では、内部電極層12,13がZ軸方向に均一に整列してはいるものの、全体として素体11の一方の側面S1側に偏って配置されている。
[Structural Example 2]
FIG. 12 is a schematic cross-sectional view showing a cross-sectional structure of the
本構造例において、複数の内部電極層12,13の一方側の縁部121,131は、側面S1との間の距離W1がWyよりも狭いため、縁部121,131は酸化処理された非導電性領域Rw1をそれぞれ有する。非導電性領域Rw1は、側面S1から素体11の内部へW1(第1の深さ)以上Wy(第2の深さ)以下の範囲にわたって形成された、金属酸化物NiOで構成される。
In this structural example, the
一方、複数の内部電極層12,13の他方側の縁部122,132は、側面S2との距離W2がWyよりも広く形成されているため、縁部122,132は酸化処理されていない金属Niで構成される。
On the other hand, the
以上のように、構造例2に係る積層コンデンサ10bは、内部電極層12,13の一方側の縁部121,131が第1の側面S1からの深さWyまで非導体化処理(本実施形態では酸化処理)されている構成を有する。これにより、内部電極層12,13の縁部121,131がいずれも第1の側面S1と近接し、所定距離(Wy)の離間幅を形成することができない場合であっても、所定幅(Wy)のサイドマージン16,17を確実に確保することができ、所定の絶縁耐圧を有する積層コンデンサ10bを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。
As described above, in the
[構造例3]
図13は、本実施形態の構造例3に係る積層コンデンサ10cのX軸方向から見た断面構造を示す概略断面図である。本構造例では、内部電極層12,13がZ軸方向に均一に整列しておらず、素体11の一方の側面S1側に偏って配置されるものと、他方の側面S2側に偏って配置されるものとが混在した形態を有する。
[Structural Example 3]
FIG. 13 is a schematic cross-sectional view showing a cross-sectional structure of the
すなわち本構造例では、図13に示すようにW1とW2との値にばらつきが見られ、内部電極層12,13の一方側の縁部121,131と第1の側面S1との距離W1は、W11以上W12以下の範囲にあり、他方側の縁部122,132と第2の側面S2との距離W2は、W21以上W22以下の範囲にある。
That is, in this structural example, as shown in FIG. 13, the values of W1 and W2 vary, and the distance W1 between the
一方側の縁部121,131のうち、第1の側面S1からの距離がWyより狭い領域では、非導電性領域Rw1が形成される。非導電性領域Rw1は、第1の側面S1から素体11の内部へW1(第1の深さ)以上Wy(第2の深さ)以下の範囲にわたって形成された、金属酸化物NiOで構成される。非導電性領域Rw1の形成幅は、Wy−W1であり、W1の値に応じて規定される。
A non-conductive region Rw1 is formed in a region where the distance from the first side surface S1 is shorter than Wy among the
同様に、他方側の縁部122,132のうち、第2の側面S2からの距離がWyより狭い領域では、非導電性領域Rw2が形成される。非導電性領域Rw2は、第2の側面S2から素体11の内部へW2(第1の深さ)以上Wy(第2の深さ)以下の範囲にわたって形成された、金属酸化物NiOで構成される。非導電性領域Rw2の形成幅は、Wy−W2となり、W2の値に応じて規定される。
Similarly, a non-conductive region Rw2 is formed in a region where the distance from the second side surface S2 is shorter than Wy in the
以上のように、構造例3に係る積層コンデンサ10cにおいても、内部電極層12,13のズレ幅にかかわらず、所定幅(Wy)で形成されたサイドマージン16,17を確実に確保することができる。これにより、所定の絶縁耐圧を有する積層コンデンサ10cを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。
As described above, also in the
[構造例4]
図14は、本実施形態の構造例4に係る積層コンデンサ10dのX軸方向から見た断面構造を示す概略断面図である。本構造例では、内部電極層12,13が積層方向に沿って一方の幅方向に漸次(あるいは段階的に)ずれた状態で配置された形態を有する。
[Structural Example 4]
FIG. 14 is a schematic cross-sectional view showing a cross-sectional structure of the
本構造例では、素体11の高さ方向の中央部に配置された内部電極層12,13についてはほぼ偏りが見られず、内部電極層12,13の一方側の縁部121,131と第1の側面S1との距離W1および他方側の縁部122,132と第2の側面S2との距離W2は、いずれも約Wyである。一方で、中央部から下層側(主面M2側)に近づくにつれ、内部電極層12,13の一方側の縁部121,131と第1の側面S1との距離はWyより狭くなり、最小でW13となる。同様に、中央部から上層側(主面M1)側に近づくにつれ、内部電極層12,13の他方側の縁部122,132と第2の側面S2との距離はWyより狭くなり、最小でW23となる。
In the present structural example, the internal electrode layers 12 and 13 arranged in the central portion in the height direction of the
このような構造例の積層コンデンサ10dにおいては、中央部から下層側の内部電極層12,13の縁部121,131は、第1の側面S1からの距離がWy以下の領域に非導電性領域Rw1が形成される。非導電性領域Rw1は、第1の側面S1から素体11の内部へW1(第1の深さ)以上Wy(第2の深さ)以下の範囲にわたって形成された、金属酸化物NiOで構成される。非導電性領域Rw1の形成幅は、Wy−W1であり、主面M1に近づくにつれ大きな値となる。
In the
同様に、中央部から上層側の内部電極層12,13の縁部122,132は、第2の側面S2からの距離がWy以下の領域に非導電性領域Rw2が形成される。非導電性領域Rw2は、第2の側面S2から素体11の内部へW2(第1の深さ)以上Wy(第2の深さ)以下の範囲にわたって形成された、金属酸化物NiOで構成される。非導電性領域Rw2の形成幅は、Wy−W2であり、主面M2に近づくにつれ大きな値となる。
Similarly, the
以上のように、構造例4に係る積層コンデンサ10dにおいても、素体11に対する内部電極層12,13の相対位置にかかわらず、所定幅(Wy)で形成されたサイドマージン16,17を確実に確保することができる。これにより、所定の絶縁耐圧を有する積層コンデンサ10cを得ることができる。また上記焼成条件により、本来不良品として排除されていた当該構造例の製品を良品化することができるため、歩留まりを大幅に向上させることが可能となる。
As described above, also in the
上述のように構造例2〜4に係る積層コンデンサ10b,10d,10dにおいては、内部電極層12,13各々の両側の縁部のうちいずれか一方の縁部が酸化処理されることで、所定のサイドマージン16,17が形成される。このような構造を一般化すると、式(1)のようになる。
M=Wy−W1=(1/2)×(W1+W2)−W1・・・(1)
ここで、
(a1)M>0(W1<W2)の場合:側面S1側の内部電極層の縁部121,131(第1,第3の縁部)が酸化されている。
(a2)M<0(W1>W2)の場合:側面S2側の内部電極層の縁部122,132(第2,第4の縁部)が酸化されている。
(a3)M=0の場合:内部電極層のいずれの縁部も酸化されていない。
As described above, in the
M = Wy−W1 = (1/2) × (W1 + W2) −W1 (1)
here,
(A1) When M> 0 (W1 <W2):
(A2) In the case of M <0 (W1> W2):
(A3) When M = 0: None of the edges of the internal electrode layer is oxidized.
一方、内部電極層の印刷工程、シート積層工程、シート裁断工程、焼成前後の寸法変化等の種々のプロセス上の製造公差を考慮して、Wyの大きさは、例えば図15に示す積層コンデンサ20aのように、目的とするサイドマージン16,17の幅(W1,W2)よりも大きい幅に設定されてもよい。この場合、実際のサイドマージン16,17の幅は、図15に示した構造例(W1=W2)では式(2)で表される。
Wy=W1+W0=W2+W0・・・(2)
On the other hand, in consideration of manufacturing tolerances in various processes such as an internal electrode layer printing process, a sheet laminating process, a sheet cutting process, and a dimensional change before and after firing, the size of Wy is, for example, the
Wy = W1 + W0 = W2 + W0 (2)
ここで、W0は、上記公差の最大値によって適宜設定され、例えば、Wyの0.3倍程度とすることができる。この場合、上記(1)式におけるMの最大値の絶対値をZとしたとき、以下のように場合分けられる。
(b1)(W1<W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合:側面S1側の内部電極層の縁部121,131(第1,第3の縁部)が酸化されている。
(b2)(W1>W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合:側面S2側の内部電極層の縁部122,132(第2,第4の縁部)が酸化されている。
(b3)0≦Z<{(1/2)×(W1+W2)}×0.3の場合:内部電極層のいずれの縁部も酸化されていない。
Here, W0 is appropriately set according to the maximum value of the tolerance, and can be, for example, about 0.3 times Wy. In this case, when the absolute value of the maximum value of M in the above equation (1) is Z, the cases are classified as follows.
(B1) When (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3:
(B2) When (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3:
(B3) When 0 ≦ Z <{(1/2) × (W1 + W2)} × 0.3: None of the edges of the internal electrode layer is oxidized.
以上のように本実施形態によれば、所定の絶縁耐圧を有する積層コンデンサを安定に得ることができる。また、所定幅のサイドマージンを安定して形成することができるため、所定の絶縁耐圧だけでなく、所定の耐湿性能をも得ることができ、これにより信頼性を向上させることができる。さらに、良品化率を高めることができるため、歩留まりを大幅に向上させることが可能となる。 As described above, according to the present embodiment, a multilayer capacitor having a predetermined withstand voltage can be obtained stably. In addition, since a side margin with a predetermined width can be stably formed, not only a predetermined withstand voltage but also a predetermined moisture resistance can be obtained, thereby improving the reliability. Furthermore, since the yield rate can be increased, the yield can be greatly improved.
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。 The embodiment of the present invention has been described above, but the present invention is not limited to the above-described embodiment, and it is needless to say that various modifications can be made without departing from the gist of the present invention.
以上の実施形態では、内部電極層12,13の縁部の非導体化処理を焼成工程中に行ったが、これに限られない。例えば、焼成工程の後に熱処理工程を追加し、当該熱処理工程によって非導体化処理を行ってもよい。 In the above embodiment, the non-conductor treatment of the edges of the internal electrode layers 12 and 13 is performed during the firing step, but the present invention is not limited to this. For example, a heat treatment step may be added after the firing step, and the non-conductor treatment may be performed by the heat treatment step.
10,10a,10b,10c,10d,20a・・・積層コンデンサ
11・・・素体
12・・・第1の内部電極層
13・・・第2の内部電極層
14・・・第1の外部電極
15・・・第2の外部電極
121・・・第1の内部電極層の縁部(第1の縁部)
122・・・第1の内部電極層の縁部(第2の縁部)
131・・・第2の内部電極層の縁部(第3の縁部)
132・・・第2の内部電極層の縁部(第4の縁部)
T1・・・第1の端子面
T2・・・第2の端子面
S1・・・第1の側面
S2・・・第2の側面
10, 10a, 10b, 10c, 10d, 20a ...
122 ... Edge of the first internal electrode layer (second edge)
131 ... Edge of the second internal electrode layer (third edge)
132: Edge of the second internal electrode layer (fourth edge)
T1: First terminal surface T2: Second terminal surface S1: First side surface S2: Second side surface
Claims (6)
前記第1の側面に対向する第1の縁部と、前記第2の側面と対向する第2の縁部とをそれぞれ有し、前記第1及び第2の縁部のうちいずれか一方が非導電性の金属酸化物で構成され、前記第1及び第2の軸方向と直交する第3の軸方向に相互に対向するように前記素体の内部に配置された、複数の第1の内部電極層と、
前記第1の側面に対向する第3の縁部と、前記第2の側面に対向する第4の縁部とをそれぞれ有し、前記第3及び第4の縁部のうちいずれか一方が非導電性の金属酸化物で構成され、前記第3の軸方向に前記複数の第1の内部電極層と各々が相互に対向するように前記素体の内部に配置された、複数の第2の内部電極層と、
前記第1の端子面に配置され、前記複数の第1の内部電極層と電気的に接続される第1の外部電極と、
前記第2の端子面に配置され、前記複数の第2の内部電極層と電気的に接続される第2の外部電極と
を具備する積層コンデンサ。 First and second terminal surfaces facing each other in the first axial direction, and first and second side surfaces facing each other in a second axial direction orthogonal to the first axial direction An element body made of a dielectric,
Each of the first and second edges has a first edge that faces the first side and a second edge that faces the second side, and one of the first and second edges is non- A plurality of first interiors made of a conductive metal oxide and disposed inside the element body so as to face each other in a third axial direction orthogonal to the first and second axial directions An electrode layer;
It said third edge portion opposite the first side, said a second side surface and a fourth opposing edges, respectively, said third and fourth either the edge non A plurality of second metal electrodes made of a conductive metal oxide and disposed in the element body so that each of the plurality of first internal electrode layers faces each other in the third axial direction. An internal electrode layer;
A first external electrode disposed on the first terminal surface and electrically connected to the plurality of first internal electrode layers;
A multilayer capacitor comprising: a second external electrode disposed on the second terminal surface and electrically connected to the plurality of second internal electrode layers.
前記第1及び第3縁部と前記第1の側面との距離をそれぞれW1、前記第2及び第4の縁部と前記第2の側面との距離をそれぞれW2としたとき、以下の関係を満たす積層コンデンサ。
M=(1/2)×(W1+W2)−W1
ここで、
M>0(W1<W2)の場合、前記第1及び第3の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
M<0(W1>W2)の場合:前記第2及び第4の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
M=0の場合:前記第1〜第4の縁部のいずれもが非導電性の金属酸化物で構成されていない。 The multilayer capacitor according to claim 1,
When the distance between the first and third edge portions and the first side surface is W1, and the distance between the second and fourth edge portions and the second side surface is W2, respectively, the following relationship is established. Filled multilayer capacitor.
M = (1/2) × (W1 + W2) −W1
here,
When M> 0 (W1 <W2), at least one of the first and third edges is made of a non-conductive metal oxide ,
In the case of M <0 (W1> W2): at least one of the second and fourth edges is made of a non-conductive metal oxide ,
When M = 0: None of the first to fourth edges is made of a non-conductive metal oxide .
前記Mの最大値の絶対値をZとしたとき、以下の関係を満たす積層コンデンサ。
M=(1/2)×(W1+W2)−W1
ここで、
(W1<W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合、前記第1及び第3の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
(W1>W2)かつZ≧{(1/2)×(W1+W2)}×0.3の場合、前記第2及び第4の縁部の少なくとも一方が非導電性の金属酸化物で構成されており、
0≦Z<{(1/2)×(W1+W2)}×0.3の場合、前記第1〜第4の縁部のいずれもが非導電性の金属酸化物で構成されていない。 The multilayer capacitor according to claim 2,
A multilayer capacitor satisfying the following relationship, where Z is the absolute value of the maximum value of M.
M = (1/2) × (W1 + W2) −W1
here,
When (W1 <W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the first and third edges is made of a non-conductive metal oxide. And
When (W1> W2) and Z ≧ {(1/2) × (W1 + W2)} × 0.3, at least one of the second and fourth edges is made of a non-conductive metal oxide. And
In the case of 0 ≦ Z <{(1/2) × (W1 + W2)} × 0.3, none of the first to fourth edges is made of a nonconductive metal oxide .
前記非導電性の金属酸化物で構成された第1〜第4の縁部は、前記第1及び第2の側面から前記素体の内部へ第1の深さ以上、第2の深さ以下の範囲にわたって形成される
積層コンデンサ。 The multilayer capacitor according to claim 1,
The first to fourth edges formed of the non-conductive metal oxide are not less than the first depth and not more than the second depth from the first and second side surfaces to the inside of the element body. Multilayer capacitor formed over a range of.
前記第1及び第3の縁部の少なくとも一方が非導電性の金属酸化物で構成されている
積層コンデンサ。 The multilayer capacitor according to claim 1,
A multilayer capacitor in which at least one of the first and third edges is made of a non-conductive metal oxide .
前記複数の第1の内部電極層は、前記第1の縁部が非導電性の金属酸化物で構成された複数の電極層と、前記第2の縁部が非導電性の金属酸化物で構成された複数の電極層と、を含む
積層コンデンサ。 The multilayer capacitor according to claim 1,
The plurality of first internal electrode layers include a plurality of electrode layers in which the first edge portion is made of a non-conductive metal oxide, and the second edge portion is made of a non-conductive metal oxide. A multilayer capacitor comprising a plurality of configured electrode layers.
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